JP2014056938A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】可及的に簡素な装置構成で第１及び第２の素子の機能を確実に実現し、新規材料及び新規工程を低減して最小限の工程数により作製できる信頼性の高い半導体装置を実現する。
【解決手段】化合物半導体５に、化合物半導体５に生成した二次元キャリアガスを利用するＨＥＭＴと、Ｓｉ基板１に形成された不純物拡散領域３と、化合物半導体５内に形成され、不純物拡散領域３と電気的に接続された導電プラグ７Ａ，７Ｂと、化合物半導体５内に形成され、導電プラグ７Ａ，７Ｂごとに二次元キャリアガスを電気的に遮断する２ＤＥＧ遮断構造８とを有するジャンクション素子とが形成される。
【選択図】図１５

Description

本発明は、半導体装置及びその製造方法に関する。

窒化物半導体は、高い飽和電子速度及びワイドバンドギャップ等の特徴を利用し、高耐圧及び高出力の半導体デバイスへの適用が検討されている。例えば、窒化物半導体であるＧａＮのバンドギャップは３．４ｅＶであり、Ｓｉのバンドギャップ（１．１ｅＶ）及びＧａＡｓのバンドギャップ（１．４ｅＶ）よりも大きく、高い破壊電界強度を有する。そのためＧａＮは、高電圧動作且つ高出力を得る電源用の半導体デバイスの材料として極めて有望である。

窒化物半導体を用いた半導体デバイス（窒化物半導体デバイス）としては、電界効果トランジスタ、特に高電子移動度トランジスタ（High Electron Mobility Transistor：ＨＥＭＴ）についての報告が数多くなされている。例えばＧａＮ系のＨＥＭＴ（ＧａＮ−ＨＥＭＴ）では、ＧａＮを電子走行層として、ＡｌＧａＮを電子供給層として用いたＡｌＧａＮ／ＧａＮ・ＨＥＭＴが注目されている。ＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、ＧａＮとＡｌＧａＮとの格子定数差に起因した歪みがＡｌＧａＮに生じる。これにより発生したピエゾ分極及びＡｌＧａＮの自発分極により、高濃度の２次元電子ガス（２ＤＥＧ）が得られる。そのため、高効率のスイッチ素子、電気自動車用等の高耐圧電力デバイスとして期待されている。

特開２００８−１９８６７５号公報 特開２００８−２１８７８６号公報

ＨＥＭＴやＭＩＳトランジスタ等の化合物半導体素子を、ダイオードやＭＩＳトランジスタ、バオポーラトランジスタ等のシリコン素子と混載する場合に、以下のような構成が採られる。ＨＥＭＴとＭＩＳトランジスタを混載する場合を例示する。

半導体基板上に化合物半導体、例えば窒化物半導体の積層構造を形成し、先ず窒化物半導体積層構造の第１の領域にゲート、ソース、ドレインを形成し、所定の配線を形成してＨＥＭＴを作製する。続いて、窒化物半導体積層構造の第２の領域をエッチングで除去する。露出する半導体基板に不純物拡散領域を形成し、ゲートを形成し、第２の領域に窒化物半導体積層構造と隣接するようにゲートを覆う層間絶縁膜を形成する。層間絶縁膜に導電プラグを形成し、所定の配線を形成してＭＩＳトランジスタを作製する。

また、上記のようにＨＥＭＴを作製した後、窒化物半導体積層構造上に半導体層及び層間絶縁膜を積層し、ＭＩＳトランジスタを作製することも考えられる。

しかしながら上記の場合、ＨＥＭＴとＭＩＳトランジスタとの混載構成が複雑となり、この混載構成を得るには、必然的に製造工程の大幅な増加を来たし、しかも新規材料及び新規工程の導入が必須であるために開発負荷が極めて大きいという問題がある。

本発明は、上記の課題に鑑みてなされたものであり、化合物半導体素子である第１の素子と、シリコン素子である第２の素子とが混載された半導体装置において、可及的に簡素な装置構成で第１及び第２の素子を実現する。これにより、新規材料及び新規工程を低減して最小限の工程数により作製できる信頼性の高い半導体装置及びその製造方法を提供することを目的とする。

化合物半導体装置の一態様は、シリコン領域と、前記シリコン領域上に形成された化合物半導体積層構造と、前記化合物半導体積層構造に形成された第１の素子及び第２の素子とを含み、前記第２の素子は、前記シリコン領域に形成された不純物拡散部と、前記化合物半導体積層構造内に形成され、前記不純物拡散部と電気的に接続された導電部とを有する素子である。

化合物半導体装置の製造方法の一態様は、シリコン領域に不純物拡散部を形成する工程と、前記シリコン領域上に化合物半導体積層構造を形成する工程と、前記化合物半導体積層構造に第１の素子及び第２の素子を形成する工程とを含み、前記第２の素子は、前記シリコン領域に形成された不純物拡散部と、前記化合物半導体積層構造内に形成され、前記不純物拡散部と電気的に接続された導電部とを有する素子である。

上記の諸態様によれば、化合物半導体素子である第１の素子と、シリコン素子である第２の素子とが混載された半導体装置において、可及的に簡素な装置構成で第１及び第２の素子を実現する。これにより、新規材料及び新規工程を低減して最小限の工程数により作製できる信頼性の高い半導体装置が実現する。

第１の実施形態による半導体装置の製造方法を工程順に示す概略断面図である。 図１に引き続き、第１の実施形態による半導体装置の製造方法を工程順に示す概略断面図である。 図２に引き続き、第１の実施形態による半導体装置の製造方法を工程順に示す概略断面図である。 図３に引き続き、第１の実施形態による半導体装置の製造方法を工程順に示す概略断面図である。 図４に引き続き、第１の実施形態による半導体装置の製造方法を工程順に示す概略断面図である。 図５に引き続き、第１の実施形態による半導体装置の製造方法を工程順に示す概略断面図である。 図６に引き続き、第１の実施形態による半導体装置の製造方法を工程順に示す概略断面図である。 図７に引き続き、第１の実施形態による半導体装置の製造方法を工程順に示す概略断面図である。 図８に引き続き、第１の実施形態による半導体装置の製造方法を工程順に示す概略断面図である。 図９に引き続き、第１の実施形態による半導体装置の製造方法を工程順に示す概略断面図である。 図１０に引き続き、第１の実施形態による半導体装置の製造方法を工程順に示す概略断面図である。 図１１に引き続き、第１の実施形態による半導体装置の製造方法を工程順に示す概略断面図である。 図１２に引き続き、第１の実施形態による半導体装置の製造方法を工程順に示す概略断面図である。 図１３に引き続き、第１の実施形態による半導体装置の製造方法を工程順に示す概略断面図である。 図１４に引き続き、第１の実施形態による半導体装置の製造方法を工程順に示す概略断面図である。 第２の実施形態による半導体装置の製造方法を工程順に示す概略断面図である。 図１６に引き続き、第２の実施形態による半導体装置の製造方法を工程順に示す概略断面図である。 図１７に引き続き、第２の実施形態による半導体装置の製造方法を工程順に示す概略断面図である。 図１８に引き続き、第２の実施形態による半導体装置の製造方法を工程順に示す概略断面図である。 図１９に引き続き、第２の実施形態による半導体装置の製造方法を工程順に示す概略断面図である。 図２０に引き続き、第２の実施形態による半導体装置の製造方法を工程順に示す概略断面図である。 図２１に引き続き、第２の実施形態による半導体装置の製造方法を工程順に示す概略断面図である。 図２２に引き続き、第２の実施形態による半導体装置の製造方法を工程順に示す概略断面図である。 図２３に引き続き、第２の実施形態による半導体装置の製造方法を工程順に示す概略断面図である。 図２４に引き続き、第２の実施形態による半導体装置の製造方法を工程順に示す概略断面図である。 図２５に引き続き、第２の実施形態による半導体装置の製造方法を工程順に示す概略断面図である。 図２６に引き続き、第２の実施形態による半導体装置の製造方法を工程順に示す概略断面図である。 図２７に引き続き、第２の実施形態による半導体装置の製造方法を工程順に示す概略断面図である。 第３の実施形態による半導体装置の製造方法を工程順に示す概略断面図である。 図２９に引き続き、第３の実施形態による半導体装置の製造方法を工程順に示す概略断面図である。 図３０に引き続き、第３の実施形態による半導体装置の製造方法を工程順に示す概略断面図である。 図３１に引き続き、第３の実施形態による半導体装置の製造方法を工程順に示す概略断面図である。 図３２に引き続き、第３の実施形態による半導体装置の製造方法を工程順に示す概略断面図である。 図３３に引き続き、第３の実施形態による半導体装置の製造方法を工程順に示す概略断面図である。 図３４に引き続き、第３の実施形態による半導体装置の製造方法を工程順に示す概略断面図である。 図３５に引き続き、第３の実施形態による半導体装置の製造方法を工程順に示す概略断面図である。 図３６に引き続き、第３の実施形態による半導体装置の製造方法を工程順に示す概略断面図である。 図３７に引き続き、第３の実施形態による半導体装置の製造方法を工程順に示す概略断面図である。 図３８に引き続き、第３の実施形態による半導体装置の製造方法を工程順に示す概略断面図である。 図３９に引き続き、第３の実施形態による半導体装置の製造方法を工程順に示す概略断面図である。 図４０に引き続き、第３の実施形態による半導体装置の製造方法を工程順に示す概略断面図である。 第４の実施形態によるＰＦＣ回路を示す結線図である。 第５の実施形態による電源装置の概略構成を示す結線図である。 第６の実施形態による高周波増幅器の概略構成を示す結線図である。

（第１の実施形態）
本実施形態では、第１の素子として化合物半導体素子であるＡｌＧａＮ／ＧａＮ・ＨＥＭＴと、第２の素子としてシリコン素子であるダイオードとが混載された半導体装置を開示する。
図１〜図１５は、第１の実施形態による半導体装置の製造方法を工程順に示す概略断面図である。

図１〜図３に示すように、Ｓｉ基板１に素子分離構造２を形成する。
先ず、図１に示すように、半導体領域として半導体基板、例えばＳｉ基板１を用意する。スパッタ法等により、Ｓｉ基板１上にシリコン酸化膜２１及びシリコン窒化膜２２を、１０ｎｍ程度及び１４８ｎｍ程度の厚みに順次形成する。シリコン窒化膜２２上にレジストを塗布し、リソグラフィーによりレジストを加工して、Ｓｉ基板１の素子分離領域の上方に開口２３ａを有するレジストマスク２３を形成する。

次に、図２に示すように、Ｓｉ基板１に素子分離用溝１ａを形成する。
詳細には、レジストマスク２３を用いて、シリコン窒化膜２２、シリコン酸化膜２１及びＳｉ基板１をドライエッチングする。これにより、Ｓｉ基板１のレジストマスク２３の開口２３ａに位置整合した部位に、シリコン酸化膜２１及びシリコン窒化膜２２の各開口２１ａ，２２ａと連通する、深さ３８０ｎｍ程度の素子分離用溝１ａが形成される。
レジストマスク２３は、アッシング処理又はウェット処理により除去される。

次に、図３に示すように、素子分離構造２を形成する。
シリコン窒化膜２２の表面を８５０℃程度でウェット酸化して厚み１０ｎｍ程度の熱酸化膜を形成した後、ＣＶＤ法等により、素子分離用溝１ａ及び開口２１ａ，２２ａを埋め込むように熱酸化膜上にシリコン酸化膜を６７５ｎｍ程度の厚みに堆積する。シリコン酸化膜を２５０ｎｍ程度ドライエッチングした後、シリコン窒化膜２２を研磨ストッパーとして、化学機械研磨（Chemical-Mechanical Polishing：ＣＭＰ）によりシリコン酸化膜を研磨する。窒素（Ｎ₂）雰囲気中において１０００℃程度で３０分間程度のアニール処理を施した後、シリコン酸化膜２１及びシリコン窒化膜２２をウェットエッチングで除去する。以上により、Ｓｉ基板１の素子分離用溝１ａをシリコン酸化物で埋め込む素子分離構造２が形成される。その後、Ｓｉ基板１の表面を９００℃程度でＨＣｌ酸化し、厚み１０ｎｍ程度の犠牲酸化膜を形成する。

素子分離構造２の形成により、Ｓｉ基板１上でジャンクション素子であるダイオードの第２の素子領域１Ｂが画定され、同時に第２の素子領域１Ｂと隣接（図３中の右側部分）して、ＡｌＧａＮ／ＧａＮ・ＨＥＭＴの第１の素子領域１Ａが画定される。

続いて、図４に示すように、Ｓｉ基板１の第２の素子領域１ＢにＰ型拡散領域３ａを形成する。
詳細には、Ｓｉ基板１上にレジストを塗布し、リソグラフィーによりレジストを加工して、Ｓｉ基板１の第２の素子領域１Ｂを露出させる開口２４ａを有するレジストマスク２４を形成する。
レジストマスク２４を用いて、Ｓｉ基板１の表面露出部位にＰ型不純物、例えばＢ⁺を加速エネルギー３００ｋｅＶ程度、ドーズ量３．０×１０¹³／ｃｍ²程度の条件でイオン注入する。これにより、Ｓｉ基板１の第２の素子領域１ＢにＰ型拡散領域３ａが形成される。レジストマスク２４は、アッシング処理又はウェット処理により除去される。

続いて、図５に示すように、Ｐ型拡散領域３ａ内にＮ型拡散領域３ｂを形成する。
詳細には、Ｓｉ基板１上にレジストを塗布し、リソグラフィーによりレジストを加工して、Ｐ型拡散領域３ａの一部を露出させる開口２５ａを有するレジストマスク２５を形成する。
レジストマスク２５を用いて、Ｐ型拡散領域３ａの表面露出部位にＮ型不純物、例えばＡｓ⁺を加速エネルギー１６０ｋｅＶ程度、ドーズ量４．５×１０¹²／ｃｍ²程度の条件でイオン注入する。これにより、Ｐ型拡散領域３ａの一部にＮ型拡散領域３ｂが形成される。レジストマスク２５は、アッシング処理又はウェット処理により除去される。
Ｐ型拡散領域３ａ及びＮ型拡散領域３ｂにより、不純物拡散部である不純物拡散領域３が形成される。

続いて、図６に示すように、Ｓｉ層４を形成した後、Ｓｉ層４の第２の素子領域１Ｂに絶縁層４ａを形成する。
詳細には、先ず、Ｓｉ基板１の全面に、エピタキシャル成長により、Ｓｉ層４を厚み５００ｎｍ程度に成長する。
Ｓｉ層４上にレジストを塗布し、リソグラフィーによりレジストを加工して、Ｓｉ層４の第２の素子領域１Ｂを露出させる開口を有するレジストマスクを形成する。レジストマスクを用いて、Ｓｉ層４の表面露出部位に酸素（Ｏ⁺）を加速エネルギー２０ｋｅＶ程度、ドーズ量２×１０¹⁸／ｃｍ²程度の条件でイオン注入する。これにより、Ｓｉ層４の第２の素子領域１Ｂの部分が変質し、絶縁層４ａが形成される。なお、図６のみにおいて、Ｓｉ層４のＳｉ基板１との界面を破線で表す。

続いて、図７に示すように、絶縁層４ａ上を含むＳｉ層４上に化合物半導体積層構造５を形成する。化合物半導体積層構造５は、バッファ層５ａ、電子走行層５ｂ、電子供給層５ｃ、及びキャップ層５ｄを有して構成される。

完成したＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、その動作時において、電子走行層５ｂの電子供給層５ｃとの界面近傍に二次元キャリアガス、ここでは二次元電子ガス（２ＤＥＧ）が発生する。この２ＤＥＧは、電子走行層５ｂの化合物半導体（ここではＧａＮ）と電子供給層５ｃの化合物半導体（ここではＡｌＧａＮ）との格子定数の相違に基づいて生成される。

詳細には、絶縁層４ａ上を含むＳｉ層４上に、例えば有機金属気相成長（ＭＯＶＰＥ：Metal Organic Vapor Phase Epitaxy）法により、以下の各化合物半導体を成長する。ＭＯＶＰＥ法の代わりに、分子線エピタキシー（ＭＢＥ：Molecular Beam Epitaxy）法等を用いても良い。
Ｓｉ基板１上に、ｉ（インテンショナリ・アンドープ）ＡｌＧａＮを２．６μｍ程度の厚みに、ｉ−ＧａＮを１μｍ程度の厚みに、ｎ−ＡｌＧａＮ（Ａｌ組成：１５％以上２５％以下）を２０ｎｍ程度の厚みに、ｎ−ＧａＮを２ｎｍ程度の厚みに順次成長する。これにより、バッファ層５ａ、電子走行層５ｂ、電子供給層５ｃ、及びキャップ層５ｄが形成される。バッファ層としては、ＡｌＧａＮの代わりにＡｌＮを用いたり、低温成長でＧａＮを成長するようにしても良い。

ＡｌＮ、ＧａＮ、ＡｌＧａＮ、及びＧａＮの成長条件としては、原料ガスとしてトリメチルアルミニウムガス、トリメチルガリウムガス、及びアンモニアガスの混合ガスを用いる。成長する化合物半導体層に応じて、Ａｌの原料ガスであるトリメチルアルミニウムガス、Ｇａの原料ガスであるトリメチルガリウムガスの供給の有無及び流量を適宜設定する。共通原料であるアンモニアガスの流量は、１００ｃｃｍ〜１０ＬＭ程度とする。また、成長圧力は５０Torr〜３００Torr程度、成長温度は１０００℃〜１２００℃程度とする。

ＧａＮ、ＡｌＧａＮをｎ型として成長する際には、ｎ型不純物として例えばＳｉを含む例えばＳｉＨ₄ガスを所定の流量で原料ガスに添加し、ＧａＮ及びＡｌＧａＮにＳｉをドーピングする。Ｓｉのドーピング濃度は、１×１０¹⁸／ｃｍ³程度〜１×１０²⁰／ｃｍ³程度、例えば５×１０¹⁸／ｃｍ³程度とする。

続いて、図８に示すように、ＣＶＤ法等により、化合物半導体積層構造５上に絶縁膜６を厚み３００ｎｍ程度に堆積する。

続いて、図９に示すように、第２の素子領域１Ｂに導電プラグ７Ａ，７Ｂを形成する。
詳細には、先ず、リソグラフィー及びドライエッチングにより絶縁膜６を加工し、絶縁膜６の導電プラグの形成予定部位を開口するハードマスクを形成する。
ハードマスクを用いて、化合物半導体積層構造５及び絶縁層４ａをドライエッチングする。これにより、絶縁層４ａ及び化合物半導体積層構造５に、Ｐ型拡散領域３ａの表面の一部を露出する開口７ａと、Ｎ型拡散領域３ｂの表面の一部を露出する開口７ｂとが形成される。ハードマスクとされた絶縁膜６はウェットエッチング等により除去される。

次に、開口７ａ，７ｂの内壁面を覆うように、化合物半導体積層構造５上に下地膜７ｃを形成する。下地膜７ｃは、スパッタ法等により、例えばＴｉ及びＴｉＮを厚み１０ｎｍ程度及び７ｎｍ程度に順次成膜して形成される。下地膜７ｃを介して開口７ａ，７ｂ内を埋め込むように、導電物７ｄを堆積する。導電物７ｄは、ＣＶＤ法等により、例えばＷを開口７ａ，７ｂ内を埋め込む厚みに堆積される。化合物半導体積層構造５のキャップ層５ｄをエッチングストッパーとして、ＣＭＰ法により導電物７ｄ及び下地膜７ｃを研磨する。
以上により、Ｐ型拡散領域３ａ及びＮ型拡散領域３ｂと接続され、開口７ａ，７ｂ内を下地膜７ｃを介して導電物７ｄで充填してなる導電部である導電プラグ７Ａ，７Ｂが形成される。

続いて、図１０に示すように、第１の素子領域１Ａに電極用リセス５Ａを形成する。
詳細には、リソグラフィー及びドライエッチングにより、第１の素子領域１Ａにおける化合物半導体積層構造５のゲート電極の形成予定部位を加工する。ドライエッチングは、塩素系ガス及びＳＦ_x系ガスを用いて、例えばキャップ層５ｄを貫通し電子供給層５ｃの中途深さまで、全体で１５ｎｍ〜２０ｎｍ程度の深さまで実行される。電子供給層５ｃの被エッチング部分は、厚み２ｎｍ〜７ｎｍ程度だけ残存する。リソグラフィーに用いたレジストはアッシング処理又はウェット処理により除去される。以上により、第１の素子領域１Ａに電極用リセス５Ａが形成される。

続いて、図１１に示すように、第２の素子領域１Ｂに２ＤＥＧ遮断構造８を形成する。
第２の素子領域１Ｂにおける導電プラグ７Ａ，７Ｂごとに化合物半導体積層構造５で発生する２ＤＥＧを電気的に遮断する２ＤＥＧ遮断構造８を形成する。詳細には、全面にレジストを塗布し、リソグラフィーによりレジストを加工して、２ＤＥＧ遮断構造の形成予定部位を開口するレジストマスクを形成する。このレジストマスクを用いて、導電プラグ７Ａ，７Ｂごとに囲むように、化合物半導体積層構造５（ＧａＮ，ＡｌＧａＮ）の結晶構造を破壊し得る元素（例えば、Ａｒ，Ｂ等）、ここではＡｒを、２ＤＥＧの発生部位よりも深い領域まで導入する。具体的にはＡｒを、加速エネルギー１７０ｋｅＶ程度、ドーズ量５．０×１０¹³／ｃｍ²程度の条件で、加速エネルギー１００ｋｅＶ程度、ドーズ量１．０×１０¹³／ｃｍ²程度の条件で連続的に注入する。Ａｒの注入により、当該注入部位におけるＧａＮ，ＡｌＧａＮの結晶構造が破壊されて２ＤＥＧが消失する。以上により、導電プラグ７Ａ，７Ｂを当該導電プラグ７Ａ，７Ｂごとに２ＤＥＧを電気的に遮断する、キャリア遮断部である２ＤＥＧ遮断構造８が形成される。
レジストマスクは、アッシング処理又はウェット処理により除去される。

本実施形態では、第１の素子領域１Ａと第２の素子領域１Ｂとで化合物半導体積層構造５を共有する構成を採る。第１の素子領域１Ａでは、化合物半導体積層構造５で発生する２ＤＥＧを用いてチャネルが構成される。第２の素子領域１Ｂでは、化合物半導体積層構造５を実質的にはいわゆる層間絶縁膜として用いる。後者の場合、第２の素子領域１Ｂにおける化合物半導体積層構造５で導電体、ここでは導電プラグ７Ａ，７Ｂについて、導電体ごとに化合物半導体積層構造５で発生する２ＤＥＧを遮断し、各導電体間の短絡を防止する必要がある。そこで本実施形態では、上記のように２ＤＥＧ遮断構造８を形成する。これにより、導電プラグ７Ａ，７Ｂの各導電体としての実効を確実に得ることを可能とし、第２の素子領域１Ｂで化合物半導体積層構造５を層間絶縁膜として用いて新規材料及び新規工程を低減する構成が実現する。
なお、２ＤＥＧ遮断構造８は、導電プラグ７Ａ，７Ｂの形成に先立って形成するようにしても良い。

続いて、図１２に示すように、開口９ａを有する絶縁膜９を形成する。
詳細には、化合物半導体積層構造５上に、ＣＶＤ法等により例えばＳｉＮを厚み２００ｎｍ程度に堆積し、絶縁膜９を形成する。リソグラフィー及びドライエッチングにより絶縁膜９を加工し、絶縁膜９の電極用リセス５Ａに位置整合する部位に電極用リセス５Ａよりも幅広の開口９ａを形成する。ドライエッチングにより、電極用リセス５Ａ内のＳｉＮも除去され、開口９ａが電極用リセス５Ａと連通して電極溝となる。

続いて、図１３に示すように、第１の素子領域１Ａにゲート絶縁膜１１を介してゲート電極１２を形成する。
詳細には、先ず、上記の電極溝の内壁面を覆うように、絶縁膜９上にゲート絶縁膜１１を形成する。例えば、Ａｌ₂Ｏ₃を原子層堆積法（Atomic Layer Deposition：ＡＬＤ法）により膜厚２０ｎｍ程度に堆積する。これにより、ゲート絶縁膜１１が形成される。
なお、Ａｌ₂Ｏ₃の堆積は、ＡＬＤ法の代わりに、例えばプラズマＣＶＤ法又はスパッタ法等で行うようにしても良い。また、Ａｌ₂Ｏ₃を堆積する代わりに、Ａｌの窒化物又は酸窒化物を用いても良い。それ以外にも、Ｓｉ，Ｈｆ，Ｚｒ，Ｔｉ，Ｔａ，Ｗの酸化物、窒化物又は酸窒化物、或いはこれらから適宜に選択して多層に堆積して、ゲート絶縁膜を形成しても良い。

次に、ゲート絶縁膜１１上に、スパッタ法等により電極材料、例えばＴｉ，ＴｉＮ，ＴａＮ等、ここでは厚み５０ｎｍ程度のＴａＮと、厚み４００ｎｍ程度のＡｌとを堆積する。リソグラフィー及びドライエッチングにより、電極材料及びゲート絶縁膜１１を加工する。リソグラフィーに用いたレジストはアッシング処理又はウェット処理により除去される。以上により、電極溝内をゲート絶縁膜１１を介して電極材料で埋め込み、絶縁膜９の表面から上方に突出してなる、ゲート電極１２が形成される。

続いて、図１４に示すように、絶縁膜１３を形成した後、電極用リセス１４ａ，１４ｂ，１４ｃ，１４ｄを形成する。
詳細には、先ず、ゲート電極１２を埋め込む厚みに、絶縁膜９上にＣＶＤ法等により例えばＳｉＯ₂を堆積する。これにより、絶縁膜１３が形成される。
次に、リソグラフィー及びドライエッチングにより絶縁膜９，１３を加工する。これにより、絶縁膜９，１３には電極用リセス１４ａ，１４ｂ，１４ｃ，１４ｄが同時形成される。電極用リセス１４ａ，１４ｂは、絶縁膜９，１３の第１の素子領域１Ａに形成され、底面において化合物半導体積層構造５のソース電極及びドレイン電極の形成予定部位をそれぞれ露出する。電極用リセス１４ｃ，１４ｄは、絶縁膜９，１３の第２の素子領域１Ｂに形成され、底面において導電プラグ７Ａ，７Ｂをそれぞれ露出する。

続いて、図１５に示すように、各下地膜１５ａ，１５ｂ，１５ｃ，１５ｄを有するソース電極１６ａ、ドレイン電極１６ｂ、アノード電極１６ｃ、カソード電極１６ｄを同時形成する。
詳細には、電極用リセス１４ａ〜１４ｄの内壁面を覆うように、スパッタ法等により、絶縁膜１３上に例えばＴｉを厚み２５ｎｍ程度に成膜する。引き続き、スパッタ法等により、成膜されたＴｉを介して電極用リセス１４ａ〜１４ｄを埋め込むように、例えばＡｌを厚み３００ｎｍ程度に成膜する。そして、リソグラフィー及びドライエッチングによりＡｌ及びＴｉを加工する。以上により、第１の素子領域１Ａには、下地膜１５ａを有するソース電極１６ａ及び下地膜１５ｂを有するドレイン電極１６ｂが形成される。同時に、第２の素子領域１Ｂには、下地膜１５ｃを有するアノード電極１６ｃ及び下地膜１５ｄを有するカソード電極１６ｄが形成される。ソース電極１６ａ及びドレイン電極１６ｂは、ゲート電極１２の両側で化合物半導体積層構造５とオーミック接触する。アノード電極１６ｃ、カソード電極１６ｄは、導電プラグ７Ａ，７Ｂと電気的に接続され、導電プラグ７Ａ，７Ｂを介してＰ型拡散領域３ａ、Ｎ型拡散領域３ｂと導通する。

本実施形態では、第１の素子領域１Ａにはソース電極１６ａ及びドレイン電極１６ｂが、第２の素子領域１Ｂにはアノード電極１６ｃ及びカソード電極１６ｄが、同一工程により、同一層で同一高さに形成される。このように、各電極（配線）を、可及的に少ない工程で、余計な段差を生ぜしめることなく平坦性良く形成することができ、高い加工精度で信頼性の高い半導体装置が実現する。

しかる後、上層の絶縁膜の形成及び各種配線の形成等の諸工程を経る。以上により、第１の素子領域１Ａには第１の素子であるＡｌＧａＮ／ＧａＮ・ＨＥＭＴが、第２の素子領域１Ｂには第２の素子であるダイオードが形成されてなる半導体装置が形成される。

以上説明したように、本実施形態によれば、化合物半導体素子のＡｌＧａＮ／ＧａＮ・ＨＥＭＴとシリコン素子のダイオードとで化合物半導体積層構造５を共有する。この構成を採ることにより、新規材料及び新規工程を低減して最小限の工程数により作製するも、ＨＥＭＴの機能とダイオードの機能の双方を確実に得ることができる信頼性の高い半導体装置が実現する。

（第２の実施形態）
本実施形態では、第１の素子として化合物半導体素子であるＡｌＧａＮ／ＧａＮ・ＨＥＭＴと、第２の素子としてシリコン素子であるバイポーラトランジスタとが混載された半導体装置を開示する。
図１６〜図２９は、第２の実施形態による半導体装置の製造方法を工程順に示す概略断面図である。

先ず、第１の実施形態と同様に、図１〜図３の工程を実行し、Ｓｉ基板１に素子分離構造２を形成する。

続いて、図１６に示すように、Ｓｉ基板１の第２の素子領域１ＢにＰ型拡散領域３１ａを形成する。
詳細には、Ｓｉ基板１上にレジストを塗布し、リソグラフィーによりレジストを加工して、Ｓｉ基板１の第２の素子領域１Ｂを露出させる開口５１ａを有するレジストマスク５１を形成する。
レジストマスク５１を用いて、Ｓｉ基板１の表面露出部位にＰ型不純物、例えばＢ⁺を加速エネルギー３００ｋｅＶ程度、ドーズ量３．０×１０¹³／ｃｍ²程度の条件でイオン注入する。これにより、Ｓｉ基板１の第２の素子領域１ＢにＰ型拡散領域３１ａが形成される。レジストマスク５１は、アッシング処理又はウェット処理により除去される。

続いて、図１７に示すように、Ｐ型拡散領域３１ａ内にＮ型拡散領域３１ｂを形成する。
詳細には、Ｓｉ基板１上にレジストを塗布し、リソグラフィーによりレジストを加工して、Ｐ型拡散領域３１ａの一部を露出させる開口５２ａを有するレジストマスク５２を形成する。
レジストマスク５２を用いて、Ｐ型拡散領域３１ａの表面露出部位にＮ型不純物、例えばＡｓ⁺を加速エネルギー１６０ｋｅＶ程度、ドーズ量４．５×１０¹²／ｃｍ²程度の条件でイオン注入する。これにより、Ｐ型拡散領域３１ａの一部にＮ型拡散領域３１ｂが形成される。レジストマスク５２は、アッシング処理又はウェット処理により除去される。

続いて、図１８に示すように、Ｎ型拡散領域３１ｂ内にＰ型拡散領域３１ｃを形成する。
詳細には、Ｓｉ基板１上にレジストを塗布し、リソグラフィーによりレジストを加工して、Ｎ型拡散領域３１ｂの一部を露出させる開口５３ａを有するレジストマスク５３を形成する。
レジストマスク５３を用いて、Ｎ型拡散領域３１ｂの表面露出部位にＰ型不純物、例えばＢ⁺を加速エネルギー７０ｋｅＶ程度、ドーズ量３．０×１０¹³／ｃｍ²程度の条件でイオン注入する。これにより、Ｎ型拡散領域３１ｂの一部にＰ型拡散領域３１ｃが形成される。レジストマスク５３は、アッシング処理又はウェット処理により除去される。
Ｐ型拡散領域３１ａ、Ｎ型拡散領域３１ｂ、及びＰ型拡散領域３１ｃにより、不純物拡散部である不純物拡散領域３１が形成される。

続いて、図１９に示すように、Ｓｉ層３２を形成した後、Ｓｉ層３２の第２の素子領域１Ｂに絶縁層３２ａを形成する。
詳細には、先ず、Ｓｉ基板１の全面に、エピタキシャル成長により、Ｓｉ層３２を厚み５００ｎｍ程度に成長する。
Ｓｉ層３２上にレジストを塗布し、リソグラフィーによりレジストを加工して、Ｓｉ層３２の第２の素子領域１Ｂを露出させる開口を有するレジストマスクを形成する。レジストマスクを用いて、Ｓｉ層３２の表面露出部位に酸素（Ｏ⁺）を加速エネルギー２０ｋｅＶ程度、ドーズ量２×１０¹⁸／ｃｍ²程度の条件でイオン注入する。これにより、Ｓｉ層３２の第２の素子領域１Ｂの部分が変質し、絶縁層３２ａが形成される。なお、図１９のみにおいて、Ｓｉ層３２のＳｉ基板１との界面を破線で表す。

続いて、図２０に示すように、絶縁層３２ａ上を含むＳｉ層３２上に化合物半導体積層構造３３を形成する。化合物半導体積層構造３３は、バッファ層３３ａ、電子走行層３３ｂ、電子供給層３３ｃ、及びキャップ層３３ｄを有して構成される。

完成したＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、その動作時において、電子走行層３３ｂの電子供給層３３ｃとの界面近傍に二次元キャリアガス、ここでは二次元電子ガス（２ＤＥＧ）が発生する。この２ＤＥＧは、電子走行層３３ｂの化合物半導体（ここではＧａＮ）と電子供給層３３ｃの化合物半導体（ここではＡｌＧａＮ）との格子定数の相違に基づいて生成される。

詳細には、絶縁層３２ａ上を含むＳｉ層３２上に、例えばＭＯＶＰＥ法により、以下の各化合物半導体を成長する。ＭＯＶＰＥ法の代わりに、ＭＢＥ法等を用いても良い。
Ｓｉ基板１上に、ｉ（インテンショナリ・アンドープ）ＡｌＧａＮを２．６μｍ程度の厚みに、ｉ−ＧａＮを１μｍ程度の厚みに、ｎ−ＡｌＧａＮ（Ａｌ組成：１５％以上２５％以下）を２０ｎｍ程度の厚みに、ｎ−ＧａＮを２ｎｍ程度の厚みに順次成長する。これにより、バッファ層３３ａ、電子走行層３３ｂ、電子供給層３３ｃ、及びキャップ層３３ｄが形成される。バッファ層としては、ＡｌＧａＮの代わりにＡｌＮを用いたり、低温成長でＧａＮを成長するようにしても良い。

ＡｌＮ、ＧａＮ、ＡｌＧａＮ、及びＧａＮの成長条件としては、原料ガスとしてトリメチルアルミニウムガス、トリメチルガリウムガス、及びアンモニアガスの混合ガスを用いる。成長する化合物半導体層に応じて、Ａｌの原料ガスであるトリメチルアルミニウムガス、Ｇａの原料ガスであるトリメチルガリウムガスの供給の有無及び流量を適宜設定する。共通原料であるアンモニアガスの流量は、１００ｃｃｍ〜１０ＬＭ程度とする。また、成長圧力は５０Torr〜３００Torr程度、成長温度は１０００℃〜１２００℃程度とする。

ＧａＮ、ＡｌＧａＮをｎ型として成長する際には、ｎ型不純物として例えばＳｉを含む例えばＳｉＨ₄ガスを所定の流量で原料ガスに添加し、ＧａＮ及びＡｌＧａＮにＳｉをドーピングする。Ｓｉのドーピング濃度は、１×１０¹⁸／ｃｍ³程度〜１×１０²⁰／ｃｍ³程度、例えば５×１０¹⁸／ｃｍ³程度とする。

続いて、図２１に示すように、ＣＶＤ法等により、化合物半導体積層構造３３上に絶縁膜３４を厚み４００ｎｍ程度に堆積する。

続いて、図２２に示すように、第２の素子領域１Ｂに導電プラグ３５Ａ，３５Ｂ，３５Ｃを形成する。
詳細には、先ず、リソグラフィー及びドライエッチングにより絶縁膜３４を加工し、絶縁膜３４の導電プラグの形成予定部位を開口するハードマスクを形成する。
ハードマスクを用いて、化合物半導体積層構造３３及び絶縁層３２ａをドライエッチングする。これにより、絶縁層３２ａ及び化合物半導体積層構造３３に、Ｐ型拡散領域３１ａの表面の一部を露出する開口３５ａと、Ｎ型拡散領域３１ｂの表面の一部を露出する開口３５ｂと、Ｐ型拡散領域３１ｃの表面の一部を露出する開口３５ｃとが形成される。ハードマスクとされた絶縁膜３４はウェットエッチング等により除去される。

次に、開口３５ａ，３５ｂ，３５ｃの内壁面を覆うように、化合物半導体積層構造３３上に下地膜３５ｄを形成する。下地膜３５ｄは、スパッタ法等により、例えばＴｉ及びＴｉＮを厚み１０ｎｍ程度及び７ｎｍ程度に順次成膜して形成される。下地膜３５ｄを介して開口３５ａ〜３５ｃ内を埋め込むように、導電物３５ｅを堆積する。導電物３５ｅは、ＣＶＤ法等により、例えばＷを開口３５ａ〜３５ｃ内を埋め込む厚みに堆積される。化合物半導体積層構造３３のキャップ層３３ｄをエッチングストッパーとして、ＣＭＰ法により導電物３５ｅ及び下地膜３５ｄを研磨する。
以上により、Ｐ型拡散領域３１ａ、Ｎ型拡散領域３１ｂ、及びＰ型拡散領域３１ｃと接続され、開口３５ａ〜３５ｃ内を下地膜３５ｄを介して導電物３５ｅで充填してなる導電部である導電プラグ３５Ａ，３５Ｂ，３５Ｃが形成される。

続いて、図２３に示すように、第１の素子領域１Ａに電極用リセス３３Ａを形成する。
詳細には、リソグラフィー及びドライエッチングにより、第１の素子領域１Ａにおける化合物半導体積層構造３３のゲート電極の形成予定部位を加工する。ドライエッチングは、塩素系ガス及びＳＦ_x系ガスを用いて、例えばキャップ層３３ｄを貫通し電子供給層３３ｃの中途深さまで、全体で１５ｎｍ〜２０ｎｍ程度の深さまで実行される。電子供給層３３ｃの被エッチング部分は、厚み２ｎｍ〜７ｎｍ程度だけ残存する。リソグラフィーに用いたレジストはアッシング処理又はウェット処理により除去される。以上により、第１の素子領域１Ａに電極用リセス３３Ａが形成される。

続いて、図２４に示すように、第２の素子領域１Ｂに２ＤＥＧ遮断構造３６を形成する。
第２の素子領域１Ｂにおける導電プラグ３５Ａ，３５Ｂ，３５Ｃごとに化合物半導体積層構造３３で発生する２ＤＥＧを電気的に遮断する２ＤＥＧ遮断構造３６を形成する。詳細には、全面にレジストを塗布し、リソグラフィーによりレジストを加工して、２ＤＥＧ遮断構造の形成予定部位を開口するレジストマスクを形成する。このレジストマスクを用いて、導電プラグ３５Ａ，３５Ｂ，３５Ｃごとに囲むように、化合物半導体積層構造３３（ＧａＮ，ＡｌＧａＮ）の結晶構造を破壊し得る元素（例えば、Ａｒ，Ｂ等）、ここではＡｒを、２ＤＥＧの発生部位よりも深い領域まで導入する。具体的にはＡｒを、加速エネルギー１７０ｋｅＶ程度、ドーズ量５．０×１０¹³／ｃｍ²程度の条件で、加速エネルギー１００ｋｅＶ程度、ドーズ量１．０×１０¹³／ｃｍ²程度の条件で連続的に注入する。Ａｒの注入により、当該注入部位におけるＧａＮ，ＡｌＧａＮの結晶構造が破壊されて２ＤＥＧが消失する。以上により、導電プラグ３５Ａ，３５Ｂ，３５Ｃを当該導電プラグ３５Ａ，３５Ｂ，３５Ｃごとに２ＤＥＧを電気的に遮断する、キャリア遮断部である２ＤＥＧ遮断構造３６が形成される。
レジストマスクは、アッシング処理又はウェット処理により除去される。

本実施形態では、第１の素子領域１Ａと第２の素子領域１Ｂとで化合物半導体積層構造３３を共有する構成を採る。第１の素子領域１Ａでは、化合物半導体積層構造３３で発生する２ＤＥＧを用いてチャネルが構成される。第２の素子領域１Ｂでは、化合物半導体積層構造３３を実質的にはいわゆる層間絶縁膜として用いる。後者の場合、第２の素子領域１Ｂにおける化合物半導体積層構造３３で導電体、ここでは導電プラグ３５Ａ〜３５Ｃについて、導電体ごとに化合物半導体積層構造３３で発生する２ＤＥＧを遮断し、各導電体間の短絡を防止する必要がある。そこで本実施形態では、上記のように２ＤＥＧ遮断構造３６を形成する。これにより、導電プラグ３５Ａ〜３５Ｃの各導電体としての実効を確実に得ることを可能とし、第２の素子領域１Ｂで化合物半導体積層構造３３を層間絶縁膜として用いて新規材料及び新規工程を低減する構成が実現する。
なお、２ＤＥＧ遮断構造３６は、導電プラグ３５Ａ〜３５Ｃの形成に先立って形成するようにしても良い。

続いて、図２５に示すように、開口３７ａを有する絶縁膜３７を形成する。
詳細には、化合物半導体積層構造３３上に、ＣＶＤ法等により例えばＳｉＮを厚み２００ｎｍ程度に堆積し、絶縁膜３７を形成する。リソグラフィー及びドライエッチングにより絶縁膜３７を加工し、絶縁膜３７の電極用リセス３３Ａに位置整合する部位に電極用リセス３３Ａよりも幅広の開口３７ａを形成する。ドライエッチングにより、電極用リセス３３Ａ内のＳｉＮも除去され、開口３７ａが電極用リセス３３Ａと連通して電極溝となる。

続いて、図２６に示すように、第１の素子領域１Ａにゲート絶縁膜３８を介してゲート電極３９を形成する。
詳細には、先ず、上記の電極溝の内壁面を覆うように、絶縁膜３７上にゲート絶縁膜３８を形成する。例えば、Ａｌ₂Ｏ₃を原子層堆積法（Atomic Layer Deposition：ＡＬＤ法）により膜厚２０ｎｍ程度に堆積する。これにより、ゲート絶縁膜３８が形成される。
なお、Ａｌ₂Ｏ₃の堆積は、ＡＬＤ法の代わりに、例えばプラズマＣＶＤ法又はスパッタ法等で行うようにしても良い。また、Ａｌ₂Ｏ₃を堆積する代わりに、Ａｌの窒化物又は酸窒化物を用いても良い。それ以外にも、Ｓｉ，Ｈｆ，Ｚｒ，Ｔｉ，Ｔａ，Ｗの酸化物、窒化物又は酸窒化物、或いはこれらから適宜に選択して多層に堆積して、ゲート絶縁膜を形成しても良い。

次に、ゲート絶縁膜３８上に、スパッタ法等により電極材料、例えばＴｉ，ＴｉＮ，ＴａＮ等、ここでは厚み５０ｎｍ程度のＴａＮと、厚み４００ｎｍ程度のＡｌとを堆積する。リソグラフィー及びドライエッチングにより、電極材料及びゲート絶縁膜３８を加工する。リソグラフィーに用いたレジストはアッシング処理又はウェット処理により除去される。以上により、電極溝内をゲート絶縁膜３８を介して電極材料で埋め込み、絶縁膜３７の表面から上方に突出してなる、ゲート電極３９が形成される。

続いて、図２７に示すように、絶縁膜４１を形成した後、電極用リセス４２ａ，４２ｂ，４２ｃ，４２ｄ，４２ｅを形成する。
詳細には、先ず、ゲート電極３９を埋め込む厚みに、絶縁膜３７上にＣＶＤ法等により例えばＳｉＮを堆積する。これにより、絶縁膜４１が形成される。
次に、リソグラフィー及びドライエッチングにより絶縁膜３７，４１を加工する。これにより、絶縁膜３７，４１には電極用リセス４２ａ，４２ｂ，４２ｃ，４２ｄ，４２ｅが同時形成される。電極用リセス４２ａ，４２ｂは、絶縁膜３７，４１の第１の素子領域１Ａに形成され、底面において化合物半導体積層構造３３のソース電極及びドレイン電極の形成予定部位をそれぞれ露出する。電極用リセス４２ｃ，４２ｄ，４２ｅは、絶縁膜３７，４１の第２の素子領域１Ｂに形成され、底面において導電プラグ３５Ａ，３５Ｂ，３５Ｃをそれぞれ露出する。

続いて、図２８に示すように、各下地膜４３ａ，４３ｂ，４３ｃ，４３ｄ，４３ｅを有するソース電極４４ａ、ドレイン電極４４ｂ、コレクタ電極４４ｃ、ベース電極４４ｄ、エミッタ電極４４ｅを同時形成する。
詳細には、電極用リセス４２ａ〜４２ｅの内壁面を覆うように、スパッタ法等により、絶縁膜４１上に例えばＴｉを厚み２５ｎｍ程度に成膜する。引き続き、スパッタ法等により、成膜されたＴｉを介して電極用リセス４２ａ〜４２ｅを埋め込むように、例えばＡｌを厚み３００ｎｍ程度に成膜する。そして、リソグラフィー及びドライエッチングによりＡｌ及びＴｉを加工する。以上により、第１の素子領域１Ａには、下地膜４３ａを有するソース電極４４ａ及び下地膜４３ｂを有するドレイン電極４４ｂが形成される。同時に、第２の素子領域１Ｂには、下地膜４３ｃを有するコレクタ電極４４ｃ、下地膜４３ｄを有するベース電極４４ｄ、下地膜４３ｅを有するエミッタ電極４４ｅが形成される。ソース電極４４ａ及びドレイン電極４４ｂは、ゲート電極３９の両側で化合物半導体積層構造３３とオーミック接触する。コレクタ電極４４ｃ、ベース電極４４ｄ、エミッタ電極４４ｅは、導電プラグ３５Ａ，３５Ｂ，３５Ｃと電気的に接続され、導電プラグ３５Ａ，３５Ｂ，３５Ｃを介してＰ型拡散領域３１ａ、Ｎ型拡散領域３１ｂ、Ｐ型拡散領域３１ｃと導通する。

本実施形態では、第１の素子領域１Ａにはソース電極４４ａ及びドレイン電極４４ｂが、第２の素子領域１Ｂにはコレクタ電極４４ｃ、ベース電極４４ｄ、エミッタ電極４４ｅが、同一工程で同一の平坦面に形成される。このように、各電極（配線）を、可及的に少ない工程で、余計な段差を生ぜしめることなく平坦性良く形成することができ、高い加工精度で信頼性の高い半導体装置が実現する。

しかる後、上層の絶縁膜の形成及び各種配線の形成等の諸工程を経る。以上により、第１の素子領域１Ａには第１の素子であるＡｌＧａＮ／ＧａＮ・ＨＥＭＴが、第２の素子領域１Ｂには第２の素子であるバイポーラトランジスタが形成されてなる半導体装置が形成される。

以上説明したように、本実施形態によれば、化合物半導体素子のＡｌＧａＮ／ＧａＮ・ＨＥＭＴとシリコン素子のバイポーラトランジスタとで化合物半導体積層構造３３を共有する。この構成を採ることにより、新規材料及び新規工程を低減して最小限の工程数により作製するも、ＨＥＭＴの機能とバイポーラトランジスタの機能の双方を確実に得ることができる信頼性の高い半導体装置が実現する。

（第３の実施形態）
本実施形態では、第１の素子として化合物半導体素子であるＡｌＧａＮ／ＧａＮ・ＨＥＭＴと、第２の素子としてシリコン素子である、いわゆる縦型のＭＩＳトランジスタとが混載された半導体装置を開示する。
図２９〜図４１は、第３の実施形態による半導体装置の製造方法を工程順に示す概略断面図である。

先ず、第１の実施形態と同様に、図１〜図３の工程を実行し、Ｓｉ基板１に素子分離構造２を形成する。

続いて、図２９に示すように、Ｓｉ基板１の第２の素子領域１ＢにＮ型拡散領域６１ａを形成する。
詳細には、Ｓｉ基板１上にレジストを塗布し、リソグラフィーによりレジストを加工して、Ｓｉ基板１の第２の素子領域１Ｂを露出させる開口８１ａを有するレジストマスク８１を形成する。
レジストマスク８１を用いて、Ｓｉ基板１の表面露出部位にＮ型不純物、例えばＡｓ⁺を加速エネルギー１６０ｋｅＶ程度、ドーズ量４．５×１０¹²／ｃｍ²程度の条件でイオン注入する。これにより、Ｓｉ基板１の第２の素子領域１ＢにＮ型拡散領域６１ａが形成される。レジストマスク８１は、アッシング処理又はウェット処理により除去される。

続いて、図３０に示すように、Ｎ型拡散領域６１ａ内にＰ型拡散領域６１ｂを形成する。
詳細には、Ｓｉ基板１上にレジストを塗布し、リソグラフィーによりレジストを加工して、Ｎ型拡散領域６１ａの一部を露出させる開口８２ａを有するレジストマスク８２を形成する。
レジストマスク８２を用いて、Ｎ型拡散領域６１ａの表面露出部位にＰ型不純物、例えばＢ⁺を加速エネルギー３００ｋｅＶ程度、ドーズ量３．０×１０¹³／ｃｍ²程度の条件でイオン注入する。これにより、Ｎ型拡散領域６１ａの一部にＰ型拡散領域６１ｂが形成される。レジストマスク８２は、アッシング処理又はウェット処理により除去される。

続いて、図３１に示すように、Ｐ型拡散領域６１ｂ内にＮ型拡散領域６１ｃを形成する。
詳細には、Ｓｉ基板１上にレジストを塗布し、リソグラフィーによりレジストを加工して、Ｐ型拡散領域６１ｂの一部を露出させる開口８３ａを有するレジストマスク８３を形成する。
レジストマスク８３を用いて、Ｐ型拡散領域６１ｂの表面露出部位に型不純物、例えばＡｓ⁺を加速エネルギー７０ｋｅＶ程度、ドーズ量４．５×１０¹²／ｃｍ²程度の条件でイオン注入する。これにより、Ｐ型拡散領域６１ｂの一部にＮ型拡散領域６１ｃが形成される。レジストマスク８３は、アッシング処理又はウェット処理により除去される。
Ｎ型拡散領域６１ａ、Ｐ型拡散領域６１ｂ、及びＮ型拡散領域６１ｃにより、不純物拡散部である不純物拡散領域６１が形成される。

続いて、図３２に示すように、Ｓｉ層６２を形成した後、Ｓｉ層６２の第２の素子領域１Ｂに絶縁層６２ａを形成する。
詳細には、先ず、Ｓｉ基板１の全面に、エピタキシャル成長により、Ｓｉ層６２を厚み５００ｎｍ程度に成長する。
Ｓｉ層６２上にレジストを塗布し、リソグラフィーによりレジストを加工して、Ｓｉ層６２の第２の素子領域１Ｂを露出させる開口を有するレジストマスクを形成する。レジストマスクを用いて、Ｓｉ層６２の表面露出部位に酸素（Ｏ⁺）を加速エネルギー２０ｋｅＶ程度、ドーズ量２×１０¹⁸／ｃｍ²程度の条件でイオン注入する。これにより、Ｓｉ層６２の第２の素子領域１Ｂの部分が変質し、絶縁層６２ａが形成される。なお、図３２のみにおいて、Ｓｉ層６２のＳｉ基板１との界面を破線で表す。

続いて、図３３に示すように、絶縁層６２ａ上を含むＳｉ層６２上に化合物半導体積層構造６３を形成する。化合物半導体積層構造６３は、バッファ層６３ａ、電子走行層６３ｂ、電子供給層６３ｃ、及びキャップ層６３ｄを有して構成される。

完成したＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、その動作時において、電子走行層６３ｂの電子供給層６３ｃとの界面近傍に二次元キャリアガス、ここでは二次元電子ガス（２ＤＥＧ）が発生する。この２ＤＥＧは、電子走行層６３ｂの化合物半導体（ここではＧａＮ）と電子供給層６３ｃの化合物半導体（ここではＡｌＧａＮ）との格子定数の相違に基づいて生成される。

詳細には、絶縁層６２ａ上を含むＳｉ層６２上に、例えばＭＯＶＰＥ法により、以下の各化合物半導体を成長する。ＭＯＶＰＥ法の代わりに、ＭＢＥ法等を用いても良い。
Ｓｉ基板１上に、ｉ（インテンショナリ・アンドープ）ＡｌＧａＮを２．６μｍ程度の厚みに、ｉ−ＧａＮを１μｍ程度の厚みに、ｎ−ＡｌＧａＮ（Ａｌ組成：１５％以上２５％以下）を２０ｎｍ程度の厚みに、ｎ−ＧａＮを２ｎｍ程度の厚みに順次成長する。これにより、バッファ層６３ａ、電子走行層６３ｂ、電子供給層６３ｃ、及びキャップ層６３ｄが形成される。バッファ層としては、ＡｌＧａＮの代わりにＡｌＮを用いたり、低温成長でＧａＮを成長するようにしても良い。

ＡｌＮ、ＧａＮ、ＡｌＧａＮ、及びＧａＮの成長条件としては、原料ガスとしてトリメチルアルミニウムガス、トリメチルガリウムガス、及びアンモニアガスの混合ガスを用いる。成長する化合物半導体層に応じて、Ａｌ源であるトリメチルアルミニウムガス、Ｇａ源であるトリメチルガリウムガスの供給の有無及び流量を適宜設定する。共通原料であるアンモニアガスの流量は、１００ｃｃｍ〜１０ＬＭ程度とする。また、成長圧力は５０Torr〜３００Torr程度、成長温度は１０００℃〜１２００℃程度とする。

ＧａＮ、ＡｌＧａＮをｎ型として成長する際には、ｎ型不純物として例えばＳｉを含む例えばＳｉＨ₄ガスを所定の流量で原料ガスに添加し、ＧａＮ及びＡｌＧａＮにＳｉをドーピングする。Ｓｉのドーピング濃度は、１×１０¹⁸／ｃｍ³程度〜１×１０²⁰／ｃｍ³程度、例えば５×１０¹⁸／ｃｍ³程度とする。

続いて、図３４に示すように、第２の素子領域１Ｂに導電プラグ６５Ａ，６５Ｂを形成する。
詳細には、先ず、ＣＶＤ法等により、化合物半導体積層構造６３上に絶縁膜を形成する。リソグラフィー及びドライエッチングにより絶縁膜を加工し、絶縁膜の導電プラグの形成予定部位を開口するハードマスクを形成する。
ハードマスクを用いて、化合物半導体積層構造６３及び絶縁層６２ａをドライエッチングする。これにより、絶縁層６２ａ及び化合物半導体積層構造６３に、Ｎ型拡散領域６１ｃの表面の一部を露出する開口６５ａと、Ｎ型拡散領域６１ａの表面の一部を露出する開口６５ｂとが形成される。ハードマスクとされた絶縁膜はウェットエッチング等により除去される。

次に、開口６５ａ，６５ｂの内壁面を覆うように、化合物半導体積層構造６３上に下地膜６５ｃを形成する。下地膜６５ｃは、スパッタ法等により、例えばＴｉ及びＴｉＮを厚み１０ｎｍ程度及び７ｎｍ程度に順次成膜して形成される。下地膜６５ｃを介して開口６５ａ，６５ｂ内を埋め込むように、導電物６５ｄを堆積する。導電物６５ｄは、ＣＶＤ法等により、例えばＷを開口６５ａ，６５ｂ内を埋め込む厚みに堆積される。化合物半導体積層構造６３のキャップ層６３ｄをエッチングストッパーとして、ＣＭＰ法により導電物６５ｄ及び下地膜６５ｃを研磨する。
以上により、Ｎ型拡散領域６１ｃ，６１ａと接続され、開口６５ａ，６５ｂ内を下地膜６５ｃを介して導電物６５ｄで充填してなる導電部である導電プラグ６５Ａ，６５Ｂが形成される。

続いて、図３５に示すように、第２の素子領域１Ｂに埋め込みゲート構造６６を形成する。
詳細には、先ず、ＣＶＤ法等により、化合物半導体積層構造６３上に絶縁膜を形成する。リソグラフィー及びドライエッチングにより絶縁膜を加工し、絶縁膜の埋め込みゲート構造の形成予定部位を開口するハードマスクを形成する。
ハードマスクを用いて、化合物半導体積層構造６３及び絶縁層６２ａをドライエッチングする。これにより、絶縁層６２ａ及び化合物半導体積層構造６３に、Ｐ型拡散領域６１ｂの所定深さ（Ｐ型拡散領域６１ｂの表面からの深さ）までエッチングされた開口６６ａが形成される。ハードマスクとされた絶縁膜はウェットエッチング等により除去される。

次に、開口６６ａの内壁面を覆うように、化合物半導体積層構造６３上にゲート絶縁膜６７を形成する。ゲート絶縁膜６７は、ＣＶＤ法等により、例えばＳｉＯ₂を厚み１４ｎｍ程度に成膜して形成される。
次に、開口６６ａの内壁面をゲート絶縁膜６７を介して覆うように、化合物半導体積層構造６３上に下地膜６６ｂを形成する。下地膜６６ｂは、スパッタ法等により、例えばＴｉ及びＴｉＮを厚み１０ｎｍ程度及び７ｎｍ程度に順次成膜して形成される。ゲート絶縁膜６７及び下地膜６６ｂを介して開口６６ａ内を埋め込むように、導電物６６ｃを堆積する。導電物６６ｃは、ＣＶＤ法等により、例えば多結晶シリコンが開口６６ａ内を埋め込む厚みに堆積される。化合物半導体積層構造６３のキャップ層６３ｄをエッチングストッパーとして、ＣＭＰ法により導電物６６ｃ、下地膜６６ｂ、及びゲート絶縁膜６７を研磨する。
以上により、Ｐ型拡散領域６１ｂと接続され、開口６６ａ内をゲート絶縁膜６７及び下地膜６６ｂを介して導電物６６ｃで充填してなる埋め込みゲート構造６６が形成される。

第２の素子領域１Ｂに形成される縦型のＭＩＳトランジスタでは、Ｎ型拡散領域６１ｃとＮ型拡散領域６１ａとの間にＰ型拡散領域６１ｂを備えてチャネルが構成されている。埋め込みゲート構造６６の側面部分で導電物６６ｃがゲート絶縁膜６７を介してチャネルとなるＰ型拡散領域６１ｂと対向し、Ｎ型ＭＩＳトランジスタとして機能する。

続いて、図３６に示すように、第１の素子領域１Ａに電極用リセス６３Ａを形成する。
詳細には、リソグラフィー及びドライエッチングにより、第１の素子領域１Ａにおける化合物半導体積層構造６３のゲート電極の形成予定部位を加工する。ドライエッチングは、塩素系ガス及びＳＦ_x系ガスを用いて、例えばキャップ層６３ｄを貫通し電子供給層６３ｃの中途深さまで、全体で１５ｎｍ〜２０ｎｍ程度の深さまで実行される。電子供給層６３ｃの被エッチング部分は、厚み２ｎｍ〜７ｎｍ程度だけ残存する。リソグラフィーに用いたレジストはアッシング処理又はウェット処理により除去される。以上により、第１の素子領域１Ａに電極用リセス６３Ａが形成される。

続いて、図３７に示すように、第２の素子領域１Ｂに２ＤＥＧ遮断構造６８を形成する。
第２の素子領域１Ｂにおける導電プラグ６５Ａ，６５Ｂ、埋め込みゲート構造６６ごとに化合物半導体積層構造６３で発生する２ＤＥＧを電気的に遮断する２ＤＥＧ遮断構造６８を形成する。詳細には、全面にレジストを塗布し、リソグラフィーによりレジストを加工して、２ＤＥＧ遮断構造の形成予定部位を開口するレジストマスクを形成する。このレジストマスクを用いて、導電プラグ６５Ａ，６５Ｂ、埋め込みゲート構造６６ごとに囲むように、化合物半導体積層構造６３（ＧａＮ，ＡｌＧａＮ）の結晶構造を破壊し得る元素を導入する。当該元素としては、例えば、Ａｒ，Ｂ等、ここではＡｒを用いて、化合物半導体積層構造６３の２ＤＥＧの発生部位よりも深い領域まで導入する。具体的にはＡｒを、加速エネルギー１７０ｋｅＶ程度、ドーズ量５．０×１０¹³／ｃｍ²程度の条件で、加速エネルギー１００ｋｅＶ程度、ドーズ量１．０×１０¹³／ｃｍ²程度の条件で連続的に注入する。Ａｒの注入により、当該注入部位におけるＧａＮ，ＡｌＧａＮの結晶構造が破壊されて２ＤＥＧが消失する。以上により、導電プラグ６５Ａ，６５Ｂ、埋め込みゲート構造６６を当該導電プラグ６５Ａ，６５Ｂ、埋め込みゲート構造６６ごとに２ＤＥＧを電気的に遮断する、キャリア遮断部である２ＤＥＧ遮断構造６８が形成される。
レジストマスクは、アッシング処理又はウェット処理により除去される。

本実施形態では、第１の素子領域１Ａと第２の素子領域１Ｂとで化合物半導体積層構造６３を共有する構成を採る。第１の素子領域１Ａでは、化合物半導体積層構造６３で発生する２ＤＥＧを用いてチャネルが構成される。第２の素子領域１Ｂでは、化合物半導体積層構造６３を実質的にはいわゆる層間絶縁膜として用いる。後者の場合、第２の素子領域１Ｂにおける化合物半導体積層構造６３で導電体、ここでは導電プラグ６５Ａ，６５Ｂ、埋め込みゲート構造６６について、導電体ごとに化合物半導体積層構造６３で発生する２ＤＥＧを遮断し、各導電体間の短絡を防止する必要がある。そこで、本実施形態では、上記のように２ＤＥＧ遮断構造６８を形成する。これにより、導電プラグ６５Ａ，６５Ｂ、埋め込みゲート構造６６の各導電体としての実効を確実に得ることを可能とし、第２の素子領域１Ｂで化合物半導体積層構造６３を層間絶縁膜として用いて新規材料及び新規工程を低減する構成が実現する。
なお、２ＤＥＧ遮断構造６８は、導電プラグ６５Ａ，６５Ｂ、埋め込みゲート構造６６の形成に先立って形成するようにしても良い。

続いて、図３８に示すように、開口６９ａを有する絶縁膜６９を形成する。
詳細には、化合物半導体積層構造６３上に、ＣＶＤ法等により例えばＳｉＮを厚み２００ｎｍ程度に堆積し、絶縁膜６９を形成する。リソグラフィー及びドライエッチングにより絶縁膜６９を加工し、絶縁膜６９の電極用リセス６３Ａに位置整合する部位に電極用リセス６３Ａよりも幅広の開口６９ａを形成する。ドライエッチングにより、電極用リセス６３Ａ内のＳｉＮも除去され、開口６９ａが電極用リセス６３Ａと連通して電極溝となる。

続いて、図３９に示すように、第１の素子領域１Ａにゲート絶縁膜７１を介してゲート電極７２を形成する。
詳細には、先ず、上記の電極溝の内壁面を覆うように、絶縁膜６９上にゲート絶縁膜７１を形成する。例えば、Ａｌ₂Ｏ₃を原子層堆積法（Atomic Layer Deposition：ＡＬＤ法）により膜厚２０ｎｍ程度に堆積する。これにより、ゲート絶縁膜７１が形成される。
なお、Ａｌ₂Ｏ₃の堆積は、ＡＬＤ法の代わりに、例えばプラズマＣＶＤ法又はスパッタ法等で行うようにしても良い。また、Ａｌ₂Ｏ₃を堆積する代わりに、Ａｌの窒化物又は酸窒化物を用いても良い。それ以外にも、Ｓｉ，Ｈｆ，Ｚｒ，Ｔｉ，Ｔａ，Ｗの酸化物、窒化物又は酸窒化物、或いはこれらから適宜に選択して多層に堆積して、ゲート絶縁膜を形成しても良い。

次に、ゲート絶縁膜７１上に、スパッタ法等により電極材料、例えばＴｉ，ＴｉＮ，ＴａＮ等、ここでは厚み５０ｎｍ程度のＴａＮと、厚み４００ｎｍ程度のＡｌとを堆積する。リソグラフィー及びドライエッチングにより、電極材料及びゲート絶縁膜７２を加工する。リソグラフィーに用いたレジストはアッシング処理又はウェット処理により除去される。以上により、電極溝内をゲート絶縁膜７１を介して電極材料で埋め込み、絶縁膜６９の表面から上方に突出してなる、ゲート電極７２が形成される。

続いて、図４０に示すように、絶縁膜７３を形成した後、電極用リセス７４ａ，７４ｂ，７４ｃ，７４ｄ，７４ｅを形成する。
詳細には、先ず、ゲート電極７２を埋め込む厚みに、絶縁膜６９上にＣＶＤ法等により例えばＳｉＮを堆積する。これにより、絶縁膜７３が形成される。
次に、リソグラフィー及びドライエッチングにより絶縁膜６９，７３を加工する。これにより、絶縁膜６９，７３には電極用リセス７４ａ，７４ｂ，７４ｃ，７４ｄ，７４ｅが同時形成される。電極用リセス７４ａ，７４ｂは、絶縁膜６９，７３の第１の素子領域１Ａに形成され、底面において化合物半導体積層構造６３のソース電極及びドレイン電極の形成予定部位をそれぞれ露出する。電極用リセス７４ｃ，７４ｄ，７４ｅは、絶縁膜６９，７３の第２の素子領域１Ｂに形成され、底面において導電プラグ６５Ａ，６５Ｂ、埋め込みゲート構造６６をそれぞれ露出する。

続いて、図４１に示すように、各下地膜７５ａ，７５ｂ，７５ｃ，７５ｄ，７５ｅを有するソース電極７６ａ、ドレイン電極７６ｂ、ソース電極７６ｃ、ドレイン電極７６ｄ、ゲート電極７６ｅを同時形成する。
詳細には、電極用リセス７４ａ〜７４ｅの内壁面を覆うように、スパッタ法等により、絶縁膜７３上に例えばＴｉを厚み２５ｎｍ程度に成膜する。引き続き、スパッタ法等により、成膜されたＴｉを介して電極用リセス７４ａ〜７４ｅを埋め込むように、例えばＡｌを厚み３００ｎｍ程度に成膜する。そして、リソグラフィー及びドライエッチングによりＡｌ及びＴｉを加工する。以上により、第１の素子領域１Ａには、下地膜７５ａを有するソース電極７６ａ及び下地膜７５ｂを有するドレイン電極７６ｂが形成される。同時に、第２の素子領域１Ｂには、下地膜７５ｃを有するソース電極７６ａ、下地膜７５ｄを有するドレイン電極７６ｄ、及び下地膜７５ｅを有するゲート電極７６ｅが形成される。ソース電極７６ａ及びドレイン電極７６ｂは、ゲート電極７２の両側で化合物半導体積層構造６３とオーミック接触する。ソース電極７６ｃ、ドレイン電極７６ｄ、ゲート電極７６ｅは、導電プラグ６５Ａ，６５Ｂ、埋め込みゲート構造６６と電気的に接続される。ソース電極７６ｃ、ドレイン電極７６ｄ、ゲート電極７６ｅは、導電プラグ６５Ａ，６５Ｂ、埋め込みゲート構造６６を介してＮ型拡散領域６１ｃ、Ｎ型拡散領域６１ａ、Ｐ型拡散領域６１ｂと導通する。

本実施形態では、第１の素子領域１Ａにはソース電極７６ａ及びドレイン電極７６ｂが、第２の素子領域１Ｂにはソース電極７６ｃ、ドレイン電極７６ｄ、ゲート電極７６ｅが、同一工程で同一の平坦面に形成される。このように、各電極（配線）を、可及的に少ない工程で、余計な段差を生ぜしめることなく平坦性良く形成することができ、高い加工精度で信頼性の高い半導体装置が実現する。

しかる後、上層の絶縁膜の形成及び各種配線の形成等の諸工程を経る。以上により、第１の素子領域１Ａには第１の素子であるＡｌＧａＮ／ＧａＮ・ＨＥＭＴが、第２の素子領域１Ｂには第２の素子である縦型のＮ型ＭＩＳトランジスタが形成されてなる半導体装置が形成される。

以上説明したように、本実施形態によれば、化合物半導体素子のＡｌＧａＮ／ＧａＮ・ＨＥＭＴとシリコン素子のＭＩＳトランジスタとで化合物半導体積層構造６３を共有する。この構成を採ることにより、新規材料及び新規工程を低減して最小限の工程数により作製するも、ＨＥＭＴの機能とＭＩＳトランジスタの機能の双方を確実に得ることができる信頼性の高い半導体装置が実現する。

なお、第１〜第３の実施形態では、第１の素子として、ゲート電極下にゲート絶縁膜を有するＭＩＳ型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを例示したが、これに限定されるものではない。ゲート絶縁膜を有さず、ゲート電極が化合物半導体積層構造と直接的に接触するショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴとしても良い。更にはＡｌＧａＮ／ＧａＮ・ＨＥＭＴに代わって、例えばＭＩＳトランジスタを形成する場合にも適用される。

また、第１〜第３の実施形態では、第１の素子として、化合物半導体積層構造に発生する２ＤＥＧを利用するトランジスタを例示したが、これに限定されるものではない。例えば、化合物半導体積層構造に発生する二次元キャリアガスが、２ＤＥＧではなく、二次元ホールガス（２ＤＨＧ）であり、この２ＤＨＧを利用する各種の素子が、当該第１の素子として適用可能である。

（第４の実施形態）
本実施形態では、第１〜第３の実施形態から選ばれた少なくとも１種の半導体装置を備えたＰＦＣ（Power Factor Correction）回路を開示する。
図４２は、第４の実施形態によるＰＦＣ回路を示す結線図である。

ＰＦＣ回路１００は、スイッチ素子（トランジスタ）１０１と、ダイオード１０２と、チョークコイル１０３と、コンデンサ１０４，１０５と、ダイオードブリッジ１０６と、交流電源（ＡＣ）１０７とを備えて構成される。スイッチ素子１０１に、第１〜第３の実施形態から選ばれた１種の半導体装置におけるＡｌＧａＮ／ＧａＮ・ＨＥＭＴが適用される。スイッチ素子１０１として第１の実施形態による半導体装置を適用する場合には、ダイオード１０２に、当該半導体装置におけるダイオードを適用しても良い。
なお、ダイオードブリッジ１０６に、第１の実施形態による半導体装置におけるダイオードを適宜適用するようにしても良い。

ＰＦＣ回路１００では、スイッチ素子１０１のドレイン電極と、ダイオード１０２のアノード端子及びチョークコイル１０３の一端子とが接続される。スイッチ素子１０１のソース電極と、コンデンサ１０４の一端子及びコンデンサ１０５の一端子とが接続される。コンデンサ１０４の他端子とチョークコイル１０３の他端子とが接続される。コンデンサ１０５の他端子とダイオード１０２のカソード端子とが接続される。コンデンサ１０４の両端子間には、ダイオードブリッジ１０６を介してＡＣ１０７が接続される。コンデンサ１０５の両端子間には、直流電源（ＤＣ）が接続される。

本実施形態では、可及的に簡素な装置構成で第１及び第２の素子の機能を実現し、新規材料及び新規工程を低減して最小限の工程数により作製できる信頼性の高い高耐圧の半導体装置をＰＦＣ回路１００に適用する。これにより、信頼性の高いＰＦＣ回路１００が実現する。

（第５の実施形態）
本実施形態では、第１〜第３の実施形態から選ばれた少なくとも１種の半導体装置を備えた電源装置を開示する。
図４３は、第５の実施形態による電源装置の概略構成を示す結線図である。

本実施形態による電源装置は、高圧の一次側回路１１１及び低圧の二次側回路１１２と、一次側回路１１１と二次側回路１１２との間に配設されるトランス１１３とを備えて構成される。
一次側回路１１１は、第４の実施形態によるＰＦＣ回路１００と、ＰＦＣ回路１００のコンデンサ１０５の両端子間に接続されたインバータ回路、例えばフルブリッジインバータ回路１１０とを有している。フルブリッジインバータ回路１１０は、複数（ここでは４つ）のスイッチ素子１１４ａ，１１４ｂ，１１４ｃ，１１４ｄを備えて構成される。
二次側回路１１２は、複数（ここでは３つ）のスイッチ素子１１５ａ，１１５ｂ，１１５ｃを備えて構成される。

本実施形態では、ＰＦＣ回路１００のスイッチ素子１０１と、フルブリッジインバータ回路１１０のスイッチ素子１１４ａ〜１１４ｄとに、第１〜第３の実施形態から選ばれた少なくとも１種の半導体装置におけるＡｌＧａＮ／ＧａＮ・ＨＥＭＴが適用される。
二次側回路１１２のスイッチ素子１１５ａ〜１１５ｃは、シリコンを用いた通常のＭＩＳ・ＦＥＴとされる。スイッチ素子１０１として第３の実施形態による半導体装置を適用する場合には、スイッチ素子１１５ａ〜１１５ｃに、当該半導体装置におけるＭＩＳトランジスタを適宜適用するようにしても良い。

本実施形態では、可及的に簡素な装置構成で第１及び第２の素子の機能を実現し、新規材料及び新規工程を低減して最小限の工程数により作製できる信頼性の高い高耐圧の半導体装置を電源装置に適用する。これにより、信頼性の高い大電力の電源装置が実現する。

（第６の実施形態）
本実施形態では、第１〜第３の実施形態から選ばれた少なくとも１種の半導体装置を備えた高周波増幅器を開示する。
図４４は、第６の実施形態による高周波増幅器の概略構成を示す結線図である。

本実施形態による高周波増幅器は、ディジタル・プレディストーション回路１２１と、ミキサー１２２ａ，１２２ｂと、パワーアンプ１２３とを備えて構成される。
ディジタル・プレディストーション回路１２１は、入力信号の非線形歪みを補償するものである。ミキサー１２２ａは、非線形歪みが補償された入力信号と交流信号をミキシングするものである。パワーアンプ１２３は、交流信号とミキシングされた入力信号を増幅するものであり、第１〜第３の実施形態から選ばれた少なくとも１種の半導体装置におけるＡｌＧａＮ／ＧａＮ・ＨＥＭＴが適用される。なお図４４では、例えばスイッチの切り替えにより、出力側の信号をミキサー１２２ｂで交流信号とミキシングしてディジタル・プレディストーション回路１２１に送出できる構成とされている。

本実施形態では、可及的に簡素な装置構成で第１及び第２の素子の機能を実現し、新規材料及び新規工程を低減して最小限の工程数により作製できる信頼性の高い高耐圧の半導体装置を高周波増幅器に適用する。これにより、信頼性の高い高耐圧の高周波増幅器が実現する。

（他の実施形態）
第１〜第６の実施形態では、化合物半導体素子としてＡｌＧａＮ／ＧａＮ・ＨＥＭＴを備えた半導体装置を例示した。化合物半導体素子としては、ＡｌＧａＮ／ＧａＮ・ＨＥＭＴ以外にも、以下のようなＨＥＭＴに適用できる。

・その他のＨＥＭＴ例１
本例では、化合物半導体素子としてＩｎＡｌＮ／ＧａＮ・ＨＥＭＴを備えた半導体装置を開示する。
ＩｎＡｌＮとＧａＮは、組成によって格子定数を近くすることが可能な化合物半導体である。この場合、上記した第１〜第６の実施形態において、第１の素子領域１Ａには、電子走行層がｉ−ＧａＮ、電子供給層がｎ−ＩｎＡｌＮ、キャップ層がｎ−ＧａＮで形成される。また、この場合のピエゾ分極が殆ど発生しないため、２ＤＥＧは主にＩｎＡｌＮの自発分極により発生する。

本例によれば、ＩｎＡｌＮ／ＧａＮ・ＨＥＭＴと、所定のシリコン素子とが混載された半導体装置において、ＩｎＡｌＮ／ＧａＮ・ＨＥＭＴとシリコン素子とで化合物半導体積層構造を共有する。この構成を採ることにより、新規材料及び新規工程を低減して最小限の工程数により作製するも、ＨＥＭＴの機能とシリコン素子の機能の双方を確実に得ることができる信頼性の高い半導体装置が実現する。

・その他のＨＥＭＴ例２
本例では、化合物半導体素子としてＩｎＡｌＧａＮ／ＧａＮ・ＨＥＭＴを備えた半導体装置を開示する。
ＧａＮとＩｎＡｌＧａＮは、後者の方が前者よりも組成によって格子定数を小さくすることができる化合物半導体である。この場合、上記した第１〜第６の実施形態において、第１の素子領域１Ａには、電子走行層がｉ−ＧａＮ、電子供給層がｎ−ＩｎＡｌＧａＮ、キャップ層がｎ−ＧａＮで形成される。

本例によれば、ＩｎＡｌＧａＮ／ＧａＮ・ＨＥＭＴと、所定のシリコン素子とが混載された半導体装置において、ＩｎＡｌＧａＮ／ＧａＮ・ＨＥＭＴとシリコン素子とで化合物半導体積層構造を共有する。この構成を採ることにより、新規材料及び新規工程を低減して最小限の工程数により作製するも、ＨＥＭＴの機能とシリコン素子の機能の双方を確実に得ることができる信頼性の高い半導体装置が実現する。

以下、半導体装置及びその製造方法、並びに電源装置及び高周波増幅器の諸態様を付記としてまとめて記載する。

（付記１）シリコン基板上に形成された化合物半導体積層構造と、
前記化合物半導体積層構造に形成された第１の素子及び第２の素子と
を含み、
前記第２の素子は、前記シリコン基板に形成された不純物拡散部と、前記化合物半導体積層構造内に形成され、前記不純物拡散部と電気的に接続された導電部とを有する素子であることを特徴とする半導体装置。

（付記２）前記第１の素子は第１の電極を、前記第２の素子は前記導電部と電気的に接続された第２の電極をそれぞれ有しており、
前記第１の電極と前記第２の電極とが同一層で同一高さに形成されていることを特徴とする付記１に記載の半導体装置。

（付記３）前記化合物半導体積層構造は、二次元キャリアガスを有する電子走行層と、前記電子走行層に電子を供給する電子供給層と
を含み、
前記第１の素子は、ＨＥＭＴ素子であることを特徴とする付記１又は２に記載の半導体装置。

（付記４）前記第２の素子は、前記化合物半導体積層構造内に形成され、前記導電部ごとに前記二次元キャリアガスを電気的に遮断するキャリア遮断部を更に有することを特徴とする付記３に記載の半導体装置。

（付記５）前記第２の素子は、前記不純物拡散部と前記化合物半導体積層構造との間に絶縁層を有することを特徴とする付記１〜４のいずれか１項に記載の半導体装置。

（付記６）所定の前記導電部は、前記化合物半導体積層構造内でゲート絶縁膜を介して埋め込みゲート構造が形成されたものであることを特徴とする付記１〜５のいずれか１項に記載の半導体装置。

（付記７）シリコン基板に不純物拡散部を形成する工程と、
前記シリコン基板上に化合物半導体積層構造を形成する工程と、
前記化合物半導体積層構造に第１の素子及び第２の素子を形成する工程と
を含み、
前記第２の素子は、前記シリコン基板に形成された前記不純物拡散部と、前記化合物半導体積層構造内に形成され、前記不純物拡散部と電気的に接続された導電部とを有する素子であることを特徴とする半導体装置の製造方法。

（付記８）前記第１の素子に第１の電極を、前記第２の素子に前記導電部と電気的に接続される第２の電極を、前記第１の電極の上面と前記第２の電極の上面とが同一平面にあるように、同一工程で形成することを特徴とする付記７に記載の半導体装置の製造方法。

（付記９）前記化合物半導体積層構造を形成する工程には、二次元キャリアガスを有する電子走行層を形成する工程と、
前記電子走行層に電子を供給する電子供給層を形成する工程と
が含まれ、
前記第１の素子は、ＨＥＭＴ素子であることを特徴とする付記７又は８に記載の半導体装置の製造方法。

（付記１０）前記第２の素子において、前記化合物半導体積層構造内に、前記導電部ごとに前記二次元キャリアガスを電気的に遮断するキャリア遮断部を形成することを特徴とする付記９に記載の半導体装置の製造方法。

（付記１１）前記第２の素子において、前記不純物拡散部と前記化合物半導体積層構造との間に絶縁層を形成することを特徴とする付記７〜１０のいずれか１項に記載の半導体装置の製造方法。

（付記１２）所定の前記導電部を、前記化合物半導体積層構造内でゲート絶縁膜を介したゲート電極として形成することを特徴とする付記７〜１１のいずれか１項に記載の半導体装置の製造方法。

（付記１３）変圧器と、前記変圧器を挟んで高圧回路及び低圧回路とを備えた電源回路であって、
前記高圧回路はトランジスタを有しており、
前記トランジスタは、
シリコン領域と、
前記シリコン領域上に形成された化合物半導体積層構造と、
前記化合物半導体積層構造に形成された第１の素子及び第２の素子と
を含み、
前記第２の素子は、前記シリコン領域に形成された不純物拡散部と、前記化合物半導体積層構造内に形成され、前記不純物拡散部と電気的に接続された導電部とを有する素子であることを特徴とする電源回路。

（付記１４）入力した高周波電圧を増幅して出力する高周波増幅器であって、
トランジスタを有しており、
前記トランジスタは、
シリコン領域と、
前記シリコン領域上に形成された化合物半導体積層構造と、
前記化合物半導体積層構造に形成された第１の素子及び第２の素子と
を含み、
前記第２の素子は、前記シリコン領域に形成された不純物拡散部と、前記化合物半導体積層構造内に形成され、前記不純物拡散部と電気的に接続された導電部とを有する素子であることを特徴とする高周波増幅器。

１ Ｓｉ基板
１ａ 素子分離用溝
２ 素子分離構造
３，３１，６１ 不純物拡散領域
３ａ，３１ａ，３１ｃ，６１ｂ Ｐ型拡散領域
３ｂ，３１ｂ，６１ａ，６１ｃ Ｎ型拡散領域
４，３２，６２ Ｓｉ層
４ａ，３２ａ，６２ａ 絶縁層
５，３３，６３ 化合物半導体積層構造
５Ａ，１４ａ，１４ｂ，１４ｃ，１４ｄ，３３Ａ，４２ａ，４２ｂ，４２ｃ，４２ｄ，４２ｅ，６３Ａ，７４ａ，７４ｂ，７４ｃ，７４ｄ，７４ｅ 電極用リセス
５ａ，３３ａ，６３ａ バッファ層
５ｂ，３３ｂ，６３ｂ 電子走行層
５ｃ，３３ｃ，６３ｃ 電子供給層
５ｄ，３３ｄ，６３ｄ キャップ層
６，９，３４，３７，４１，６９ 絶縁膜
７Ａ，７Ｂ，３５Ａ，３５Ｂ，３５Ｃ，６５Ａ，６５Ｂ 導電プラグ
７ａ，７ｂ，９ａ，２１ａ，２２ａ，２３ａ，３５ａ，３５ｂ，３５ｃ，３７ａ，５１ａ，５２ａ，５３ａ，６５ａ，６５ｂ，６６ａ，８１ａ，８２ａ，８３ａ，６９ａ 開口
７ｃ，１５ａ，１５ｂ，１５ｃ，１５ｄ，３５ｄ，４３ａ，４３ｂ，４３ｃ，４３ｄ，４３ｅ，６５ｃ，６６ｂ，７５ａ，７５ｂ，７５ｃ，７５ｄ，７５ｅ 下地膜
７ｄ，３５ｅ，６５ｄ，６６ｃ 導電物
８，３６，６８ ２ＤＥＧ遮断構造
１１，３８，６７，７１ ゲート絶縁膜
１２，３９，７２，７６ｅ ゲート電極
１６ａ，４４ａ，７６ａ，７６ｃ ソース電極
１６ｂ，４４ｂ，７６ｂ，７６ｄ ドレイン電極
１６ｃ アノード電極
１６ｄ カソード電極
２１ シリコン酸化膜
２２ シリコン窒化膜
２３，５１，５２，５３，８１，８２，８３ レジストマスク
４４ｃ コレクタ電極
４４ｄ ベース電極
４４ｅ エミッタ電極
６６ 埋め込みゲート構造
１００ ＰＦＣ回路
１０１，１１４ａ，１１４ｂ，１１４ｃ，１１４ｄ，１１５ａ，１１５ｂ，１１５ｃ スイッチ素子
１０２ ダイオード
１０３ チョークコイル
１０４，１０５ コンデンサ
１０６ ダイオードブリッジ
１０７ ＡＣ
１１０ フルブリッジインバータ回路
１１１ 一次側回路
１１２ 二次側回路
１１３ トランス
１２１ ディジタル・プレディストーション回路
１２２ａ，１２２ｂ ミキサー
１２３ パワーアンプ

Claims (8)

1. シリコン基板上に形成された化合物半導体積層構造と、
   前記化合物半導体積層構造に形成された第１の素子及び第２の素子と
   を含み、
   前記第２の素子は、前記シリコン基板に形成された不純物拡散部と、前記化合物半導体積層構造内に形成され、前記不純物拡散部と電気的に接続された導電部とを有する素子であることを特徴とする半導体装置。
2. 前記第１の素子は第１の電極を、前記第２の素子は前記導電部と電気的に接続された第２の電極をそれぞれ有しており、
   前記第１の電極と前記第２の電極とが同一層で同一高さに形成されていることを特徴とする請求項１に記載の半導体装置。
3. 前記化合物半導体積層構造は、二次元キャリアガスを有する電子走行層と、前記電子走行層に電子を供給する電子供給層と
   を含み、
   前記第１の素子は、ＨＥＭＴ素子であることを特徴とする請求項１又は２に記載の半導体装置。
4. 前記第２の素子は、前記化合物半導体積層構造内に形成され、前記導電部ごとに前記二次元キャリアガスを電気的に遮断するキャリア遮断部を更に有することを特徴とする請求項３に記載の半導体装置。
5. シリコン基板に不純物拡散部を形成する工程と、
   前記シリコン基板上に化合物半導体積層構造を形成する工程と、
   前記化合物半導体積層構造に第１の素子及び第２の素子を形成する工程と
   を含み、
   前記第２の素子は、前記シリコン基板に形成された前記不純物拡散部と、前記化合物半導体積層構造内に形成され、前記不純物拡散部と電気的に接続された導電部とを有する素子であることを特徴とする半導体装置の製造方法。
6. 前記第１の素子に第１の電極を、前記第２の素子に前記導電部と電気的に接続される第２の電極を、前記第１の電極の上面と前記第２の電極の上面とが同一平面にあるように、同一工程で形成することを特徴とする請求項５に記載の半導体装置の製造方法。
7. 前記化合物半導体積層構造を形成する工程には、二次元キャリアガスを有する電子走行層を形成する工程と、
   前記電子走行層に電子を供給する電子供給層を形成する工程と
   が含まれ、
   前記第１の素子は、ＨＥＭＴ素子であることを特徴とする請求項５又は６に記載の半導体装置の製造方法。
8. 前記第２の素子において、前記化合物半導体積層構造内に、前記導電部ごとに前記二次元キャリアガスを電気的に遮断するキャリア遮断部を形成することを特徴とする請求項７に記載の半導体装置の製造方法。

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