CN108074964A - 低电阻低泄漏器件 - Google Patents

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Abstract

公开了一种异质结半导体器件。异质结半导体器件包括衬底和设置在衬底上的多层结构。多层结构包括：包括第一半导体的第一层，其设置在衬底之上；以及包括第二半导体的第二层，其设置在第一层之上，以定义第一层与第二层之间的界面。第二半导体不同于第一半导体，以使得二维电子气在邻近界面处形成。所述器件还包括：第一端子，其电耦接到第一层与第二层之间的界面的第一区域；以及第二端子，其电耦接到第一层与第二层之间的界面的第二区域。所述器件还包括导电沟道，其包括位于底部和侧壁的注入区域。导电沟道填充有金属且导电沟道连接第二端子和第一层的区域，以使得电荷可在第二端子和第一层之间流动。

Description

低电阻低泄漏器件
技术领域
本发明涉及半导体技术领域，具体涉及一种低电阻低泄漏半导体器件。
背景技术
近年来，由于具有很高潜力替代用于高电压(HV)器件应用的Si器件或SiC器件，基于III-氮化物(氮化镓(GaN)或氮化铝镓(AlGaN)等)的高迁移率晶体管(HEMT)和肖特基二极管已经受到了很多关注。HEMT和二极管都存在动态(例如,开关、脉冲、RF)条件下的导通电阻(Ron)显著高于DC条件下的导通电阻的问题。
发明内容
提供本概述是为了以简化的形式介绍构思的选择，所述构思将在下面的具体实施方式中进一步描述。本概述不旨在确定所要求保护的主题的关键特征或基本特征，也不旨在用于限制所要求保护的主题的范围。
在一个实施例中，公开了一种异质结半导体器件。所述异质结半导体器件包括衬底和设置在衬底上的多层结构。所述多层结构包括：包括第一半导体的第一层，其设置在所述衬底顶部；包括第二半导体的第二层，其设置在所述第一层顶部，以定义所述第一层和所述第二层之间的界面，所述第二半导体与所述第一半导体不同，以使得二维电子气(2DEG)在邻近所述界面处形成；第一端子，其电耦接到所述第一层与所述第二层之间的界面的第一区域；第二端子，其电耦接到所述第一层与所述第二层之间的界面的第二区域；以及导电沟道，其中，所述导电沟道连接所述第二端子和所述第一层的区域，以使得电荷可以在所述第二端子和所述第一层之间流动(例如，使得电荷可以从所述第一层流入所述第二端子)。
所述导电沟道包括位于底部和侧壁的注入区域，其中所述导电沟道填充有金属且所述导电沟道连接所述第二端子和所述第一层的区域，使得电荷可以在所述第二端子和所述第一层之间流动。所述注入区域可以在用所述金属填充所述导电通道之前进行热退火。针对p型氮化镓(GaN)层可使用诸如Mg、Cr、Zn等的元素进行离子注入，并且针对n型氮化镓层可使用诸如Si、Be、He等的元素进行离子注入。例如，所述第一层的更高缺陷密度区域可包括位于所述第二端子下方的区域，并具有比所述第一层的其余部分更高的缺陷密度。所述第一层的更高缺陷密度区域可包括位于所述第二端子下方的区域，并具有比所述第一层的位于所述第一端子下方的区域更高的缺陷密度。所述第一层的更高缺陷密度区域可包括所述第二端子下方的区域，并具有比所述第一端子和所述第二端子之间的区域更高的缺陷密度。缺陷带来了在强电场影响下电荷载流子可经由其传播(所谓的跃迁)的阱(trap)(即，处于材料的带隙中的状态)。
所述导电沟道可具有比所述第一层更高的导电率。所述导电沟道可具有与所述第二端子相同或不同的导电率。
所述导电沟道可在所述第二端子的区域内位于所述第二端子下方。也就是说，当从上方观察时，所述导电沟道将在所述第二端子的占用空间(footprint)内。
在本说明书中使用的与相对方位或位置相关的描述语(诸如“后”、“前”、“顶”、“底”、“侧”以及任何相关的形容词或副词的衍生词)均用于表达附图所示的半导体器件的指向。然而，这样的描述语并不旨在以任何方式限制所描述或所要求保护的发明的预期用途。
所述导电沟道可位于所述第二端子下方并部分地朝向所述第一端子延伸。所述导电沟道可包括所述第一层的包含缺陷的区域。所述缺陷可以是通过注入一种或多种非掺杂元素而引起的。在这种上下文中，非掺杂元素是指在被引入半导体晶格时不会导致p型区或n型区的元素。非掺杂元素可包括氩和氮中的一种或多种。注入剂量可在1e11(即，1011)/cm2至1e12(即，1012)/cm2的范围内。可使用约1013/cm2的氩剂量。
所述注入剂量可取决于元素。例如，较重的元素可要求较低的剂量以破坏晶体结构。所述注入区域可例如从所述第二端子向所述第一端子延伸或例如以图案化的方式(例如，条纹或点)延伸。当在所述第二端子的占用空间内注入(例如，使得被注入的区域不在所述第二端子和所述第一端子之间)时，所述注入剂量可以更高，直到有效去除二维电子气(2DEG)的剂量。
所述异质结半导体器件可包括钝化层，所述钝化层包括设置在所述第二层之上的半导体钝化层。所述钝化层可包括氮化硅。所述钝化层还可包括设置在所述半导体钝化层和所述第二层之间的电介质层。所述钝化层可包括与所述第二层直接接触的半导体钝化层。
所述第一半导体可为第一III-V半导体，所述第二半导体可为第二III-V半导体。
所述III-V半导体可包括从元素周期表的第III族中选择的任何金属元素以及从元素周期表的第Ⅴ族中选择的任何非金属元素。
所述III-V半导体可包括金属元素铝、镓和铟中的一种或多种。所述III-V半导体可包括氮化物半导体、或磷化物半导体、或砷化物半导体。
所述III-V半导体可包括下列半导体中的任何一种：氮化镓、氮化铝、氮化铟、氮化铝镓、氮化铝铟、氮化镓铟、氮化铝镓铟、磷化镓、磷化铝、磷化铟、磷化铝镓、磷化铝铟、磷化镓铟、磷化铝镓铟、砷化镓、砷化铝、砷化铟、砷化铝镓、砷化铝铟、砷化镓铟和砷化铝镓铟。
所述第一层可为掺杂有第一浓度的p型掺杂剂的p型半导体。所述第二层可为n型半导体；或者第二层可为未掺杂的半导体；或者第二层可为掺杂有第二浓度的p型掺杂剂的p型半导体，其中，所述第二浓度小于所述第一浓度。
所述第一层可包括氮化镓。所述第一层可为半绝缘(例如，具有通常高于1MΩ·cm的电阻率)。所述第二层可包括氮化铝镓。
所述第一端子到所述异质结器件的电耦接可包括与所述第二层的肖特基接触，并且所述第二端子到所述异质结器件的电耦接可包括与所述第二层的欧姆接触，以使得所述器件被配置为包括肖特基二极管。通过这种方式，所述第一端子和所述第二端子中的每一个都被配置为电耦接到所述第一层和所述第二层之间的界面的区域，以与所述二维电子气相互作用。
所述异质结半导体器件可包括第三端子，其电耦接到所述异质结器件的第三区域以使得所述第一端子位于所述第二端子和所述第三端子之间。所述异质结半导体器件还可包括第三端子，其电耦接到所述异质结器件的第三区域以使得所述第一端子位于所述第二端子和所述第三端子之间。通过这种方式，所述第一端子、第二端子和第三端子中的每一个都被配置为电耦接到所述第一层和所述第二层之间的界面的区域，以与所述二维电子气相互作用。
所述第三端子可包括源极端子；所述第二端子可包括漏极端子；所述第一端子可包括栅极端子；由此，所述异质结半导体器件被配置为包括高电子迁移率晶体管(HEMT)。
所述异质结半导体器件可包括设置在所述第二层和所述半导体钝化层之间的电介质层。所述第三端子包括电耦接到所述第二层的源极端子以使得电荷可以从所述第三端子流到所述第二层。所述第二端子包括电耦接到所述第二层的漏极端子以使得电荷可以从所述第二层流入所述第二端子。所述第一端子包括设置在所述电介质层之上的栅极端子。所述异质结半导体器件被配置为包括金属-绝缘体-半导体高电子迁移率晶体管。
可提供包括本文公开的任何异质结半导体器件的集成电路。
在实际中，可通过以下方式提供金属导电沟道：首先蚀刻贯穿至所述第一层以形成凹部(例如，在干法蚀刻(通常是利用含氟干法刻蚀化学物质)了贯通所述钝化层的接触孔之后)；然后沉积欧姆金属，所述欧姆金属与其中将形成使用中的2DEG(如在常规异质结器件中那样)的区域和所述第一层(例如，包括p型GaN)接触。对于GaN/AlGaN实施例，可使用基于BCl3/Cl2的干法蚀刻化学物质形成凹部。
附图说明
通过参照实施例，可以按照能够详细理解本发明的上述特征的方式对以上简要概述的本发明进行更详细地描述，其中一些实施例在附图中示出。然而，应当注意，附图仅示出了本发明的典型实施例，因此不应将附图视为对本发明范围的限制，因为本发明可以容许等效的实施例。在结合附图阅读本说明书后，所要求保护的主题的优点对于本领域的技术人员而言将变得显而易见，在附图中相同的附图标记已用于表示相同的元件，其中：
图1a是示出在静态和动态的情况下异质结晶体管器件的电压如何随其电流的变化而变化的曲线图；
图1b是示出在静态和动态的情况下异质结肖特基二极管的电压如何随其电流的变化而变化的曲线图；
图2a是改进的HEMT异质结半导体器件的示出了沟槽中的注入区域的截面图；以及
图2b示出了注入区域和层之间的结的特征。
应当注意附图未按比例绘制。已省略图形转换之间的中间步骤，以免混淆本公开。这些中间步骤是本领域技术人员已知的。
具体实施方式
许多众所周知的制造步骤、部件和连接器在本说明书中已省略或未详细描述，以免混淆本公开。
基于氮化镓(GaN)的高电子迁移率晶体管在开关应用中受到动态导通电阻(Ron)或电流崩塌的困扰，其中电流崩塌主要归因于(contributed to)表面俘获和体(外延层缓冲器(epi buffer))俘获。通常通过一些电介质钝化方案使表面俘获最小化，而体俘获则与GaN外延层(epi)中的泄漏路径相关。外延层的电导率和泄漏路径可以改变体俘获，从而增加外延层中的泄漏路径会导致俘获减少，即，低电流崩塌。本发明构思提出：通过离子注入法选择性地转换外延层的电导率，并通过金属填充的沟槽提供泄漏路径，以便实现针对高电压开关应用的低电流崩塌和低泄漏的器件。
半导体异质结器件可包括设置在衬底上的半导体材料的第一层和设置在第一层上的不同半导体材料的第二层。这两层之间的界面就是异质结。通过适当选择两种不同的半导体材料，这两种半导体之间的差异将导致在界面处形成二维电子气(2DEG)。异质结器件中2DEG使得流过具有小电阻的该器件的电流大。
这样的器件可以在截止状态和导通状态之间切换，其中在截止状态下该器件可在具有低泄漏电流的同时阻止高漏源电压，在导通状态下该器件在低电压下承载大电流。通过向器件的第一端子施加适当电压以使得2DEG消失(或显著降低)，来实现关断。这些器件的设计使得在截止状态下的功率损耗、导通状态下的功率损耗和切换过程中的功率损耗之间找寻到最佳折中。
适用于所述第一层和所述第二层的半导体材料包括III-V族半导体，其包括选自元素周期表III族的至少一种金属元素(例如铝、镓和铟)以及选自元素周期表V族的非金属元素(例如氮、磷或砷)。这些层中的一个或两个可被无意地掺杂或以形成p型半导体为目的进行掺杂。
对于大功率和高温应用来说，特别需要包括第一层为GaN、第二层为AlGaN的器件。GaN/AlGaN器件是要求快速开关、低导通损耗和在高达1kV的电压下工作的能力的高效功率转换器的良好选择。
异质结器件可被配置为通过包括源极端子、漏极端子和设置在源极端子和漏极端子之间的栅极端子而形成晶体管。可替代地，这种器件可被配置为通过仅包括阳极和阴极两个电端子而形成肖特基二极管。
标题为“Semiconductor heterojunction device(半导体异质结器件)”的美国专利NO.9391187(其全部内容通过引用并入本文)涉及如何设计具有比先前已知的异质结器件更低的电阻(尤其是更低的动态导通电阻)的异质结器件。也就是说，对诸如高电子迁移率晶体管(HEMT)和肖特基二极管的异质结器件来说，动态(例如，开关、脉冲、射频(RF))条件下的导通电阻没有显著高于DC条件下的导通电阻是可以期望的。
图1a和图1b分别针对晶体管和肖特基二极管描绘了动态(例如，开关、脉冲、RF)条件下的导通电阻显著高于DC条件下的导通电阻的情况。具体来说，图1a示出了HEMT的漏极电流如何随漏极端子和源极端子之间的电压的变化而变化。图1b显示了肖特基二极管的阳极电流如何随阳极和阴极之间的电压的变化而变化。动态条件下的导通电阻越高，器件对开关应用或RF应用的适用性就越低。
图1a和1b中所示的高动态导通电阻的一个原因是在高电压应力(stress)期间在钝化层中或在第一层区域和第二层区域中的电子俘获。
用于高电压GaN HEMT外延的GaN缓冲器主要是具有极高电阻的半绝缘(S.I.)GaN层。通过诸如C、Fe、Mg、Ni等物质掺杂GaN层来形成半绝缘GaN层，这对实现高击穿电压很重要。
美国专利NO.9391187提出了在漏极/漂移(Drain/drift)接触区域的p型氮化镓(p-GaN)层上使用金属填充的沟槽(欧姆和肖特基)的益处。这些沟槽为空穴提供泄漏路径，使得形成在2DEG和p-GaN层之间的p-n结短路。这些声称的内容只在GaN缓冲层为p型并在GaN层中具有充足的有效(active)空穴时是有效且可应用的；但是当S.I.GaN层中只有极少的空穴是有效的(约108atm/cm3至109atm/cm3)时，所述声称的内容不可应用于半绝缘GaN层。在S.I.GaN层上形成直接的金属接触或沟槽将导致非常高的接触电阻，其不足以为空穴提供充足的泄漏路径。
此处所述实施例通过引入离子注入法选择性地将S.I.GaN转换为p型或n型。离子注入可通过使用不同种类的物质完成，例如针对p型GaN层使用Mg、Cr、Zn等，针对n型GaN层使用Si、Be、He等。离子注入将在沟槽区域/侧壁进行，这将有助于在p-GaN上形成良好的接触，从而为空穴提供充足的泄漏路径。可利用优化的退火温度对沟槽进行热退火以形成更好的接触。
图2a是改进的HEMT异质结半导体器件100的示出了沟槽106中的注入区域110的截面图。异质结半导体器件100包括衬底(未示出)。在衬底上设置多层结构，该多层结构包括：包括第一半导体的第一层112；第二层114，其包括第二半导体并设置在第一层112之上，从而定义第一层112与第二层114之间的界面。所述第二半导体与所述第一半导体不同，使得二维电子气108在邻近所述界面处形成。所述异质结半导体器件还包括：第一端子(未示出)，其电耦接到所述第一层与所述第二层之间的界面的第一区域；以及第二端子104，其电耦接到所述第一层与所述第二层之间的界面的第二区域。所述异质结半导体器件还包括沟槽106中的包括金属的导电沟道。所述导电沟道连接第二端子104和第一层112的一个区域，以使得电荷可以在第二端子104和第一层112之间流动，从而将第一层112电耦接到第二端子104并因此局部性地防止深耗尽区的形成。形成电介质层102，然后蚀刻电介质层102以形成第二端子104。线条116表示耗尽边缘。耗尽边缘116表示导电掺杂半导体材料内的移动电荷载流子已扩散走或被电场强制移开的绝缘区域。留在耗尽区中的唯一元素是离子化的施体杂质或受体杂质。
在沟槽106形成之后，根据器件100的类型、在用金属填充所述沟槽之前，在沟槽106的侧壁和底部执行离子注入工艺以形成注入区域110。离子注入可通过使用不同种类的物质完成，例如针对p型GaN层使用Mg、Cr、Zn等，针对n型GaN层使用Si、Be、He等。在一些实施例中，可利用优化的退火温度对沟槽106进行热退火以形成更好的接触。
图2b示出了在沟槽106下面，经转换的p型GaN与半绝缘(S.I.)GaN的界面还可以形成改善性能的二维空穴气(2DHG)。此处的实施例也适用于在S.I.III族氮化物层上制造欧姆/肖特基接触。已知具有诸如Ni或Pt、W、Pd、TiW(N)的不同金属的沟槽用于形成与p型GaN的肖特基结。由于势垒较低，这种反向偏置的肖特基结相比反向偏置的p-n结将充分泄漏。选择性区域注入也将有助于维持高电压GaN的工作。
在仍能实现本文所述的产品的同时，可以组合这些实施例中的一些或全部、可以完全省略一些实施例、以及可以添加额外的处理步骤。
尽管已经通过举例的方式并依照具体实施例描述了一个或多个实施方式，但是应当理解，一个或多个实现方式并不限于所公开的实施例。相反地，旨在覆盖对于本领域技术人员显而易见的各种修改和类似的布置。因此，所附权利要求的范围应当给予最广泛的解释，以便包括所有这样的修改和类似的布置。
在描述主题的上下文中(特别是在所附权利要求的上下文中)使用术语“一”和“一个”和“该”以及类似指示物应解释为同时包括单数和复数，除非本文另有说明或上下文明显矛盾。除非本文另有说明，否则本文中对值的范围的描述仅旨在用作分别提及落在该范围内的每个单独值的速记方法，并将每个单独值并入本说明书中，就如同在本文中分别列举。此外，前面的描述仅以说明为目的，而不是以限制为目的，因为所寻求的保护范围由提出的权利要求及有权享有的任何等同物来定义。本文中提供使用的任何及所有示例或示例性语言(例如，“诸如”)仅旨在更好地说明主题，并不对主题的范围构成限制，除非另有说明。在权利要求书和书面说明书中使用术语“基于”和其他类似短语表示产生结果的条件，并不旨在排除导致该结果的任何其他条件。说明书中的任何语言不应解释为将未要求保护的要素表示为对要求保护的本发明的实践是必需的。
本文描述了优选实施例，包括发明人已知的用于实施所要求保护的主题的最佳模式。当然，这些优选实施例的变型对于本领域的普通技术人员来说，在阅读了前面的描述后将变得显而易见。发明人期望技术人员适当地使用这种变型，并且发明人期望以不同于本文具体描述的方式实践所要求保护的主题。因此，如适用法律允许，要求保护的主题包括所附权利要求中所述主题的所有修改和等同物。此外，除非本文另有说明或上下文明显矛盾，否则包含所有可能的变型中的上述要素的任何组合。

Claims (15)

1.一种异质结半导体器件，包括：
衬底；
设置在所述衬底上的多层结构，所述多层结构包括：
包括第一半导体的第一层，其设置在所述衬底之上；
包括第二半导体的第二层，其设置在所述第一层之上，以定义所述第一层与所述第二层之间的界面，其中所述第二半导体不同于所述第一半导体，以使得二维电子气在邻近所述界面处形成；
第一端子，其电耦接到所述第一层与所述第二层之间的界面的第一区域；以及
第二端子，其电耦接到所述第一层与所述第二层之间的界面的第二区域；以及
导电沟道，其包括位于底部和侧壁的注入区域，其中所述导电沟道填充有金属且所述导电沟道连接所述第二端子和所述第一层的区域，以使得电荷能够在所述第二端子和所述第一层之间流动。
2.根据权利要求1所述的异质结半导体器件，其中所述导电沟道具有不同于所述第二端子的导电率。
3.根据权利要求1所述的异质结半导体器件，其中所述导电沟道包括所述第一层的包含缺陷的区域，所述缺陷由一种或多种非掺杂元素的注入引起。
4.根据权利要求1所述的异质结半导体器件，其中，针对p型氮化镓(GaN)层使用元素Mg、Cr和Zn中的一种对所述底部和所述侧壁进行离子注入；针对n型氮化镓(GaN)层使用元素Si、Be和He中的一种对所述底部和所述侧壁进行离子注入。
5.根据权利要求1所述的异质结半导体器件，其中所述导电沟道在所述第二端子的区域内并位于所述第二端子的下方。
6.根据权利要求1所述的异质结半导体器件，其中所述导电沟道位于所述第二端子的下方并部分地朝向所述第一端子延伸。
7.根据权利要求1所述的异质结半导体器件，其中所述异质结半导体器件包括钝化层，所述钝化层包括设置在所述第二层之上的半导体钝化层。
8.根据权利要求1所述的异质结半导体器件，其中所述第一半导体是第一III-V半导体，所述第二半导体是第二III-V半导体。
9.根据权利要求1所述的异质结半导体器件，其中所述第一层包括氮化镓。
10.根据权利要求1所述的异质结半导体器件，其中所述第二层包括氮化铝镓。
11.根据权利要求1所述的异质结半导体器件，其中所述第一端子与所述异质结器件的所述电耦接包括与所述第二层的肖特基接触，所述第二端子与所述异质结器件的所述电耦接包括与所述第二层的欧姆接触，以使得所述器件被配置为包括肖特基二极管。
12.根据权利要求1所述的异质结半导体器件，还包括第三端子，其电耦接到所述异质结器件的第三区域，以使得所述第一端子位于所述第二端子和所述第三端子之间。
13.根据权利要求12所述的异质结半导体器件，其中：
所述第三端子包括源极端子；
所述第二端子包括漏极端子；
所述第一端子包括栅极端子；
由此，所述异质结半导体器件被配置为包括高电子迁移率晶体管。
14.根据权利要求12所述的异质结半导体器件，还包括设置在所述第二层和所述半导体钝化层之间的电介质层，其中：
所述第三端子包括源极端子，其电耦接到所述第二层，以使得电荷能够从所述第三端子流至所述第二层；
所述第二端子包括漏极端子，其电耦接到所述第二层，以使得电荷能够从所述第二层流入所述第二端子；
所述第一端子包括设置在所述电介质层之上的栅极端子；
由此，所述异质结半导体器件被配置为包括金属-绝缘体-半导体高电子迁移率晶体管。
15.一种集成电路，包括根据权利要求1所述的异质结半导体器件。
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