CN111312712A - 半导体器件及其制造方法 - Google Patents

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conductive structure
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赵起越
何川
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Innoscience Zhuhai Technology Co Ltd
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Abstract

本公开的一些实施例提供一种半导体器件(semiconductor device)。所述半导体器件包含：经掺杂的衬底；势垒层，设置于所述经掺杂的衬底上；沟道层，设置于所述经掺杂的衬底与所述势垒层之间；及经掺杂的半导体结构，设置于所述经掺杂的衬底中，其中所述势垒层的禁带宽度大于所述沟道层的禁带宽度，及其中所述经掺杂的衬底与所述经掺杂的半导体结构具有不同极性。

Description

半导体器件及其制造方法
技术领域
本揭露系关于一种半导体器件，特别系关于包含高电子迁移率晶体管(High-Electron-Mobility Transistor,HEMT)及二极管的半导体器件。
背景技术
包括直接能隙(direct bandgap)之半导体组件，例如包括三五族材料或III-V族化合物(Category:III-V compounds)之半导体组件，由于其特性而可在多种条件或环境(例如不同电压、频率)下操作(operate)或运作(work)。
上述半导体组件可包括HEMT、异质界面双极晶体管(Heterojunction BipolarTransistor,HBT)、异质界面场效晶体管(Heterojunction Field Effect Transistor,HFET)、或调变掺杂场效晶体管(MOdulation-Doped FET,MODFET)等。
发明内容
本公开的一些实施例提供一种形成半导体器件的方法。所述方法包含：于经掺杂的衬底上形成多个半导体材料层；移除所述半导体材料层的一部分以形成经暴露的经掺杂的衬底；以掺杂物离子注入至所述经暴露的经掺杂的衬底以形成经掺杂的半导体结构，其中所述经掺杂的衬底与所述经掺杂的半导体结构具有不同极性。
本公开的一些实施例提供一种半导体器件。所述半导体器件包含：经掺杂的衬底；势垒层，设置于所述经掺杂的衬底上；沟道层，设置于所述经掺杂的衬底与所述势垒层之间；及经掺杂的半导体结构，设置于所述经掺杂的衬底中，其中所述势垒层的禁带宽度大于所述沟道层的禁带宽度，及其中所述经掺杂的衬底与所述经掺杂的半导体结构具有不同极性。
附图说明
当结合附图阅读时，从以下具体实施方式容易理解本公开的各方面。应注意，各个特征可以不按比例绘制。实际上，为了论述清晰起见，可任意增大或减小各种特征的尺寸。
图1A为根据本案之某些实施例的半导体器件的侧视图(side view)；
图1B为根据本案之某些实施例的半导体器件的等效电路的侧视图；
图1C为根据本案之某些实施例的半导体器件的等效电路的侧视图；
图2A为根据本案之某些实施例的半导体器件的俯视图。
图2B为根据本案之某些实施例的半导体器件的俯视图；以及
图3A、图3B、图3C、图3D、图3E及图3F所示为制造根据本案之某些实施例的半导体器件之若干操作。
具体实施方式
以下公开内容提供用于实施所提供的标的物的不同特征的许多不同实施例或实例。下文描述组件和布置的具体实例。当然，这些只是实例且并不意欲为限制性的。在本公开中，在以下描述中对第一特征形成在第二特征上或上方的叙述可包含第一特征与第二特征直接接触形成的实施例，并且还可包含额外特征可形成于第一特征与第二特征之间从而使得第一特征与第二特征可不直接接触的实施例。另外，本公开可以在各种实例中重复参考标号和/或字母。此重复是出于简化和清楚的目的，且本身并不规定所论述的各种实施例和/或配置之间的关系。
下文详细论述本公开的实施例。然而，应了解，本公开提供的许多适用概念可实施在多种具体环境中。所论述的具体实施例仅仅是说明性的且并不限制本公开的范围。
直接能隙材料，例如III-V族化合物，可包括但不限于，例如砷化镓(GaAs)、磷化铟(InP)、氮化镓(GaN)、砷化铟镓(InGaAs)、砷化铝镓(InAlAs)等。
图1A为根据本案之某些实施例的半导体器件1的侧视图。
如图1A所示，半导体器件1可包括组件1a及组件2a。
组件1a可包括衬底10、缓冲层11、半导体层12、半导体层13、经掺杂半导体层141、导电结构142、钝化层15、导电结构161、导电结构162、导电结构171、导电结构172、导电结构173、导电层18及绝缘层23。
衬底10可包括，例如但不限于，硅(Si)、经掺杂硅(doped Si)或其他半导体材料。在一些实施例中，衬底10可包括p型半导体材料。衬底10可包括具有约1017cm-3至约1021cm-3的掺杂浓度之p型半导体材料。衬底10可包括具有约1019cm-3至约1021cm-3的掺杂浓度之p型半导体材料。衬底10可包括具有约1020cm-3至约1021cm-3的掺杂浓度之p型半导体材料。在一些实施例中，衬底10可包括p型的经掺杂硅层。在一些实施例中，衬底10可包括掺杂砷(As)的硅层。在一些实施例中，衬底10可包括掺杂磷(P)的硅层。在一些实施例中，衬底10可包括n型半导体材料。衬底10可包括具有约1017cm-3至约1021cm-3的掺杂浓度之n型半导体材料。衬底10可包括具有约1019cm-3至约1021cm-3的掺杂浓度之n型半导体材料。衬底10可包括具有约1020cm-3至约1021cm-3的掺杂浓度之n型半导体材料。在一些实施例中，衬底10可包括n型的经掺杂硅层。在一些实施例中，衬底10可包括掺杂硼(B)的硅层。在一些实施例中，衬底10可包括掺杂镓(Ga)的硅层。
缓冲层11可设置于衬底10上。在一些实施例中，缓冲层11可包括氮化物(nitrides)。在一些实施例中，缓冲层11可包括，例如但不限于，氮化铝(AlN)。在一些实施例中，缓冲层11可包括，例如但不限于，氮化铝镓(AlGaN)。缓冲层11可包括多层结构。缓冲层11可包括单层结构。
半导体层12可设置于缓冲层11上。半导体层12可包括III-V族材料。半导体层12可包括，例如但不限于，III族氮化物。半导体层12可包括，例如但不限于，GaN。半导体层12可包括，例如但不限于，AlN。半导体层12可包括，例如但不限于，InN。半导体层12可包括，例如但不限于，化合物InxAlyGa1-x-yN，其中x+y≦1。半导体层12可包括，例如但不限于，化合物AlyGa(1-y)N，其中y≦1。
半导体层13可设置于半导体层12上。半导体层13可包括III-V族材料。半导体层13可包括，例如但不限于，III族氮化物。半导体层13可包括，例如但不限于，化合物AlyGa(1-y)N，其中y≦1。半导体层13可包括，例如但不限于，GaN。半导体层13可包括，例如但不限于，AlN。半导体层13可包括，例如但不限于，InN。半导体层13可包括，例如但不限于，化合物InxAlyGa1-x-yN，其中x+y≦1。
半导体层13及半导体层12之间可形成异质界面。半导体层13可具有较半导体层12相对较大之禁带宽度。例如，半导体层13可包括AlGaN，AlGaN可具有约4eV的禁带宽度，半导体层12可包括GaN，GaN可具有约3.4eV的禁带宽度。
在组件1a中，半导体层12可作为沟道层。在组件1a中，半导体层12可作为设置于缓冲层11上的沟道层。在组件1a中，由于半导体层12的禁带宽度小于半导体层13的禁带宽度，二维电子气(two dimensional electron gas,2DEG)可形成于半导体层12中。在组件1a中，由于半导体层12的禁带宽度小于半导体层13的禁带宽度，2DEG可形成于半导体层12中并靠近半导体层13和半导体层12的界面。
在组件1a中，半导体层13可作为势垒层。在组件1a中，半导体层13可作为设置于半导体层12上的势垒层。
经掺杂半导体层141可设置于半导体层13上。经掺杂半导体层141可包括经掺杂III-V族材料。经掺杂半导体层141可包括p型III-V族材料。经掺杂半导体层141可包括，例如但不限于，p型III族氮化物。经掺杂半导体层141可包括，例如但不限于，p型GaN。经掺杂半导体层141可包括，例如但不限于，p型AlN。经掺杂半导体层141可包括，例如但不限于，p型InN。经掺杂半导体层141可包括，例如但不限于，p型AlGaN。经掺杂半导体层141可包括，例如但不限于，p型InGaN。经掺杂半导体层141可包括，例如但不限于，p型InAlN。当经掺杂半导体层141包括p型III-V族材料时，经掺杂半导体层141的掺杂材料可包括，例如但不限于，Mg、Zn、Ca中的至少一者。
经掺杂半导体层141也可包括其他p型半导体材料。经掺杂半导体层141可包括，例如但不限于，p型CuO。经掺杂半导体层141可包括，例如但不限于，p型NiOx。当经掺杂半导体层141包括p型CuO时，经掺杂半导体层141的掺杂材料可包括，例如但不限于，Mg、Zn、Ca中的至少一者。当经掺杂半导体层141包括p型NiOx时，经掺杂半导体层141的掺杂材料可包括，例如但不限于，Mg、Zn、Ca中的至少一者。
经掺杂半导体层141可包括具有约1017cm-3至约1021cm-3的掺杂浓度之p型半导体材料。经掺杂半导体层141可包括具有约1019cm-3至约1021cm-3的掺杂浓度之p型半导体材料。经掺杂半导体层141可包括具有约1020cm-3至约1021cm-3的掺杂浓度之p型半导体材料。
导电结构142可设置于半导体层13上。导电结构142可设置于经掺杂半导体层141上，使得经掺杂半导体层141位于半导体层13和导电结构142之间。
导电结构142可包括金属。导电结构142可包括，例如但不限于，金(Au)、铂(Pt)钛(Ti)、钯(Pd)、镍(Ni)、钨(W)。导电结构142可包括金属化合物。导电结构142可包括，例如但不限于，氮化钛(TiN)。
在组件1a中，导电结构142可作为闸极导体。在组件1a中，导电结构142可经组态以控制半导体层12中的2DEG。在组件1a中，导电结构142可经施加电压以控制半导体层12中的2DEG。在组件1a中，导电结构142可经施加电压以控制半导体层12中并在导电结构142下方的2DEG。在组件1a中，导电结构142可经施加电压以控制导电结构161和导电结构162之间的导通或关闭。
导电结构161可设置于半导体层13上。导电结构161可包括金属。导电结构161可包括，例如但不限于，铝(Al)、钛(Ti)、钯(Pd)、镍(Ni)、钨(W)。导电结构161可包括金属化合物。导电结构161可包括，例如但不限于，氮化钛(TiN)。
导电结构162可设置于半导体层13上。导电结构162可包括金属。导电结构162可包括，例如但不限于，铝(Al)、钛(Ti)、钯(Pd)、镍(Ni)、钨(W)。导电结构162可包括金属化合物。导电结构162可包括，例如但不限于，氮化钛(TiN)。
在组件1a中，导电结构161可作为，例如但不限于，漏极导体。在组件1a中，导电结构161可作为，例如但不限于，源极导体。
在组件1a中，导电结构162可作为，例如但不限于，源极导体。在组件1a中，导电结构162可作为，例如但不限于，漏极导体。
在一些实施例中，导电结构161可作为组件1a的漏极导体，导电结构162可作为组件1a的源极导体，导电结构142可作为组件1a的闸极导体。虽然可作为漏极导体的导电结构161与可作为源极导体的导电结构162在图1A中分别地设置在可作为闸极导体的导电结构142的两侧，但导电结构161、导电结构162及导电结构142可因设计需求而在本案其他实施例中有不同的配置。
导电结构171可位于半导体层13上。导电结构171可设置于导电结构161上。导电结构171可作为通孔。导电结构171可作为将导电结构161对外电连接的通孔。导电结构171可包括金属。导电结构171可包括金属化合物。导电结构171可包括，例如但不限于，铜(Cu)、碳化钨(WC)、钛(Ti)、氮化钛(TiN)或铝铜(Al-Cu)。
导电结构172可位于半导体层13上。导电结构172可设置于导电结构162上。导电结构172可作为通孔。导电结构172可作为将导电结构162对外电连接的通孔。导电结构172可包括金属。导电结构172可包括金属化合物。导电结构172可包括，例如但不限于，铜(Cu)、碳化钨(WC)、钛(Ti)、氮化钛(TiN)或铝铜(Al-Cu)。
导电结构173可位于半导体层13上。导电结构173可设置于导电结构142上。导电结构173可作为通孔。导电结构173可作为将导电结构142对外电连接的通孔。导电结构173可包括金属。导电结构173可包括金属化合物。导电结构173可包括，例如但不限于，铜(Cu)、碳化钨(WC)、钛(Ti)、氮化钛(TiN)或铝铜(Al-Cu)。
绝缘层23可设置于半导体层13上。绝缘层23可包围导电结构161。绝缘层23可包围导电结构162。绝缘层23可包围经掺杂半导体层141。绝缘层23可包围导电结构142。绝缘层23可包括介电材料。绝缘层23可包含氮化物(nitride)。绝缘层23可包含，例如但不限于，氮化硅(Si3N4)。绝缘层23可包含氧化物(oxide)。绝缘层23可包含，例如但不限于，氧化硅(SiO2)。绝缘层23可使导电结构161与导电结构162电性隔离。绝缘层23可使导电结构161与导电结构142电性隔离。绝缘层23可使导电结构162与导电结构142电性隔离。
钝化层15可设置于半导体层13上。钝化层15可设置于绝缘层23上。钝化层15可作为层间介电层。钝化层15可包围导电结构161。钝化层15可包围导电结构162。钝化层15可包围经掺杂半导体层141。钝化层15可包围导电结构171。钝化层15可包围导电结构172。钝化层15可包围导电结构173。钝化层15可包围导电结构142。钝化层15可包括介电材料。钝化层15可包含氮化物。钝化层15可包含，例如但不限于，氮化硅(Si3N4)。钝化层15可包含氧化物。钝化层15可包含，例如但不限于，氧化硅(SiO2)。钝化层15可使导电结构161与导电结构162电性隔离。钝化层15可使导电结构161与导电结构142电性隔离。钝化层15可使导电结构162与导电结构142电性隔离。钝化层15可使导电结构171与导电结构172电性隔离。钝化层15可使导电结构171与导电结构173电性隔离。钝化层15可使导电结构172与导电结构173电性隔离。
导电层18可设置于衬底10下。导电层18可设置于衬底10下以与半导体层12相对。导电层18可设置于衬底10下以与半导体层13相对。导电层18可设置于衬底10下以与经掺杂半导体层141相对。导电层18可设置于衬底10下以与导电结构142相对。导电层18可设置于衬底10下以与导电结构161相对。导电层18可设置于衬底10下以与导电结构162相对。导电层18可包括金属。导电层18可包括，例如但不限于，铜(Cu)、铝(Al)、钛(Ti)、钯(Pd)、镍(Ni)、钨(W)。导电层18可包括金属化合物。导电层18可包括，例如但不限于，氮化钛(TiN)或金属硅化物(silicide)。导电层18可电连接到导电结构171。导电层18可电连接到导电结构172。导电层18可电连接到导电结构173。
组件2a可包括衬底10、钝化层15、导电层18、经掺杂半导体结构21、经掺杂半导体结构22、绝缘层23、导电结构24及导电结构25。
衬底10可包括，例如但不限于，硅(Si)、经掺杂硅(doped Si)或其他半导体材料。在一些实施例中，衬底10可包括p型半导体材料。衬底10可包括具有约1017cm-3至约1021cm-3的掺杂浓度之p型半导体材料。衬底10可包括具有约1019cm-3至约1021cm-3的掺杂浓度之p型半导体材料。衬底10可包括具有约1020cm-3至约1021cm-3的掺杂浓度之p型半导体材料。在一些实施例中，衬底10可包括p型的经掺杂硅层。在一些实施例中，衬底10可包括掺杂砷(As)的硅层。在一些实施例中，衬底10可包括掺杂磷(P)的硅层。在一些实施例中，衬底10可包括n型半导体材料。衬底10可包括具有约1017cm-3至约1021cm-3的掺杂浓度之n型半导体材料。衬底10可包括具有约1019cm-3至约1021cm-3的掺杂浓度之n型半导体材料。衬底10可包括具有约1020cm-3至约1021cm-3的掺杂浓度之n型半导体材料。在一些实施例中，衬底10可包括n型的经掺杂硅层。在一些实施例中，衬底10可包括掺杂硼(B)的硅层。在一些实施例中，衬底10可包括掺杂镓(Ga)的硅层。
衬底10可由组件1a及组件2a所共享。组件1a及组件2a可设置于衬底10上。组件1a及组件2a可设置于单一个衬底10上。
经掺杂半导体结构21可设置于衬底10中。经掺杂半导体结构21可设置于衬底10中并靠近衬底10的上表面。经掺杂半导体结构21可藉由掺杂n型半导体材料而形成于衬底10中。经掺杂半导体结构21可以多角度地且斜向地离子注入的方式掺杂n型半导体材料而形成于衬底10中。经掺杂半导体结构21可具有磷(P)及砷(As)中的至少一者。经掺杂半导体结构21之n型半导体材料可具有约1014cm-3至约1017cm-3之掺杂浓度。经掺杂半导体结构21可藉由掺杂p型半导体材料而形成于衬底10中。经掺杂半导体结构21可以多角度地且斜向地离子注入的方式掺杂p型半导体材料而形成于衬底10中。经掺杂半导体结构21可具有硼(B)及镓(Ga)中的至少一者。经掺杂半导体结构21之p型半导体材料可具有约1014cm-3至约1017cm-3之掺杂浓度。经掺杂半导体结构21与衬底10可具有不同极性。应注意的是，若衬底10为p型半导体且经掺杂半导体结构21为n型半导体，则经掺杂半导体结构21与衬底10可被视为具有不同极性。应注意的是，若衬底10为n型半导体且经掺杂半导体结构21为p型半导体，则经掺杂半导体结构21与衬底10可被视为具有不同极性。应注意的是，若衬底10为未经掺杂之半导体(如：本质硅(intrinsic silicon))且经掺杂半导体结构21为p型半导体，则经掺杂半导体结构21与衬底10可被视为具有不同极性。应注意的是，若衬底10为未经掺杂之半导体(如：本质硅)且经掺杂半导体结构21为n型半导体，则经掺杂半导体结构21与衬底10可被视为具有不同极性。应注意的是，若在衬底10中p型掺杂物的浓度大于n型掺杂物的浓度且在经掺杂半导体结构21中n型掺杂物的浓度大于p型掺杂物的浓度，则经掺杂半导体结构21与衬底10可被视为具有不同极性。应注意的是，若在衬底10中n型掺杂物的浓度大于p型掺杂物的浓度且在经掺杂半导体结构21中p型掺杂物的浓度大于n型掺杂物的浓度，则经掺杂半导体结构21与衬底10可被视为具有不同极性。
经掺杂半导体结构22可设置于衬底10中。经掺杂半导体结构22可设置于衬底10中并靠近衬底10的上表面。经掺杂半导体结构22可位于衬底10与经掺杂半导体结构21之间。经掺杂半导体结构22可藉由掺杂n型半导体材料而形成于衬底10中。经掺杂半导体结构22可以垂直地离子注入方式掺杂n型半导体材料而形成于衬底10中。经掺杂半导体结构22可具有磷(P)及砷(As)中的至少一者。经掺杂半导体结构22之n型半导体材料可具有较经掺杂半导体结构21之n型半导体材料高之掺杂浓度。经掺杂半导体结构22之n型半导体材料可具有约1017cm-3至约1021cm-3之掺杂浓度。经掺杂半导体结构22可藉由掺杂p型半导体材料而形成于衬底10中。经掺杂半导体结构22可以垂直地离子注入方式掺杂p型半导体材料而形成于衬底10中。经掺杂半导体结构22可具有硼(B)及镓(Ga)中的至少一者。经掺杂半导体结构22之p型半导体材料可具有较经掺杂半导体结构21之p型半导体材料高之掺杂浓度。经掺杂半导体结构22之p型半导体材料可具有约1017cm-3至约1021cm-3之掺杂浓度。经掺杂半导体结构22与经掺杂半导体结构21可具有相同极性。经掺杂半导体结构22与衬底10可具有不同极性。应注意的是，若衬底10为p型半导体且经掺杂半导体结构22为n型半导体，则经掺杂半导体结构22与衬底10可被视为具有不同极性。应注意的是，若衬底10为n型半导体且经掺杂半导体结构22为p型半导体，则经掺杂半导体结构22与衬底10可被视为具有不同极性。应注意的是，若衬底10为未经掺杂之半导体(如：本质硅)且经掺杂半导体结构22为p型半导体，则经掺杂半导体结构22与衬底10可被视为具有不同极性。应注意的是，若衬底10为未经掺杂之半导体(如：本质硅)且经掺杂半导体结构22为n型半导体，则经掺杂半导体结构22与衬底10可被视为具有不同极性。应注意的是，若在衬底10中p型掺杂物的浓度大于n型掺杂物的浓度且在经掺杂半导体结构22中n型掺杂物的浓度大于p型掺杂物的浓度，则经掺杂半导体结构22与衬底10可被视为具有不同极性。应注意的是，若在衬底10中n型掺杂物的浓度大于p型掺杂物的浓度且在经掺杂半导体结构22中p型掺杂物的浓度大于n型掺杂物的浓度，则经掺杂半导体结构22与衬底10可被视为具有不同极性。
绝缘层23可设置于经掺杂半导体结构21上。绝缘层23可设置于经掺杂半导体结构21上并覆盖缓冲层11。绝缘层23可设置于经掺杂半导体结构21上并覆盖半导体层12。绝缘层23可设置于经掺杂半导体结构21上并覆盖半导体层13。绝缘层23可设置于经掺杂半导体结构22上。绝缘层23可设置于经掺杂半导体结构22上并覆盖缓冲层11。绝缘层23可设置于经掺杂半导体结构22上并覆盖半导体层12。绝缘层23可设置于经掺杂半导体结构22上并覆盖半导体层13。绝缘层23可包括介电材料。绝缘层23可包含氮化物(nitride)。绝缘层23可包含，例如但不限于，氮化硅(Si3N4)。绝缘层23可包含氧化物(oxide)。绝缘层23可包含，例如但不限于，氧化硅(SiO2)。
导电结构24可设置于经掺杂半导体结构21上。导电结构24可设置于经掺杂半导体结构22上。导电结构24可作为与经掺杂半导体结构21电连接的欧姆接触。导电结构24可作为与经掺杂半导体结构22电连接的欧姆接触。导电结构24可设置于经掺杂半导体结构21上并覆盖绝缘层23。导电结构24可设置于经掺杂半导体结构22上并覆盖绝缘层23。导电结构24可包含金属。导电结构24可包含，例如但不限于，钛(Ti)。导电结构24可包含，例如但不限于，铝(Al)。导电结构24可包含，例如但不限于，镍(Ni)。
导电结构25可设置于导电结构24上。导电结构25可电连接至导电结构24。导电结构25可作为通孔。导电结构25可具有设置于导电结构24上的通孔。导电结构25可作为将导电结构24对外电连接的通孔。导电结构25可作为将组件2a对外电连接的通孔。导电结构25可电连接至，例如但不限于，组件1a的导电结构171。导电结构25可电连接至，例如但不限于，组件1a的导电结构172。导电结构25可电连接至，例如但不限于，组件1a的导电结构173。导电结构25可包括金属。导电结构25可包括金属化合物。导电结构25可包括，例如但不限于，铜(Cu)、碳化钨(WC)、钛(Ti)、氮化钛(TiN)或铝铜(Al-Cu)。
钝化层15可设置于绝缘层23上。钝化层15可作为层间介电层。钝化层15可包围导电结构24。钝化层15可覆盖导电结构24。钝化层15可包围导电结构25。钝化层15可包括介电材料。钝化层15可包含氮化物。钝化层15可包含，例如但不限于，氮化硅(Si3N4)。钝化层15可包含氧化物。钝化层15可包含，例如但不限于，氧化硅(SiO2)。钝化层15可使导电结构24与，例如但不限于，组件1a的导电结构161电性隔离。钝化层15可使导电结构24与，例如但不限于，组件1a的导电结构162电性隔离。钝化层15可使导电结构24与，例如但不限于，组件1a的导电结构142电性隔离。钝化层15可使导电结构25与，例如但不限于，组件1a的导电结构171电性隔离。钝化层15可使导电结构25与，例如但不限于，组件1a的导电结构172电性隔离。钝化层15可使导电结构25与，例如但不限于，组件1a的导电结构173电性隔离。
导电层18可设置于衬底10下。导电层18可设置于衬底10下以与经掺杂半导体结构21相对。导电层18可设置于衬底10下以与经掺杂半导体结构22相对。导电层18可设置于衬底10下以与导电结构24相对。导电层18可设置于衬底10下以与导电结构25相对。导电层18可包括金属。导电层18可包括，例如但不限于，铜(Cu)、铝(Al)、钛(Ti)、钯(Pd)、镍(Ni)、钨(W)。导电层18可包括金属化合物。导电层18可包括，例如但不限于，氮化钛(TiN)或金属硅化物(silicide)。导电层18可将组件2a对外电连接。导电层18可将组件2a电连接到组件1a的导电结构171。导电层18可将组件2a电连接到组件1a的导电结构172。导电层18可将组件2a电连接到组件1a的导电结构173。
在一些实施例中，组件2a可作为p-n接面二极管(p-n junction diode)。在一些实施例中，当衬底10包括p型的经掺杂半导体材料且具有n型的经掺杂半导体结构21及n型的经掺杂半导体结构22时，衬底10可作为p-n接面二极管的阳极，n型的经掺杂半导体结构21及n型的经掺杂半导体结构22可作为p-n接面二极管的阴极。在一些实施例中，当衬底10包括n型的经掺杂半导体材料且具有p型的经掺杂半导体结构21及p型的经掺杂半导体结构22时，衬底10可作为p-n接面二极管的阴极，p型的经掺杂半导体结构21及p型的经掺杂半导体结构22可作为p-n接面二极管的阳极。
再参见图1A，组件1a及组件2a可建立于同一衬底10。组件1a及组件2a可设置于同一衬底10。组件1a及组件2a可共享同一衬底10。组件1a及组件2a可具有同一导电层18。组件1a及组件2a可共享同一导电层18。
图1B为根据图1A的半导体器件所绘制的等效电路的侧视图。
组件1a可包括接点191、接点192、接点193。组件1a可包括半导体器件的接点191、接点192、接点193。组件1a可包括HEMT的接点191、接点192、接点193。在一些实施例中，接点191可作为HEMT的漏极接点，接点192可作为HEMT之的源极接点且接点193可作为HEMT的闸极接点。
组件2a可包括阴极201及阳极202。组件2a可包括半导体器件的阴极201及阳极202。组件2a可包括二极管的阴极201及阳极202。组件2a可包括p-n接面二极管的阴极201及阳极202。阴极201及阳极202可设置于衬底10内。阴极201可远离相对于衬底10之导电层18。阳极202可邻近导电层18。
在一些实施例中，接点191可与阴极201电连接，且接点192可与阳极202电连接。在一些实施例中，接点191可与阴极201电连接，且接点192可经由导电层18与阳极202电连接。在一些实施例中，作为HEMT的漏极接点191可与作为p-n接面二极管的阴极201电连接，且作为HEMT的源极接点192可经由导电层18与作为p-n接面二极管的阳极202电连接。
图1C为根据图1A的半导体器件所绘制的等效电路的侧视图。
图1C所示的等效电路图和图1B所示的等效电路图相似，差异在于图1C所示的接点193可与阴极201电连接。
如图1C所示，接点193可与阴极201电连接，且接点192可经由导电层18与阳极202电连接。在一些实施例中，作为HEMT的闸极接点193可与作为p-n接面二极管的阴极201电连接，且作为HEMT的源极接点192可经由导电层18与作为p-n接面二极管的阳极202电连接。
图2A为根据本案之某些实施例的半导体器件的俯视图。
如图2A所示，半导体结构1a'可包含如图1A所示的多个组件1a。半导体结构2a'可包含如图1A所示的多个组件2a。半导体结构1a'可与半导体结构2a'并排配置。半导体结构1a'可与半导体结构2a'并列。半导体结构1a'可与半导体结构2a'相邻。半导体结构1a'可被半导体结构3a'环绕。半导体结构2a'可被半导体结构3a'环绕。半导体结构1a'可被半导体结构3a'环绕以与半导体结构2a'电性隔离。半导体结构2a'可被半导体结构3a'环绕以与半导体结构1a'电性隔离。
半导体结构1a'可包括至少一个电晶体。半导体结构1a'可包括至少一个HEMT。
半导体结构2a'可包括至少一个二极管。半导体结构2a'可包括至少一个p-n接面二极管。
半导体结构3a'可设置于半导体结构1a'与半导体结构2a'之间。半导体结构3a'可位于半导体结构1a'与半导体结构2a'之间。半导体结构3a'可将半导体结构1a'与半导体结构2a'电性隔离。半导体结构3a'可藉由掺杂杂质而形成。半导体结构3a'可藉由掺杂杂质于如图1A所示之半导体层12中而形成。半导体结构3a'可经由掺杂，例如但不限于，氮(N)于如图1A所示之半导体层12中而形成。半导体结构3a'可经由掺杂，例如但不限于，氧(O)于如图1A所示之半导体层12中而形成。半导体结构3a'可经由掺杂，例如但不限于，氟(F)于如图1A所示之半导体层12中而形成。半导体结构3a'可经由掺杂，例如但不限于，镁(Mg)于如图1A所示之半导体层12中而形成。半导体结构3a'可经由掺杂，例如但不限于，钙(Ca)于如图1A所示之半导体层12中而形成。半导体结构3a'可经由掺杂杂质以消除如图1A所示之半导体层12中的2DEG。半导体结构3a'可经由掺杂杂质以消除如图1A所示之半导体层12中的2DEG，进而将半导体结构1a'与半导体结构2a'电性隔离。
图2B为根据本案之某些实施例的半导体器件的俯视图。
如图2B所示，半导体结构1a”可包含如图1A所示的多个组件1a。半导体结构2a”可包含如图1A所示的多个组件2a。半导体结构1a”可配置于半导体结构2a”内。半导体结构1a”可被半导体结构2a”所环绕。半导体结构1a”可被半导体结构2a”所包围。半导体结构1a”可被半导体结构3a”环绕。半导体结构1a”可被半导体结构3a”包围。半导体结构2a”可环绕半导体结构3a”。半导体结构2a”可包围半导体结构3a”。半导体结构1a”可被半导体结构3a”环绕以与半导体结构2a”电性隔离。半导体结构2a”可环绕半导体结构3a”以与半导体结构1a”电性隔离。
半导体结构1a”可包括至少一个电晶体。半导体结构1a”可包括至少一个HEMT。
半导体结构2a”可包括至少一个二极管。半导体结构2a”可包括至少一个p-n接面二极管。
半导体结构3a”可设置于半导体结构1a”与半导体结构2a”之间。半导体结构3a”可位于半导体结构1a”与半导体结构2a”之间。半导体结构3a”可将半导体结构1a”与半导体结构2a”电性隔离。半导体结构3a”可藉由掺杂杂质而形成。半导体结构3a”可藉由掺杂杂质于如图1A所示之半导体层12中而形成。半导体结构3a”可经由掺杂，例如但不限于，氮(N)于如图1A所示之半导体层12中而形成。半导体结构3a”可经由掺杂，例如但不限于，氧(O)于如图1A所示之半导体层12中而形成。半导体结构3a”可经由掺杂，例如但不限于，氟(F)于如图1A所示之半导体层12中而形成。半导体结构3a”可经由掺杂，例如但不限于，镁(Mg)于如图1A所示之半导体层12中而形成。半导体结构3a”可经由掺杂，例如但不限于，钙(Ca)于如图1A所示之半导体层12中而形成。半导体结构3a”可经由掺杂杂质以消除如图1A所示之半导体层12中的2DEG。半导体结构3a”可经由掺杂杂质以消除如图1A所示之半导体层12中的2DEG，进而将半导体结构1a”与半导体结构2a”电性隔离。
图3A、图3B、图3C、图3D、图3E及图3F所示为制造根据本案之某些实施例的半导体器件之若干操作。图3A、图3B、图3C、图3D、图3E及图3F描绘制造如图1A所示的半导体器件1之若干操作。
参照图3A，提供衬底10。在一些实施例中，衬底10可包含硅衬底。在一些实施例中，衬底10可以掺杂物掺杂。在一些实施例中，衬底10可包含p型半导体衬底。在一些实施例中，衬底10可以硼(B)及镓(Ga)中的至少一者掺杂以形成p型半导体衬底。在一些实施例中，衬底10可包含n型半导体衬底。在一些实施例中，衬底10可以磷(P)及砷(As)中的至少一者掺杂以形成n型半导体衬底。
在一些实施例中，衬底10上设置有缓冲层11。在一些实施例中，缓冲层11可透过化学气相沉积(Chemical Vapor Deposition，CVD)及/或其他适当的沉积步骤形成。在一些实施例中，缓冲层11可透过CVD及/或其他适当的沉积步骤形成于衬底10上。
在一些实施例中，缓冲层11上设置有半导体层12。在一些实施例中，半导体层12可透过CVD及/或其他适当的沉积步骤形成。在一些实施例中，半导体层12可透过CVD及/或其他适当的沉积步骤形成于缓冲层11上。
在一些实施例中，半导体层12上设置有半导体层13。在一些实施例中，半导体层13可透过CVD及/或其他适当的沉积步骤形成。在一些实施例中，半导体层13可透过CVD及/或其他适当的沉积步骤形成于半导体层12上。应注意的系，半导体层13可在半导体层12之后形成。应注意的系，在设置半导体层13于半导体层12上可形成异质界面。应注意的系，所形成的半导体层13的禁带宽度可较所形成的半导体层12的禁带宽度大。应注意的系，由于半导体层13与半导体层12之间的所形成的异质界面的极化现象，在禁带宽度较小的半导体层12中可形成2DEG。应注意的系，由于半导体层13与半导体层12之间的所形成的异质界面的极化现象，在禁带宽度较小的半导体层12中且靠近半导体层12和半导体层13的界面处可形成2DEG。
在一些实施例中，半导体层13上设置有经掺杂半导体层141。在一些实施例中，半导体层13上设置有导电结构142。在一些实施例中，经掺杂半导体层141上设置有导电结构142。
在一些实施例中，经掺杂半导体层141可透过CVD及/或其他适当的沉积步骤形成。在一些实施例中，经掺杂半导体层141可透过CVD及/或其他适当的沉积步骤并经图案化以形成于半导体层13上。
在一些实施例中，导电结构142可透过CVD及/或其他适当的沉积步骤形成。在一些实施例中，导电结构142可透过CVD及/或其他适当的沉积步骤并经图案化以形成于半导体层13上。在一些实施例中，导电结构142可透过CVD及/或其他适当的沉积步骤并经图案化以形成于经掺杂半导体层141上。
参照图3B，缓冲层11、半导体层12及半导体层13可经移除。在一些实施例中，缓冲层11、半导体层12及半导体层13的一部分可经移除。在一些实施例中，缓冲层11、半导体层12及半导体层13的一部分可经移除以形成经暴露的衬底10。在一些实施例中，缓冲层11、半导体层12及半导体层13的一部分可经移除以暴露衬底10的一部分。在一些实施例中，缓冲层11、半导体层12及半导体层13的一部分可经蚀刻以暴露衬底10的一部分。
在一些实施例中，衬底10的经暴露部分可经掺杂。在一些实施例中，衬底10的经暴露部分可以掺杂物掺杂。在一些实施例中，衬底10的经暴露部分可以离子注入(ionimplant)掺杂物以形成经掺杂的半导体结构21。在一些实施例中，衬底10的经暴露部分可经斜向地离子注入掺杂物以形成经掺杂的半导体结构21。在一些实施例中，衬底10的经暴露部分可经多角度地离子注入掺杂物以形成经掺杂的半导体结构21。在一些实施例中，衬底10的经暴露部分可经斜向地且多角度地离子注入掺杂物以形成经掺杂的半导体结构21。
在一些实施例中，经掺杂的半导体结构21可包含n型半导体材料。在一些实施例中，经掺杂的半导体结构21可以磷(P)及砷(As)中的至少一者掺杂以包含n型半导体材料。在一些实施例中，经掺杂的半导体结构21之n型半导体材料可具有约1014cm-3至约1017cm-3之掺杂浓度。在一些实施例中，经掺杂的半导体结构21可包含n型半导体材料而衬底10可包含p型半导体衬底。在一些实施例中，经掺杂的半导体结构21与衬底10可具有不同极性。
在一些实施例中，经掺杂的半导体结构21可包含p型半导体材料。在一些实施例中，经掺杂的半导体结构21可以硼(B)及镓(Ga)中的至少一者掺杂以包含p型半导体材料。在一些实施例中，经掺杂的半导体结构21之p型半导体材料可具有约1014cm-3至约1017cm-3之掺杂浓度。在一些实施例中，经掺杂的半导体结构21可包含p型半导体材料而衬底10可包含n型半导体衬底。在一些实施例中，经掺杂的半导体结构21与衬底10可具有不同极性。
参照图3C，经掺杂的半导体结构22可形成于经掺杂的半导体结构21上。在一些实施例中，经掺杂的半导体结构22可形成于经掺杂的半导体结构21中。在一些实施例中，衬底10的经暴露部分可经掺杂。在一些实施例中，经掺杂的半导体结构21可进一步经掺杂。在一些实施例中，衬底10的经暴露部分可以掺杂物掺杂。在一些实施例中，经掺杂的半导体结构21可进一步以掺杂物掺杂。在一些实施例中，衬底10的经暴露部分可以离子注入掺杂物以形成经掺杂的半导体结构22。在一些实施例中，经掺杂的半导体结构21可进一步以离子注入掺杂物以形成经掺杂的半导体结构22。在一些实施例中，衬底10的经暴露部分可经垂直地离子注入掺杂物以形成经掺杂的半导体结构22。在一些实施例中，经掺杂的半导体结构21可进一步经垂直地离子注入掺杂物以形成经掺杂的半导体结构22。
在一些实施例中，经掺杂的半导体结构22可包含n型半导体材料。在一些实施例中，经掺杂的半导体结构22可以磷(P)及砷(As)中的至少一者掺杂以包含n型半导体材料。在一些实施例中，经掺杂的半导体结构22之n型半导体材料可具有约1017cm-3至约1021cm-3之掺杂浓度。在一些实施例中，经掺杂的半导体结构22可包含n型半导体材料而衬底10可包含p型半导体衬底。在一些实施例中，经掺杂的半导体结构22与衬底10可具有不同极性。在一些实施例中，经掺杂的半导体结构22与经掺杂的半导体结构21可具有相同极性。在一些实施例中，经掺杂的半导体结构22与经掺杂的半导体结构21可具有相同之掺杂浓度。在一些实施例中，经掺杂的半导体结构22与经掺杂的半导体结构21可具有不同之掺杂浓度。在一些实施例中，经掺杂的半导体结构22具有较经掺杂的半导体结构21高的掺杂浓度。在一些实施例中，当衬底10包含p型半导体材料且经掺杂的半导体结构21及经掺杂的半导体结构22包含n型半导体材料时，衬底10、经掺杂的半导体结构21及经掺杂的半导体结构22可形成p-n接面二极管，衬底10可作为p-n接面二极管的阳极，而经掺杂的半导体结构21及经掺杂的半导体结构22可作为p-n接面二极管的阴极。
在一些实施例中，经掺杂的半导体结构22可包含p型半导体材料。在一些实施例中，经掺杂的半导体结构22可以硼(B)及镓(Ga)中的至少一者掺杂以包含p型半导体材料。在一些实施例中，经掺杂的半导体结构22之p型半导体材料可具有约1017cm-3至约1021cm-3之掺杂浓度。在一些实施例中，经掺杂的半导体结构22可包含p型半导体材料而衬底10可包含n型半导体衬底。在一些实施例中，经掺杂的半导体结构22与衬底10可具有不同极性。在一些实施例中，经掺杂的半导体结构22与经掺杂的半导体结构21可具有相同极性。在一些实施例中，经掺杂的半导体结构22与经掺杂的半导体结构21可具有相同之掺杂浓度。在一些实施例中，经掺杂的半导体结构22与经掺杂的半导体结构21可具有不同之掺杂浓度。在一些实施例中，经掺杂的半导体结构22具有较经掺杂的半导体结构21高的掺杂浓度。
在一些实施例中，当衬底10包含n型半导体材料且经掺杂的半导体结构21及经掺杂的半导体结构22包含p型半导体材料时，衬底10、经掺杂的半导体结构21及经掺杂的半导体结构22可形成p-n接面二极管，衬底10可作为p-n接面二极管的阴极，而经掺杂的半导体结构21及经掺杂的半导体结构22可作为p-n接面二极管的阳极。
参照图3D，绝缘层23可形成于半导体层13上。在一些实施例中，绝缘层23可透过沉积步骤形成。在一些实施例中，绝缘层23可沉积于半导体层13上。在一些实施例中，绝缘层23可透过CVD及/或其他适当的沉积步骤沉积于半导体层13上。在一些实施例中，绝缘层23可形成于衬底10上。在一些实施例中，绝缘层23可沉积于衬底10上。在一些实施例中，绝缘层23可透过CVD及/或其他适当的沉积步骤沉积于衬底10上。在一些实施例中，绝缘层23可形成于经掺杂的半导体结构22上。在一些实施例中，绝缘层23可沉积于经掺杂的半导体结构22上。在一些实施例中，绝缘层23可透过CVD及/或其他适当的沉积步骤沉积于经掺杂的半导体结构22上。在一些实施例中，绝缘层23可形成于经掺杂半导体层141上。在一些实施例中，绝缘层23可沉积于经掺杂半导体层141上。在一些实施例中，绝缘层23可透过CVD及/或其他适当的沉积步骤沉积于经掺杂半导体层141上。在一些实施例中，绝缘层23可形成于导电结构142上。在一些实施例中，绝缘层23可沉积于导电结构142上。在一些实施例中，绝缘层23可透过CVD及/或其他适当的沉积步骤沉积于导电结构142上。在一些实施例中，绝缘层23可覆盖导电结构142。
再参照图3D，导电结构161可形成于半导体层13上。导电结构161可形成于半导体层13上并被绝缘层23所包围。导电结构161可形成于半导体层13上并被绝缘层23所环绕。在一些实施例中，导电结构161可透过沉积步骤形成。在一些实施例中，导电结构161可沉积于半导体层13上。在一些实施例中，导电结构161可透过CVD及/或其他适当的沉积步骤沉积于半导体层13上。
再参照图3D，导电结构162可形成于半导体层13上。导电结构162可形成于半导体层13上并被绝缘层23所包围。导电结构162可形成于半导体层13上并被绝缘层23所环绕。在一些实施例中，导电结构162可透过沉积步骤形成。在一些实施例中，导电结构162可沉积于半导体层13上。在一些实施例中，导电结构162可透过CVD及/或其他适当的沉积步骤沉积于半导体层13上。
再参照图3D，导电结构24可形成于衬底10上。导电结构24可形成于经掺杂半导体结构21上。导电结构24可形成于经掺杂半导体结构22上。导电结构24可形成于经掺杂半导体结构22上并覆盖绝缘层23。在一些实施例中，导电结构24可透过沉积步骤形成。在一些实施例中，导电结构24可沉积于经掺杂半导体结构22上。在一些实施例中，导电结构24可透过CVD及/或其他适当的沉积步骤沉积于经掺杂半导体结构22上。
参照图3E，钝化层15可形成于绝缘层23上。钝化层15可透过沉积步骤形成。在一些实施例中，钝化层15可沉积于绝缘层23上。在一些实施例中，钝化层15可透过CVD及/或其他适当的沉积步骤沉积于绝缘层23上。在一些实施例中，钝化层15可透过CVD及/或其他适当的沉积步骤沉积于绝缘层23上并包围导电结构142。
再参照图3E，钝化层15可形成于导电结构161上。钝化层15可透过沉积步骤形成。在一些实施例中，钝化层15可沉积于导电结构161上。在一些实施例中，钝化层15可透过CVD及/或其他适当的沉积步骤沉积于导电结构161上。在一些实施例中，钝化层15可透过CVD及/或其他适当的沉积步骤沉积于导电结构161上并覆盖导电结构161。
再参照图3E，钝化层15可形成于导电结构162上。钝化层15可透过沉积步骤形成。在一些实施例中，钝化层15可沉积于导电结构162上。在一些实施例中，钝化层15可透过CVD及/或其他适当的沉积步骤沉积于导电结构162上。在一些实施例中，钝化层15可透过CVD及/或其他适当的沉积步骤沉积于导电结构162上并覆盖导电结构162。
再参照图3E，钝化层15可形成于导电结构24上。钝化层15可透过沉积步骤形成。在一些实施例中，钝化层15可沉积于导电结构24上。在一些实施例中，钝化层15可透过CVD及/或其他适当的沉积步骤沉积于导电结构24上。在一些实施例中，钝化层15可透过CVD及/或其他适当的沉积步骤沉积于导电结构24上并覆盖导电结构24。
参照图3F，导电结构171可形成于导电结构161上。在一些实施例中，导电结构171可因移除钝化层15的部分而形成于导电结构161上。在一些实施例中，导电结构171可透过CVD、物理气相沉积(Physical Vapor Deposition，PVD)、原子层沉积(Atomic LayerDeposition，ALD)、电镀(plating)、及/或其他适当的步骤形成。在一些实施例中，导电结构171可透过PVD及/或其他适当的沉积步骤形成于导电结构161上。
再参照图3F，导电结构172可形成于导电结构162上。在一些实施例中，导电结构172可因移除钝化层15的部分而形成于导电结构162上。在一些实施例中，导电结构172可透过CVD、PVD、ALD、电镀、及/或其他适当的步骤形成。在一些实施例中，导电结构172可透过PVD及/或其他适当的沉积步骤形成于导电结构162上。
再参照图3F，导电结构173可形成于导电结构142上。在一些实施例中，导电结构173可因移除钝化层15的部分而形成于导电结构142上。在一些实施例中，导电结构173可因移除钝化层15的部分及绝缘层23的部分而形成于导电结构142上。在一些实施例中，导电结构173可透过CVD、PVD、ALD、电镀、及/或其他适当的步骤形成。在一些实施例中，导电结构173可透过PVD及/或其他适当的沉积步骤形成于导电结构142上。
再参照图3F，导电结构25可形成于导电结构24上。在一些实施例中，导电结构25可因移除钝化层15的部分而形成于导电结构24上。在一些实施例中，导电结构25可透过CVD、PVD、ALD、电镀、及/或其他适当的步骤形成。在一些实施例中，导电结构25可透过PVD及/或其他适当的沉积步骤形成于导电结构24上。
再参照图3F，导电层18可形成于衬底10下。在一些实施例中，导电层18可形成衬底10下以与缓冲层11相对。在一些实施例中，导电层18可形成衬底10下以与半导体层12相对。在一些实施例中，导电层18可形成衬底10下以与半导体层13相对。在一些实施例中，导电层18可形成衬底10下以与经掺杂半导体层141相对。在一些实施例中，导电层18可形成衬底10下以与导电结构142相对。在一些实施例中，导电层18可形成衬底10下以与钝化层15相对。在一些实施例中，导电层18可形成衬底10下以与导电结构161相对。在一些实施例中，导电层18可形成衬底10下以与导电结构162相对。在一些实施例中，导电层18可形成衬底10下以与导电结构171、导电结构172及导电结构173相对。在一些实施例中，导电层18可形成衬底10下以与经掺杂半导体结构21相对。在一些实施例中，导电层18可形成衬底10下以与经掺杂半导体结构22相对。在一些实施例中，导电层18可形成衬底10下以与绝缘层23相对。在一些实施例中，导电层18可形成衬底10下以与导电结构24相对。在一些实施例中，导电层18可形成衬底10下以与导电结构25相对。
在一些实施例中，导电层18可透过CVD、PVD、ALD、电镀、及/或其他适当的步骤形成。在一些实施例中，导电层18可透过PVD及/或其他适当的沉积步骤形成于衬底10下。
再参照图3F，所形成的组件1a可包括衬底10、缓冲层11、半导体层12、半导体层13、经掺杂半导体层141、导电结构142、钝化层15、导电结构161、导电结构162、导电结构171、导电结构172、导电结构173、导电层18及绝缘层23。所形成的组件2a可包括衬底10、钝化层15、导电层18、经掺杂半导体结构21、经掺杂半导体结构22、绝缘层23、导电结构24及导电结构25。组件1a和组件2a可建立在同一衬底10上。组件1a和组件2a可设置在同一衬底10上。组件1a和组件2a可共享同一衬底10。
组件1a可包括晶体管。组件1a可包括，例如但不限于，HEMT。
组件2a可包括二极管。组件2a可包括，例如但不限于，p-n接面二极管。
在一些实施例中，导电结构161可作为组件1a的漏极导体，导电结构162可作为组件1a的源极导体，导电结构142可作为组件1a的闸极导体，经掺杂半导体结构21及经掺杂半导体结构22可作为组件2a的阴极，衬底10可作为组件2a的阳极，其中作为源极导体的导电结构162可电连接至作为阳极的衬底10，且作为漏极导体的导电结构161可电连接至作为阴极的经掺杂半导体结构21及经掺杂半导体结构22。在一些实施例中，作为源极导体的导电结构162可至少透过导电结构172及导电层18电连接至作为阳极的衬底10，且作为漏极导体的导电结构161可至少透过导电结构171及导电结构25电连接至作为阴极的经掺杂半导体结构21及经掺杂半导体结构22。
在一些实施例中，导电结构161可作为组件1a的源极导体，导电结构162可作为组件1a的漏极导体，导电结构142可作为组件1a的闸极导体，经掺杂半导体结构21及经掺杂半导体结构22可作为组件2a的阳极，衬底10可作为组件2a的阴极，其中作为漏极导体的导电结构162可电连接至作为阴极的衬底10，且作为源极导体的导电结构161可电连接至作为阳极的经掺杂半导体结构21及经掺杂半导体结构22。在一些实施例中，作为漏极导体的导电结构162可至少透过导电结构172及导电层18电连接至作为阴极的衬底10，且作为源极导体的导电结构161可至少透过导电结构171及导电结构25电连接至作为阳极的经掺杂半导体结构21及经掺杂半导体结构22。
在一些实施例中，导电结构161可作为组件1a的漏极导体，导电结构162可作为组件1a的源极导体，导电结构142可作为组件1a的闸极导体，经掺杂半导体结构21及经掺杂半导体结构22可作为组件2a的阴极，衬底10可作为组件2a的阳极，其中作为源极导体的导电结构162可电连接至作为阳极的衬底10，且作为闸极导体的导电结构142可电连接至作为阴极的经掺杂半导体结构21及经掺杂半导体结构22。在一些实施例中，作为源极导体的导电结构162可至少透过导电结构172及导电层18电连接至作为阳极的衬底10，且作为闸极导体的导电结构142可至少透过导电结构173及导电结构25电连接至作为阴极的经掺杂半导体结构21及经掺杂半导体结构22。
在一些实施例中，导电结构161可作为组件1a的源极导体，导电结构162可作为组件1a的漏极导体，导电结构142可作为组件1a的闸极导体，经掺杂半导体结构21及经掺杂半导体结构22可作为组件2a的阳极，衬底10可作为组件2a的阴极，其中作为闸极导体的导电结构142可电连接至作为阴极的衬底10，且作为源极导体的导电结构161可电连接至作为阳极的经掺杂半导体结构21及经掺杂半导体结构22。在一些实施例中，作为闸极导体的导电结构142可至少透过导电结构173及导电层18电连接至作为阴极的衬底10，且作为源极导体的导电结构161可至少透过导电结构171及导电结构25电连接至作为阳极的经掺杂半导体结构21及经掺杂半导体结构22。
如本文中所使用，为易于描述可在本文中使用空间相对术语例如“下面”、“下方”、“下部”、“上方”、“上部”、“下部”、“左侧”、“右侧”等描述如图中所说明的一个组件或特征与另一组件或特征的关系。除图中所描绘的定向之外，空间相对术语意图涵盖在使用或操作中的装置的不同定向。设备可以其它方式定向(旋转90度或处于其它定向)，且本文中所使用的空间相对描述词同样可相应地进行解释。应理解，当一组件被称为“连接到”或“耦合到”另一组件时，其可直接连接或耦合到所述另一组件，或可存在中间组件。
如本文中所使用，术语“大约”、“基本上”、“大体”以及“约”用以描述和考虑小的变化。当与事件或情形结合使用时，所述术语可以指其中事件或情形明确发生的情况以及其中事件或情形极接近于发生的情况。如在本文中相对于给定值或范围所使用，术语“约”通常意指在给定值或范围的±10％、±5％、±1％或±0.5％内。范围可在本文中表示为从一个端点到另一端点或在两个端点之间。除非另外指定，否则本文中所公开的所有范围包括端点。术语“基本上共面”可指在数微米(μm)内沿同一平面定位，例如在10μm内、5μm内、1μm内或0.5μm内沿着同一平面的的的两个表面。当参考“基本上”相同的数值或特征时，术语可指处于所述值的平均值的±10％、±5％、±1％或±0.5％内的值。
前文概述本公开的若干实施例和细节方面的特征。本公开中描述的实施例可容易地用作用于设计或修改其它过程的基础以及用于执行相同或相似目的和/或获得引入本文中的实施例的相同或相似优点的结构。这些等效构造不脱离本公开的精神和范围并且可在不脱离本公开的精神和范围的情况下作出不同变化、替代和改变。

Claims (21)

1.一种半导体器件，包含：
经掺杂的衬底；
势垒层，设置于所述经掺杂的衬底上；
沟道层，设置于所述经掺杂的衬底与所述势垒层之间；及
经掺杂的半导体结构，设置于所述经掺杂的衬底中，
其中所述势垒层的禁带宽度大于所述沟道层的禁带宽度，及
其中所述经掺杂的衬底与所述经掺杂的半导体结构具有不同极性。
2.根据权利要求1所述的半导体器件，其中所述经掺杂的衬底包含经掺杂的硅衬底。
3.根据权利要求2所述的半导体器件，其中所述经掺杂的衬底具有p型半导体材料且所述经掺杂的半导体结构具有n型半导体材料以形成二极管。
4.根据权利要求2所述的半导体器件，其中所述经掺杂的衬底具有p型半导体材料且所述经掺杂的半导体结构具有第一掺杂浓度的n型半导体材料及第二掺杂浓度的n型半导体材料以形成二极管。
5.根据权利要求4所述的半导体器件，其中所述第一掺杂浓度的n型半导体材料位于所述经掺杂的衬底与所述第二掺杂浓度的n型半导体材料之间。
6.根据权利要求4所述的半导体器件，其中所述第一掺杂浓度的n型半导体材料具有比所述第二掺杂浓度的n型半导体材料小的掺杂浓度。
7.根据权利要求4所述的半导体器件，其中所述第一掺杂浓度约1014cm-3至约1017cm-3。
8.根据权利要求4所述的半导体器件，其中所述第二掺杂浓度约1017cm-3至约1021cm-3。
9.根据权利要求4所述的半导体器件，其中所述第一掺杂浓度的n型半导体材料具有与所述第二掺杂浓度的n型半导体材料相同的掺杂浓度。
10.根据权利要求3所述的半导体器件，其中所述p型半导体材料的掺杂材料包含硼(B)及镓(Ga)中的至少一者。
11.根据权利要求3所述的半导体器件，其中所述n型半导体材料的掺杂材料包含磷(P)及砷(As)中的至少一者。
12.根据权利要求3所述的半导体器件，还包含：
漏极，设置于所述势垒层上并与经掺杂的半导体结构电性连接；及
源极，设置于所述势垒层上并与经掺杂的衬底电性连接，
其中所述漏极电性连接至所述二极管的阴极，及
其中所述源极电性连接至所述二极管的阳极。
13.根据权利要求12所述的半导体器件，还包含：
导体层，设置于所述经掺杂的衬底下，
其中所述源极经由第一通孔及所述导体层电性连接至所述二极管的阳极。
14.根据权利要求13所述的半导体器件，其中所述漏极经由第二通孔及第三通孔电性连接至所述二极管的阴极。
15.根据权利要求14所述的半导体器件，其中所述二极管邻近于所述漏极。
16.一种半导体器件，包含：
衬底；
高电子迁移率晶体晶体管(HEMT)，设置于所述衬底上；
二极管，设置于所述衬底中；及
导体层，设置于所述衬底下。
17.根据权利要求16所述的半导体器件，其中所述二极管包含p型半导体材料、第一掺杂浓度的n型半导体材料及第二掺杂浓度的n型半导体材料。
18.根据权利要求17所述的半导体器件，其中所述第一掺杂浓度的n型半导体材料位于所述p型半导体材料与所述第二掺杂浓度的n型半导体材料之间。
19.根据权利要求17所述的半导体器件，其中所述第一掺杂浓度的n型半导体材料具有比所述第二掺杂浓度的n型半导体材料小的掺杂浓度。
20.根据权利要求17所述的半导体器件，其中所述第一掺杂浓度的n型半导体材料具有与所述第二掺杂浓度的n型半导体材料相同的掺杂浓度。
21.根据权利要求16所述的半导体器件，其中：
所述HEMT的源极经由所述导体层电性连接至所述二极管的阳极，及
所述HEMT的漏极邻近于所述二极管并电性连接至所述二极管的阴极。
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