JP2012049268A - 半導体基板の製造方法 - Google Patents

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Abstract

【課題】ビア配孔内に形成したカーボンナノチューブを埋め込む埋め込み膜が基板に均一に形成されないため基板の平坦化処理工程において層間絶縁膜が不均一に研磨されて、下層配線と上部電極がビア配線以外で電気的につながってしまう場合が発生する。
【解決手段】半導体基板における層間絶縁膜内のビアホール内にカーボンナノチューブを形成した後、基板全体をフッ化処理することにより、カーボンナノチューブが存在するビアホールにのみ埋め込み膜が形成され、その後に基板全体の平坦化処理のために基板を研磨する工程において、層間絶縁膜が局所的に研磨されることを防止する。
【選択図】 図２−３

Description

本発明は、カーボンナノチューブをビア配線に用いる半導体基板の製造方法に関する。
ＬＳＩの微細化に伴い配線も当然ながら微細化が進んでいる。現在配線材料として使用されている銅はその耐電流密度あるいは微細構造形成において限界に近いところまで来ており、配線材料に新しい材料を採用することが期待されている。カーボンナノチューブ（ＣＮＴ）は高電流密度容量を有し、微細領域への成長が容易であることから次世代の配線材料として注目されている材料の一つである（例えば、（特許文献１））。
カーボンナノチューブビア配線の製造方法は幾つかあるがここでビア内のみにＣＮＴを成長させてＣＮＴビア配線を製造する従来例を図４及び図５に即して説明する。
図４は従来例に係るＣＮＴビア配線の製造工程を示している。同図に示すように、トランジスタやキャパシタ等の半導体素子が形成された半導体基板１に下層配線層（第１の配線層）２が形成され、下層配線層２から上部電極９へと接続するビア孔１１を有する層間絶縁膜３が形成された構造となっている。ビア孔１１を開口する工程までは従来のＬＳＩ配線工程と基本的には差異はない。層間絶縁膜３中にビア孔１１が形成された状態でメタルバリア層４、例えば窒化タンタル（ＴａＮ）層を形成する。次にカーボンナノチューブの製造において重要な役割を行う触媒層５，６、例えば窒化チタン（ＴｉＮ）、コバルト（Ｃｏ）を順次形成する。カーボンナノチューブの製造において触媒層は６のみでも可能である（図４−１（ａ））。
次にカーボンナノチューブをビア孔のみに成長させるためビア孔以外の領域（ここではフィールド領域と呼ぶ）の触媒層を除去する（図４−１(ｂ)）。フィールド領域の触媒層を除去する手段としては斜めアルゴン（Ａｒ）イオンミリング法等が用いられる。次にカーボンナノチューブをプラズマＣＶＤ法により製造する。この場合、図４−１（ｃ）に示すようにフィールド領域の触媒層が削除されているためにビア孔内にしかカーボンナノチューブ７は成長しない。カーボンナノチューブ７の成長後にＭＷＣＮＴを含めて基板表面を平坦化することによりマルチウォールカーボンナノチューブ（ＭＷ（Ｍｕｌｔｉｗａｌｌｅｄ）ＣＮＴ）の内層にも電気伝導に寄与させることができる。ＭＷＣＮＴに直接上部電極を形成した場合は、図６（ａ）に示すように、一番外側のＣＮＴ層しか伝導に寄与できない（閉端状態）ため、ビア配線としての機能を十分に発揮できない。そこで、基板全体に化学機械研磨（ＣＭＰ）を行い、基板全体の平坦化と同時にＭＷＣＮＴの開端処理を行う。
すなわち、ＣＭＰ処理により、ＭＷＣＮＴの先端部もカットされ、この先端部がカットされたＭＷＣＮＴに上部電極を形成することにより、図６（ｂ）に示すように、内側のＣＮＴ層も上下電極を電気的につなぐ伝導に寄与することとなる（開端状態）。従来例においては、ＣＭＰを行う前に図４−１（ｄ）に示すビア孔内に埋め込み膜８を形成しＭＷＣＮＴを含むビア孔１１を固定する。この埋め込み膜としては例えばＳＯＧ(Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ 塗布膜)などのシリコン酸化（ＳｉＯ2系）膜などが用いられている。ＣＭＰを行った後（図４−２(e)）に、図４−２（ｆ）に示す様に上部電極９を形成する。
特許第４３６４２５３号公報
以上が従来例に係るＣＮＴビア配線の製造工程であるが、このような製造工程に従ってビア配線を製造する場合、図４−１（ｄ）に示した埋め込み膜８が基板上に均一に塗布されず図５（ａ）に示すように、ビア孔１１の周辺に埋め込み膜８が塗布されない領域が発生しやすい。このような状態でＣＭＰを行うと埋め込み膜８が塗布されていない領域が、埋め込み膜８が塗布されている領域よりも速く研磨されるため、図５（ｂ）に示すように、ビア孔１１の周囲の下層配線層２にまで研磨が進むような好ましくない場合が生じ得る。図５（ｂ）の状態で上部電極９を形成すると図５（ｃ）に示すよう下層配線層２と上部電極９が短絡してしまい配線の機能が損なわれる。
以上のように、ＳＯＧなどの埋め込み膜はカーボンナノチューブを含んだビア孔内には埋め込まれるが、フィールド領域には均一に塗布されず、図５（ａ）に示すように塗布されない領域が発生する。この現象は、カーボンナノチューブを製造する際にフィールド領域もプラズマに晒されることにより、フィールド領域の表面改質或いは表面形状の変化が起こったためと考えられる。この状態でＣＭＰ工程を行うと図５（ｂ）に示す様に研磨が不均一となり、層間絶縁膜３が局所的に研磨され下層配線２に達する場合も生じる。この状態で上部電極を形成すると下層配線２と短絡してしまい、ＣＮＴビア配線としての機能を発揮しなくなるため、結果として半導体基板の歩留まりが低下するという課題が生じる。
本発明は、上記課題に鑑みてなされたもので、埋め込み膜をカーボンナノチューブが成長しているビア孔のみに形成することにより基板平坦化処理工程において、ビア孔周辺の層間絶縁膜の局所的な研磨を防ぎ、カーボンナノチューブによる良好なビア配線機能を有する半導体基板を提供する。
図１−１は、実施例１に係る工程であって、ビア孔が形成された半導体基板のビア孔内にのみカーボンナノチューブを成長させ、基板全体をフッ化処理するまでの工程を示す図である。 図１−２は、実施例１に係る工程であって、ビア孔内に成長したカーボンナノチューブに埋め込み膜を形成後、基板平坦化処理、上部電極形成までの工程を示す図である。 図２−１は、実施例２に係る工程であって、下層配線を有する基板全体に触媒層等を形成し、ビア孔形成部位を露光するまでの工程を示す図である。 図２−２は、実施例２に係る工程であって、ビア孔形成のためのリソグラフ工程と触媒層等を底面に有するビア孔が形成されるまでの工程を示す図である。 図２−３は、実施例２に係る工程であって、ビア孔内にカーボンナノチューブが形成された後、フッ化処理、埋め込み膜形成、基板平坦化処理および上部電極形成までの工程を示す図である。 図３は、実施例２に係る工程であって、基板全体のフッ化処理の工程を示す図である。 図４−１は、従来例に係る工程であって、ビア孔内にカーボンナノチューブを形成後、埋め込み膜を形成するまでの工程を示す図である。 図４−２は、従来例に係る工程であって、埋め込み膜形成後の基板の平坦化処理と上部電極形成までの工程を示す図である。 図５は、従来例に係る工程であって、埋め込み膜が均一に塗布されない場合の、その後の基板の平坦化処理及び上部電極形成までの工程を示す図である。 図６は、マルチウォールカーボンナノチューブを閉端状態と開端状態でビア配線に使用した場合の電気伝導を示す模式図である。
以下に、本発明の実施形態の概略を、図面を参照しながら詳細に説明する。なお、各図は発明の説明とその理解を促すため模式図である。その形状や寸法比などは実際と異なる場合がある。これらは以下の説明と公知の技術を参酌して適宜、設計変更することができる。
（実施例１）
以下、本発明の実施例について図１−１から図３を用いて説明する。
図１−１及び図１−２は本発明の実施例１に係る半導体基板の各製造工程を示す図である。
図１−１（ａ）は、トランジスタやキャパシタ等の半導体素子が形成された半導体基板１に下層配線層２が形成され、下層配線層２から上部電極９へと接続するビア孔１１を有する層間絶縁膜３と、この層間絶縁膜３上にメタルバリア層４、触媒層５、触媒層６が形成された構造を示す。ビア孔１１を開口する工程までは従来のＬＳＩ配線工程を用いている。半導体基板１に下層配線層２を形成した後に層間絶縁膜３を形成する。層間絶縁膜３には、例えば炭素を含むシリコン酸化膜（ＳｉＯＣ膜）を用いる。このＳｉＯＣ膜は誘電率を下げる目的でポア（微小空孔）を含んだ膜であっても良い。
層間絶縁膜３としてＳｉＯ２を使用する場合にはテトラエトキシン（ＴＥＯＳ）ガスなどを用いてプラズマＣＶＤ法により作製しても良い。次に層間絶縁膜３であるＳｉＯＣ膜上にＣａｐ層（図示せず）と呼ばれる保護膜を形成する。これは、例えばエッチング工程或いはＣＭＰ行程などの後行程でのダメージを抑制するためのものである。Ｃａｐ層には、例えば、シリコン酸化膜（ＳｉＯ２）などを用いる。層間絶縁膜３にポアを含まないＳｉＯＣ膜を用いた場合には特にＣａｐ層を形成しなくてもよい。
次に層間絶縁膜３にビア孔１１を形成する。形成方法は例えばプラズマ法を用いた反応性イオンエッチング（ＲＥＡＣＴＩＶＥ ＩＯＮ ＥＴＣＨＩＮＧ）法と呼ばれるドライエッチング法、或いは薬液を用いたウエットエッチング法などによりビア孔の開口を行う。層間絶縁膜３中にビア孔１１が形成された後に、下層配線２とコンタクトさせるために導電材料として、例えばタングステン（Ｗ）や銅（Ｃｕ）やアルミニウム（Ａｌ）の単体金属からなるコンタクト層（図示せず）が挿入されている。
また導電材料であるコンタクト層の金属の拡散を防止する目的で、本実施例では、バリアメタル層４が挿入されている。本実施例では、メタルバリア層４であるＴａＮ層をスパッタ法により形成している。バリアメタル層４に用いる材料には、他に例えば、タンタル（Ｔａ）、チタン（Ｔｉ）、ルテニウム（Ｒｕ）、マンガン（Ｍｎ）、コバルト（Ｃｏ）、あるいはこれらの窒化物を用いることができる。
次にビア孔内にビア配線材料としてカーボンナノチューブを成長させる。ＣＮＴ成長のために重要な役割を担う触媒層５及び６を順次形成する。触媒層５及び６としては、それぞれ窒化チタン（ＴｉＮ）、コバルト（Ｃｏ）が挙げられる。カーボンナノチューブを成長させる場合、触媒層としては触媒層６のみでも可能であるが、ＴｉＮのような助触媒を触媒層５としてＣｏからなる触媒層６の下に入れることにより、ＣＮＴの成長がより促進される。触媒層は触媒層６／触媒層５からなる積層構造に限ったものではなく、例えばＣｏ／Ｔｉ、Ｃｏ／Ｔａ、Ｎｉ／ＴｉＮ、Ｎｉ／Ｔａ構造であっても良い。或いはＣｏ層、Ｎｉ層などの単層であっても良い。製法はスパッタ法に限らず、触媒層機能を損なわない製法であれば他の製法、例えば真空蒸着法であっても良い。
ＣＮＴをビア孔内の底面へ成長させる前には、触媒層６は膜厚が薄いため、形成した時点で島状構造になっているが、触媒層６が連続膜となっている場合は、特に触媒層６をプラズマに曝す、または触媒層６の温度を短時間上昇させることにより、触媒層６を島状構造にすることができる。これによりチューブ状のＣＮＴがビア孔内に基板垂直方向に成長する。
次に、図１−１（ｂ）に示すように、カーボンナノチューブをビア孔のみに製造するためビア孔以外の領域（ここではフィールド領域と呼ぶ）の触媒層５、６を除去する。そのため手段として、本実施例ではＡｒイオンミリング法を用いる。Ａｒイオンを基板１に対して斜め入射させ、また適宜基板１を回転させることによってフィールド領域とビア孔１１の、基板１に対して垂直な側面にイオンが照射されるよう角度を設定する。図１−１（ｂ）は、ビア孔以外のフィールド領域から触媒層を除去した後の状態を示す図である。フィールド領域の触媒層の除去は上記方法に限らず、ビア孔の底面のみに触媒層が残る方法であればその方法の如何を問わない。
次に、図１−１（ｃ）に示すように、ＣＮＴ７をプラズマＣＶＤ法によりビア孔１１内に成長させる。ビア孔１１内の底面には、予め島状の触媒層６が付与されており、各島状の触媒上にＣＮＴが成長する。その面密度は、例えば、１０１２本／ｃｍ２程度である。ＣＮＴ７の形成にはプラズマＣＶＤ法を用いる。原料ガスにはメタンガス（ＣＨ4）、希釈ガスとしては水素ガス（Ｈ2）を用いる。原料ガス、希釈ガスは上記のガスに限られず、原料ガスにエチレンガス（Ｃ2Ｈ4）、アセチレンガス（Ｃ2Ｈ2）等の炭化水素ガスを用いても良い。希釈ガスにはヘリウムガス（Ｈｅ）、窒素ガス（Ｎ2）、アルゴンガス（Ａｒ）などの不活性ガスを使用してもよい。或るいは原料ガスのみでも差支えない。基板温度は４００℃〜６００℃の範囲、反応圧力は５Ｔｏｒｒとしたが、この範囲を超えてもカーボンナノチューブを成長させることは可能である。
また、図１−１（ｃ）に示すように、フィールド領域およびビア孔の側壁の触媒層が除かれているためにビア孔底面からしかＣＮＴ７は成長しない。しかも、ビア孔底面の触媒層６が島状になっているため、これに対応して、多数のチューブ状のＣＮＴ７がビア孔底面からその底面に垂直方向に成長する。各ＣＮＴ７は基板１内の下層配線２と上部配線９とを電気的に接続し、ＣＮＴ７の集合体である「ＣＮＴの束」がビア配線層としての機能を担う。図１−１（ｃ）は、ＣＮＴ７のビア孔１１内の成長が終了した状態を模式的に示す図である。一例として、ビア孔１１の深さを１２０ｎｍ程度とした場合、ＣＮＴ７が基板表面から５０ｎｍほど突出するようにＣＮＴ７の成長時間を調整する。
次に図１−１（ｄ）に示すように、ＣＮＴ７の束をビア孔内に成長させた後に、基板表面全体のフッ化処理を行う。フッ化処理とは、フッ化系ガス、例えば四フッ化炭素ガス（ＣＦ4）ガスによる基板表面のプラズマ処理である。ここで、プラズマ用のガスは上記ガスに限らず、三フッ化メタンガス（ＣＨＦ3）、フロン１１６ガス（Ｃ2Ｆ6）などの炭素―フッ素化合物、或いは三フッ化窒素ガス（ＮＦ3）などの窒素―フッ素化合物でも良い。また、希釈ガス、例えばアルゴンガス（Ａｒ）、窒素ガス（Ｎ２）等を含んだ混合ガスを用いても良い。
フッ化処理は、層間絶縁膜３上のフィールド領域に撥水性または撥油性を与える。このフッ化処理は、後の工程である「埋め込み膜を形成するためのＳＯＧ（ＳPIN Ｏｎ Ｇｌａｓｓ）塗布」工程において、フィールド領域にＳＯＧが塗布形成されることを阻止するための前処理である。図１−１（ｄ）に示すように、ビア孔１１内から突出したＣＮＴ７の先端部はプラズマに曝されるが、ＣＮＴ７が密に成長しているため、ＣＮＴ７のビア孔１１内にある部分はプラズマの影響を受けないか、またはプラズマの影響は少ないものと考えられる。図１−１（ｄ）は、層間絶縁膜３上のフィールド領域およびＣＮＴ７のビア孔１１からの突出部がプラズマに曝されている様子を示す模式図である。
次の工程は、図１―２（ｅ）に示すビア孔１１内に埋め込み膜８を形成しＣＮＴ７を含むビア孔１１を固定する工程である。この埋め込み膜８としては、前述したように、例えば液状のＳＯＧ（ＳPIN Ｏｎ Ｇｌａｓｓ）などのＳｉＯ2系膜を用いる。ＳＯＧの塗布方法は基板表面にＳＯＧを滴下し、スピンコータを用いてスピンコーティング法により塗布を行った後に加熱により硬化させる。また、紫外線照射により硬化するＳＯＧを基板全体に塗布した後、紫外線照射により埋め込み膜８を形成してもよい。
従来例では、図５に示すように、ＳＯＧ埋め込み膜８はフィールド領域において局所的に非塗布領域が現れる可能性があったが、本実施例ではフィールド領域にフッ化処理を施しているために、フィールド領域全体に埋め込み膜８が形成されず、ＣＮＴ７が成長したビア孔１１内のみにＳＯＧによる埋め込み膜８が埋め込まれている。ＣＮＴ７の突出部はプラズマ処理されるためある程度撥水性または撥油性が付与されるが、ＣＮＴ７のビア孔１１内にある下部は突出部に比べればプラズマの影響が殆ど無い。このため、比重の大きいＳＯＧはＣＮＴ７のビア孔１１内にあるＣＮＴ７の束のすき間へ浸透していく。
このようにして、各ＣＮＴ７相互間のすき間、すなわち空間はＳＯＧにより埋められ、ＳＯＧが硬化することにより、ＣＮＴ７はＳｉＯ２からなる硬化した埋め込み膜８により固定される。図１−２（ｅ）は、ビア孔１１内のＣＮＴ７が埋め込み膜８により固定された様子を示す模式図である。
前述のようにして埋め込み膜８を形成した後、ビア孔から突出したＣＮＴ７の上部を研磨により除くため基板の平坦化処理としてＣＭＰ（化学機械研磨：ＣHEMICAL ＭECHANICAL ＰOLISHING）処理を行う。図１−２（ｆ）は、ＣＭＰ処理後の様子を示す模式図である。図１−２（ｆ）に示すように、フィールド部はＣＭＰにより均一に研磨され、また同時にビア孔１１より突出していたＣＮＴ７もＳｉＯ２からなる埋め込み膜８とともに研磨される。これにより基板表面全体は平坦化され、ＣＮＴ７は、図６（ｂ）に示すような開端状態となる。
もしＣＮＴ７をａｓ−ｇｒｏｗｎ状態でビア配線として使用すると、例えば図６（ａ）のように、本実施例のＣＮＴ７は複数層のグラフェンシートからなるＭＷ（Ｍｕｌｔｉｗａｌｌｅｄ）カーボンナノチューブであり、それら複数のシートの上部終端はいずれも閉じた閉端状態となっている。このような閉端状態にあるカーボンナノチューブの終端に上部電極を形成した場合、下層配線２と上部電極９を電気的に接続するＭＷカーボンナノチューブの伝導層は最外周のグラフェンシートのみであるため、伝導層を多数有するＭＷカーボンナノチューブ本来の高い電流容量を得ることが困難となる。
一方、図１−２（ｆ）に示す工程のように、ＭＷＣＮＴ７を埋め込み膜で固めた上で、研磨によりＭＷＣＮＴ７の上部終端をカットする。これにより、上部電極との電気的接続を、最外周のグラフェンシートのみならず、内部のグラフェンシートも担うようになり、ＭＷカーボンナノチューブ本来の高い電流容量を得ることができるようになる。以上のように、上部をカットしたＣＮＴ７は「開端状態」となり高い電流容量を獲得すると同時に層間絶縁膜３のフィールド領域と合わせた平坦性を有することとなる。
最後に、図１−２（ｇ）に示す様に、ＣＭＰにより平坦化したビア配線上に上部電極９を形成する。電極材料としてはチタン（Ｔｉ）、アルミニウム（Ａｌ）の積層構造あるいはＴｉ、Ａｌのみ、あるいは他の電極用金属材料をスパッタ法、または真空蒸着法等の手法により形成して半導体基板を完成させる。図１−２（ｇ）は、埋め込み膜８で固めたＣＮＴ７をビア配線として採用し、平坦化したＣＮＴ７上に上部配線９を形成した様子を示す模式図である。
以上説明したように、実施例１によれば、半導体基板の製造工程において、フッ化プラズマ処理を行うことにより、基板フィールド領域に埋め込み膜８が塗布されないために平坦化のためのＣＭＰ処理をしても、基板フィールド領域に局所的で不均一な研磨が発生しない。また、層間絶縁膜３が局所的に研磨され下層配線２に達することもない。その結果、ＣＮＴビア配線としての機能を発揮しなくなるという事態を回避でき、結果として半導体基板の歩留まり低下も回避できる。
（実施例２）
図２−１から図２−３は本発明の実施例２に係る半導体基板の各製造工程を示す図である。
実施例２では、図２−２（ｉ）に示すようにバリア金属４、触媒層５、６の形成を、層間絶縁膜３を形成する前に行う点が実施例１と異なる。即ち、本実施例においては基板１の表面に上記バリア金属４、触媒層５、６がフィールド領域に最初から存在しない。このため、実施例１に記したバリア金属４、触媒層５，６をフィールド領域から取り除くためのイオンミリング行程を省略することができる。イオンミリング行程以外は、実施例１と同様な行程を進める。以下、実施例２を詳細に説明する。
図２−１（ａ）は、下層配線層２が予め形成された半導体基板１を示す図である。この下層配線層２が予め形成された半導体基板１上に、全面にメタルバリア層４、触媒層５、触媒層６をｉｎ−ｓｉｔｕで連続的に積層する（図２−１（ｂ））。これら３層を積層した半導体基板１を取り出して、図２−１（ｃ）に示すように、半導体基板１上に、全面にレジスト１２をスピンコータ等で塗布する。レジスト１２を塗布後に、図２−１（ｄ）に示すように、下層配線層２上のビア孔形成予定位置を露光する。露光後に現像して、図２−１（ｅ）に示すように、ビア孔形成予定位置にレジスト１３を残す。
次に、図２−２（ｆ）に示すように、現像後の半導体基板１に対して、触媒層５、６をビア孔底面のみに残すため、例えばＡｒイオンミリングなどのイオンエッチングを行う。これによりビア孔以外の領域、すなわちフィールド領域の触媒層が、すべて除去される（図２−２（ｇ））。このようにフィールド領域全面から触媒層を予め無くして、かつ下層配線層２上のビア孔形成予定位置に触媒層５、６及びレジスト層１３を残した半導体基板1全体に、例えばＳｉＯＣ膜を、層間絶縁膜３として、有機シラン系ガスとＮ２Ｏ(またはＯ2)を原料ガスとしてプラズマＣＶＤ法により形成する（図２−２（ｈ））。ＳｉＯＣ膜形成後、例えばアセトン等の有機溶剤によりレジスト層１３を除去すると、図２−２（ｉ）に示すように、ビア孔１１が形成された半導体基板１が得られ、しかもビア孔１１の底部にはすでに触媒層５、６が形成されている。
実施例２では、凹状のビア孔１１に触媒層をスパッタ法等で形成する工程が無いため、ビア孔１１の底面内での触媒層５、６の均一性がより高いことが特徴として挙げられる。凹状のビア孔１１に触媒層５、６をスパッタ法等で形成した場合は、触媒層５、６の構成原子は、成長初期に優先的にビア孔底面とビア孔側壁が直交する端部に集まり、端部から島状構造を形成し始める。すなわち、予め形成された凹状のビア孔１１に触媒層をスパッタ法等で形成する場合は、ビア孔１１の底面の端部とビア孔底面の中央部では、触媒層の初期成長の仕方が違ってくるため、触媒層の形成条件によっては、不均一になることがある。この点に関しては、実施例２では、ビア孔形成前に触媒層が半導体基板１全体に均一に形成されるため、その後に形成したビア孔１１の底面の触媒層の均一性は非常に高い。
また、ビア孔１１の側壁には触媒層５、６は全く無い。従って、実施例２においては、その後に半導体基板１に対してＣＮＴ７を成長させた場合には、ビア孔１１内に均一性よくＣＮＴ７が成長することとなる。このようにビア孔１１の底面により一層均一性よく形成された触媒層５、６上にＣＮＴ７を形成する。ＣＮＴ７を形成後は、図２−３（ｊ）から（ｍ）に示す如く、実施例１と同様の工程によって、基板１全体にフッ化処理を施した後（図２−３（ｋ））、ビア孔１１内にＳＯＧを浸透させて後、乾燥させ又は紫外線を照射することにより埋め込み膜８硬化させ、これによりＣＮＴ７を固定する（図２−３（ｌ））。ＣＮＴ７の開端処理のため基板１にＣＭＰを施した後、ビア孔１１内にＣＮＴ７が配線として埋め込まれ、上部電極９が付与された構造が得られる（図２−３（ｍ））。
実施例２では、フィールド領域のイオンミリング行程を省略することができるので、フィールド領域表面のイオンダメージが軽減される。これにより、フッ化処理の効果が更に向上する。その結果、基板フィールド領域に埋め込み膜８が塗布されないために平坦化のためのＣＭＰ処理をしても、局所的で不均一な研磨が層間絶縁膜３に発生しない。そのため、上部電極９が下層配線２に達することもない。その結果、ＣＮＴビア配線としての機能を発揮しなくなるという事態を回避でき、結果として半導体基板の歩留まり低下の問題も生じない。
［実施例３］
実施例３を、図３を用いて説明する。実施例３においては、実施例１に係る図１−１（ｄ）に示す工程または実施例２に係る図２−３（ｋ）に示す工程以外は実施例１または実施例２のいずれの工程を用いてもよい。すなわち、実施例３においては、図３（ａ）に示すように、実施例１における図１−１（ｄ）、実施例２における図２−３（ｋ）で説明したフッ化処理工程で、フッ素系ガスによるプラズマ処理ではなく、フッ素ガスを基板１の表面に吹きつけて、またはフローさせて、基板１の表面をフッ化させるものである。
このようなフッ素ガスフローによる基板１表面のフッ化処理により、基板１のフィールド領域に埋め込み膜８が塗布されないためにＣＭＰ行程を実施しても局所的に不均一な研磨が発生しない。また、実施例１および２において説明したように、基板１のフィールド領域に埋め込み膜８が塗布されない一方で、ビア孔内に成長したＣＮＴ７の束の間には、液状のＳＯＧは浸透する。
本実施例では、ＣＮＴ７に対するフッ化処理の効果が、実施例１及び２にけるフッ化処理よりも幾分弱いので、ビア孔内に成長したＣＮＴ７の束の間には、液状のＳＯＧがより浸透しやすい。従って、実施例３では、ＣＮＴ７の束は特に埋め込み膜８によってより強固にかつ一様に固定される。この結果、その後にＣＭＰ処理を施した時に、ＣＮＴ７の開端処理はより均一になされ、ビア配線としてカーボンナノチューブを採用した効果がより顕著に表れる。
実施例３により、基板フィールド領域に埋め込み膜８が塗布されないために平坦化のためのＣＭＰ処理をしても、局所的で不均一な研磨が発生しない。また、層間絶縁膜３が局所的に研磨され下層配線２に達することもない。その結果、ＣＮＴビア配線としての機能を発揮しなくなるという事態を回避でき、結果として半導体基板の歩留まり低下の問題も生じない。
実施例１−３で述べた半導体基板の製造方法は、基板上に第一の配線層を形成する工程と、前記配線層上に対応したビアホールを有する層間絶縁膜を形成する工程と、前記ビアホール内にカーボンナノチューブを形成する工程と、前記基板全体をフッ化処理する工程と、前記カーボンナノチューブが存在する前記ビアホールに埋め込み膜を形成する工程と、前記基板全体の平坦化処理のために前記基板を研磨する工程と、を有し、これによりカーボンナノチューブが存在するビアホールにのみ埋め込み膜が形成されるため、その後に基板全体の平坦化処理のために基板を研磨する工程において、層間絶縁膜が局所的に研磨されることを防止できる。従って、実施例で述べた半導体基板の製造方法によれば、カーボンナノチューブのビア配線としての機能を十全に発揮し、結果として半導体基板の歩留まりの低下を回避できる。
以上、幾つかの実施例を述べたが、これらの実施例は、単に例として示したもので、本発明の範囲を限定することを意図したものではない。実際、ここにおいて述べた新規な方法は、種々の他の形態に具体化されても良いし、さらに、本発明の趣旨又は技術的思想から逸脱することなくここにおいて述べた方法の実施例における種々の省略、置き換えおよび変更を行っても良い。付随する請求項およびそれらと均等な方法は、本発明の範囲および趣旨又は技術的思想に入るようにそのような形態若しくは変形を含むことを意図している。
１： 基板
２： 下層配線
３： 層間絶縁膜
４： メタルバリア層
５： 触媒層１
６： 触媒層２
７： カーボンナノチューブ
８： 埋め込み膜
９： 上部電極
１０：研磨孔
１１：ビア孔
１２、１３：レジスト層

Claims (9)

  1. 基板上に第一の配線層を形成する工程と、前記配線層上に対応したビアホールを有する層間絶縁膜を形成する工程と、前記ビアホール内にカーボンナノチューブを形成する工程と、前記基板全体をフッ化処理する工程と、前記カーボンナノチューブが存在する前記ビアホールに埋め込み膜を形成する工程と、前記基板全体の平坦化処理のために前記基板を研磨する工程と、
    を有することを特徴とする半導体基板の製造方法。
  2. 前記カーボンナノチューブを形成する行程において、カーボンナノチューブを気相成長法により成長させることを特徴とする請求項１記載の半導体基板の製造方法。
  3. 前記カーボンナノチューブを形成する工程において、少なくとも炭化水素ガスを含むガスから成るプラズマを用いることを特徴とする請求項２記載の半導体基板の製造方法。
  4. 前記カーボンナノチューブと前記第１の配線層との間に触媒金属層が存在することを特徴とする請求項１記載の半導体基板の製造方法。
  5. 前記触媒金属層はコバルト、ニッケル、鉄のいずれかの金属或いは、いずれかの金属を含む合金からなることを特徴とする請求項４記載の半導体基板の製造方法。
  6. 前記フッ化処理する工程において少なくともフッ素を含むガスからなるプラズマを用いることを特徴とする請求項１記載の半導体基板の製造方法。
  7. 前記フッ化処理する工程において少なくともフッ素を含むガスを前記基板全体に吹き付け、またはフローさせることを特徴とする請求項１記載の半導体基板の製造方法。
  8. 前記埋め込み膜を形成する工程において、加熱により硬化する材料を前記基板に塗布した後、加熱により前記埋め込み膜を形成することを特徴とする請求項１記載の半導体基板の製造方法。
  9. 前記埋め込み膜を形成する工程において、紫外線照射により硬化する材料を前記基板に塗布した後、紫外線照射により前記埋め込み膜を形成することを特徴とする請求項１記載の半導体基板の製造方法。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012186208A (ja) * 2011-03-03 2012-09-27 Ulvac Japan Ltd 配線形成方法、及び配線形成装置
JP2014127646A (ja) * 2012-12-27 2014-07-07 Toshiba Corp 配線及び半導体装置の製造方法
JP2015126179A (ja) * 2013-12-27 2015-07-06 株式会社荏原製作所 研磨終点検出方法、及び研磨終点検出装置
JP6077076B1 (ja) * 2015-09-11 2017-02-08 株式会社東芝 グラフェン配線構造及びグラフェン配線構造の作製方法

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI514348B (zh) * 2006-09-29 2015-12-21 Semiconductor Energy Lab 顯示裝置和電子裝置
US8283786B2 (en) * 2007-12-21 2012-10-09 Advanced Micro Devices, Inc. Integrated circuit system with contact integration
US8716863B2 (en) * 2011-07-13 2014-05-06 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for high performance interconnect
US9431346B2 (en) * 2013-04-30 2016-08-30 GlobalFoundries, Inc. Graphene-metal E-fuse
JP5951568B2 (ja) * 2013-08-29 2016-07-13 株式会社東芝 半導体装置及びその製造方法
US9318439B2 (en) * 2014-03-21 2016-04-19 Taiwan Semiconductor Manufacturing Company Ltd. Interconnect structure and manufacturing method thereof
CN105226006B (zh) * 2014-06-12 2019-01-22 中芯国际集成电路制造(上海)有限公司 互连结构的形成方法
CN107726971A (zh) * 2016-08-11 2018-02-23 清华大学 应变传感器

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005150151A (ja) * 2003-11-11 2005-06-09 Seiko Epson Corp 半導体装置の絶縁膜形成方法及び半導体装置
JP2006286929A (ja) * 2005-03-31 2006-10-19 Nippon Zeon Co Ltd 樹脂膜保持基板の製造方法及びその利用
JP2008041954A (ja) * 2006-08-07 2008-02-21 Fujitsu Ltd カーボン配線構造およびその製造方法
JP2008210954A (ja) * 2007-02-26 2008-09-11 Fujitsu Ltd カーボンナノチューブバンプ構造体とその製造方法、およびこれを用いた半導体装置
JP2008258187A (ja) * 2007-03-30 2008-10-23 Fujitsu Ltd 電子デバイス及びその製造方法
JP2010177405A (ja) * 2009-01-29 2010-08-12 Toshiba Corp カーボンナノチューブ及びその製造方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04364253A (ja) 1990-12-20 1992-12-16 Omron Corp 光ピックアップ装置
JP2004273376A (ja) * 2003-03-12 2004-09-30 Sony Corp 冷陰極電界電子放出表示装置
JP4364253B2 (ja) 2007-04-05 2009-11-11 株式会社東芝 配線、電子装置及び電子装置の製造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005150151A (ja) * 2003-11-11 2005-06-09 Seiko Epson Corp 半導体装置の絶縁膜形成方法及び半導体装置
JP2006286929A (ja) * 2005-03-31 2006-10-19 Nippon Zeon Co Ltd 樹脂膜保持基板の製造方法及びその利用
JP2008041954A (ja) * 2006-08-07 2008-02-21 Fujitsu Ltd カーボン配線構造およびその製造方法
JP2008210954A (ja) * 2007-02-26 2008-09-11 Fujitsu Ltd カーボンナノチューブバンプ構造体とその製造方法、およびこれを用いた半導体装置
JP2008258187A (ja) * 2007-03-30 2008-10-23 Fujitsu Ltd 電子デバイス及びその製造方法
JP2010177405A (ja) * 2009-01-29 2010-08-12 Toshiba Corp カーボンナノチューブ及びその製造方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012186208A (ja) * 2011-03-03 2012-09-27 Ulvac Japan Ltd 配線形成方法、及び配線形成装置
JP2014127646A (ja) * 2012-12-27 2014-07-07 Toshiba Corp 配線及び半導体装置の製造方法
JP2015126179A (ja) * 2013-12-27 2015-07-06 株式会社荏原製作所 研磨終点検出方法、及び研磨終点検出装置
JP6077076B1 (ja) * 2015-09-11 2017-02-08 株式会社東芝 グラフェン配線構造及びグラフェン配線構造の作製方法
US9924593B2 (en) 2015-09-11 2018-03-20 Kabushiki Kaisha Toshiba Graphene wiring structure and method for manufacturing graphene wiring structure

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