JP2009070911A - 配線構造体、半導体装置および配線構造体の製造方法 - Google Patents

配線構造体、半導体装置および配線構造体の製造方法 Download PDF

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Abstract

【課題】製造プロセスを容易にして、特性を向上させる。
【解決手段】導電部14aと、導電部14aと対向する導電部14bと、導電部14aと導電部14bとを接続するシート状炭素構造体15aと、を有する配線構造体10により、シート状炭素構造体15aのカイラリティの制御が容易にできて、シート状炭素構造体15aの電子状態に従って、シート状炭素構造体15aにバリスティック伝導を発現させることができるようにした。これにより、理想的な抵抗を得ることができ、配線にCNTを利用した場合と、同等もしくはそれ以上の特性を実現することができる。
【選択図】図1

Description

本発明は配線構造体、半導体装置および配線構造体の製造方法に関し、特に、導電体を電気的に接続する配線構造体、半導体装置および配線構造体の製造方法に関する。
LSI(Large Scale Integration)などの半導体装置は高速化、低消費電力化、微細化などが、特に近年、著しく進んでいる。このまま進んでいき最小線幅が35nm以降になると、配線などに銅(Cu)の利用が主流となった半導体装置では、抵抗や電流密度の耐性などで限界が来ると考えられている。
そこで、Cuの代替材料としてカーボンナノチューブ(Carbon NanoTube:CNT)が注目されている。CNTは、低抵抗、高電流密度耐性、耐熱性などの魅力的な物性を有しており、炭素(C)元素から構成されている。
実際にCNTをLSIの配線に適用する提案が幾つかなされている。例えば、非特許文献1では、触媒金属を縦方向に成長させたCNTを縦方向のビア配線に適用しており、非特許文献2では、コンタクトブロックの、例えば側面を選択して金属触媒を形成し、CVD(Chemical Vapor Deposition)法により横方向に成長させたCNT束を横方向のビア配線に適用している。
Shintaro Sato et al, "Novel approach to fabricating carbon nanotube via interconnects using size−controlled catalyst nanoparticles", IEEE International Interconnect Technology Conference, 2006, pp.230 Mizuhisa Nihei et al, "Low−resistance Multi−walled Carbon Nanotube Vias with Parallel Channel Conduction of Inner Shells", IEEE International Interconnect Technology Conference, 2005, pp.234
しかし、CNTを横方向に成長させるには次のような問題点があった。
まず、横方向は縦方向と違い、配線の長さが異なっている。このため、1回の成長で長さの異なるCNTを成長させるためには、触媒や下地をそれぞれ制御する必要があり製造プロセスが非常に煩雑になるという問題があった。複数回に分けて成長させることも可能であるが、この場合も製造プロセスが煩雑となるという問題があった。
また、複数本のCNT(CNT束)の先端部をもう一方の配線や電極などに接続する必要がある。このため、コンタクトブロックからCNT束の成長後、CNT束の先端部に後付けで別のコンタクトブロックを形成することになる。したがって、同じ階層の配線層において、コンタクトブロックを複数回に分けて別々に形成する必要があり、製造プロセスが煩雑となり、さらに、製造コストが嵩張るという別の問題もあった。
本発明はこのような点に鑑みてなされたものであり、製造プロセスが容易であって、特性が向上した配線構造体、半導体装置および配線構造体の製造方法を提供することを目的とする。
本発明では上記課題を解決するために、図1に示すように、導電部14aと、導電部14aと対向する導電部14bと、導電部14aと導電部14bとを接続するシート状炭素構造体15aと、を有することを特徴とする配線構造体10が提供される。
このような配線構造体によれば、シート状炭素構造体のカイラリティの制御が容易にできて、シート状炭素構造体の電子状態に従って、シート状炭素構造体にバリスティック伝導を発現させることができるようになる。
また、本発明では上記課題を解決するために、第1の導電部と、前記第1の導電部と対向する第2の導電部と、前記第1の導電部と前記第2の導電部とを接続するシート状炭素構造体と、を有する配線構造体を備えることを特徴とする半導体装置が提供される。
このような半導体装置によれば、シート状炭素構造体のカイラリティの制御が容易にでき、シート状炭素構造体の電子状態に従って、シート状炭素構造体にバリスティック伝導を発現させることができるようになる。
また、本発明では上記課題を解決するために、第1の導電部を用意する工程と、前記第1の導電部と対向する第2の導電部を用意する工程と、前記第1の導電部と前記第2の導電部とをシート状炭素構造体で接続する工程と、を有することを特徴とする配線構造体の製造方法が提供される。
このような配線構造体の製造方法によれば、第1の導電部が用意され、第1の導電部と対向する第2の導電部が用意され、第1の導電部と第2の導電部とをシート状炭素構造体で接続されて、任意の長さと方向への横配線をさせることができるようになる。
本発明では、シート状炭素構造体のカイラリティの制御が容易にでき、シート状炭素構造体の電子状態に従って、シート状炭素構造体にバリスティック伝導を発現させることができるようにした。これにより、理想的な抵抗を得ることができ、配線にCNTを利用した場合と、同等もしくはそれ以上の特性を実現することができる。
以下、本発明の実施の形態を、図面を参照して詳細に説明する。
本実施の概要について図面を参照して説明し、その後に、本発明の概要に基づいた実施の形態について、同様に図面を参照して説明する。
では、本発明の概要について図1を用いて以下に説明する。
図1は本発明の概要について示しており、(A)は配線構造体の斜視模式図、(B)は配線構造体を備えた装置の断面模式図である。
本発明の配線構造体10は、図1(A)に示すように、2つの導電部14a,14bの間をシート状炭素構造体15aで電気的に接続した構成をなしている。そして、装置10aがこのような配線構造体10を備えている。
装置10aは、図1(B)に示すように、基体11に電極12a,12b,12c,12dが形成されており、電極12a,12b,12c,12dと導電部14a,14b,14c,14dとが配線13a,13b,13c,13dにて接続されている。さらに、装置10aは、導電部14a,14bの間をシート状炭素構造体15aで接続した配線構造体10を備えており、導電部14dと別の導電部(図示を省略)とをシート状炭素構造体15bが接続している。
次に、上記配線構造体10の原理について図面を参照して説明する。
配線構造体10のシート状炭素構造体15a,15bは、互いに結合したC原子を頂点とする六角網目状で構成されたシート状の材料である。具体的には、グラフェンシート、グラファイトシートまたはカーボンナノリボンなどが挙げられる。なお、グラフェンシートを丸めて円筒状にするとCNTとなる。そして、C原子で構成されるシート状炭素構造体15a,15bは、CNTと同様に、低抵抗であって高電流密度耐性を有する。
以下、シート状炭素構造体15a,15bとしてグラフェンシートを例に挙げて説明を行う。
図2はグラフェンシートの構成例を示す展開図である。
グラフェンシート20aの構成例を示す展開図20は、上記で触れ、また図2に示すように、互いに結合したC原子を頂点とする六角網目状で構成されたシート状である。なお、図2において六角形の頂点にはC原子がそれぞれ存在しているが、C原子の図示を省略している。
グラフェンシート20aの特徴の1つに、シートの切り出し方向によって電子特性が異なって発現することが知られている。グラフェンシート20aの電子特性は、例えば、図2に示す矢印Aに垂直に切り出した場合(これは「アームチェア(armchair)型21」と呼ばれている)、金属性を示す。また、矢印A以外に、例えば矢印Bに垂直に切り出した場合(これは「ジグザグ(zigzag)型22」と呼ばれている)、半導体性を示す。
上記特性により、グラフェンシート20aであれば、このようなカイラリティの制御を、例えばリソグラフィーによる切り出し方により、容易に行うことができる。そして、グラフェンシート20aは、単純な結晶成長により得ることができるとともに、グラフェンシート20aを複数積層したグラファイトシートなどは、単純な層状物質であり、層数の制御も容易に行うことができる。一方、CNTでは、その形成プロセスから密度や層数、カイラリティの構造制御は難しい。
また、このようなグラフェンシート20aで導電部14a,14b間を接続するには、次のような方法が考えられる。例えば、成長させたグラフェンシート20aを上記のようにリソグラフィーなどによってカイラリティを制御しつつ切り出したグラフェンシート20aで、導電部14a,14b間を接続させる方法や、成長後のグラフェンシート20aのカイラリティを考慮して触媒金属を導電部14a,14b間に形成して、グラフェンシート20aを成長させることで、導電部14a,14b間を接続させる方法などが考えられる。
次に、グラフェンシート20aをアームチェア型21およびジグザグ型22で切り出し、それぞれの基底準位エネルギー(これを「E0」と表す)および第1準位エネルギー(これを「E1」と表す)の切り出し幅依存性について説明する。なお、「切り出し幅」とは、例えば、導電部14a,14b間を、グラフェンシート20aを切り出して接続する場合、導電部14a,14b間の距離を切り出したグラフェンシート20aの「長さ」とし、接続方向に対して垂直方向のグラフェンシートの距離を「切り出し幅(もしくは単に「幅」)」と呼ぶことにする。
また、グラフェンシート20aをアームチェア型21(金属性)およびジグザグ型22(半導体性)で切り出し、切り出し幅に対する切り出し幅に対するE0およびE1について算出した結果について説明する。
グラフェンシート20aが金属性を示すアームチェア型21の場合、E0は切り出し幅に依存せずにほぼ0.0eVのままである。また、E1は切り出し幅が長くなるにつれて、0.8eV程度から低下し、100nm程度では、ほぼ0.0eVであった。
一方、アームチェア型21以外であって、半導体性を示すジグザグ型22の場合、E0は切り出し幅が長くなるにつれて、0.35eV程度から低下し、70nm程度では、ほぼ0.0eVであった。また、E1は切り出し幅が長くなるにつれて、0.6eV程度から低下し、90nm程度では、ほぼ0.0eVであった。
次に、グラフェンシート20aをアームチェア型21(金属性)およびジグザグ型22(半導体性)で切り出し、室温時の切り出し幅に対するE0およびE1の占有確率について算出した結果について説明する。
金属性を示すアームチェア型21の場合、E0は切り出し幅に依存せずに、占有確率はほぼ10-0のままであった。また、E1は切り出し幅が100nm程度では、占有確率は2×10-1程度であったが、切り出し幅が狭くなるにつれて、占有確率は低下して、20nm程度で10-4であった。
一方、半導体性を示すジグザグ型22の場合、E0は切り出し幅が100nm程度では、占有確率は7×10-1程度であったが、切り出し幅が短くなるにつれて、占有確率は低下して、5nm程度で10-4であった。また、E1は切り出し幅が100nm程度では、占有確率は4×10-1程度であったが、切り出し幅が短くなるにつれて、占有確率は低下して、10nm程度で10-4であった。
なお、上記背景技術で最小線幅が35nmになると、Cu配線による抵抗や電流密度の耐性などで限界が来ると考えられていることに触れた。一方で、E1の占有確率が10-2程度となる切り出し幅では、電子の散乱が抑制されて、CNTで確認されるバリスティック伝導が現れることが知られている。
そこで、配線などにグラフェンシート20aを適用する場合、上記算出結果から、アームチェア型21であれば、切り出し幅は35nm以下、アームチェア型21以外であれば、切り出し幅は12nm以上、24nm以下であれば、CNTと同様にバリスティック伝導を発現させることができる。
以上、本発明の概要から、導電部14a,14b間の配線にグラフェンシート20aなどのようなシート状炭素構造体15aを用いると、導電部14a,14b間の接続を容易に行うことができ、また、カイラリティの制御も切り出し方向を変えるだけで容易に制御することができる。さらに、シート状炭素構造体15aの電子状態に従って、切り出し幅を制御するだけで、シート状炭素構造体15aにバリスティック伝導を発現させることができる。したがって、シート状炭素構造体15aを適用することで、理想的な抵抗を得ることができ、配線にCNTを利用した場合と、同等もしくはそれ以上の特性を実現することができる。また、CNTと比較して、製造プロセスも簡略化でき、任意の長さと方向への横配線も可能となる。
次に実施の形態について説明する。
まず、第1の実施の形態について図面を参照して説明する。
第1の実施の形態では、上記本発明の概要を踏まえた多層配線構造体について説明する。
図3は、第1の実施の形態における多層配線構造体の要部断面模式図である。
多層配線構造体30は、基体31上に、エッチングストップ膜としての窒化シリコン(SiN)膜32,39を介して、上下1層ずつの配線層が形成されている。まず、第1の配線層(下側)として、SiN膜32上に、低誘電率膜33の開口部に、タンタル(Ta)膜34、チタン(Ti)膜35そして触媒薄膜36を成膜し、触媒薄膜36から成長し、絶縁膜38が成膜したCNT37より構成されている。さらに、第2の配線層(上側)が、第1の配線層上にSiN膜39を介して、低誘電率膜40と、窒化チタン(TiN)電極膜44の開口部に、Ti膜41そして触媒薄膜42を成膜し、触媒薄膜42から成長した多層のグラフェンシート43により構成されている。
このような多層配線構造体30では、CNT37が縦配線を、グラフェンシート43が横配線を実現していることがわかる。
次に、多層配線構造体30の製造方法について図面を参照して以下に説明する。
図4は、第1の実施の形態における多層配線構造体の第1の配線層の製造工程の要部断面模式図、図5は、第1の実施の形態における多層配線構造体の第2の配線層の製造工程の要部断面模式図である。
まず、図4(A)を参照しながら説明する。配線形成予定の基体31上にエッチングストップ膜としてSiN膜32を、CVD法を用いて成膜する。さらに、層間絶縁膜として厚さ200nmの低誘電率膜33を、プラズマCVD法を用いて成膜し、フォトリソグラフィを用いてビア開口孔形成予定部分にレジスト膜をパターニングし、フッ素(F)系ガスを用いたドライエッチング法によりビア開口孔を形成する。以上、図4(A)に示す構成が形成される。
次いで、図4(B)を参照しながら説明する。低誘電率膜33上および低誘電率膜33のビア開口孔底面に、Ta膜34を成膜する。なお、Ta膜34は、下部の配線層や基体31にCuが含まれる場合、Cuの拡散防止膜として機能する。続いて、Ti膜35を成膜する。なお、Tiに代わってTiN、または、TiおよびTiNの組み合わせでもよい。続いて、厚さ1nmの触媒薄膜36を、レーザーアブレーション法やスパッタ法により成膜する。触媒種としては、例えば、遷移金属であって、具体的には、鉄(Fe)、ニッケル(Ni)、コバルト(Co)、またはこれらを含む二次系金属や合金などが挙げられる。続いて、CVD法により、CNT37を触媒薄膜36から垂直配向成長させる。なお、CNT37の成長条件としては、例えば、熱CVD法を用いて、反応ガスとしてアセチレン(C22)(10%アルゴン(Ar)希釈)/Arの混合ガスを真空チャンバ内に導入し、圧力1KPa、基板温度400℃〜450℃程度とする。熱フィラメントによりガス解離を行う熱フィラメントCVD法を用いてもよく、この場合は熱フィラメント温度を900℃〜1800℃程度とする。または、プラズマ系CVD法を用いてもよい。以上、図4(B)に示す構成が形成される。
次いで、図5(A)を参照しながら説明する。CNT37の隙間(CNTの1本ずつの間)に絶縁膜38を成膜する。なお、絶縁膜38としては、例えば、塗布系の有機SOG(Spin−On Glass)をスピンコートする。有機SOGの塗布の前に、塗布の濡れ性を上げるために、酸素プラズマ処理、オゾン処理、UV処理などを行ってもよい。そして、スピンコート後に、例えば、250℃程度で5分間のベークおよび400℃程度で30分間のキュアを行うことによって、有機SOGを硬化させることができる。続いて、低誘電率膜33の上面までで、CNT/SOG複合層を、CMP(Chemical Mechanical Polishing)にて研磨することにより平坦化する。CMP処理後に、例えば5%の希フッ酸(HF)処理を行うことで研磨残渣を除去することができる。以上、図5(A)に示す構成が形成される。
次いで、図5(B)を参照しながら説明する。エッチングストップ膜として、SiN膜39を、CVD法を用いて成膜する。続いて、全面に厚さ200nmの低誘電率膜40を、プラズマCVD法を用いて成膜する。続いて、フォトリソグラフィを用いて上部配線形成予定部分にレジスト膜をパターニングし、F系ガスを用いたドライエッチング法によりビア開口孔を形成する。続いて、ビア開口孔の底に、Ti膜41を成膜する。なお、Tiに代わってTiN、または、TiおよびTiNの組み合わせでもよい。続いて、厚さ2nm〜10nmの触媒薄膜42を成膜する。触媒種としては、例えば、遷移金属であって、具体的には、Fe、Ni、Co、またはこれらを含む二次系金属や合金などが挙げられる。続いて、CVD法により、多層のグラフェンシート43を触媒薄膜42から垂直配向成長させる。なお、多層のグラフェンシート43の成長条件としては、例えば、熱CVD法を用いて、反応ガスとしてC22(10%Ar希釈)/Arの混合ガスを真空チャンバ内に導入し、圧力1KPa、基板温度350℃〜450℃程度とする。以上、図5(B)に示す構成が形成される。
次いで、図3を参照しながら説明する。フォトリソグラフィを用いて配線接合予定部分にレジスト膜をパターニングし、F系ガスを用いたドライエッチング法によりビア開口孔を形成する。続いて、ビア開口孔に接合部としてTiN電極膜44を形成する。なお、TiNに代わりTi、または、TiNおよびTiの複合金属でもよい。または、TiNあるいはTi、あるいはそれらの複合膜をコンタクト層とし、その上にCuを堆積してもよい。TiN電極膜44成膜後に400℃程度で熱処理を行うことにより、CNT37とグラフェンシート43と、TiN電極膜44との電気的接合を改善することもできる。
以上の製造プロセスによって図3の多層配線構造体30を得ることができる。なお、さらに、上記製造プロセスを繰り返して、必要に応じて、多層配線を形成できる。
なお、上記製造プロセスでは、グラフェンシート43の形成に、触媒薄膜を成長させる場合を例に挙げて説明した。この例の他、別途形成したグラフェンシートを、所望の大きさに切り出して、TiN電極膜44に接続させるようにしても同様の効果を得ることができる。
次に、第2の実施の形態について図面を参照して説明する。
第2の実施の形態では、これまでに説明してきた配線構造体を備えた半導体装置を例に挙げて説明する。
図6は、第2の実施の形態における配線構造体を備えた半導体装置の斜視模式図である。
半導体装置50は、半導体基板51にSTI(Shallow Trench Isolation)55を挟んで、ソース電極52、ドレイン電極53およびゲート電極54が2組形成されている。このような半導体装置50に対して、縦配線としてCNT56がソース電極52、ドレイン電極53およびゲート電極54の各電極と接合導電ブロック57とを接続している。さらに、横配線としてグラフェンシート58が接合導電ブロック57間を接続している。なお、図6では、層間絶縁膜などの記載を便宜上省略している。
この半導体装置50のように、接合導電ブロック57間の横配線の接続にグラフェンシート58を適用することができ、理想的な抵抗を得ることができ、配線にCNTを利用した場合と、同等もしくはそれ以上の特性を実現することができる。
したがって、本発明では、導電部間の配線にグラフェンシートなどのようなシート状炭素構造体を適用することにより、配線にCNTを利用した場合よりも、製造プロセスを簡略化でき、任意の長さと方向への横配線が可能となる。そして、シート状炭素構造体では、カイラリティを、切り出し方向を変えるだけで容易に制御することができ、さらに、カイラリティに従って、切り出し幅を制御するだけで、バリスティック伝導を発現させることができる。したがって、シート状炭素構造体を適用することで、理想的な抵抗を得ることができ、配線にCNTを利用した場合と、同等もしくはそれ以上の特性を実現することができる。
なお、上記については単に本発明の原理を示すものである。さらに、多数の変形、変更が当業者にとって可能であり、本発明は上記に示し、説明した正確な構成および応用例に限定されるものではなく、対応するすべての変形例および均等物は、添付の請求項およびその均等物による本発明の範囲とみなされる。
(付記1) 第1の導電部と、
前記第1の導電部と対向する第2の導電部と、
前記第1の導電部と前記第2の導電部とを接続するシート状炭素構造体と、
を有することを特徴とする配線構造体。
(付記2) 前記シート状炭素構造体は、グラフェンシート、グラファイトシートまたはカーボンナノリボンであることを特徴とする付記1記載の配線構造体。
(付記3) 前記シート状炭素構造体が接続方向に対しアームチェア型である場合、前記シート状炭素構造体の幅は35nm以下であることを特徴とする付記1または2に記載の配線構造体。
(付記4) 前記シート状炭素構造体が接続方向に対しアームチェア型でない場合、前記シート状炭素構造体の幅は12nm以上、24nm以下であることを特徴とする付記1または2に記載の配線構造体。
(付記5) 前記シート状炭素構造体が多層であることを特徴とする付記1乃至4のいずれか1項に記載の配線構造体。
(付記6) 第1の導電部と、前記第1の導電部と対向する第2の導電部と、前記第1の導電部と前記第2の導電部とを接続するシート状炭素構造体と、を有する配線構造体を備えることを特徴とする半導体装置。
(付記7) 前記シート状炭素構造体は、グラフェンシート、グラファイトシートまたはカーボンナノリボンであることを特徴とする付記6記載の半導体装置。
(付記8) 前記シート状炭素構造体が接続方向に対しアームチェア型である場合、前記シート状炭素構造体の幅が35nm以下であることを特徴とする付記6または7に記載の半導体装置。
(付記9) 前記シート状炭素構造体が接続方向に対しアームチェア型でない場合、前記シート状炭素構造体の幅が12nm以上、24nm以下であることを特徴とする付記6または7に記載の半導体装置。
(付記10) 前記第1の導電部と前記第2の導電部とを接続する前記シート状炭素構造体を複数積層させることを特徴とする付記6乃至9のいずれか1項に記載の半導体装置。
(付記11) 第1の導電部を用意する工程と、
前記第1の導電部と対向する第2の導電部を用意する工程と、
前記第1の導電部と前記第2の導電部とをシート状炭素構造体で接続する工程と、
を有することを特徴とする配線構造体の製造方法。
(付記12) 前記シート状炭素構造体は、グラフェンシート、グラファイトシートまたはカーボンナノリボンであることを特徴とする付記11記載の配線構造体の製造方法。
(付記13) 前記第1の導電部と前記第2の導電部との間に触媒層を形成し、前記触媒層を成長させて前記シート状炭素構造体を形成することを特徴とする付記11または12に記載の配線構造体の製造方法。
(付記14) 前記第1の導電部と前記第2の導電部との間に、別途形成した前記シート状炭素構造体を張り合わせることを特徴とする付記11または12に記載の配線構造体の製造方法。
本発明の概要について示しており(A)は配線構造体の斜視模式図、(B)は配線構造体を備えた装置の断面模式図である。 グラフェンシートの構成例を示す展開図である。 第1の実施の形態における多層配線構造体の要部断面模式図である。 第1の実施の形態における多層配線構造体の第1の配線層の製造工程の要部断面模式図である。 第1の実施の形態における多層配線構造体の第2の配線層の製造工程の要部断面模式図である。 第2の実施の形態における配線構造体を備えた半導体装置の斜視模式図である。
符号の説明
10 配線構造体
10a 装置
11 基体
12a,12b,12c,12d 電極
13a,13b,13c,13d 配線
14a,14b,14c,14d 導電部
15a,15b シート状炭素構造体

Claims (7)

  1. 第1の導電部と、
    前記第1の導電部と対向する第2の導電部と、
    前記第1の導電部と前記第2の導電部とを接続するシート状炭素構造体と、
    を有することを特徴とする配線構造体。
  2. 前記シート状炭素構造体は、グラフェンシート、グラファイトシートまたはカーボンナノリボンであることを特徴とする請求項1記載の配線構造体。
  3. 前記シート状炭素構造体が接続方向に対しアームチェア型である場合、前記シート状炭素構造体の幅は35nm以下であることを特徴とする請求項1または2に記載の配線構造体。
  4. 第1の導電部と、前記第1の導電部と対向する第2の導電部と、前記第1の導電部と前記第2の導電部とを接続するシート状炭素構造体と、を有する配線構造体を備えることを特徴とする半導体装置。
  5. 前記シート状炭素構造体は、グラフェンシート、グラファイトシートまたはカーボンナノリボンであることを特徴とする請求項4記載の半導体装置。
  6. 前記シート状炭素構造体が接続方向に対しアームチェア型である場合、前記シート状炭素構造体の幅が35nm以下であることを特徴とする請求項4または5に記載の半導体装置。
  7. 第1の導電部を用意する工程と、
    前記第1の導電部と対向する第2の導電部を用意する工程と、
    前記第1の導電部と前記第2の導電部とをシート状炭素構造体で接続する工程と、
    を有することを特徴とする配線構造体の製造方法。
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Cited By (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011023420A (ja) * 2009-07-13 2011-02-03 Toshiba Corp 半導体装置
JP2011096980A (ja) * 2009-11-02 2011-05-12 Toshiba Corp 半導体装置およびその製造方法
JP2012064784A (ja) * 2010-09-16 2012-03-29 Toshiba Corp 半導体装置及び半導体装置の製造方法
CN102403304A (zh) * 2011-12-06 2012-04-04 上海集成电路研发中心有限公司 一种互连结构及其制作方法
JP2012074682A (ja) * 2010-08-29 2012-04-12 Shibaura Institute Of Technology 配線パターンの形成方法
JP2012080006A (ja) * 2010-10-05 2012-04-19 Toshiba Corp グラフェン配線およびその製造方法
JP2012144421A (ja) * 2010-12-21 2012-08-02 Meijo Univ グラフェン配線構造
JP2012199520A (ja) * 2011-03-10 2012-10-18 Toshiba Corp 半導体装置およびその製造方法
WO2012173145A1 (ja) * 2011-06-14 2012-12-20 学校法人 名城大学 グラフェン素材の製造方法、グラフェン素材及びグラフェン配線構造
US8410608B2 (en) 2010-10-05 2013-04-02 Kabushiki Kaisha Toshiba Interconnect structure device
JP2013074034A (ja) * 2011-09-27 2013-04-22 Toshiba Corp 半導体装置およびその製造方法
JP2013115143A (ja) * 2011-11-25 2013-06-10 Toshiba Corp 配線及び半導体装置
JP2013172083A (ja) * 2012-02-22 2013-09-02 Toshiba Corp 半導体装置の製造方法
JP2013179177A (ja) * 2012-02-28 2013-09-09 National Institute Of Advanced Industrial & Technology 電子デバイス及びその製造方法
JP2013253917A (ja) * 2012-06-08 2013-12-19 Fujitsu Ltd 電気伝導特性予測方法及びプログラム
WO2014073232A1 (ja) * 2012-11-07 2014-05-15 独立行政法人産業技術総合研究所 配線構造及びその製造方法
JPWO2012160663A1 (ja) * 2011-05-25 2014-07-31 富士通株式会社 スピンフィルタ及びその駆動方法
JP2014166676A (ja) * 2014-02-24 2014-09-11 Fujitsu Ltd 炭素構造体の成長方法並びにシート状構造体及び半導体装置の製造方法
JP2014183211A (ja) * 2013-03-19 2014-09-29 Toshiba Corp 半導体装置及びその製造方法
JP2014183210A (ja) * 2013-03-19 2014-09-29 Toshiba Corp グラフェン配線
JP2014218386A (ja) * 2013-05-01 2014-11-20 独立行政法人産業技術総合研究所 グラフェン膜、電子装置、及び電子装置の製造方法
US8907495B2 (en) 2012-09-10 2014-12-09 Kabushiki Kaisha Toshiba Semiconductor device and manufacturing method thereof
US8981569B2 (en) 2012-09-06 2015-03-17 Kabushiki Kaisha Toshiba Semiconductor device with low resistance wiring and manufacturing method for the device
JP2015061042A (ja) * 2013-09-20 2015-03-30 独立行政法人産業技術総合研究所 配線構造の製造方法及び配線構造
JP2015126179A (ja) * 2013-12-27 2015-07-06 株式会社荏原製作所 研磨終点検出方法、及び研磨終点検出装置
US9117885B2 (en) 2010-10-05 2015-08-25 Kabushiki Kaisha Toshiba Graphene interconnection and method of manufacturing the same
JP2015185599A (ja) * 2014-03-20 2015-10-22 株式会社東芝 グラフェン配線及び半導体装置
US9209125B2 (en) 2013-08-30 2015-12-08 Kabushiki Kaisha Toshiba Semiconductor device and manufacturing method of the same
US9431345B2 (en) 2013-03-25 2016-08-30 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing the same
US9761531B2 (en) 2015-03-13 2017-09-12 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing the same
US10170426B2 (en) 2015-03-18 2019-01-01 Fujitsu Limited Manufacturing method of wiring structure and wiring structure
US10899620B2 (en) 2015-03-18 2021-01-26 Fujitsu Limited Carbon conductive structure and method of manufacturing the same

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003231097A (ja) * 2002-02-08 2003-08-19 Mitsubishi Gas Chem Co Inc 炭素からなる骨格を持つ薄膜状粒子を基板に載せた構造物およびその作製方法
JP2006032477A (ja) * 2004-07-13 2006-02-02 Sharp Corp 素子、集積回路及びそれらの製造方法
WO2007061945A2 (en) * 2005-11-21 2007-05-31 Nanosys, Inc. Nanowire structures comprising carbon

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003231097A (ja) * 2002-02-08 2003-08-19 Mitsubishi Gas Chem Co Inc 炭素からなる骨格を持つ薄膜状粒子を基板に載せた構造物およびその作製方法
JP2006032477A (ja) * 2004-07-13 2006-02-02 Sharp Corp 素子、集積回路及びそれらの製造方法
WO2007061945A2 (en) * 2005-11-21 2007-05-31 Nanosys, Inc. Nanowire structures comprising carbon
JP2009524567A (ja) * 2005-11-21 2009-07-02 ナノシス・インコーポレイテッド 炭素を含むナノワイヤ構造

Cited By (48)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011023420A (ja) * 2009-07-13 2011-02-03 Toshiba Corp 半導体装置
US8169085B2 (en) 2009-11-02 2012-05-01 Kabushiki Kaisha Toshiba Semiconductor device and method of fabricating the same
JP2011096980A (ja) * 2009-11-02 2011-05-12 Toshiba Corp 半導体装置およびその製造方法
JP2012074682A (ja) * 2010-08-29 2012-04-12 Shibaura Institute Of Technology 配線パターンの形成方法
JP2012064784A (ja) * 2010-09-16 2012-03-29 Toshiba Corp 半導体装置及び半導体装置の製造方法
KR101311032B1 (ko) * 2010-10-05 2013-09-24 가부시끼가이샤 도시바 반도체 장치
KR101304146B1 (ko) * 2010-10-05 2013-09-05 가부시끼가이샤 도시바 그라핀 배선 및 그 제조 방법
US8410608B2 (en) 2010-10-05 2013-04-02 Kabushiki Kaisha Toshiba Interconnect structure device
US9117885B2 (en) 2010-10-05 2015-08-25 Kabushiki Kaisha Toshiba Graphene interconnection and method of manufacturing the same
JP2012080006A (ja) * 2010-10-05 2012-04-19 Toshiba Corp グラフェン配線およびその製造方法
US9159615B2 (en) 2010-10-05 2015-10-13 Kabushiki Kaisha Toshiba Graphene interconnection and method of manufacturing the same
JP2012144421A (ja) * 2010-12-21 2012-08-02 Meijo Univ グラフェン配線構造
JP2012199520A (ja) * 2011-03-10 2012-10-18 Toshiba Corp 半導体装置およびその製造方法
US8648464B2 (en) 2011-03-10 2014-02-11 Kabushiki Kaisha Toshiba Semiconductor device and manufacturing method thereof
JP5610072B2 (ja) * 2011-05-25 2014-10-22 富士通株式会社 スピンフィルタ及びその駆動方法
JPWO2012160663A1 (ja) * 2011-05-25 2014-07-31 富士通株式会社 スピンフィルタ及びその駆動方法
WO2012173145A1 (ja) * 2011-06-14 2012-12-20 学校法人 名城大学 グラフェン素材の製造方法、グラフェン素材及びグラフェン配線構造
US8710672B2 (en) 2011-09-27 2014-04-29 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing the same
JP2013074034A (ja) * 2011-09-27 2013-04-22 Toshiba Corp 半導体装置およびその製造方法
JP2013115143A (ja) * 2011-11-25 2013-06-10 Toshiba Corp 配線及び半導体装置
CN102403304A (zh) * 2011-12-06 2012-04-04 上海集成电路研发中心有限公司 一种互连结构及其制作方法
JP2013172083A (ja) * 2012-02-22 2013-09-02 Toshiba Corp 半導体装置の製造方法
US10325805B2 (en) 2012-02-22 2019-06-18 Kabushiki Kaisha Toshiba Method for manufacturing a semiconductor device
US10741443B2 (en) 2012-02-22 2020-08-11 Kioxia Corporation Method for manufacturing a semiconductor device
JP2013179177A (ja) * 2012-02-28 2013-09-09 National Institute Of Advanced Industrial & Technology 電子デバイス及びその製造方法
JP2013253917A (ja) * 2012-06-08 2013-12-19 Fujitsu Ltd 電気伝導特性予測方法及びプログラム
US8981569B2 (en) 2012-09-06 2015-03-17 Kabushiki Kaisha Toshiba Semiconductor device with low resistance wiring and manufacturing method for the device
US8907495B2 (en) 2012-09-10 2014-12-09 Kabushiki Kaisha Toshiba Semiconductor device and manufacturing method thereof
WO2014073232A1 (ja) * 2012-11-07 2014-05-15 独立行政法人産業技術総合研究所 配線構造及びその製造方法
US9576907B2 (en) 2012-11-07 2017-02-21 Fujitsu Limited Wiring structure and method of manufacturing the same
TWI567915B (zh) * 2012-11-07 2017-01-21 Fujitsu Ltd Wiring structure and manufacturing method thereof
JP2014096411A (ja) * 2012-11-07 2014-05-22 National Institute Of Advanced Industrial & Technology 配線構造及びその製造方法
US20150235960A1 (en) * 2012-11-07 2015-08-20 Fujitsu Limited Wiring structure and method of manufacturing the same
JP2014183211A (ja) * 2013-03-19 2014-09-29 Toshiba Corp 半導体装置及びその製造方法
JP2014183210A (ja) * 2013-03-19 2014-09-29 Toshiba Corp グラフェン配線
US9431345B2 (en) 2013-03-25 2016-08-30 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing the same
US9929237B2 (en) 2013-05-01 2018-03-27 Fujitsu Limited Method for manufacturing graphine film electronic device
JP2014218386A (ja) * 2013-05-01 2014-11-20 独立行政法人産業技術総合研究所 グラフェン膜、電子装置、及び電子装置の製造方法
US9209125B2 (en) 2013-08-30 2015-12-08 Kabushiki Kaisha Toshiba Semiconductor device and manufacturing method of the same
JP2015061042A (ja) * 2013-09-20 2015-03-30 独立行政法人産業技術総合研究所 配線構造の製造方法及び配線構造
JP2015126179A (ja) * 2013-12-27 2015-07-06 株式会社荏原製作所 研磨終点検出方法、及び研磨終点検出装置
JP2014166676A (ja) * 2014-02-24 2014-09-11 Fujitsu Ltd 炭素構造体の成長方法並びにシート状構造体及び半導体装置の製造方法
US9184133B2 (en) 2014-03-20 2015-11-10 Kabushiki Kaisha Toshiba Graphene wiring and semiconductor device
JP2015185599A (ja) * 2014-03-20 2015-10-22 株式会社東芝 グラフェン配線及び半導体装置
US9761531B2 (en) 2015-03-13 2017-09-12 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing the same
US10170426B2 (en) 2015-03-18 2019-01-01 Fujitsu Limited Manufacturing method of wiring structure and wiring structure
US10446494B2 (en) 2015-03-18 2019-10-15 Fujitsu Limited Manufacturing method of wiring structure and wiring structure
US10899620B2 (en) 2015-03-18 2021-01-26 Fujitsu Limited Carbon conductive structure and method of manufacturing the same

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