JP5414760B2 - 半導体装置およびその製造方法 - Google Patents
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Description
図1は実施例1の半導体装置の層間配線部の断面構造図であり、本発明の基本的な実施形態の半導体装置の層間配線を有する部位の断面図である。実施形態の半導体装置は、基板と、前記基板上に第1の触媒金属膜と、前記第1の触媒金属膜上にグラフェンと、前記グラフェン上に層間絶縁膜と、前記層間絶縁膜を貫通するコンタクトホールと、前記コンタクトホール底部に前記グラフェンと電気的に導通する導電膜と、導電膜上に水素、窒素、アンモニアと希ガスの中から選ばれる1種以上のガスのプラズマで処理した第2の触媒金属膜と、前記第2の触媒金属膜上にカーボンナノチューブとを備えることを特徴とする。
図2は実施例1の下地膜および触媒金属膜形成工程図である。最初に、半導体集積回路等が形成された下地基板1上に下地膜2および触媒金属膜3を形成する。なお、図示しないが、基板1と下地膜2の間には層間絶縁膜が形成されていてもよい。下地膜2と触媒金属膜の形成方法は、PVD(物理気相成長:Physical
Vapor Deposition)やCVD(化学気相成長:Chemical Vapor Deposition)などの成膜方法を採用することができる。
次に、図10と図11の工程図を用いて、実施例2の半導体装置の作製方法について述べる。下記に記載していること以外は実施例1と同様である。図10の半導体装置の概念図に示すように、図6と異なり、基板全面に導電膜7とカーボンナノチューブ成長用の第2の触媒金属膜8を形成する。実施例2ではコンタクトホール底に選択的に触媒金属膜を形成する工程を省略することができ、製造プロセスを簡略化することができる。次いで、例えばプラズマCVD法を用いて、カーボンナノチューブ9を成長させる。そして、図11に示すように、埋め込み膜10を例えばCVD法や塗布型絶縁膜であるSODのスピンコートにより形成する。次いで、コンタクトホール部以外の余分なカーボンナノチューブ9および埋め込み膜8を除去するため、CMPにより平坦化し、図9の配線構造が得られる。 次いで、カーボンナノチューブ9および埋め込み膜10上部に、下地膜12および第1の触媒金属膜13、グラフェン14を形成することにより、図1に示すグラフェンとカーボンナノチューブを用いた多層配線構造を有する半導体装置が得られる。
なお、図10から11の図では、一部の配線を省略しているが、これらの層間配線はいずれも縦方向にカーボンナノチューブの配線があり、横方向にはグラフェンが形成されている。
次に、図12から図14の工程図を用いて、実施例3の半導体装置の作製方法について述べる。図3のグラフェン成長工程までは実施例1の半導体装置の作製方法と同じである。グラフェン4上にレジスト11を塗布し、コンタクトホール形成領域をパターニングする。次いで、図12に示すように、例えば酸素系ガスを用いたドライエッチングにより、グラフェン4を除去する。そして、図13に示すように、基板全面に導電膜7を形成する。次いで、レジスト11およびコンタクトホール形成領域以外の導電膜7を除去し、図14のような構造を形成する。そして、層間絶縁膜5およびコンタクトホール6を形成し、カーボンナノチューブ成長用金属触媒を形成し、カーボンナノチューブ9を成長させ、図7に示す構造を形成する。実施例3では、カーボンナノチューブ成長の助触媒として機能する導電膜をコンタクトホール底に選択的に形成でき、その後形成するカーボンナノチューブ成長用金属触媒の基板全面形成あるいはコンタクトホール底のみの選択形成にかかわらず、カーボンナノチューブをコンタクトホール底から選択的に形成することができる。
2…下地膜
3…第1の触媒金属膜
4…グラフェン
5…層間絶縁膜
6…コンタクトホール
7…導電膜
8…第2の触媒金属膜
9…カーボンナノチューブ
10…埋め込み膜
11…レジストマスク
12…下地膜
13…第1の触媒金属膜
14…グラフェン
Claims (5)
- 基板と、
前記基板上に第1の触媒金属膜と、
前記第1の触媒金属膜上にグラフェンと、
前記グラフェン上に層間絶縁膜と、
前記層間絶縁膜および前記グラフェンを貫通するコンタクトホールと、
前記コンタクトホール底部に前記グラフェンと電気的に導通する、Ti、TaとWの中から選ばれる1種以上の元素を有する導電膜と、
導電膜上に水素、窒素、アンモニアと希ガスの中から選ばれる1種以上のガスのプラズマで処理した第2の触媒金属膜と、
前記第2の触媒金属膜上にカーボンナノチューブとを備えることを特徴とする半導体装置。 - 前記グラフェンは2層以上の多層構造であることを特徴とする請求項1に記載の半導体装置。
- 前記導電膜はTi、TaとWの中から選ばれる1種以上の元素を有し、前記グラフェンと前記導電膜の界面に前記元素の炭化物が形成されていることを特徴とする請求項1又は2に記載の半導体装置。
- 前記基板と前記第1の触媒金属膜の間にTi、Ta、Mn、MoとVからなる群から選ばれる1種以上の元素を含む下地膜が形成されていることを特徴とする請求項1ないし3のいずれか1項に記載の半導体装置。
- 基板上に第1の触媒金属膜を形成する工程と、
前記第1の触媒金属膜上にグラフェンを形成する工程と、
前記グラフェン上に層間絶縁膜を形成する工程と、前記層間絶縁膜を貫通するコンタクトホールを形成する工程と、
前記コンタクトホールにある前記グラフェンを除去する工程と、
前記コンタクトホール底部に導電膜を形成する工程と、
前記導電膜上に第2の触媒金属膜を形成する工程と、
前記第2の触媒金属膜を水素、窒素、アンモニアと希ガスの中から選ばれる1種以上のガスのプラズマで処理する工程と、
前記プラズマ処理した第2の触媒金属膜上にカーボンナノチューブを形成する工程と、
前記カーボンナノチューブ間に埋め込み膜を形成する工程と、
前記カーボンナノチューブおよび前記埋め込み膜を平坦化する工程と、
平坦化された前記カーボンナノチューブと前記層間絶縁膜上に上部配線層を形成する工程とを有することを特徴とする半導体装置の製造方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011210972A JP5414760B2 (ja) | 2011-09-27 | 2011-09-27 | 半導体装置およびその製造方法 |
US13/541,954 US8710672B2 (en) | 2011-09-27 | 2012-07-05 | Semiconductor device and method of manufacturing the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011210972A JP5414760B2 (ja) | 2011-09-27 | 2011-09-27 | 半導体装置およびその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2013074034A JP2013074034A (ja) | 2013-04-22 |
JP5414760B2 true JP5414760B2 (ja) | 2014-02-12 |
Family
ID=47910394
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011210972A Active JP5414760B2 (ja) | 2011-09-27 | 2011-09-27 | 半導体装置およびその製造方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US8710672B2 (ja) |
JP (1) | JP5414760B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US11091836B2 (en) | 2017-09-20 | 2021-08-17 | Tokyo Electronics Limited | Graphene structure forming method and graphene structure forming apparatus |
Families Citing this family (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5851804B2 (ja) * | 2011-11-09 | 2016-02-03 | 東京エレクトロン株式会社 | 前処理方法、グラフェンの形成方法及びグラフェン製造装置 |
JP5870758B2 (ja) * | 2012-02-28 | 2016-03-01 | 富士通株式会社 | 電子デバイス及びその製造方法 |
JP6083197B2 (ja) * | 2012-11-07 | 2017-02-22 | 富士通株式会社 | 配線構造及びその製造方法 |
JP5624600B2 (ja) * | 2012-12-27 | 2014-11-12 | 株式会社東芝 | 配線及び半導体装置の製造方法 |
JP6129772B2 (ja) * | 2014-03-14 | 2017-05-17 | 株式会社東芝 | 半導体装置及び半導体装置の製造方法 |
JP6180977B2 (ja) * | 2014-03-20 | 2017-08-16 | 株式会社東芝 | グラフェン配線及び半導体装置 |
US9318439B2 (en) | 2014-03-21 | 2016-04-19 | Taiwan Semiconductor Manufacturing Company Ltd. | Interconnect structure and manufacturing method thereof |
JP6330415B2 (ja) * | 2014-03-27 | 2018-05-30 | 富士通株式会社 | 半導体装置の製造方法 |
JP6039616B2 (ja) | 2014-08-11 | 2016-12-07 | 東京エレクトロン株式会社 | グラフェンの下地膜の生成方法、グラフェンの生成方法及びグラフェンの下地膜生成装置 |
CN111863714A (zh) * | 2020-07-13 | 2020-10-30 | 上海集成电路研发中心有限公司 | 一种互连结构的形成方法 |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009070911A (ja) * | 2007-09-11 | 2009-04-02 | Fujitsu Ltd | 配線構造体、半導体装置および配線構造体の製造方法 |
WO2009107229A1 (ja) * | 2008-02-29 | 2009-09-03 | 富士通株式会社 | シート状構造体、半導体装置及び炭素構造体の成長方法 |
US8973260B2 (en) * | 2008-05-28 | 2015-03-10 | Honeywell International Inc. | Method of making self-aligned nanotube contact structures |
JP2010135631A (ja) * | 2008-12-05 | 2010-06-17 | Fujitsu Microelectronics Ltd | 配線構造及びその形成方法、並びに半導体装置 |
JP4799623B2 (ja) * | 2009-01-19 | 2011-10-26 | 株式会社東芝 | カーボンナノチューブ成長方法 |
JP4869362B2 (ja) * | 2009-01-29 | 2012-02-08 | 株式会社東芝 | カーボンナノチューブの製造方法 |
JP5439120B2 (ja) | 2009-11-02 | 2014-03-12 | 株式会社東芝 | 半導体装置およびその製造方法 |
-
2011
- 2011-09-27 JP JP2011210972A patent/JP5414760B2/ja active Active
-
2012
- 2012-07-05 US US13/541,954 patent/US8710672B2/en active Active
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US11091836B2 (en) | 2017-09-20 | 2021-08-17 | Tokyo Electronics Limited | Graphene structure forming method and graphene structure forming apparatus |
Also Published As
Publication number | Publication date |
---|---|
US20130075929A1 (en) | 2013-03-28 |
US8710672B2 (en) | 2014-04-29 |
JP2013074034A (ja) | 2013-04-22 |
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A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20130627 |
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