JP2005150151A - 半導体装置の絶縁膜形成方法及び半導体装置 - Google Patents

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Abstract

【課題】 配線間の微細な隙間にのみ配線間絶縁膜を形成することができ、絶縁膜からのガスや水分の吸収及び放出による影響がなく、材料や電力やPFCの使用も抑えて製造できる半導体装置の絶縁膜形成方法及び半導体装置を提供する。
【解決手段】 液体の材料の塗布によって形成される配線間絶縁膜4(SOG膜)形成前に、撥水膜7を配線と基板表面に形成することにより、その後、毛細管現象を利用したスリットコート法を行えば、液体の材料が選択的に微細な配線2間にのみ充填される。また、ホール8の形成される配線2上面や基板1表面にSOG膜が形成されないのでホール8の内壁にSOG膜が露出しない。
【選択図】 図8

Description

基板上に形成された配線により生じる凹凸を平坦化する、配線間絶縁膜と層間絶縁膜を含む半導体装置の絶縁膜形成方法及び半導体装置に関する。
基板上に形成された配線により生じる凹凸を平坦化するために配線間の隙間を充填する配線間絶縁膜と多層配線における層間絶縁膜との形成には、配線間の微細化に伴って種々の方法が使用されている。
例えば、配線間絶縁膜を、配線間の微細な隙間への充填が容易な液状の材料の塗布を伴うSOG(spin on glass)膜で形成し、その後、プラズマCVDによりSOG膜上に層間絶縁膜を形成する方法がある。また、配線間絶縁膜もプラズマCVDにより形成する方法も知られ、この方法では、配線の角等からの異常成長を防ぐためにスパッタリングを行い、余分に成長した部分を選択的に除去しながら配線間絶縁膜を形成する(高密度プラズマCVD(以下HDPCVDと呼ぶ))。その後、通常のプラズマCVDにより配線間絶縁膜上に層間絶縁膜を形成する。
さらに、配線の上面に配線間絶縁膜が形成されるのを防ぐ方法として、以下に示す方法がある。導電層(配線)上にのみ位置するフォトレジストを形成して、導電層間のみに絶縁材を塗布し、フォトレジストを除去した後、絶縁材を焼成して配線間絶縁膜を形成する。その後、導電層と配線間絶縁膜を被覆する上部絶縁膜(層間絶縁膜)を形成する方法が開示されている(特許文献1参照)。また、配線間絶縁膜を配線の上面まで覆うように形成後、配線の上面まで全面蝕刻を行う。その後、O−TEOS酸化膜により層間絶縁膜を全面に形成して平坦化を行う方法が開示されている(特許文献2参照)。
特開平5−291249公報、(2頁) 特開平10−92934公報、(3頁)
配線間絶縁膜としてSOG膜を用いる場合、液状の材料の塗布をスピンコートにより行い、微細化した配線間だけでなく、基板全面にわたって塗布を行う。以下、図18を参考に、液状の材料の塗布をスピンコートで行なった場合の絶縁膜6の構造を説明する。
スピンコートによる塗布では、配線2の上面や基板1の表面にも配線間絶縁膜4であるSOG膜が形成される。その後の工程で、プラズマCVDにより層間絶縁膜5を形成して、CMP等により絶縁膜6全体の平坦化を行う。次に、配線2や基板1と上部配線(図示せず)とのコンタクトをとるために、絶縁膜6にホール8の加工を行う。この場合、配線2の上面や基板1の表面に存在する配線間絶縁膜4としてのSOG膜がホール8の下部内壁に露出してしまう。
スピンコートで用いる配線間絶縁膜4としてのSOG膜は、有機系の材料であり焼成後もガスや水分の吸収及び放出をする。このガスや水分の放出現象により、ホール形成時に形状の変化やくびれ等が発生する。また、ホール8内に形成した導電部3の剥離等が発生し、下部配線と上部配線の導電部3を通じた電気的結合が困難になり、配線の信頼性が低下するという課題がある。
また、スピンコートではSOG膜形成の際に液状の材料が大量に必要で、材料の利用率が低いという課題がある。ちなみに材料の利用率は5%程度である。
HDPCVDにより、配線間絶縁膜を形成し、その後、プラズマCVDにより層間絶縁膜を形成する方法では、配線間絶縁膜もプラズマCVDの一つであるHDPCVDで形成する。プラズマCVD膜ではガスや水分の吸収及び放出による課題は少ないが、使用するガスの回り込みやCVD膜の場所による膜成長のばらつきの問題から均一な膜形成が微細レベルでは難しい。そのためPFC(パーフロロカーボン)ガスを大量に使用して、絶縁膜の選択的なスパッタリングを行いながら絶縁膜の形成を行っている。従って、真空を必要とするCVD装置による多くの電力の消費や環境に影響するPFCガス使用の課題がある。
配線の上面に配線間絶縁膜としてのSOG膜が形成されるのを防ぐために、配線の上面にフォトレジストを形成する方法や配線の上面までSOG膜のエッチバックを行う方法がある。これらの方法では、配線の上面にSOG膜が存在しないため、配線の上面とコンタクトを取る場合、SOG膜からのガスや水分の吸収及び放出による課題は少ない。しかし、基板自体とコンタクトを取る場合に関しては、基板上にSOG膜が形成されているため、SOG膜からのガスや水分の吸収及び放出による課題が解決されない。また、エッチバック工程の追加が必要であり、材料や電力やPFCの課題が存在する。
本発明の目的は、配線間の微細な隙間にのみ配線間絶縁膜を形成することができ、絶縁膜からのガスや水分の吸収及び放出による影響がなく、材料や電力やPFCの使用も抑えて製造できる半導体装置の絶縁膜形成方法及び半導体装置を提供することにある。
本発明は、基板上に形成された配線による凹凸を平坦化する、配線間絶縁膜と層間絶縁膜を含む絶縁膜を形成する半導体装置の絶縁膜形成方法であって、基板上に配線を形成する工程と、前記配線の表面と前記基板の表面に撥液膜を形成する工程と、前記撥液膜の形成された表面に、液状の材料の塗布を伴って配線間絶縁膜を形成する工程と、前記配線と前記配線間絶縁膜上に層間絶縁膜を形成する工程と、前記層間絶縁膜の上面を研磨して平坦化する工程とを備えたこと特徴とする。
この方法によれば、撥液膜が配線の上面や基板の表面に形成された後に、液状の材料の塗布を伴って配線間絶縁膜を形成するため、配線の上面や基板の表面では液体の材料がはじかれて配線の上面や基板の表面に層間絶縁膜が形成されるのを防ぐことができる。
また、本発明では、前記液状の材料の塗布は、スリット端面から滲出した液状の材料を、前記基板の配線側の面に接触させながら、スリットを走査するスリットコート法で行うことを特徴とする。
この方法によれば、配線間の微細な隙間による毛細管現象により、選択的に配線間に液状の材料が充填され、プラズマCVDによる層間絶縁膜の形成が可能な配線間の広い部分への配線間絶縁膜の形成を防ぐことができる。また、スリット端面から滲出した液状の材料を利用して、配線間の微細な隙間にのみ充填を行うため、使用する液状の材料の量が少なくてすむ。
さらに、本発明では、前記撥液膜を形成する工程と、前記配線間絶縁膜を形成する工程との間に、前記撥液膜の一部を除去する工程をさらに含むことを特徴とする。
この方法によれば、配線の上面や基板の表面など撥液膜の必要な部分以外の撥液膜を除去することにより、半導体装置として、撥液膜からの汚染による影響や電気的性質の変化を低減することができる。
さらに、本発明では、前記配線間絶縁膜を形成する工程と、前記層間絶縁膜を形成する工程との間に、前記撥液膜の露出した部分の全部又は一部を除去する工程をさらに含むことを特徴とする。
この方法によれば、配線間絶縁膜形成後に不要となった撥液膜を取り除くことができ、層間絶縁膜と配線及び基板との密着性が向上する。また、半導体装置として、撥水膜からの汚染による影響や電気的性質の変化を低減することができる。
さらに、本発明では、前記配線間絶縁膜がSOG膜であることを特徴とする。
この方法によれば、液状の材料の粘度や流動性が配線間の微細な隙間の充填に適したSOG膜材料を用いるため、配線間の微細な隙間による毛細管現象を効率的に利用することができる。
さらに、本発明では、前記層間絶縁膜を形成する工程がプラズマCVD工程を含むことを特徴とする。
この方法によれば、配線の上面やホール加工を行う配線間の広い基板領域にガスや水分の吸収及び放出の少ないプラズマCVD膜が形成されるため、ガスや水分の放出現象によるホールの形状の変化やくびれ、さらにその後ホール内に形成される導電部の剥離等が発生しにくい。また、下部配線と上部配線のホール内の導電部を通じた電気的結合が確実になって、配線の信頼性が低下することがない。
さらに、本発明では、前記層間絶縁膜の上面を研磨して平坦化する工程がCMPであることを特徴とする。
この方法によれば、多層配線において広い範囲で平坦化が行なわれ、上層の配線が微細化を伴った場合でも精度よく形成することができる。
本発明は、基板上に形成された配線による凹凸を平坦化する、配線間絶縁膜と層間絶縁膜を含む絶縁膜を有する半導体装置であって、前記配線間に該配線上面以下の所定の高さまで充填されて形成された配線間絶縁膜と、前記配線と前記配線間絶縁膜上に形成された層間絶縁膜を含む絶縁膜と、前記配線と前記配線間絶縁膜の境界と、前記基板と前記層間絶縁膜の境界との少なくとも一方に形成された撥液膜とを備えたことを特徴とする。
この構成によれば、配線間絶縁膜が配線間に充填された高さが配線上面以下であるため、配線上面から上層の配線にホール内の導電部を通じた電気的結合を取る場合、ホールの内壁に配線間絶縁膜が露出することがない。従って、ホール部分への配線間絶縁膜からのガスや水分の吸収及び放出の影響を少なくすることができる。
また、本発明では、前記配線間絶縁膜は、ホールが形成される配線間ピッチより狭いピッチの前記配線間に形成されたことを特徴とする。
この構成によれば、配線間絶縁膜は配線の上面や基板の表面との電気的結合を取るホールを形成する部分に形成されていないため、ホール部分への配線間絶縁膜からのガスや水分の吸収及び放出の影響をなくすことができる。
さらに、本発明では、前記配線間絶縁膜が液状の材料の塗布を伴って形成された膜であることを特徴とする。
この構成によれば、配線間絶縁膜が液状の材料の塗布を伴って形成されるために、配線間の微細な隙間に膜が形成され、絶縁膜としての役目を果たすことができる。
さらに、本発明では、前記層間絶縁膜がプラズマCVD膜であることを特徴とする。
この構成によれば、ホールの内壁が絶縁膜としての性質や機械的強度の優れたプラズマCVD膜で構成されるため、ホール内の導電部を介した配線の信頼性が向上する。
本発明は、基板上に形成された配線による凹凸を平坦化する、配線間絶縁膜と層間絶縁膜を含む絶縁膜を有する半導体装置であって、前記絶縁膜形成方法によって形成された絶縁膜を有することを特徴とする。
この構成によれば、配線間の微細な隙間に配線間絶縁膜を形成する工程が簡便で、品質に影響を及ぼすことなく、材料や電力やPFC(パーフロロカーボン)の使用も抑えて製造できる半導体装置が得られる。
本発明者は精力的に研究を重ねた結果、配線の表面と基板の表面に撥水膜を形成した後、スリット端面から滲出した配線間絶縁膜を形成する液状の材料を基板の配線側の面に接触させながらスリットを走査して塗布を行うと、配線間距離がスリット幅以下の配線間に選択的に液状の材料が充填されることを見出した。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。本発明は以下の具体例に制限されるものではない。当業者は、以下の具体例に様々な変更を加えて本発明を最大限に実施することができ、かかる変更は本願特許請求の範囲に包含される。
図1は、半導体装置Sの配線2とホール内の導電部3と絶縁膜6を含む部分の断面図を示したものである。基板1は、Siウェハであっても良いし、ガラス基板であっても良い。また、本発明での基板1とは、Siウェハやガラス基板上に設けられた絶縁膜6を含んでいても良い。例えば、2層以上絶縁膜6を設ける場合、2層目以上では絶縁膜6上に配線2を形成することになり、この場合、配線2が形成されるその下位層の絶縁膜6も含めて基板とする。2層以上絶縁膜6を設ける場合、図1に示すどの絶縁膜6を含む層においても本発明の絶縁膜形成方法で形成した絶縁膜6を有する半導体装置Sを得ることができる。
(第一の実施形態)
図2〜図8は、本実施形態による半導体装置の絶縁膜形成方法を説明するため図示した半導体装置の断面図である。各工程に従って、本実施形態について説明する。
図2は、配線を形成する工程を説明する断面図を示す。配線2は金属(例えばSiを添加したAl又はCu)や酸化物導電膜(例えばITO)が使用できる。配線2のパターンは、よく知られたフォトリソグラフィとエッチングの工程(洗浄、成膜、洗浄、感光材塗布、露光、現像、エッチング、感光材剥離)で得ることができる。配線2間のピッチは狭い場所と広い場所があり、狭いところで0.3μmとした。
図3は、撥水膜を形成する工程を説明する半導体装置の断面図を示す。撥水膜7は、フッ素樹脂プラズマ重合膜で形成した。具体的には、処理室(図示せず)に基板を配置し、所定の減圧状態にした後、直鎖状PFC等(例えば、C10やC18)からなる液体有機物を加熱して気化させ、キャリアガス(例えば窒素やアルゴン)とともに処理室内に導入する。この時、同時にCFガスも導入する。さらに、処理室内に高周波電力を導入してプラズマを生成することにより、処理室内の原料ガス等を活性化する。すると、直鎖状有機物の結合が一部切断されて活性となり、基板の表面に到達した活性な直鎖状有機物が重合し、基板表面全体にフッ素樹脂プラズマ重合膜が形成される。
図4は、配線間絶縁膜を形成する工程を説明する半導体装置の断面図を示す。配線間絶縁膜4は、液状の材料を塗布し、乾燥硬化することにより形成する。液状の材料としては例えばSOG(spin on glass)膜の材料が使用できる。本実施形態では、数回塗布と乾燥硬化を繰り返し、配線間絶縁膜4を配線2の上面まで形成した。
図9に、本実施形態でのスリットコート法による塗布を説明する断面図を示した。本実施形態では、配線2を含む基板1の配線側の面を下向きにし、滲出した液状の材料10aを、配線2を含む基板1の配線側の面に接触させながら、塗布ヘッド9を走査することによって塗布する。液状の材料10はタンク11から供給され、塗布ヘッド9の一直線状に開口するスリット9aの端面からスリット9aの毛細管現象とタンク11にある液状の材料10の重力による圧力で滲出する。圧力はタンク11の高さを調節することで変えられる。
配線2間ピッチがスリット9aの幅より狭いところでは、配線2間の毛細管現象により液状の材料10は、配線2間に入り込み、配線2間の広いピッチのところでは、表面に存在する撥水膜7により液状の材料10ははじかれ表面に付着しない。スリット9aの幅は、スリット幅以下のピッチの配線2間に選択的に液状の材料10が充填されることを目安に適時選ぶことができる。
また、乾燥硬化後の配線間絶縁膜4によって、配線間絶縁膜4が配線2の上面以下の所定高さまで充填されるように、塗布と乾燥硬化を繰り返して配線間絶縁膜4の厚さを適時調節する。配線間絶縁膜4は、その後、上面に層間絶縁膜5がプラズマCVD工程で形成される際に、配線2間に埋めるべき隙間が残っていても、プラズマCVDによってその隙間を埋めたときに、巣(空隙)を生じさせない所定の厚さ以上に形成することが望ましい。
図5は、層間絶縁膜を被覆する工程後の半導体装置の断面図を示す。層間絶縁膜5は、シリコン化合物(例えばTEOS(テトラエトキシシラン))を原料としてプラズマCVD工程により形成する。膜厚は薄い場所でも配線の厚さより厚く形成する。
図6は、化学的機械研磨(CMP)して平坦化する工程後の半導体装置の断面図を示す。研磨は化学的機械研磨(CMP)を用いて層間絶縁膜5の上面全体を平坦化する。
図7は、ホール加工工程後の半導体装置の断面図を示す。ホール8はプラズマによるエッチングやレーザ加工によって形成することができる。
図8は、ホール内に導電部形成後の断面図を示す。導電部3は、例えば、良く知られたAlスパッタを行った後に加熱リフローを行う方法やタングステンのCVDによる方法又はCuダマシンによる方法で形成できる。また、不純物をドープしたポリシリコンも導電部3として使用可能である。
以上、第一の実施形態によれば、以下の効果を得ることができる。
配線2の上面や基板1の表面では液体の材料10がはじかれて配線2の上面や基板1の表面に配線間絶縁膜4が形成されるのを防ぐことができ、配線2間の微細な隙間にのみ充填を行うため、使用する液状の材料10の量が少なくてすむ。また、液状の材料10の粘度や流動性が配線2間の微細な隙間の充填に適したSOG膜材料を用いるため、配線2間の微細な隙間の毛細管現象を効率的に利用することができる。
さらに、SOG膜がホール8の内壁に露出しないため、ガスや水分の吸収及び放出現象によるホールの形状の変化やくびれや導電部3の剥離等が発生しない。従って、下部配線と上部配線の導電部3を通じた電気的結合が困難になって、配線の信頼性が低下することがない。
さらに、多層配線において広い範囲で平坦化が行なわれ、上層の配線が微細化を伴った場合でも精度よく形成することができる。
さらに、配線2間の微細な隙間に配線間絶縁膜4を形成する工程が簡便で、品質に影響を及ぼすことなく、材料や電力やPFCの使用も抑えて製造できる半導体装置が得られる。
(第二の実施形態)
以下に、第二の実施形態を、撥水膜の除去を行う工程を中心に説明する。
図10と図11は、配線を形成する工程と撥水膜を形成する工程を説明する断面図であり、第一の実施形態と同様の方法によって行う。
図12に撥水膜の一部除去を行った後の半導体装置の断面図を示す。撥水膜7の除去は、配線間絶縁膜4が形成されるべきところについて行った。配線間絶縁膜4が形成されるべきところの撥水膜7の除去は、図9に示したスリットコート法によって行うことができる。即ち、撥水膜7を除去する液体(例えばアルカリや酸)を図9に示したスリットコート法によって塗布すれば、撥水膜7を除去する液体は、配線2の微細な隙間に充填される。
撥水膜7を急激に除去する液体でなければ、塗布中は撥水膜7を侵すことなく、塗布後、時間をおくことにより、配線2の微細な隙間だけに残る除去する液体により、配線2の微細な隙間の撥水膜7のみの除去が可能となる。除去する液体は洗浄により取り除く。
図13には、配線間絶縁膜形成後の半導体装置の断面図を示した。配線間絶縁膜4は第一の実施形態と同様に行う。
図14に、撥水膜の残り全部の除去を行った後の半導体装置の断面図を示した。ここで一部のみ除去することも可能である。除去は、紫外線(波長172nm)を撥水膜7に照射することによって行う。紫外線はフッ素樹脂プラズマ重合膜の結合を切断して除去する。また、フッ素樹脂プラズマ重合膜のように、熱により分解が促進される場合には、加熱することにより分解が促進される。本実施形態では、基板を120℃に加熱して行う。加熱は紫外線照射後に行っても効果がある。
図15〜図17に示した工程は、第一の実施形態と同様に行う。
以上、第二の実施形態によれば、以下の効果を得ることができる。
配線2の上面や基板1表面等の撥水膜7の必要な部分以外の撥水膜7を除去することにより、半導体装置として、撥水膜7からの汚染による影響や電気的性質の変化を防ぐことができる。
上記実施の形態に本発明は限定されるものではなく、以下に述べる変形例も本発明に含まれる。
(変形例1)本発明で用いる撥水膜7を形成する工程は、湿式の場合には、アニオン若しくはカチオン等の界面活性剤によるディップ処理、反応性シラン化合物やシラン系アルミネート系若しくはチタネート系のカップリング剤による処理、SAM膜の形成等によって行うことができる。反応性シリコン化合物、例えばクロルシラン類、アルコキシシラン類、アミノシラン類、シラザンを用いて処理を行った場合、単分子層を形成する可能性があるが、膜として扱い、本願に包含されるものである。その他の撥水性を有する単分子層も膜として扱い、本願に包含される。
また、乾式の場合には、プラズマ、電子銃若しくは光励起法等を用いたフッ化処理、シリコン膜等のプラズマ重合、プラズマ、電子銃若しくは光励起等により生成したオゾンガス等による酸化処理、シラン系等のカップリング剤の蒸着等による方法を用いることができる。
(変形例2)本発明で用いる配線間絶縁膜4を形成する液状の材料は、SOG膜の材料に限定されることなく、その他のSiO系被膜形成用塗布液やLow−k材料(低誘電率絶縁膜材料)を用いることができる。
(変形例3)本発明で用いる撥水膜7の一部を除去する工程は、乾式の方法として、紫外線照射と加熱を合わせて用いる方法以外に、加熱のみによっても可能である。また、電子銃、光励起又はプラズマ等により活性化したガス等による除去の方法を用いることができる。
(変形例4)本発明で配線間絶縁膜4を形成する配線2間のピッチは、ホール8を形成しない配線2間のピッチより狭ければよく、詳しくは、配線2間でプラズマCVD工程によって均一な膜の形成が困難となる配線2間以下であれば良い。配線間絶縁膜4を形成する配線2間は、図9に示したスリットコート法において、スリット9aの幅を選択することにより決めることができる。
(変形例5)本発明で用いる撥液膜は撥水膜3でなくても良い。例えば、有機溶剤を含む液状の材料を使用する場合は、これらの液状の材料をはじく膜を使用する。
前記各実施形態及び変形例から把握される技術的思想を以下に記載する。
(1)請求項9に記載の半導体装置において、配線間絶縁膜の形成される配線間ピッチが0.5μm以下であることを特徴とする半導体装置。
配線間絶縁膜の形成される配線間ピッチが0.5μm以下であれば、それ以外の配線間にはプラズマCVDによる膜形成が可能である。
(2)請求項10に記載の半導体装置において、液状の材料の塗布を伴って形成された膜がSOG膜であることを特徴とする半導体装置。
配線間の微細な隙間への塗布性能と半導体装置への使用実績からSOG膜を使用するのが好適である。
半導体装置の模式断面図。 配線形成工程を説明する断面図。 撥水膜形成工程を説明する断面図。 配線間絶縁膜形成工程を説明する断面図。 層間絶縁膜形成工程を説明する断面図。 研磨(CMP)平坦化工程を説明する断面図。 ホール加工工程を説明する断面図。 導電部形成後の断面図。 スリットによる塗布を説明する断面図。 配線形成工程を説明する断面図。 撥水膜形成工程を説明する断面図。 撥水膜一部除去工程を説明する断面図。 配線間絶縁膜形成工程を説明する断面図。 撥水膜除去工程を説明する断面図。 層間絶縁膜形成工程を説明する断面図。 研磨(CMP)平坦化工程を説明する断面図。 ホール加工工程を説明する断面図。 スピンコートで配線間絶縁膜を形成した場合の断面図。
符号の説明
1…基板、2…配線、3…導電部、4…配線間絶縁膜、5…層間絶縁膜、6…絶縁膜、7…撥液膜としての撥水膜、8…ホール、9…塗布ヘッド、9a…スリット、10…液状の材料、10a…液状の材料、11…タンク、S…半導体装置。

Claims (12)

  1. 基板上に形成された配線による凹凸を平坦化する、配線間絶縁膜と層間絶縁膜を含む絶縁膜を形成する半導体装置の絶縁膜形成方法であって、
    基板上に配線を形成する工程と、
    前記配線の表面と前記基板の表面に撥液膜を形成する工程と、
    前記撥液膜の形成された表面に、液状の材料の塗布を伴って配線間絶縁膜を形成する工程と、
    前記配線と前記配線間絶縁膜上に層間絶縁膜を形成する工程と、
    前記層間絶縁膜の上面を研磨して平坦化する工程と
    を備えたこと特徴とする半導体装置の絶縁膜形成方法。
  2. 請求項1に記載の半導体装置の絶縁膜形成方法において、
    前記液状の材料の塗布は、スリット端面から滲出した液状の材料を、前記基板の配線側の面に接触させながら、スリットを走査するスリットコート法で行うことを特徴とする半導体装置の絶縁膜形成方法。
  3. 請求項2に記載の半導体装置の絶縁膜形成方法において、
    前記撥液膜を形成する工程と、前記配線間絶縁膜を形成する工程との間に、前記撥液膜の一部を除去する工程をさらに含むことを特徴とする半導体装置の絶縁膜形成方法。
  4. 請求項2又は3に記載の半導体装置の絶縁膜形成方法において、
    前記配線間絶縁膜を形成する工程と、前記層間絶縁膜を形成する工程との間に、前記撥液膜の露出した部分の全部又は一部を除去する工程をさらに含むことを特徴とする半導体装置の絶縁膜形成方法。
  5. 請求項2〜4の何れか一項に記載の半導体装置の絶縁膜形成方法において、
    前記配線間絶縁膜がSOG膜であることを特徴とする半導体装置の絶縁膜形成方法。
  6. 請求項5に記載の半導体装置の絶縁膜形成方法において、
    前記層間絶縁膜を形成する工程がプラズマCVD工程を含むことを特徴とする半導体装置の絶縁膜形成方法。
  7. 請求項6に記載の半導体装置の絶縁膜形成方法において、
    前記層間絶縁膜の上面を研磨して平坦化する工程がCMPであることを特徴とする半導体装置の絶縁膜形成方法。
  8. 基板上に形成された配線による凹凸を平坦化する、配線間絶縁膜と層間絶縁膜を含む絶縁膜を有する半導体装置であって、
    前記配線間に該配線上面以下の所定高さまで充填されて形成された配線間絶縁膜と、前記配線と前記配線間絶縁膜上に形成された層間絶縁膜を含む絶縁膜と、前記配線と前記配線間絶縁膜の境界と、前記基板と前記層間絶縁膜の境界との少なくとも一方に形成された撥液膜とを備えたことを特徴とする半導体装置。
  9. 請求項8に記載の半導体装置において、
    前記配線間絶縁膜は、ホールが形成される配線間ピッチより狭いピッチの前記配線間に形成されたことを特徴とする半導体装置。
  10. 請求項9に記載の半導体装置において、
    前記配線間絶縁膜が液状の材料の塗布を伴って形成された膜であることを特徴とする半導体装置。
  11. 請求項10に記載の半導体装置において、
    前記層間絶縁膜がプラズマCVD膜であることを特徴とする半導体装置。
  12. 基板上に形成された配線による凹凸を平坦化する、配線間絶縁膜と層間絶縁膜を含む絶縁膜を有する半導体装置であって、
    請求項1〜7の何れか一項に記載の絶縁膜形成方法によって形成された絶縁膜を有することを特徴とする半導体装置。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012049268A (ja) * 2010-08-25 2012-03-08 Toshiba Corp 半導体基板の製造方法
JP2013197470A (ja) * 2012-03-22 2013-09-30 Fujitsu Ltd 貫通電極の形成方法
JP2014512075A (ja) * 2011-03-30 2014-05-19 ケンブリッジ ディスプレイ テクノロジー リミテッド 表面の平坦化

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018182637A1 (en) * 2017-03-30 2018-10-04 Intel Corporation Bottom-up fill using blocking layers and adhesion promoters

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6376351A (ja) * 1986-09-18 1988-04-06 Nec Corp 多層配線の形成方法
JPH0235756A (ja) * 1988-07-26 1990-02-06 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JPH10277466A (ja) * 1997-04-04 1998-10-20 Dainippon Screen Mfg Co Ltd 塗布装置
JP2000269203A (ja) * 1999-03-16 2000-09-29 Nec Corp 半導体装置及びその製造方法
JP2001284289A (ja) * 2000-03-31 2001-10-12 Seiko Epson Corp 微細構造体の製造方法
JP2002093798A (ja) * 2000-09-14 2002-03-29 Fujitsu Ltd 多層配線形成方法
JP2002110665A (ja) * 2000-09-29 2002-04-12 Toshiba Corp 塗布膜の形成方法及び半導体装置の製造方法
JP2003260406A (ja) * 2002-03-07 2003-09-16 Seiko Epson Corp 成膜方法、並びにその方法を用いて製造したデバイス
JP2003273097A (ja) * 2002-03-13 2003-09-26 Seiko Epson Corp 成膜方法、並びにその方法を用いて製造したデバイス

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2973905B2 (ja) * 1995-12-27 1999-11-08 日本電気株式会社 半導体装置の製造方法
JP2917897B2 (ja) * 1996-03-29 1999-07-12 日本電気株式会社 半導体装置の製造方法
US5888905A (en) * 1997-11-06 1999-03-30 Texas Instruments Incorporated Integrated circuit insulator and method
US6166439A (en) * 1997-12-30 2000-12-26 Advanced Micro Devices, Inc. Low dielectric constant material and method of application to isolate conductive lines
JP3362662B2 (ja) * 1998-03-11 2003-01-07 日本電気株式会社 半導体装置の製造方法
JP3132557B2 (ja) * 1998-04-03 2001-02-05 日本電気株式会社 半導体装置の製造方法
US6511904B1 (en) * 1999-08-18 2003-01-28 Advanced Micro Devices, Inc. Reverse mask and nitride layer deposition for reduction of vertical capacitance variation in multi-layer metallization systems

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6376351A (ja) * 1986-09-18 1988-04-06 Nec Corp 多層配線の形成方法
JPH0235756A (ja) * 1988-07-26 1990-02-06 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JPH10277466A (ja) * 1997-04-04 1998-10-20 Dainippon Screen Mfg Co Ltd 塗布装置
JP2000269203A (ja) * 1999-03-16 2000-09-29 Nec Corp 半導体装置及びその製造方法
JP2001284289A (ja) * 2000-03-31 2001-10-12 Seiko Epson Corp 微細構造体の製造方法
JP2002093798A (ja) * 2000-09-14 2002-03-29 Fujitsu Ltd 多層配線形成方法
JP2002110665A (ja) * 2000-09-29 2002-04-12 Toshiba Corp 塗布膜の形成方法及び半導体装置の製造方法
JP2003260406A (ja) * 2002-03-07 2003-09-16 Seiko Epson Corp 成膜方法、並びにその方法を用いて製造したデバイス
JP2003273097A (ja) * 2002-03-13 2003-09-26 Seiko Epson Corp 成膜方法、並びにその方法を用いて製造したデバイス

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012049268A (ja) * 2010-08-25 2012-03-08 Toshiba Corp 半導体基板の製造方法
JP2014512075A (ja) * 2011-03-30 2014-05-19 ケンブリッジ ディスプレイ テクノロジー リミテッド 表面の平坦化
JP2013197470A (ja) * 2012-03-22 2013-09-30 Fujitsu Ltd 貫通電極の形成方法

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