JP2011233701A - 電力用半導体素子 - Google Patents

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渉 齋藤
Shotaro Ono
昇太郎 小野
Munehisa Yabusaki
宗久 薮崎
Shunji Taniuchi
俊治 谷内
Miho Watanabe
美穂 渡辺
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Abstract

【課題】オン抵抗とスイッチングノイズとを低減することが可能な電力用半導体素子を提供する。
【解決手段】実施態様の電力用半導体素子は、第１導電型の第１半導体層と、前記第１半導体層の上に横方向に周期的に設けられた前記第１導電型の第２半導体層および第２導電型の第３半導体層と、を備える。前記第３半導体層の上には、前記第２導電型の第４半導体層が設けられ、前記第４半導体層の表面に前記第１導電型の第５半導体層が選択的に設けられる。前記第１半導体層に接続された第１主電極と、前記第４半導体層と前記第５半導体層とに接続された第２主電極と、を備える。前記第５半導体層の表面から前記第２半導体層に達するトレンチ溝の側壁に設けられた第１絶縁膜と、前記第１絶縁膜よりも前記トレンチ溝の底部側に設けられ、前記第１絶縁膜よりも誘電率が高い第２絶縁膜と、前記第１絶縁膜および前記第２絶縁膜を介して前記トレンチ溝に埋め込まれた制御電極と、を備える。
【選択図】図１

Description

本発明の実施形態は、電力用半導体素子に関する。
縦形パワーＭＯＳＦＥＴのオン抵抗は、伝導層（ドリフト層）部分の電気抵抗に大きく依存する。そして、このドリフト層の電気抵抗を決定するドープ濃度は、ベース層とドリフト層が形成するｐｎ接合の耐圧に応じて限界以上には上げられない。このため、素子耐圧とオン抵抗にはトレードオフの関係が存在する。このトレードオフを改善することが低消費電力素子には重要となる。このトレードオフには素子材料により決まる限界が有り、この限界を越える事が既存のパワー素子を越える低オン抵抗素子の実現への道である。
さらに、この問題を解決するＭＯＳＦＥＴの一例として、ドリフト層にスーパージャンクション（ＳＪ）構造と呼ばれる周期的なｐピラー層とｎピラー層とを埋め込んだ構造が知られている。ＳＪ構造では、ｐピラー層とｎピラー層に含まれるチャージ量（不純物量）を同量として擬似的にノンドープ層を作り出し、高耐圧を保持する。同時に、高ドープされたｎピラー層を通して電流を流すことで、材料限界を越えた低オン抵抗を実現する。また、ＳＪ構造の横方向周期を狭くしてｐピラー層とｎピラー層の不純物濃度を高くすることにより、さらなる低オン抵抗を実現することができる。
しかしながら、ＳＪ構造では、ベース層とドリフト層とが形成するｐｎ接合に加えて、ドリフト層内のｐピラー層とｎピラー層との間にｐｎ接合が形成される。したがって、ｐｎ接合の面積が広くなり、ドレイン・ソース間容量Ｃｄｓが大きくなる。このため、Ｃｄｓとゲート・ドレイン間容量Ｃｇｄとに依存し、通常、Ｃｇｄを流れる変位電流により制御するドレイン電圧の変化率（ｄＶ／ｄｔ）を所定の範囲に抑制することが難しくなる。その結果、スイッチングノイズが増大してしまうという問題がある。そこで、ＳＪ構造による低オン抵抗を維持してスイッチングノイズを低減できる電力用半導体素子が求められている。
特開２００８−１８７１４７号公報
本発明の実施形態は、オン抵抗とスイッチングノイズとを低減することが可能な電力用半導体素子を提供することを目的とする。
実施態様の電力用半導体素子は、第１導電型の第１半導体層と、前記第１半導体層の上に横方向に周期的に設けられた前記第１導電型の第２半導体層および第２導電型の第３半導体層と、を備える。前記第３半導体層の上には、前記第２導電型の第４半導体層が設けられ、前記第４半導体層の表面に前記第１導電型の第５半導体層が選択的に設けられる。前記第１半導体層に接続された第１主電極と、前記第４半導体層と前記第５半導体層とに接続された第２主電極と、を備える。前記第５半導体層の表面から前記第２半導体層に達するトレンチ溝の側壁に設けられた第１絶縁膜と、前記第１絶縁膜よりも前記トレンチ溝の底部側に設けられ、前記第１絶縁膜よりも誘電率が高い第２絶縁膜と、前記第１絶縁膜および前記第２絶縁膜を介して前記トレンチ溝に埋め込まれた制御電極と、を備える。
第１の実施形態に係る電力用半導体素子を模式的に示す断面図である。 第１の実施形態の変形例に係る電力用半導体素子を模式的に示す断面図である。 第２の実施形態に係る電力用半導体素子を模式的に示す断面図である。 第２の実施形態の変形例に係る電力用半導体素子を模式的に示す断面図である。 第３の実施形態の変形例に係る電力用半導体素子を模式的に示す断面図である。 第４の実施形態に係る電力用半導体素子を模式的に示す断面図である。
以下、本発明の実施の形態について図面を参照しながら説明する。なお、以下の実施形態では、図面中の同一部分には同一番号を付してその詳しい説明は適宜省略し、異なる部分について適宜説明する。また、第１導電型をｎ形とし、第２導電型をｐ形として説明するが、第１導電型がｐ形、第２導電型がｎ形であっても良い。
（第１の実施形態）
第１の実施形態に係る電力用半導体素子について、図１を参照しながら説明する。
図１（ａ）は、第１の実施形態に係る電力用半導体素子であるＭＯＳＦＥＴ１００のユニットセルの断面を示す模式図である。図１（ｂ）は、第１の実施形態の変形例に係るＭＯＳＦＥＴ１１０のユニットセルの断面を示す模式図である。
図１（ａ）に示すＭＯＳＦＥＴ１００は、第１半導体層であるｎ形ドレイン層２と、ｎ形ドレイン層２の上に設けられた第２半導体層であるｎ形ピラー層３と第３半導体層であるｐ形ピラー層４と、を備えている。ｎ形ピラー層３およびｐ形ピラー層４は、ｎ形ドレイン層２の主面２０に沿った横方向に周期的に配置されている。ｎ形ピラー層３にドープされるｎ形不純物の量と、ｐ形ピラー層４にドープされるｐ形不純物の量とは、ほぼ同量となるように設けられ、ｎ形ドレイン層２上にＳＪ構造を形成する。
一方、ｎ形ドレイン層２の不純物濃度は、ｎ形ピラー層３の不純物濃度よりも高く設けられる。そして、ｎ形ドレイン層２のもう一方の主面３０には、第１主電極であるドレイン電極１が設けられ、ｎ形ドレイン層２に電気的に接続される。
ｐ形ピラー層４の上には、第４半導体層であるｐ形ベース層５が設けられ、ｐ形ベース層５の表面に第５半導体層であるｎ形ソース層６が選択的に設けられている。そして、ｎ形ソース層６の表面からｎ形ピラー層３に達するトレンチ溝１２が設けられている。トレンチ溝１２の側壁には、第１絶縁膜であるゲート絶縁膜８が設けられている。さらに、ゲート絶縁膜８よりも底部側のトレンチ溝１２の内面には、ゲート絶縁膜８よりも誘電率が高い第２絶縁膜である高誘電体膜７が設けられている。
一方、トレンチ溝１２の内部には、ゲート絶縁膜８および高誘電体膜７を介して制御電極であるゲート電極９が埋め込まれている。
ＭＯＳＦＥＴ１００では、ゲート電極９は、ゲート絶縁膜８を挟んでｎ形ソース層６、ｐ形ベース層５、およびｎ形ピラー層３に対向し、高誘電体膜７を挟んでｎ形ピラー層３に対向している。
さらに、第２主電極であるソース電極１０が、層間絶縁膜１３を介してゲート電極９の上を覆い、隣り合う２つのゲート電極９の間において、ｐ形ベース層５とｎ形ソース層６とに電気的に接続するように設けられている。
上記のトレンチゲート構造は、次のように形成することができる。
例えば、スパッタ法を用いてトレンチ溝１２の内部に高誘電体膜を形成した後、エッチバックして高誘電体膜７を底部に残す。続いて、高誘電体膜７の上方の側壁に、例えば、シリコン酸化膜（ＳｉＯ２）からなるゲート絶縁膜８を形成する。さらに、ゲート電極９となる導電性のポリシリコンをトレンチ溝１２の内部を埋め込むことにより、上記のトレンチゲートを形成することができる。
このような構造とすることで、低オン抵抗と低スイッチングノイズを両立させることができる。以下、本実施形態に係る電力用半導体の作用効果を説明する。
例えば、ＳＪ構造の横方向周期（ｎ形ピラー層３およびｐ形ピラー層４の横方向の幅）を短くすることで、ｎ形ピラー層３とｐ形ピラー層４の不純物濃度を上げることができる。これにより、ドレイン電流が流れるｎ形ピラー層３の抵抗が下がり低オン抵抗が得られる。
しかしながら、同時に、ｎ形ピラー層３とｐ形ピラー層４との間のｐｎ接合の面積が広くなり、ドレイン・ソース間容量Ｃｄｓが大きくなってしまう。このため、スイッチング動作時のドレイン電圧の時間変化（ｄＶ／ｄｔ）は、Ｃｄｓの充放電により支配され、ゲート・ドレイン間容量Ｃｇｄの寄与が相対的に小さくなってしまう。したがって、外付けゲート抵抗を適当に選択することによってＣｇｄに流れる変位電流を変えても、ｄＶ／ｄｔを制御することができなくなり、スイッチングノイズが発生し易くなる。そこで、外付けゲート抵抗による制御性を向上させるために、ゲート・ドレイン間容量Ｃｇｄを大きくすることが考えられる。
Ｃｇｄを大きくするために、例えば、ゲート電極９とドレイン電極１との間の対向面積を大きくすることができる。これには、トレンチ溝１２をｐ形ベース層５からｎ形ピラー層３側へ大きく突き出すように設けることが有効である。しかしながら、トレンチ溝１２の底部をドレイン電極１へ近づけるとトレンチ溝１２の底部で電界が集中し、耐圧やアバランシェ耐量が低下してしまうという問題がある。
そこで、本実施形態に係る電力用半導体素子では、トレンチ溝１２の底部に高誘電体膜７を設けている。これにより、Ｃｇｄを大きくすることができ、外付けゲート抵抗による制御性を向上させ、スイッチングノイズの低減を図ることが可能となる。そして、トレンチ溝１２のｎ形ピラー層３への突き出しを小さくすることもできるので、耐圧やアバランシェ耐量が低下することがない。
通常、トレンチ溝１２の突き出し量（ｐ形ベース層５とｎ形ピラー層３との境界からトレンチ溝１２の底部まで距離：ＵＴ）は、ｐ形ベース層５の厚さの２５％〜５０％であり、トレンチ溝１２の底部において電界集中が起き易い状態にある。これに対し、トレンチ溝１２の底部の突き出し量ＵＴをｐ形ベース層５の厚さの１０％以下にすると、トレンチ溝１２の底部の電界集中を抑制することができる。さらに、トレンチ溝１２の底部に設けられる絶縁膜（高誘電体膜７）が絶縁破壊を起こす臨界電界は、半導体層（ｎ形ピラー層３）の臨界電界よりも一桁大きいことから、トレンチ溝１２の底部の電界が無視できるようになり、耐圧やアバランシェ耐量の低下をなくすことができる。
本実施形態に係る電力用半導体素子では、トレンチ溝１２の底部にのみ高誘電体膜７を形成し、トレンチ溝１２の側壁には、誘電率の低いゲート絶縁膜８を形成する。これにより、ゲート・ソース間容量Ｃｇｓは増加せず、スイッチング時のゲート駆動は高速となり、ディレイ時間を短くすることにより駆動損失を低減することができる。
ゲート絶縁膜８には、例えば、ＳｉＯ２やＳｉＮ、ＳｉＯ２およびＳｉＮの複合膜などを用いることができる。一方、高誘電体膜７には、例えば、ＡｌＯｘ、ＨｆＯｘ、ＺｒＯｘ、ＴａＯｘやそれらの複合膜などを用いることができる。
また、図１（ｂ）に示すＭＯＳＦＥＴ１１０ように、トレンチ溝２２の底部に設けられる高誘電体膜２７は、互いに異なる材料からなる複数の層を積層した積層膜とすることができる。例えば、ｎ形ピラー層３と高誘電体膜２５との間にＳｉＯ２膜２４、および、高誘電体膜２５とゲート電極９との間にＳｉＯ２膜２６が形成された積層膜とすることができる。
図１（ｂ）に示すトレンチゲート構造は、次のように設けることができる。
まず、トレンチ溝２２の内面を熱酸化してＳｉＯ２膜２４を形成する。続いて、トレンチ溝２２の内部に高誘電体膜２５となる高誘電体を形成し、さらに、その高誘電体を所定の膜厚にエッチバックして、トレンチ溝２２の底部に高誘電体膜２５を残す。
次に、高誘電体膜２５の上に、例えば、ＣＶＤ法を用いてＳｉＯ２膜２６を形成する。その後、トレンチ溝２２の側壁にゲート絶縁膜８を形成し、トレンチ溝２２の内部を導電性のポリシリコンで埋め込んでゲート電極９を形成する。ゲート絶縁膜８は、ＳｉＯ２膜２４およびＳｉＯ２膜２６を形成する際に、トレンチ溝２２の側壁に形成されるＳｉＯ２膜を含むことができる。
トレンチ溝２２の内面を熱酸化してＳｉＯ２膜を形成することにより、ｎ形ピラー層３とＳｉＯ２膜２４との界面において界面準位を低減し、ゲートしきい値電圧の変動を抑制して安定した動作を実現することができる。
さらに、ゲート電極９と高誘電体膜２５との間にＳｉＯ２膜２６を形成することにより、高誘電体膜２５中に発生するピンホールやグレインバウンダリーなどに蓋をして、ゲート・ソース間の耐圧の低下を抑制することができる。
また、高誘電体膜２５とゲート電極９との密着性が低い場合に、双方になじむ材料からなる誘電体膜を間に挟むことにより密着性を向上させることができる。
高誘電体膜２５の上下に形成される膜は、上記の例に示したＳｉＯ２膜に限られる訳ではなく、例えば、ＳｉＮ膜など、高誘電体膜２５と異なる異種の膜を用いることもできる。
図２は、第１の実施形態に係る別の変形例に係る電力用半導体素子の断面を示す模式図である。
図２（ａ）に示すＭＯＳＦＥＴ１２０では、トレンチ溝３２の底部に設けられた高誘電体膜３７は、例えば、高誘電体膜３５とＳｉＯ２膜３６とで構成される２層膜である。ｎ形ピラー層３に接する底部に高誘電体膜３５が設けられ、ゲート電極９に接する上側にＳｉＯ２膜３６が設けられている。
ＳｉＯ２膜３６に代えて、ＳｉＮ膜など高誘電体膜３５と異なる異種の材料を用いることもできる。前述したように、高誘電体膜３５のピンホールやグレインバウンダリーを覆って、高誘電体膜３７の絶縁耐圧を向上させることが可能である。
図２（ｂ）に示すＭＯＳＦＥＴ１３０では、トレンチ溝４２の底部に設けられる高誘電体膜４７は、例えば、ＳｉＯ２膜４４と高誘電体膜４５とで構成される２層膜である。前述したように、ｎ形ピラー層３に接する側にトレンチ溝４２の内面を熱酸化したＳｉＯ２膜４４を形成し、その上に高誘電体膜４５を形成することができる。
上記のように、本実施形態に係る電力用半導体素子では、ｎ形ソース層６の表面からｐ形ベース層５を貫通してｎ形ピラー層３に達するトレンチ溝１２、２２、３２、４２の底部に、高誘電体膜７、２７、３７、４７が設けられている。高誘電体膜は、互いに異なる材料からなる複数の層を積層させた積層膜とすることができ、上述した例の他に、例えば、種類の異なる高誘電体を積層した膜を用いることもできる。
（第２の実施形態）
第２の実施形態に係る電力用半導体素子について、図３を参照しながら説明する。
図３（ａ）は、本実施形態に係るＭＯＳＦＥＴ２００の断面を示す模式図である。前述した第１の実施形態に係るＭＯＳＦＥＴ１００との違いは、トレンチ溝５２の側壁の一部にも高誘電体膜５７が形成されている点である。
ＭＯＳＦＥＴ２００では、トレンチ溝５２の側壁の一部にも高誘電体膜５７が形成され、ゲート電極９は、高誘電体膜５７を挟んで、ｎ形ピラー層３とｐ形ベース層５の一部とに対向している。
ゲート電極９にプラスのゲート電圧が印加されると、ｐ形ベース層５に接する側壁に電子の蓄積層である反転チャネルが形成される。さらに、高誘電体膜７を挟んでゲート電極と対向するトレンチ溝５２の側壁の一部、および、底面のｎ形ピラー層３と接する部分にも電子の蓄積チャネルが形成される。この蓄積チャネルは、反転チャネルにつながって形成されオン抵抗を低減する。トレンチ溝５２の底部の絶縁膜が高誘電体膜５７であるため、誘電率の低い絶縁膜を用いる場合に比べて蓄積される電子の量を増やすことができる。したがって、高誘電体膜５７を設けることにより、オン抵抗をさらに低減することができる。
図３（ｂ）は、本実施形態の変形例に係るＭＯＳＦＥＴ２１０の断面を示す模式図である。トレンチ溝６２の底部に設けられる高誘電体膜６７が、互いに異なる材料からなる複数の層を積層させた積層膜である点で、ＭＯＳＦＥＴ２００と相違する。
例えば、高誘電体膜６７は、トレンチ溝６２の内面を熱酸化して形成されたＳｉＯ２膜６４と、高誘電体膜６５と、ＳｉＯ２膜６６と、を含む３層膜とすることができる。
ＭＯＳＦＥＴ２１０のトレンチゲート構造は、例えば、次のように形成することができる。
まず、トレンチ溝６２の内面にＳｉＯ２膜６４を含む熱酸化膜を形成する。続いて、例えば、スパッタ法を用いてトレンチ溝６２の内部に高誘電体膜を形成する。その後、高誘電体膜をエッチバックしてトレンチ溝６２の底部のみに残し、高誘電体膜６５とする。
次に、高誘電体膜６５の上に、例えば、ＣＶＤ法を用いてＳｉＯ２膜６６を形成する。さらに、トレンチ溝６２の側壁にゲート絶縁膜８を形成し、続いて、トレンチ溝６２の内部を導電性のポリシリコンで埋め込み、ゲート電極９を形成する。ゲート絶縁膜８は、ＳｉＯ２膜６４およびＳｉＯ２膜６６を形成する際に、トレンチ溝６２の側壁に形成されるＳｉＯ２膜を含むことができる。
図４は、本実施形態の別の変形例に係る電力用半導体素子の断面を示す模式図である。
図４（ａ）に示すＭＯＳＦＥＴ２２０では、高誘電体膜７７がトレンチ溝７２の底面と側壁の一部とを覆うように形成されているが、ｐ形ベース層５に接していない点においてＭＯＳＦＥＴ２００と相違する。
すなわち、ゲート電極９は、高誘電体膜７７を間に挟んでｎ形ピラー層３に対向し、一方で、ゲート絶縁膜８を挟んで、ｎ形ソース層６と、ｐ形ベース層５と、ｎ形ピラー層３と、に対向している。
このように、ｎ形ピラー層３と接する部分にのみ高誘電体膜７７を形成し、ｐ形ベース層５と接する部分には形成しないことにより、ＭＯＳＦＥＴ２００に比べてＣｇｓを小さくすることができる。一方、トレンチ溝７２の側壁の底部には、高誘電体膜７７が形成されるため、ｎ形ピラー層３との界面に形成される蓄積チャネルによるオン抵抗の低減効果を維持することができる。すなわち、スイッチング時のゲート駆動を高速に維持したまま、オン抵抗の低減を図ることができる。
さらに、図４（ｂ）に示すＭＯＳＦＥＴ２３０のように、トレンチ溝８２の底部に設けられる高誘電体膜８７に、互いに異なる材料からなる複数の層を積層させた積層膜を用いることができる。前述したＭＯＳＦＥＴ２１０と同じように、例えば、高誘電体膜８７として、熱酸化により形成されたＳｉＯ２膜８４と、高誘電体膜８５と、ＳｉＯ２膜８６を含む３層膜とすることができる。
（第３の実施形態）
第３の実施形態に係る電力用半導体素子について、図５を参照しながら説明する。
図５（ａ）は、本実施形態に係るＭＯＳＦＥＴ２４０の断面を示す模式図である。前述した第１の実施形態に係るＭＯＳＦＥＴ１００と同じトレンチゲートの構造を有している。一方、トレンチ溝１２の底部が、ｎ形ピラー層３よりもｎ形不純物の濃度が高いｎ形領域１９の中に位置する点で、ＭＯＳＦＥＴ１００と相違する。
前述したように、トレンチ溝１２の底部に高誘電体膜７を設けることにより、Ｃｇｄを大きくすることができる。さらに、トレンチ溝１２の底部の突き出し量ＵＴをｐ形ベース層５の厚さの１０％以下にすることにより、トレンチ溝１２の底部における電界集中を抑制することができる。
これにより、ｎ形ピラー層３とｐ形ベース層５との間に、ｎ形不純物の濃度を上げたｎ形領域１９を設ける余裕が生じる。ｎ形領域１９では、隣り合う２つのｐ形ピラー層４の間にトレンチ溝１２が設けられており、ドレイン電流の流路が狭くなっている。したがって、ｎ形領域１９の不純物濃度を高くすることにより、オン抵抗を低減することができる。
ｎ形領域１９は、ｎ形ドレイン層２の上にＳＪ構造を形成する際に、ｎ形不純物のドープ量を増やすことにより形成することができる。また、トレンチ溝１２の底部にｎ形不純物をイオン注入しても良い。ｎ形領域１９の不純物濃度は、例えば、ｎ形ピラー層３のｎ形不純物の２〜４倍の濃度とすることができる。
ｎ形領域１９は、第１の実施形態および第２の実施形態に示した全てのＭＯＳＦＥＴに設けることができる。例えば、図５（ｂ）に示すＭＯＳＦＥＴ２５０は、第２の実施形態に示したＭＯＳＦＥＴ２００と同じトレンチゲート構造を有し、さらに、ｎ形領域１９を有している。
（第４の実施形態）
第４の実施形態に係る電力用半導体素子について、図６を参照しながら説明する。
図６は、本実施形態に係るＭＯＳＦＥＴ３００の素子部および終端部の断面を示す模式図である。
ＭＯＳＦＥＴ３００の素子部では、トレンチ溝１２ａの底部に高誘電体膜７が形成されており、第１の実施形態に示したＭＯＳＦＥＴ１００と同じ構造のユニットセルを有している。
一方、ＭＯＳＦＥＴ３００の終端部では、素子部の外周に位置するｐ形ピラー層４の上にｐ形ガードリング層９１が設けられている。さらに、ｐ形ガードリング層９１の表面およびｎ形ピラー層３ｂの表面にはフィールド絶縁膜９４が設けられている。フィールド絶縁膜９４の上には、ゲート引き出し電極９３が設けられている。
ゲート引き出し電極９３は、ゲート配線を介してゲート電極９に電気的に接続される。図６に示したＭＯＳＦＥＴ３００では、素子部と終端部との境界に位置するトレンチ溝１２ｂの中に設けられたゲート電極９に、ゲート配線９２を介して接続されている。また、素子部に形成されたトレンチ溝１２ａの中に設けられたゲート電極９と、トレンチ溝１２ｂの中に設けられたゲート電極９とは、図示しない部分で電気的に接続されている。
さらに、ＭＯＳＦＥＴ３００では、ゲート引き出し電極９３下のフィールド絶縁膜９４中に第３絶縁膜である高誘電体膜９５が設けられている。ゲート引き出し電極９３とゲート電極９とが、電気的に接続されているため、ゲート引き出し電極９３とドレイン電極との間の寄生容量もＣｇｄに含まれる。したがって、ゲート引き出し電極９３下に高誘電体膜９５を設けることにより、Ｃｇｄを増加させることもできる。これにより、Ｃｇｄを介して流れる変位電流よるドレイン電圧の変化率（ｄＶ／ｄｔ）の制御性を向上させ、スイッチングノイズの低減を図ることができる。
ＭＯＳＦＥＴ３００では、終端部にゲート引き出し電極９３が設けられているが、素子部にゲート引き出し電極が設ける構成としても、引き出し電極下に高誘電体膜を設けてＣｇｄを大きくすることができる。
ゲート引き出し電極９３の下に設けられる高誘電体膜９５は、トレンチ溝１２ａおよび１２ｂの底部に設けられた高誘電体膜７と同じ材料とすることができる。また、高誘電体膜７と高誘電体膜９５とを同時に設けても良い。
配線パッドとして設けられるゲート引き出し電極のサイズは、チップサイズが変わっても大きく変化することがなく、寄生容量の変化も少ない。したがって、ＭＯＳＦＥＴ３００のチップ面積が小さくなると、ゲート引き出し電極９３の寄生容量が相対的に大きくなり、高誘電体膜９５を設けることによるＣｇｄの増加率が大きくなる。すなわち、ゲート引き出し電極の下に高誘電体膜を設ける効果は、チップサイズの小さな電力用半導体素子の方が大きい。
さらに、チップサイズが小さい電力用半導体素子では、静電気耐量（ＥＳＤ耐量）を向上させるために入力容量Ｃｇｓを大きくするように構成する。この場合にも、ゲート引き出し電極の下に高誘電体膜を設けることが有効である。
図６に示すＭＯＳＦＥＴ３００では、Ｃｇｄを大きくするために、高誘電体膜９５は、ｎ形ピラー層３ｂの表面上に形成されているが、Ｃｇｓを大きくするために、高誘電体膜９５を、ｐ形ガードリング層９１またはｐ形ベース層５の上に延在させることもできる。
また、ゲート引き出し電極９３下に高誘電体膜９５を設けることにより大きな寄生容量を発生させる手法は、上記の実施形態に記載したトレンチゲート構造に限定されず、プレナーゲート構造でも実施可能である。
以上、本発明に係る第１〜第４の実施形態を参照して本発明を説明したが、本発明はこれらの実施形態に限定されるものではない。例えば、出願時の技術水準に基づいて、当業者がなし得る設計変更や、材料の変更等、本発明と技術的思想を同じとする実施態様も本発明の技術的範囲に含有される。
例えば、ＭＯＳゲート部やスーパージャンクション構造の平面パターンは、ストライプ状、また格子状や千鳥状に形成してもよい。
また、半導体としては、シリコン（Ｓｉ）の他に、例えば、シリコンカーバイト（ＳｉＣ）や窒化ガリウム（ＧａＮ）等の化合物半導体やダイヤモンドなどのワイドバンドギャップ半導体を用いることができる。
更にスーパージャンクション構造を有するＭＯＳＦＥＴを例に説明したが、本発明の構造は、トレンチゲート構造とスーパージャンクション構造の両方を有する素子であれば、ＭＯＳＦＥＴとＳＢＤとの混載素子、ＩＧＢＴなどの素子にも適用可能である。
１・・・ドレイン電極、 ２・・・ｎ形ドレイン層、 ３、３ｂ・・・ｎ形ピラー層、 ４・・・ｐ形ピラー層、 ５・・・ｐ形ベース層、 ６・・・ｎ形ソース層、 ７、２７、３７、４７、５７、６７、７７、８７、９５・・・高誘電体膜、 ８・・・ゲート絶縁膜、 ９・・・ゲート電極、 １０・・・ソース電極、 １２、１２ａ、１２ｂ、３２、４２、５２、６２、７２、８２・・・トレンチ溝、 １３・・・層間絶縁膜、 １９・・・ｎ形領域、 ２０、３０・・・主面、 ２２・・・トレンチ溝、 ２４、２６、３６、４４、６４、６６、８４、８６・・・ＳｉＯ２膜、 ９１・・・ｐ形ガードリング層、 ９２・・・ゲート配線、 ９３・・・引き出し電極、 ９４・・・フィールド絶縁膜、 １００〜１３０、２００〜２５０、３００・・・ＭＯＳＦＥＴ、 ＵＴ・・・トレンチ溝の突き出し量

Claims (7)

  1. 第１導電型の第１半導体層と、
    前記第１半導体層の上に横方向に周期的に設けられた前記第１導電型の第２半導体層および第２導電型の第３半導体層と、
    前記第３半導体層の上に設けられた前記第２導電型の第４半導体層と、
    前記第４半導体層の表面に選択的に設けられた前記第１導電型の第５半導体層と、
    前記第１半導体層に接続された第１主電極と、
    前記第４半導体層と前記第５半導体層とに接続された第２主電極と、
    前記第５半導体層の表面から前記第２半導体層に達するトレンチ溝の側壁に設けられた第１絶縁膜と、
    前記第１絶縁膜よりも前記トレンチ溝の底部側に設けられ、前記第１絶縁膜よりも誘電率が高い第２絶縁膜と、
    前記第１絶縁膜および前記第２絶縁膜を介して前記トレンチ溝に埋め込まれた制御電極と、
    を備えたことを特徴とする電力用半導体素子。
  2. 前記第２半導体層と前記第４半導体層との境界から前記第２半導体層へ突出した前記トレンチ溝の突き出し量が、前記第４半導体層の層厚の１０％以下であることを特徴とする請求項１記載の電力用半導体素子。
  3. 前記第２絶縁膜は、互いに異なる材料からなる複数の層を積層させた積層膜であることを特徴とする請求項１または２に記載の電力用半導体素子。
  4. 前記第２絶縁膜は、前記トレンチ溝の側壁の一部にも形成されていることを特徴とする請求項１〜３のいずれか１つに記載の電力用半導体素子。
  5. 前記第２絶縁膜は、前記第４半導体層に接していないことを特徴とする請求項４記載の電力用半導体素子。
  6. 前記制御電極は、引き出し電極を有し、
    前記引き出し電極の下に前記第１絶縁膜よりも誘電率が高い第３絶縁膜が設けられたことを特徴とする請求項１〜５のいずれか１つに記載の電力用半導体素子。
  7. 前記引き出し電極と、前記第２半導体層の表面と、の間に前記第３絶縁膜が設けられたことを特徴とする請求項６に記載の電力用半導体素子。
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