JP2020031132A - スイッチング素子 - Google Patents

Abstract

【課題】 電子蓄積層の抵抗を低減しながら、適切なゲート閾値を実現する。【解決手段】 スイッチング素子であって、半導体基板が、ｎ型のソース層と、ｐ型のボディ層と、ｎ型のドリフト層を有している。第１ゲート絶縁膜が、前記ソース層の表面、前記ボディ層の表面、及び、前記ドリフト層の表面に跨る範囲を覆っている。第２ゲート絶縁膜が、前記第１ゲート絶縁膜よりも高い誘電率を有しており、前記第１ゲート絶縁膜に隣接する位置で前記ドリフト層の前記表面を覆っている。ゲート電極が、前記第１ゲート絶縁膜及び前記第２ゲート絶縁膜を介して、前記ソース層、前記ボディ層、及び、前記ドリフト層に対して対向している。【選択図】図１

Description

本明細書に開示の技術は、スイッチング素子に関する。

特許文献１のスイッチング素子は、ｎ型のソース層と、ｐ型のボディ層と、ｎ型のドリフト層を有している。ソース層は、半導体基板の表面に露出している。ボディ層は、ソース層に隣接する位置で半導体基板の表面に露出している。ドリフト層は、ボディ層に隣接する位置で半導体基板の表面に露出している。ゲート絶縁膜が、ソース層の表面、ボディ層の表面、及び、ドリフト層の表面に跨る範囲を覆っている。ゲート電極が、ゲート絶縁膜を介して、ソース層、ボディ層、及び、ドリフト層に対して対向している。

特表２０１５／０１５９７３号公報

ゲート電極の電位を上昇させると、ボディ層内のゲート絶縁膜近傍の領域に電子が引き寄せられ、その領域にチャネルが形成される。このため、ソース層からチャネルを介してドリフト層へ電子が流れる。また、ゲート電極の電位を上昇させると、ドリフト層内のゲート絶縁膜近傍の領域に電子が引き寄せられ、ドリフト層内に低抵抗を有する電子蓄積層が形成される。したがって、チャネルを通過した電子は、ドリフト層内の電子蓄積層を流れる。ドリフト層に電子蓄積層が形成されることで、スイッチング素子のオン抵抗が低減される。

半導体基板とゲート電極の間の静電容量（以下、ゲート容量という）を高くすると、ドリフト層内のゲート絶縁膜近傍の領域に電子が引き寄せられ易くなる。このため、ゲート容量を高くすると、電子蓄積層における電子の濃度が高くなり、電子蓄積層の抵抗をさらに低くすることができる。しかしながら、ゲート容量を高くすると、ボディ層内のゲート絶縁膜近傍の領域にも電子が引き寄せられ易くなるので、チャネルが形成され易くなる。このため、ゲート閾値が低くなる。このように、従来は、電子蓄積層の抵抗を低減すると、ゲート閾値が低くなるという問題があった。したがって、本明細書では、電子蓄積層の抵抗を低減しながら、適切なゲート閾値を実現する技術を提案する。

本明細書が開示するスイッチング素子は、半導体基板と、第１ゲート絶縁膜と、第２ゲート絶縁膜と、ゲート電極を有している。前記半導体基板が、前記半導体基板の表面に露出しているｎ型のソース層と、前記ソース層に隣接する位置で前記表面に露出しているｐ型のボディ層と、前記ボディ層に隣接する位置で前記表面に露出しているとともに前記ボディ層によって前記ソース層から分離されているｎ型のドリフト層を有している。前記第１ゲート絶縁膜が、前記ソース層の表面、前記ボディ層の表面、及び、前記ドリフト層の表面に跨る範囲を覆っている。前記第２ゲート絶縁膜が、前記第１ゲート絶縁膜よりも高い誘電率を有しており、前記第１ゲート絶縁膜に隣接する位置で前記ドリフト層の前記表面を覆っている。前記ゲート電極が、前記第１ゲート絶縁膜及び前記第２ゲート絶縁膜を介して、前記ソース層、前記ボディ層、及び、前記ドリフト層に対して対向している。

このスイッチング素子では、誘電率が低い第１ゲート絶縁膜が、ソース層の表面、ボディ層の表面、及び、ドリフト層の表面に跨る範囲を覆っている。また、誘電率が高い第２ゲート絶縁膜が、第１ゲート絶縁膜に隣接する位置でドリフト層の表面を覆っている。すなわち、第１ゲート絶縁膜と第２ゲート絶縁膜の境界は、ドリフト層上に位置している。仮に第１ゲート絶縁膜と第２ゲート絶縁膜の境界がボディ層上に位置していると、その境界部近傍でゲート容量が不安定となるので、ゲート閾値の制御が困難となる。これに対し、上記のように、第１ゲート絶縁膜が、ソース層の表面、ボディ層の表面、及び、ドリフト層の表面に跨る範囲を覆っていると、ゲート閾値を正確に制御することができる。また、誘電率が低い第１ゲート絶縁膜によってボディ層の表面が覆われていると、ボディ層にチャネルが形成され難くなる。したがって、ゲート閾値が低くなることを防止し、ゲート閾値を適切な値に制御することができる。また、このスイッチング素子では、誘電率が高い第２ゲート絶縁膜によってドリフト層の表面が覆われているので、第２ゲート絶縁膜の近傍の領域に電子蓄積層が形成され易い。このため、ドリフト層に、電子濃度が高く、抵抗が低い電子蓄積層を形成することができる。

実施形態のスイッチング素子の断面図。 チャネルと電子蓄積層を図示した図１に対応する断面図。

図１に示す実施形態のスイッチング素子１０は、ＭＯＳＦＥＴ（metal-oxide-semiconductor field effect transistor）である。スイッチング素子１０は、半導体基板１２を有している。半導体基板１２は、ＧａＮ（窒化ガリウム）により構成されている。半導体基板１２は、ドレイン層３０、ドリフト層３２、ボディ層３４、及び、ソース層３６を有している。

ドレイン層３０は、ｎ型層である。ドレイン層３０は、半導体基板１２の下面１２ｂを含む範囲に配置されている。

ドリフト層３２は、ドレイン層３０よりもｎ型不純物濃度が低いｎ型層である。ドリフト層３２は、ドレイン層３０上に配置されている。

ボディ層３４は、ｐ型層である。ドリフト層３２上に、複数のボディ層３４が間隔を空けて配置されている。各ボディ層３４は、半導体基板１２の上面１２ａを含む範囲に配置されている。各ボディ層３４の間では、ドリフト層３２が半導体基板１２の上面１２ａまで伸びている。以下では、ドリフト層３２のうちの一対のボディ層３４の間に位置する部分を、窓部ドリフト層３２ａという。また、ドリフト層３２のうちのボディ層３４よりも下側の部分を、基部ドリフト層３２ｂという。窓部ドリフト層３２ａは、各ボディ層３４の側面に接している。基部ドリフト層３２ｂは、各ボディ層３４の下面に接している。各ボディ層３４は、低濃度層３４ａと高濃度層３４ｂを有している。高濃度層３４ｂは、低濃度層３４ａよりも高いｐ型不純物濃度を有している。高濃度層３４ｂは、ボディ層３４の下面を構成している。低濃度層３４ａは、高濃度層３４ｂ上に配置されている。低濃度層３４ａは、半導体基板１２の上面１２ａを含む範囲に配置されている。

ソース層３６は、ｎ型層である。半導体基板１２の内部に、複数のソース層３６が設けられている。各ソース層３６は、対応するボディ層３４の低濃度層３４ａに囲まれた範囲に配置されている。各ソース層３６は、半導体基板１２の上面１２ａを含む範囲に配置されている。各ソース層３６は、ボディ層３４によってドリフト層３２から分離されている。

半導体基板１２の上部には、ゲート絶縁膜２０、ゲート電極２３、層間絶縁膜２４、及び、上部電極２６が配置されている。

ゲート絶縁膜２０は、第１ゲート絶縁膜２１と第２ゲート絶縁膜２２を有している。第１ゲート絶縁膜２１と第２ゲート絶縁膜２２は、半導体基板１２の上面１２ａを覆っている。第２ゲート絶縁膜２２は、第１ゲート絶縁膜２１よりも高い誘電率を有する。第１ゲート絶縁膜２１は、例えば、酸化シリコン（ＳｉＯ_２）等により構成されている。第２ゲート絶縁膜２２は、例えば、酸化アルミニウム（Ａｌ_２Ｏ_３）または酸化ハフニウム（ＨｆＯ_２）等により構成されている。第１ゲート絶縁膜２１は、ソース層３６の表面、低濃度層３４ａの表面、及び、窓部ドリフト層３２ａの表面に跨る範囲を覆っている。このため、第１ゲート絶縁膜２１は、低濃度層３４ａのうちのソース層３６と窓部ドリフト層３２ａの間の部分（チャネル部３４ｃ）の表面全体を覆っている。第２ゲート絶縁膜２２は、第１ゲート絶縁膜２１に隣接する位置で、窓部ドリフト層３２ａの表面を覆っている。すなわち、窓部ドリフト層３２ａの表面のうち、低濃度層３４ａの近傍の部分が第１ゲート絶縁膜２１に覆われており、低濃度層３４ａから離れた部分（窓部ドリフト層３２ａの中央部）が第２ゲート絶縁膜２２に覆われている。第１ゲート絶縁膜２１と第２ゲート絶縁膜２２の境界では、第２ゲート絶縁膜２２上に第１ゲート絶縁膜２１が積層された積層部２０ａが形成されている。積層部２０ａでは、ゲート絶縁膜２０の厚みが局所的に厚い。積層部２０ａは、窓部ドリフト層３２ａ上に配置されている。第１ゲート絶縁膜２１には、コンタクトホール２０ｂ、２０ｃが設けられている。各コンタクトホール２０ｂは、ソース層３６に達している。各コンタクトホール２０ｃは、半導体基板１２の内部まで伸びており、高濃度層３４ｂまで達している。

ゲート電極２３は、第１ゲート絶縁膜２１と第２ゲート絶縁膜２２の表面を覆っている。ゲート電極２３は、ソース層３６、チャネル部３４ｃ、及び、窓部ドリフト層３２ａの上部に配置されている。ゲート電極２３は、第１ゲート絶縁膜２１を介して、ソース層３６、チャネル部３４ｃ、及び、窓部ドリフト層３２ａに対向している。ゲート電極２３は、第２ゲート絶縁膜２２を介して、窓部ドリフト層３２ａに対向している。

層間絶縁膜２４は、ゲート電極２３を覆っている。

上部電極２６は、ソースコンタクト部２６ａ、ボディコンタクト部２６ｂ、及び、表面部２６ｃを有している。各ソースコンタクト部２６ａは、ソース層３６の上部に配置されている。各ソースコンタクト部２６ａは、コンタクトホール２０ｂ内でソース層３６に接している。各ボディコンタクト部２６ｂは、ボディ層３４の上部に配置されている。各ボディコンタクト部２６ｂは、コンタクトホール２０ｃ内で高濃度層３４ｂに接している。各ボディコンタクト部２６ｂは、隣接するソースコンタクト部２６ａに接している。表面部２６ｃは、層間絶縁膜２４上に配置されている。表面部２６ｃは、各ボディコンタクト部２６ｂに接している。上部電極２６は、層間絶縁膜２４によってゲート電極２３から絶縁されている。

半導体基板１２の下部には、下部電極２８が配置されている。下部電極２８は、半導体基板１２の下面１２ｂに接している。下部電極２８は、ドレイン層３０に接している。

半導体基板１２は、ゲート絶縁膜２０を介してゲート電極２３と対向している。このだめ、半導体基板１２とゲート電極２３によってコンデンサが形成されている。半導体基板１２とゲート電極２３の間の単位面積当たりの静電容量は、ゲート絶縁膜２０の誘電率と厚みによって定まる。上述したように、第２ゲート絶縁膜２２の誘電率ε２は、第１ゲート絶縁膜２１の誘電率ε１よりも大きい。また、第２ゲート絶縁膜２２の膜厚Ｔ２と第１ゲート絶縁膜２１の膜厚Ｔ１は、ε１／ｄ１＜ε２／ｄ２の関係を満たしている。このため、第２ゲート絶縁膜２２を介して半導体基板１２とゲート電極２３が対向している部分の単位面積あたりの静電容量（＝ε２／ｄ２）は、第１ゲート絶縁膜２１を介して半導体基板１２とゲート電極２３が対向している部分の単位面積あたりの静電容量（＝ε１／ｄ１）よりも大きい。また、積層部２０ａの膜厚が厚いので、積層部２０ａを介して半導体基板１２とゲート電極２３が対向している部分の単位面積あたりの静電容量は、他の部分よりも小さい。

次に、スイッチング素子１０の動作について説明する。下部電極２８には、上部電極２６よりも高い電位が印加される。ゲート電極２３の電位（以下、ゲート電位という）を上昇させると、ボディ層３４のチャネル部３４ｃの表層部（第１ゲート絶縁膜２１近傍の部分）に電子が引き寄せられる。その結果、図２に示すように、チャネル部３４ｃの表層部にチャネル５０が形成される。このため、ソース層３６からチャネル５０を介して窓部ドリフト層３２ａへ電子が流れる。また、ゲート電位を上昇させると、窓部ドリフト層３２ａの表層部（ゲート絶縁膜２０近傍の部分）にも電子が引き寄せられる。その結果、図２に示すように、窓部ドリフト層３２ａの表層部に電子蓄積層５２が形成される。電子蓄積層５２内では、ドリフト層３２の他部よりも電子濃度が高く、抵抗が低い。このため、窓部ドリフト層３２ａに流入した電子は、電子蓄積層５２に沿って流れ、その後、電子蓄積層５２から下方向へ流れる。このように窓部ドリフト層３２ａの表層部に電子蓄積層５２が形成されることで、窓部ドリフト層３２ａの抵抗が低くなる。電子は、窓部ドリフト層３２ａから基部ドリフト層３２ｂを介してドレイン層３０へ流れる。このように、ソース層３６からドレイン層３０へ電子が流れるので、スイッチング素子１０がオンする。

窓部ドリフト層３２ａの上部のゲート絶縁膜２０は、第１ゲート絶縁膜２１単体、第２ゲート絶縁膜２２単体、及び、積層部２０ａを有している。上述したように、半導体基板１２とゲート電極２３の間の単位面積あたりの静電容量は、積層部２０ａを介する部分よりも第１ゲート絶縁膜２１単体を介する部分で大きく、第１ゲート絶縁膜２１単体を介する部分よりも第２ゲート絶縁膜２２単体を介する部分でさらに大きい。したがって、窓部ドリフト層３２ａに形成される電子蓄積層５２内の電子濃度は、積層部２０ａの下側の部分５２ｂよりも第１ゲート絶縁膜２１単体の下側の部分５２ａで高く、第１ゲート絶縁膜２１単体の下側の部分５２ａよりも第２ゲート絶縁膜２２単体の下側の部分５２ｃでさらに高い。したがって、電子蓄積層５２内の抵抗は、部分５２ｂよりも部分５２ａで低く、部分５２ａよりも部分５２ｃでさらに低い。窓部ドリフト層３２ａの上部の一部に誘電率が高い第２ゲート絶縁膜２２が設けられていることで、電子蓄積層５２内に特に抵抗が低い部分５２ｃを形成することが可能となり、窓部ドリフト層３２ａの抵抗を低減することができる。

なお、第１ゲート絶縁膜２１と第２ゲート絶縁膜２２の境界では、ゲート絶縁膜２０に隙間が生じることを防止するため、第１ゲート絶縁膜２１と第２ゲート絶縁膜２２が重なっている。このため、第１ゲート絶縁膜２１と第２ゲート絶縁膜２２の境界には、積層部２０ａが形成されている。上述した通り、電子蓄積層５２のうちの積層部２０ａの下側の部分５２ｂでは抵抗が高くなるが、積層部２０ａの幅を狭くすることでその影響を最小化することができる。したがって、窓部ドリフト層３２ａの上部に第２ゲート絶縁膜２２を設けることで、電子蓄積層５２全体の抵抗を低減することができる。

また、スイッチング素子１０では、窓部ドリフト層３２ａの上部に積層部２０ａが配置されることで、ゲート閾値が適切な値に設定されている。すなわち、仮に、チャネル部３４ｃの上部のゲート絶縁膜２０に積層部２０ａ存在すると、積層部２０ａにおいて静電容量が局所的に小さくなり、積層部２０ａの下部でチャネル部３４ｃにチャネルが形成され難くなる。このような構造では、積層部２０ａの下部にチャネルが形成されるまでスイッチング素子がオンできないので、ゲート閾値（スイッチング素子がオンするのに必要なゲート電位）が極めて高くなる。これに対し、実施形態のスイッチング素子では、積層部２０ａが窓部ドリフト層３２ａ上に配置されており、チャネル部３４ｃの表面は略均一な厚さの第１ゲート絶縁膜２１によって覆われている。このため、ゲート閾値が極端に高くなることがない。また、チャネル部３４ｃの表面を覆う第１ゲート絶縁膜２１は、第２ゲート絶縁膜２２よりも低い誘電率を有している。このため、ゲート閾値が極端に低くなることを防止することができる。すなわち、スイッチング素子１０の構造によれば、ゲート閾値を適切な値に設定することができる。

ゲート電位をゲート閾値未満まで低下させると、チャネル５０が消失し、スイッチング素子１０がオフする。スイッチング素子１０がオフすると、ゲート絶縁膜２０に高い電界が加わる。このとき、窓部ドリフト層３２ａの中央部の上部で、ゲート絶縁膜２０に加わる電界が特に高くなる。本実施形態では、窓部ドリフト層３２ａの中央部の上部に第２ゲート絶縁膜２２が配置されている。第２ゲート絶縁膜２２が高い誘電率を有するので、ゲート絶縁膜２０に加わる電界を緩和することができる。したがって、実施形態のスイッチング素子１０は、高い耐圧を有する。

なお、上述した実施形態では、積層部２０ａにおいて第１ゲート絶縁膜２１が第２ゲート絶縁膜２２上に配置されていたが、積層部２０ａにおいて第２ゲート絶縁膜２２が第１ゲート絶縁膜２１上に配置されていてもよい。

以上、実施形態について詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独あるいは各種の組み合わせによって技術有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの１つの目的を達成すること自体で技術有用性を持つものである。

１０ ：スイッチング素子
１２ ：半導体基板
２０ ：ゲート絶縁膜
２０ａ ：積層部
２１ ：第１ゲート絶縁膜
２２ ：第２ゲート絶縁膜
２３ ：ゲート電極
２４ ：層間絶縁膜
２６ ：上部電極
２８ ：下部電極
３０ ：ドレイン層
３２ ：ドリフト層
３２ａ ：窓部ドリフト層
３２ｂ ：基部ドリフト層
３４ ：ボディ層
３４ｃ ：チャネル部
３６ ：ソース層
５０ ：チャネル
５２ ：電子蓄積層

Claims (1)

1. スイッチング素子であって、
   半導体基板と、
   第１ゲート絶縁膜と、
   第２ゲート絶縁膜と、
   ゲート電極、
   を有しており、
   前記半導体基板が、
   前記半導体基板の表面に露出しているｎ型のソース層と、
   前記ソース層に隣接する位置で前記表面に露出しているｐ型のボディ層と、
   前記ボディ層に隣接する位置で前記表面に露出しており、前記ボディ層によって前記ソース層から分離されているｎ型のドリフト層、
   を有しており、
   前記第１ゲート絶縁膜が、前記ソース層の表面、前記ボディ層の表面、及び、前記ドリフト層の表面に跨る範囲を覆っており、
   前記第２ゲート絶縁膜が、前記第１ゲート絶縁膜よりも高い誘電率を有しており、前記第１ゲート絶縁膜に隣接する位置で前記ドリフト層の前記表面を覆っており、
   前記ゲート電極が、前記第１ゲート絶縁膜及び前記第２ゲート絶縁膜を介して、前記ソース層、前記ボディ層、及び、前記ドリフト層に対して対向している、
   スイッチング素子。

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