JP2009088345A - 半導体装置 - Google Patents

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Abstract

【課題】終端長の短縮を図りつつ終端領域での局所的な電界集中を緩和することができる半導体装置を提供する。
【解決手段】第１の主電極と第２の主電極との間の縦方向に主電流経路が形成される素子領域より外側の終端領域における半導体層の表層部に設けられた複数の第２導電型の半導体領域と、終端領域における半導体層中に設けられ、半導体領域に対して離間し、且つ相互に離間している複数の第２導電型の埋め込み半導体領域とを備え、同じ深さに設けられた埋め込み半導体領域を素子領域に近い側から順に１個目、２個目、・・・ｎ個目とすると、同じｎ個目であって異なる深さに設けられた複数の埋め込み半導体領域は、同じｎ個目の半導体領域よりも素子領域側にずれて位置し、且つ深い位置にあるものほど素子領域側にずれて位置している。
【選択図】図１

Description

本発明は、半導体装置に関する。
半導体層の表裏面のそれぞれに設けられた第１の主電極と第２の主電極との間を結ぶ縦方向に主電流経路が形成される縦型のパワーエレクトロニクス用途の半導体装置は、高速スイッチング特性、数十〜数百Ｖの逆方向阻止電圧（耐圧）を有しており、家庭用電気機器、通信機器、車載用モータ等における電力変換、制御等に広く用いられている。これらの分野における小型化、高効率化、低消費電力化を達成するためには、オン状態での抵抗を低減する必要がある。すなわち、縦型パワー半導体装置は高耐圧を保持したままオン抵抗が低いことが強く求められている。
縦型半導体装置のオン抵抗は、ドリフト層部分の電気抵抗に大きく依存する。そして、このドリフト層の電気抵抗を決定する不純物濃度は、ベース領域とドリフト層とが形成するｐｎ接合の耐圧に応じて限界以上には上げられない。このため、素子耐圧とオン抵抗にはトレードオフの関係が存在する。このトレードオフを改善することが低消費電力素子には重要となる。このトレードオフには素子材料により決まる限界が有る。
この問題を解決する一つの構造として、ドリフト層に、いわゆるスーパージャンクション構造と呼ばれるｐ型半導体ピラー層とｎ型半導体ピラー層との周期的配列構造を設けたものが知られている（例えば特許文献１、特許文献２）。
また、縦型パワー半導体装置では、オン時に主電流経路が形成される素子領域だけでなく、その素子領域の外側の終端領域の耐圧も高いことが要求される。
特開２０００−１８３３５０号公報 特開２００６−７３７４０号公報
本発明は、終端長の短縮を図りつつ終端領域での局所的な電界集中を緩和することができる半導体装置を提供する。
本発明の一態様によれば、第１導電型の半導体層と、前記半導体層の表面側に設けられた第１の主電極と、前記半導体層の前記表面の反対側の裏面側に設けられた第２の主電極と、前記第１の主電極と前記第２の主電極との間の縦方向に主電流経路が形成される素子領域より外側の終端領域における前記半導体層の表層部に設けられた複数の第２導電型の半導体領域と、前記終端領域における前記半導体層中に設けられ、前記半導体領域に対して離間し、且つ相互に離間している複数の第２導電型の埋め込み半導体領域と、を備え、前記半導体層の表面からの実質同じ深さに設けられた前記埋め込み半導体領域を前記素子領域に近い側から順に１個目、２個目、・・・ｎ個目とすると、同じｎ個目であって前記半導体層の表面からの異なる深さに設けられた複数の前記埋め込み半導体領域は、同じｎ個目に対応する前記半導体領域よりも前記素子領域側にずれて位置し、且つ前記半導体層の表面からのより深い位置にあるものほど前記素子領域側にずれて位置していることを特徴とする半導体装置が提供される。
本発明によれば、終端長の短縮を図りつつ終端領域での局所的な電界集中を緩和することができる半導体装置が提供される。
以下、図面を参照し、本発明の実施形態について説明する。なお、以下の実施形態では第１導電型をｎ型、第２導電型をｐ型として説明する。
図１は、本発明の実施形態に係る半導体装置の要部の模式断面図である。
図２は、同半導体装置における最外ベース領域５ａと半導体領域ＧＲ１〜ＧＲ４との平面レイアウトを示す模式平面図である。
本実施形態では、半導体材料として例えばシリコンが用いられた半導体構造部の表面側に設けられた第１の主電極としてのソース電極１１と、このソース電極１１が設けられた表面の反対側の裏面側に設けられた第２の主電極としてのドレイン電極１２との間を結ぶ縦方向にゲートオン時に主電流経路が形成される縦型のＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）を一例に挙げて説明する。
半導体構造部の最下層としてｎ＋型のドレイン層（もしくはｎ＋型基板）１が設けられている。オン時にソース電極１１とドレイン電極１２との間を結ぶ縦方向に主電流が流れる領域である素子領域におけるドレイン層１の主面上には、第１の半導体ピラー層としてのｎ型ピラー層３と、第２の半導体ピラー層としてのｐ型ピラー層４とが設けられている。
ｎ型ピラー層３とｐ型ピラー層４とは、上記縦方向に対して略垂直な横方向（ドレイン層１の主面に対して略平行な方向）に、交互に隣接（ｐｎ接合）して周期的に配列され、いわゆる「スーパージャンクション構造」を構成している。ｎ型ピラー層３、ｐ型ピラー層４の平面パターンは例えばストライプ状であるが、これに限ることなく、格子状や千鳥状に形成してもよい。
ｐ型ピラー層４の上にはｐ型のベース領域５が設けられている。ベース領域５の表面には選択的にｎ＋型のソース領域６が設けられている。
ｎ型ピラー層３から、ベース領域５を経てソース領域６に至る部分の表面上には、ゲート絶縁膜（例えばシリコン酸化膜）７を介して制御電極（ゲート電極）８が設けられている。
ソース電極１１は、ソース領域６及びベース領域５の表面の一部に接している。ベース領域５においてソース電極１１と接する表面には、ベース領域５における他の部分よりも不純物濃度が高いｐ＋のコンタクト領域（図示省略）が形成されている。ソース電極１１はソース領域６と電気的に接続され、ベース領域５はコンタクト領域を介してソース電位に固定される。制御電極８とソース電極１１とは層間絶縁膜９によって絶縁されている。ドレイン電極１２は、ドレイン層１の裏面に接して設けられている。
オン時、制御電極８に所定のゲート電圧が印加されると、ベース領域５において制御電極８に対向する部分に反転層（チャネル）が形成され、ソース領域６、チャネル、ｎ型ピラー層３、およびドレイン層１を介して、ソース電極１１とドレイン電極１２との間の縦方向に主電流が流れる。
本実施形態に係る半導体装置は、オン時に電流が流れるドリフト層に相当する部分に、いわゆる「スーパージャンクション構造」と呼ばれるｎ型ピラー層３とｐ型ピラー層４との周期的配列構造が設けられている。オフ時にドレイン電極１２に高電圧が印加された状態で、ベース領域５とｎ型ピラー層３とのｐｎ接合面から空乏層が広がるが、スーパージャンクション構造においてはｐ型ピラー層４とｎ型ピラー層３とのｐｎ接合面からも空乏層が広がる。このため、ベース領域５とｎ型ピラー層３とのｐｎ接合面のみへの電界集中が緩和され、ドリフト層全体で耐圧保持を担い、ｎ型ピラー層３の不純物濃度を比較的高濃度にしても高耐圧を得ることができる。一方で、オン時においては、電流は高不純物濃度のｎ型ピラー層３を流れるために、スーパージャンクション構造を設けずに同程度の耐圧を実現した素子に比べてオン抵抗を１／５程度とすることが可能である。
このスーパージャンクション構造が形成された素子領域より外側の終端領域におけるドレイン層１の主面上には、ｎ型ピラー層３よりも不純物濃度が低いｎ−型の高抵抗半導体層２が設けられている。
終端領域にはＭＯＳ構造は設けられておらず、よってオン時にチャネルが形成されず縦方向の主電流が流れない。なお、素子領域と終端領域との境界部分の高抵抗半導体層２の表層部には、オン時に反転層（チャネル）が形成されるベース領域５と同工程にて形成されるｐ型の最外ベース領域５ａが形成されている。しかし、最外ベース領域５ａの表面にはソース領域６は設けられず、またその上に制御電極８も設けられていないため、最外ベース領域５ａには反転層（チャネル）は形成されない。
高抵抗半導体層２における最外ベース領域５ａよりも外側の表層部には、複数のｐ型の半導体領域ＧＲ１〜ＧＲ４が形成されている。ここで、半導体領域ＧＲ１〜ＧＲ４はの平面形状は、例えばリング状である。最外ベース領域５ａおよび半導体領域ＧＲ１〜ＧＲ４は、図２にその要部平面を示すように、互いに離間して例えば同心円状に形成されて素子領域を囲んでいる。
終端領域における高抵抗半導体層２の表面上にはフィールド絶縁膜（例えばシリコン酸化膜）１３が設けられている。フィールド絶縁膜１３上にはフィールドプレート電極１４が設けられ、このフィールドプレート電極１４はフィールド絶縁膜１３に形成されたビアを介して半導体領域ＧＲ１〜ＧＲ４の表面に接している。フィールドプレート電極１４の電位はフローティングの状態にある。あるいは、フィールドプレート電極１４は、ソース電極１１または制御電極８に接続されていてもよい。
また、高抵抗半導体層２中には、複数のｐ型の埋め込み半導体領域ＢＧＲ１〜ＢＧＲ４が設けられている。ここで、埋め込み半導体領域ＢＧＲ１〜ＢＧＲ４の平面形状は、例えばリング状である。埋め込み半導体領域ＢＧＲ１〜ＢＧＲ４は、表層部に形成された半導体領域ＧＲ１〜ＧＲ４よりも下方に位置し、半導体領域ＧＲ１〜ＧＲ４に対して離間していると共に、複数の埋め込み半導体領域ＢＧＲ１〜ＢＧＲ４どうしも相互に離間している。埋め込み半導体領域ＢＧＲ１〜ＢＧＲ４は、半導体領域ＧＲ１〜ＧＲ４と例えば同心円状に形成され、素子領域を囲んでいる。埋め込み半導体領域ＢＧＲ１〜ＢＧＲ４の電位はフローティングの状態にある。
埋め込み半導体領域ＢＧＲ１〜ＢＧＲ４の不純物濃度は、ドレイン電極１２とソース電極１１との間に高電圧が印加された状態で最外ベース領域５ａ側から伸びてくる空乏層が達すると完全空乏化するよう制御されている。あるいは、埋め込み半導体領域ＢＧＲ１〜ＢＧＲ４は、上記空乏層が達すると一部だけが空乏化するようにしてもよい。
図１に示す具体例では、例えば４個の半導体領域ＧＲ１〜ＧＲ４が高抵抗半導体層２の表層部に形成されているが、個数はこれに限ることはない。また、埋め込み半導体領域ＢＧＲ１〜ＢＧＲ４は、例えば４個ずつ同じ深さ（高抵抗半導体層２の表面からの実質同じ深さ）に設けられているが、同じ深さに存在する埋め込み半導体領域ＢＧＲ１〜ＢＧＲ４の個数は４個に限ることはない。さらに、図１の例では、埋め込み半導体領域ＢＧＲ１〜ＢＧＲ４は３段階の深さに分かれて設けられているが、深さの段階数もこれに限ることはない。
ここで、高抵抗半導体層２中でその表面から実質同じ深さに設けられた埋め込み半導体領域ＢＧＲ１〜ＢＧＲ４を素子領域に近い側から順に１個目、２個目、・・・ｎ個目とすると、同じｎ個目であって異なる深さに設けられた埋め込み半導体領域ＢＧＲ（ｎ）（ここで図１に示す例ではｎは１〜４）は、同じｎ個目の半導体領域ＧＲ（ｎ）（図１に示す例ではｎは１〜４）よりも素子領域側にずれて位置し、且つ高抵抗半導体層２の表面からより深い位置にあるものほど素子領域側にずれて位置している。
すなわち、図１に示す具体例では、半導体領域ＧＲ１は素子領域に近い側から順に数えて１個目の半導体領域であり、以降、半導体領域ＧＲ２は２個目、半導体領域ＧＲ３は３個目、半導体領域ＧＲ４は４個目の半導体領域である。
高抵抗半導体層２の表面から最も浅い位置に設けられた４個の埋め込み半導体領域ＢＧＲ１〜ＢＧＲ４のうち埋め込み半導体領域ＢＧＲ１は素子領域に近い側から順に数えて１個目であり、以降、埋め込み半導体領域ＢＧＲ２は２個目、埋め込み半導体領域ＢＧＲ３は３個目、埋め込み半導体領域ＢＧＲ４は４個目である。そして、１個目の埋め込み半導体領域ＢＧＲ１は同じ１個目に対応する半導体領域ＧＲ１よりも素子領域側にずれて位置し、同様に、２個目の埋め込み半導体領域ＢＧＲ２は同じ２個目に対応する半導体領域ＧＲ２よりも素子領域側にずれて位置し、３個目の埋め込み半導体領域ＢＧＲ３は同じ３個目に対応する半導体領域ＧＲ３よりも素子領域側にずれて位置し、４個目の埋め込み半導体領域ＢＧＲ４は同じ４個目に対応する半導体領域ＧＲ４よりも素子領域側にずれて位置している。
同様に、他の深さに設けられた４個の埋め込み半導体領域ＢＧＲ１〜ＢＧＲ４についても、１個目の埋め込み半導体領域ＢＧＲ１は同じ１個目に対応する半導体領域ＧＲ１よりも素子領域側にずれて位置し、２個目の埋め込み半導体領域ＢＧＲ２は同じ２個目に対応する半導体領域ＧＲ２よりも素子領域側にずれて位置し、３個目の埋め込み半導体領域ＢＧＲ３は同じ３個目に対応する半導体領域ＧＲ３よりも素子領域側にずれて位置し、４個目の埋め込み半導体領域ＢＧＲ４は同じ４個目に対応する半導体領域ＧＲ４よりも素子領域側にずれて位置している。
さらに、同じ１個目に位置し深さの異なる３個の埋め込み半導体領域ＢＧＲ１どうしは、高抵抗半導体層２の表面からより深い位置にあるものほど素子領域側にずれて位置している。同様に、同じ２個目に位置し深さの異なる３個の埋め込み半導体領域ＢＧＲ２どうしも高抵抗半導体層２の表面からより深い位置にあるものほど素子領域側にずれて位置し、同じ３個目に位置し深さの異なる３個の埋め込み半導体領域ＢＧＲ３どうしも高抵抗半導体層２の表面からより深い位置にあるものほど素子領域側にずれて位置し、同じ４個目に位置し深さの異なる３個の埋め込み半導体領域ＢＧＲ４どうしも高抵抗半導体層２の表面からより深い位置にあるものほど素子領域側にずれて位置している。
終端領域における最外周端の表面にはｎ型のフィールドストップ層１５が形成され、さらにその表面上には等電位リング（メタル）１６が形成されている。空乏層がチップ終端の表面や側面（ダイシングライン）にまで到達してしまうと、リーク電流の原因となるが、チップ終端に上記フィールドストップ層１５や等電位リング１６を設けることで終端における空乏層の伸展を抑えることができる。
ｎ型ピラー層３よりも低不純物濃度のｎ−型の高抵抗半導体層２を終端領域に設けることで終端領域で空乏層が伸び易く、素子領域よりも高い終端耐圧を実現することができる。高抵抗半導体層２の表層部に形成された半導体領域ＧＲ１〜ＧＲ４の電位は浮いており（フローティング状態にあり）、ドレイン電極１２とソース電極１１との間に高電圧が印加されて最外ベース領域５ａ側から伸びてくる空乏層が１個目の半導体領域ＧＲ１に達するとこの半導体領域ＧＲ１がドレインとソース間の任意の電位に固定され、ｎ−型の高抵抗半導体層２がドレインと接続された電位であるため、半導体領域ＧＲ１とｎ−型の高抵抗半導体層２間に電位差が生じ、さらに外側へ空乏層が伸びる。この空乏層が２個目の半導体領域ＧＲ２に達するとこの半導体領域ＧＲ２も任意の電位に固定され、さらに外側へ空乏層が伸び、同様に、空乏層が３個目の半導体領域ＧＲ３に達するとこの半導体領域ＧＲ３も任意の電位に固定され、さらに外側へ空乏層が伸び、空乏層が４個目の半導体領域ＧＲ４に達するとこの半導体領域ＧＲ４も任意の電位に固定され、さらに外側へ空乏層が伸びる。すなわち、電界集中が生じやすい最外ベース領域５ａにおける外側のコーナー部の電界が臨界電界を超える前に次々と外側の半導体領域ＧＲ１〜ＧＲ４に空乏層が伸展していき、電界ピークを各半導体領域ＧＲ１〜ＧＲ４で分担して受け持ち、終端領域における局所的な電界集中を抑える。
最外ベース領域５ａのコーナー部への電界集中を緩和するためには、そのコーナー部の曲率に合わせた形で空乏層を終端領域外側へと伸ばしていく必要がある。表層部に形成した半導体領域ＧＲ１〜ＧＲ４は、空乏層を主に横方向へ伸ばすため、表層部に形成した半導体領域ＧＲ１〜ＧＲ４だけで、最外ベース領域５ａのコーナー部の曲率に合わせた空乏層の伸展を実現するとなると横方向に長い終端長が必要になる。
終端領域は主電流経路が形成されないため、オン抵抗の低減には寄与しない。このため、終端領域を横方向に長く設計とするとオン抵抗に寄与しない無駄なチップ面積が増加してしまい、ウェーハ一枚当たりのチップ数が減少するため、チップ単価の増大につながってしまう。
そこで、本実施形態では、表層部に設けた半導体領域ＧＲ１〜ＧＲ４に加えて、高抵抗半導体層２中に複数の埋め込み半導体領域ＢＧＲ１〜ＢＧＲ４を設けている。前述したように、素子領域側から数えて同じｎ個目にある半導体領域ＧＲ（ｎ）及び埋め込み半導体領域ＢＧＲ（ｎ）の群は、表層部側から深くなるにつれて徐々に素子領域側に位置がシフトしている。
半導体領域ＧＲ１〜ＧＲ４及び埋め込み半導体領域ＢＧＲ１〜ＢＧＲ４の電位は浮いており（フローティング状態にあり）、ドレイン電極１２とソース電極１１との間に高電圧が印加されて最外ベース領域５ａ側から伸びてくる空乏層が１個目の半導体領域ＧＲ１及び埋め込み半導体領域ＢＧＲ１の群に達するとドレイン−ソース間の任意の電位に固定され、さらに外側へ空乏層が伸びる。ここで、１個目の半導体領域ＧＲ１及び埋め込み半導体領域ＢＧＲ１の群は前述したようなシフト配置されているため、最外ベース領域５ａのコーナー部からその曲率に合わせた形で、横方向、縦方向及びこれらの間の斜め方向に空乏層を伸展させることができる。
１個目の半導体領域ＧＲ１及び埋め込み半導体領域ＢＧＲ１の群から伸びた空乏層が２個目の半導体領域ＧＲ２及び埋め込み半導体領域ＢＧＲ２の群に達するとこれらは一部あるいは完全に空乏化し、その電位が固定され、さらに外側へ空乏層が伸びる。ここで、２個目の半導体領域ＧＲ２及び埋め込み半導体領域ＢＧＲ２の群も前述したようなシフト配置されているため、最外ベース領域５ａのコーナー部の曲率に合わせた形で、横方向、縦方向及び斜め方向に空乏層を伸展させることができる。
以下同様にして、３個目の半導体領域ＧＲ３及び埋め込み半導体領域ＢＧＲ３の群、および４個目の半導体領域ＧＲ４及び埋め込み半導体領域ＢＧＲ４の群も前述したようなシフト配置されているため、最外ベース領域５ａのコーナー部から、その曲率に合わせた形で、終端領域に空乏層を伸展させることができる。
すなわち、本実施形態によれば、横方向だけでなく、最外ベース領域５ａのコーナー部の曲率に合わせた形で斜め方向及び縦方向といった方向にも速やかに空乏層を伸展させることができるため、終端長を短くしても最外ベース領域５ａのコーナー部の曲率に合わせた空乏層の伸展が可能になり、終端領域における局所的な電界集中を緩和して高い終端耐圧が得られる。しかも、オン抵抗の低減に寄与しない終端領域の短縮が図れることでコスト低減が実現可能である。
また、本実施形態の構造によれば、比較的低いドレイン−ソース間電圧で、終端領域が深さ方向及び斜め方向にも空乏化できるため、静耐圧のみならず、ドリフト層にキャリアが残存するような場合の終端耐圧（動耐圧）の向上も図れる。
終端領域に求められる特性として、素子領域よりも静耐圧及び動耐圧が高いことが挙げられ、本実施形態ではこの特性を満足させることができ信頼性の高い半導体装置を提供できる。
現状の製品設計を鑑み、終端長を短縮しつつ所望の曲率でもって終端領域に空乏層を効率良く伸展させるには、以下の条件に設計するのが望ましいとの知見を本発明者は得た。
ｎ個目の半導体領域をＧＲ（ｎ）、（ｎ＋１）個目の半導体領域をＧＲ（ｎ＋１）、半導体領域ＧＲ（ｎ）と半導体領域ＧＲ（ｎ＋１）との距離（半導体領域間のピッチ）をＷＧＲ、ｎ個目の埋め込み半導体領域をＢＧＲ（ｎ）、（ｎ＋１）個目の埋め込み半導体領域をＢＧＲ（ｎ＋１）、高抵抗半導体層２の表面から実質同じ深さにある埋め込み半導体領域ＢＧＲ（ｎ）と埋め込み半導体領域（ｎ＋１）との間の距離（同じ深さにある埋め込み半導体領域間のピッチ）をＷＢＧＲとすると、
ＷＧＲ＝Ａ×（ｎ−１）＋Ｂ＞ＷＢＧＲを満足するよう設計するのが望ましい。この関係式におけるパラメータＡとＢは、以下のようにして、高耐圧を得るべく最適な値が選択される。
高抵抗半導体層２の厚さを４８μｍとし、同じｎ個目に対応する半導体領域ＧＲ（ｎ）に対する埋め込み半導体領域ＢＧＲ（ｎ）のオフセット量（突き出し量）を固定し、上記パラメータＡとＢとを変動させた場合の耐圧Ｖｄｓｓを計算した結果を図４に示す。また、空乏層を深さ方向により伸ばしやすくするために、ＷＢＧＲはＷＧＲより２μｍ短くして計算している。
ＡとＢとを図４において破線で囲まれた範囲内に設定すると６００Ｖより大きな耐圧Ｖｄｓｓが得られ、また、ＡとＢとを図４において実線で囲まれた範囲内に設定すると６５０Ｖより大きな耐圧Ｖｄｓｓが得られるとの結果を得た。したがって、より高い耐圧Ｖｄｓｓを実現するには、２μｍ＜Ａ＜４μｍ、１０μｍ＜Ｂ＜２０μｍを満足するように、上記パラメータＡとＢを設定するのが望ましい。
以上、具体例を参照しつつ本発明の実施形態について説明した。しかし、本発明は、それらに限定されるものではなく、本発明の技術的思想に基づいて種々の変形が可能である。
前述した実施形態では、第１導電型をｎ型、第２導電型をｐ型として説明したが、第１導電型をｐ型、第２導電型をｎ型としても本発明は実施可能である。
また、前述した実施形態ではプレナーゲート構造を説明したが、トレンチゲート構造であってもよい。また、ＭＯＳＦＥＴに限らず、本発明は、ＩＧＢＴ（Insulated Gate Bipolar Transistor）などの素子でも適用可能である。また、図３に示すように、素子領域にスーパージャンクション構造がない構造の半導体装置にも本発明は適用可能である。
また、半導体としては、シリコンに限らず、例えば、シリコンカーバイト（ＳｉＣ）、窒化ガリウム（ＧａＮ）、ダイアモンドなどを用いることもできる。
本発明の実施形態に係る半導体装置の要部の模式断面図。 同半導体装置における最外ベース領域と半導体領域ＧＲ１〜ＧＲ４との平面レイアウトを示す模式平面図。 本発明の他の実施形態に係る半導体装置の要部の模式断面図。 本発明の実施形態に係る半導体装置において、半導体領域ＧＲ（ｎ）間のピッチＷＧＲを規定するパラメータＡとＢの、高耐圧を得るべく望ましい設定範囲を示す模式図。
符号の説明
２…高抵抗半導体層、３…第１の半導体ピラー層、４…第２の半導体ピラー層、５…ベース領域、５ａ…最外ベース領域、６…ソース領域、８…制御電極、１１…第１の主電極、１２…第２の主電極、１４…フィールドプレート電極、ＧＲ１〜ＧＲ４…半導体領域、ＢＧＲ１〜ＢＧＲ４…埋め込み半導体領域

Claims (5)

  1. 第１導電型の半導体層と、
    前記半導体層の表面側に設けられた第１の主電極と、
    前記半導体層の前記表面の反対側の裏面側に設けられた第２の主電極と、
    前記第１の主電極と前記第２の主電極との間の縦方向に主電流経路が形成される素子領域より外側の終端領域における前記半導体層の表層部に設けられた複数の第２導電型の半導体領域と、
    前記終端領域における前記半導体層中に設けられ、前記半導体領域に対して離間し、且つ相互に離間している複数の第２導電型の埋め込み半導体領域と、
    を備え、
    前記半導体層の表面からの実質同じ深さに設けられた前記埋め込み半導体領域を前記素子領域に近い側から順に１個目、２個目、・・・ｎ個目とすると、
    同じｎ個目であって前記半導体層の表面からの異なる深さに設けられた複数の前記埋め込み半導体領域は、同じｎ個目に対応する前記半導体領域よりも前記素子領域側にずれて位置し、且つ前記半導体層の表面からのより深い位置にあるものほど前記素子領域側にずれて位置していることを特徴とする半導体装置。
  2. 前記埋め込み半導体領域は、電位がフローティングの状態にあることを特徴とする請求項１記載の半導体装置。
  3. 前記第１の主電極及び前記第２の主電極間に高電圧が印加された状態で、前記埋め込み半導体領域は完全空乏化することを特徴とする請求項１または２に記載の半導体装置。
  4. 前記素子領域には、前記縦方向に対して略垂直な横方向に互いに隣接して交互に配列された第１導電型の第１の半導体ピラー層と第２導電型の第２の半導体ピラー層との周期的配列構造が設けられていることを特徴とする請求項１〜３のいずれか１つに記載の半導体装置。
  5. 前記終端領域における前記半導体層の不純物濃度は、前記素子領域における前記第１の半導体ピラー層の不純物濃度よりも低いことを特徴とする請求項４記載の半導体装置。
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