JP5639926B2 - 炭化珪素半導体装置及びその製造方法 - Google Patents

炭化珪素半導体装置及びその製造方法 Download PDF

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Description

本発明は、炭化珪素半導体基板に設けられた炭化珪素半導体装置及びその製造方法に関する。
エネルギーの高効率利用を目的に、パワーＭＯＳＦＥＴ（金属酸化膜半導体電界効果トランジス）の材料として、Ｓｉ(珪素)からＳｉＣ（炭化珪素）への転換が検討されている。これは、ＳｉＣはＳｉと比較して、絶縁破壊電界強度が約７倍、禁制帯幅が約３倍と大きいことから、低損失かつ高温動作が可能なパワーＭＯＳＦＥＴに適した半導体であるためである。
近年はＳｉＣ ＭＯＳＦＥＴの開発が進み、６００〜１２００Ｖ耐圧で１０ｍΩｃｍ２を下回る低いオン抵抗が得られている。これは、同耐圧のＳｉ ＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）やＳｉスーパージャンクションＭＯＳＦＥＴに比べて充分に小さい。しかし、ＳｉＣ半導体から得られるべき本来の特性から考えると、オン抵抗のさらなる低減が可能である。
このＳｉＣ ＭＯＳＦＥＴのオン抵抗に関する課題の一つにＳｉＣ特有の高チャネル抵抗がある。一般に、基板として４Ｈ−ＳｉＣのＳｉ面が表面となる結晶が用いられている。このＳｉ面をチャネルとして用い、ゲート絶縁膜をドライ酸化もしくはウェット酸化で形成したＤＭＯＳＦＥＴ（Ｄｏｕｂｌｅ−Ｄｉｆｆｕｓｅｄ ＭＯＳＦＥＴ）（二重拡散型ＭＯＳＦＥＴ）の場合、移動度は１０ｃｍ２／Ｖｓ以下となる（たとえば、非特許文献１参照）。これは、ＳｉＣ基板とゲート絶縁膜との界面準位が１０１２〜１０１３ｃｍ−２ｅＶ−１とＳｉと比較して２桁以上高いためである。この低移動度がチャネル抵抗を高くし、結果、オン抵抗の低減を妨げる。
一般に、素子構造をＤＭＯＳＦＥＴからトレンチ型ＭＯＳＦＥＴに変更することによって、ＪＦＥＴ（Ｊｕｎｃｔｉｏｎ ＦＥＴ）（接合型電界効果トランジスタ）抵抗やアキュミュレーション抵抗を低減できることが知られているが、ＳｉＣの場合にはさらにＳｉ面に対して垂直な面となるＡ面をチャネルとして利用することにより移動度を向上させることができる（たとえば、非特許文献１）。この場合、５０ｃｍ２／Ｖｓ以上の移動度が期待できる。したがって、ＳｉＣ半導体でトレンチ型ＭＯＳＦＥＴを採用することによって、移動度が向上し、チャネルの低抵抗化が可能となる。
また、トレンチ型ＭＯＳＦＥＴはチャネルを基板に対して縦にすることができるため、チャネルが基板に対して横であるＤＭＯＳＦＥＴに比べて、集積化に有利であり、結果、チャネルの低抵抗化がより期待できる。
ここで、Ｓｉ半導体におけるトレンチ型ＭＯＳＦＥＴの製造方法として、特許文献１の製造方法が知られている。この方法では、トレンチの壁に誘電体層（ゲート絶縁膜）を形成した後に、ソース電極への良好な低抵抗コンタクトを行うためのシリサイドをソース領域に形成している。
また、炭化珪素デバイスの製造方法として、特許文献２の製造方法が知られている。この方法では、イオン注入技術もしくは接続金属アニール処理に伴う高温処理での半導体−ゲート酸化膜界面への熱負荷を抑制するために、ゲート絶縁膜を形成する前にシリサイドを形成している。
特表２００４−５２２３１９号公報 特開２００６−２６１６２４号公報
Ｔ．Ｋｉｍｏｔｏら、"Ｉｎｔｅｒｆａｃｅ Ｐｒｏｐｅｒｔｉｅｓ ｏｆ Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｓｔｒｕｃｔｕｒｅｓ ｏｎ ４Ｈ−ＳｉＣ｛０００１｝ａｎｄ（１１−２０） Ｆｏｒｍｅｄ ｂｙ Ｎ２Ｏ Ｏｘｉｄａｔｉｏｎ"、Ｊａｐａｎｅｓｅ Ｊｏｕｒｎａｌ ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ、 Ｖｏｌ．４４、 ｐｐ．１２１３−１２１８ ２００５年
発明者の検討によれば、以下、３つの課題を見出した。まず、１つ目の課題について説明する。まず、特許文献１の製造方法をＳｉＣのＭＯＳＦＥＴに適用する場合、Ｓｉと異なり、ＳｉＣではシリサイド化のアニールに１０００℃以上の高温が必要であり、この高温熱処理により、ＳｉＣとゲート絶縁膜との界面層が著しく劣化してしまう。これにより、チャネル移動度が大きく低下する。高温熱処理により、界面層にＳｉＯＣが形成され、電子のトラップを形成してしまうからである。一方、特許文献２の製造方法では、この課題を解決できるものの、低温でのオーミック接続を行うためにシリサイド膜を形成した後に、シリサイド層自身を除去しており、ソース領域へのコンタクトプラグを想定した場合には再度同じ領域にコンタクトを取ることができず、ソース領域での抵抗がシリサイド層を除去しない場合に比べ、大幅に高くなってしてしまう。そして、シリサイド層を除去しない場合においては、シリサイド層を残すことによる金属汚染の課題よりもむしろ、ゲート絶縁膜となるゲート絶縁膜界面層の形成工程でシリサイド層の表面が酸化されてしまい、シリサイド層膜厚の減少により、ソース領域が高抵抗化してしまうという課題を発明者は見出した。つまり、１つ目の課題は、ソース領域の高抵抗化である。
次に、２つ目の課題について説明する。ソース領域にシリサイド層を形成し、その上に直接酸化珪素膜を形成し、酸化珪素膜にコンタクトホールを形成する装置においては、素子を駆動させる際の電流により発生する熱で、酸化珪素膜中の酸素がシリサイド層を酸化させ、シリサイド層の劣化を引き起こすという課題を発明者は見出した。この劣化はソース領域の高抵抗化を引き起こし、デバイスの信頼性や寿命の低下に繋がる。つまり、２つ目の課題は、経時的に生じるシリサイド層の劣化である。
最後に、３つ目の課題について説明する。特許文献１の製造方法では、ゲート電極をエッチバックすることで、溝内に完全に埋め込むプロセスを開示している。しかし、ゲート電極は奥ゆき方向に延在しているため、ゲート電極の断面積の低下は、ゲート電極の高抵抗化を招き、ＭＯＳＦＥＴのスイッチング速度を低下させる。その一方で、ゲート電極の一部を基板表面上に残したプロセスにすると、ゲート電極の一部が基板表面に残るため、その後に形成されるシリサイド層をチャネル領域に近づけることが事実上困難になる。シリサイド層の形成に自己整合プロセスを用いるためである。そのため、ゲート電極の一部を基板表面上に残したプロセスでは、ソース領域の抵抗を下げることに限界があった。このように、ゲート電極の低抵抗化とソース領域の低抵抗化はトレードオフの関係にあり、ゲート電極とソース領域の低抵抗化の両立は困難である。つまり、３つ目の課題は、ゲート電極とソース領域の低抵抗化の両立である。
代表的な本願発明は以下のとおりである。本願発明は、炭化珪素半導体層上に互いに離れた複数の金属シリサイド層を形成する第一工程と、炭化珪素半導体層上に金属シリサイド層の酸化防止膜を形成する第二工程と、複数の金属シリサイド層間の酸化防止膜の一部を除去する第三工程と、酸化防止膜が除去された領域の炭化珪素半導体層表面を酸化することで酸化膜を形成する第四工程と、酸化膜上にＭＯＳＦＥＴのゲート電極を形成する第五工程を備える炭化珪素半導体装置の製造方法である。これにより、１つ目の課題を解決することができる。
また、別の本願発明は、炭化珪素基板上に形成された炭化珪素半導体層と、炭化珪素半導体層上に互いに離れて形成された複数の金属シリサイド層と、金属シリサイド層上に形成されたコンタクトプラグと、コンタクトプラグが形成された領域を除く金属シリサイド層上に形成された金属シリサイド層の酸化防止膜と、酸化防止膜上に形成された酸化珪素膜と、複数の金属シリサイド層間に形成されたＭＯＳＦＥＴのゲート電極と、炭化珪素基板の炭化珪素半導体層が形成されている面と反対側の面に形成されたＭＯＳＦＥＴのドレイン電極を備える炭化珪素半導体装置である。これにより、２つ目の課題を解決することができる。
また、別の本願発明は、炭化珪素基板上に形成された炭化珪素半導体層と、炭化珪素半導体層上に互いに離れて形成された複数の金属シリサイド層と、複数の金属シリサイド層間の炭化珪素基板に形成された溝に埋め込まれたＭＯＳＦＥＴのゲート電極と、ゲート電極と炭化珪素半導体層の間に形成されたゲート絶縁膜と、炭化珪素基板の炭化珪素半導体層が形成されている面と反対側の面に形成されたＭＯＳＦＥＴのドレイン電極とを備え、ゲート電極は、溝の外部に溝よりも幅広の部分を有し、金属シリサイド層の端部が、幅広の部分の端部よりもゲート絶縁膜側に形成されている炭化珪素半導体装置である。これにより、３つ目の課題を解決することができる。
以上のように本発明によれば、チャネル移動度を低下させることなく、ソース領域の低抵抗化を実現できる炭化珪素半導体装置の製造方法を提供することができる。また、シリサイド層の劣化を抑制することでデバイスの信頼性や寿命の低下を抑制した炭化珪素半導体装置を提供することができる。また、ゲート電極とソース領域の低抵抗化を両立した炭化珪素半導体装置を提供することができる。
図１は本発明の実施例１に係るＳｉＣ半導体素子の断面図である。 図２−（ａ）は、図１に示すＳｉＣ半導体素子の製造方法を説明するための断面工程図である。 図２−（ｂ）は、図２−（ａ）の次の工程を示す断面工程図である。 図２−（ｃ）は、図２−（ｂ）の次の工程を示す断面工程図である。 図２−（ｄ）は、図２−（ｃ）の次の工程を示す断面工程図である。 図２−（ｅ）は、図２−（ｄ）の次の工程を示す断面工程図である。 図２−（ｆ）は、図２−（ｅ）の次の工程を示す断面工程図である。 図２−（ｇ）は、図２−（ｆ）の次の工程を示す断面工程図である。 図２−（ｈ）は、図２−（ｇ）の次の工程を示す断面工程図である。 図２−（ｉ）は、図２−（ｈ）の次の工程を示す断面工程図である。 図２−（ｊ）は、図２−（ｉ）の次の工程を示す断面工程図である。 図２−（ｋ）は、図２−（ｊ）の次の工程を示す断面工程図である。 図２−（ｌ）は、図２−（ｋ）の次の工程を示す断面工程図である。 図２−（ｍ）は、図２−（ｌ）の次の工程を示す断面工程図である。 図２−（ｎ）は、図１の要部拡大図である。 図２−（ｏ）は、実施例１において、金属シリサイド層上に金属カーバイド層を設けた断面図である。 図２−（ｐ）は、実施例１において、ＳｉＣエピタキシャル基板と金属シリサイド層の間に金属カーバイド層を設けた断面図である。 図２−（ｑ）は、図１の上面レイアウト図である。 図３−（ａ）は、ＳｉＣ半導体素子の製造方法を説明するための断面工程図である。 図３−（ｂ）は、図３−（ａ）の次の工程を示す断面工程図である。 図３−（ｃ）は、図３−（ｂ）の次の工程を示す断面工程図である。 図３−（ｄ）は、図３−（ｃ）の次の工程を示す断面工程図である。 図３−（ｅ）は、図３−（ｄ）の次の工程を示す断面工程図である。 図３−（ｆ）は、図３−（ｅ）の次の工程を示す断面工程図である。 図３−（ｇ）は、図３−（ｆ）の次の工程を示す断面工程図である。 図３−（ｈ）は、図３−（ｇ）の次の工程を示す断面工程図である。 図３−（ｉ）は、図３−（ｈ）の次の工程を示す断面工程図である。 図３−（ｊ）は、図３−（ｉ）の次の工程を示す断面工程図である。 図３−（ｋ）は、図３−（ｊ）の次の工程を示す断面工程図である。 図３−（ｌ）は、図３−（ｋ）の次の工程を示す断面工程図である。 図３−（ｍ）は、図３−（ｌ）の次の工程を示す断面工程図である。 図４−（ａ）は、ＳｉＣ半導体素子の製造方法を説明するための断面工程図である。 図４−（ｂ）は、図４−（ａ）の次の工程を示す断面工程図である。 図４−（ｃ）は、図４−（ｂ）の次の工程を示す断面工程図である。 図４−（ｄ）は、図４−（ｃ）の次の工程を示す断面工程図である。 図４−（ｅ）は、図４−（ｄ）の次の工程を示す断面工程図である。 図４−（ｆ）は、図４−（ｅ）の次の工程を示す断面工程図である。 図４−（ｇ）は、図４−（ｆ）の次の工程を示す断面工程図である。 図４−（ｈ）は、図４−（ｇ）の次の工程を示す断面工程図である。 図４−（ｉ）は、図４−（ｈ）の次の工程を示す断面工程図である。 図４−（ｊ）は、図４−（ｉ）の次の工程を示す断面工程図である。 図４−（ｋ）は、図４−（ｊ）の次の工程を示す断面工程図である。 図４−（ｌ）は、図４−（ｋ）の次の工程を示す断面工程図である。 図４−（ｍ）は、図４−（ｌ）の次の工程を示す断面工程図である。 図４−（ｍ）は、図４−（ｎ）の次の工程を示す断面工程図である。 図４−（ｏ）は、図４−（ｎ）の次の工程を示す断面工程図である。
以下、本発明の実施例１について図面を参照して詳細に説明する。図１は、本発明の実施例１に係るＳｉＣ（炭化珪素）半導体素子の断面模式図である。ＳｉＣ半導体素子は、トレンチ型ＭＯＳＦＥＴの単位セルが複数配置された構造を有している。なお、図１では、複数の単位セルのうち一部が示されている。１０２はＳｉＣ基板であり、ＳｉＣ基板１０２とＳｉＣ基板１０２上に形成されたエピタキシャル層１０１とでＳｉＣエピタキシャル基板１０３が構成されている。エピタキシャル層１０１の基板表面側にＭＯＳＦＥＴのチャネル領域を構成するボディ層１０５と、ＭＯＳＦＥＴのソース領域を構成するソース拡散層領域１０６とが形成されている。ＳｉＣ基板１０２の裏面にはＭＯＳＦＥＴのドレイン領域を構成するドレイン拡散層領域１０４が形成されている。１１８はＭＯＳＦＥＴのゲート電極であり、１１７はゲート絶縁膜、１１６はゲート絶縁膜とＳｉＣ層とのゲート絶縁膜界面層である。１１０は、ソース領域の金属シリサイド層であり、１１１は、ドレイン領域の金属シリサイド層である。１１２は、金属シリサイド層表面の酸化を防止するために設けられた酸化防止膜（例えば窒化珪素膜）である。１１３は酸化防止膜上に形成された酸化珪素膜である。１２１と１２２は夫々、ゲート電極に対する配線用電極（コンタクトプラグ）とソース領域に対する配線用電極（コンタクトプラグ）である。１２１と１２２は夫々、図中央部と同様に、外部から供給されるゲート電位（Ｇ）、ソース電位（Ｓ）が引加される電極パッドと電気的に接続されており、１１１は外部から供給されるドレイン電位（Ｄ）が引加される。 １２０は層間絶縁膜（例えば、酸化珪素膜）である。
図２−（ａ）から図２−（ｏ）を用いて、図１に示された本発明の実施例１におけるＳｉＣ半導体素子の製造方法を説明する。本製造方法は、ソース領域への金属シリサイド層１１０と窒化珪素膜１１２をゲート絶縁膜１１７よりも前に形成することで、チャネル移動度を低下させることなく、ソース領域の低抵抗化を実現できる。
まず、ＳｉＣ半導体素子は、４Ｈ−ＳｉＣ基板２０２に設けられている。ＳｉＣ基板２０２には、Ｎ型の不純物が注入されている。この不純物はたとえば窒素であり、たとえば、不純物濃度は１×１０１８〜１×１０２１ｃｍ−３の範囲である。また、ＳｉＣ基板２０２の表面はＳｉ面でもＣ（炭素）面のどちらでもよい。
このＳｉＣ基板２０２上にＳｉＣ基板２０２よりも低濃度にＮ型不純物が注入されたＳｉＣのＮ−型のエピタキシャル層２０１がエピタキシャル成長されている。このＮ−型のエピタキシャル層２０１の不純物濃度はＳｉＣ半導体素子１の素子定格に依存するが、たとえば、１×１０１５〜１×１０１７ｃｍ−３の範囲である（図２−（ａ））。 以上の工程を経て、ＳｉＣエピタキシャル基板２０３が完成する。次に、ＳｉＣエピタキシャル基板２０３の裏面にドレインとなるＮ＋型の拡散層領域２０４を設ける。この不純物濃度は高濃度であることが望ましく、たとえば、１×１０１９〜１×１０２１ｃｍ−３の範囲である（図２−（ａ））。
次に、ボディ層２０５を設ける。まず、ポジレジストを塗布、露光、現像し、所望のボディ層の形状のレジストパターンを形成する（図示せず）。続いて、イオン注入でＰ型のボディ層２０５を形成する。不純物はたとえばアルミニウムである。不純物濃度は、たとえば、１×１０１６〜１×１０１９ｃｍ−３の範囲である（図２−（ｂ））。ボディ層２０５の深さは1μｍ程度が望ましい。次に、ソースとなるＮ＋型の拡散層領域２０６を設ける（図２−（ｃ））。まず、ポジレジストを塗布、露光、現像し、所望の拡散層領域の形状のレジストパターン２０７を形成する。続いて、イオン注入を行う。不純物はたとえば窒素である。この不純物濃度はドレインとなるＮ＋型の拡散層領域２０４と同等か、それ以上の高濃度であることが望ましい。たとえば、１×１０１９〜１×１０２１ｃｍ−３の範囲である。不純物注入後、レジストパターン２０７を除去した後、注入した不純物の活性化を行う。ＳｉＣの活性化熱処理には１５００℃以上の温度が要求される。しかし、１５００℃以上を超えるとＳｉＣ表面からＳｉ原子や注入原子の離脱が起きる。また、表面平坦性が劣化してしまう。そこで、ＳｉＣエピタキシャル基板２０３の表面と裏面を活性化熱処理前に炭素膜で被覆する（図示せず）。炭素膜はプラズマＣＶＤ装置によって、ＳｉＣエピタキシャル基板２０３の表面と裏面に３０ｎｍ程度堆積させる。この炭素膜を被覆した後、１５００℃以上の高温で数分間活性化熱処理を行う。活性化熱処理後、被覆した炭素膜は酸素プラズマ処理で除去する（図示せず）。炭素膜除去後、さらに活性化熱処理の影響と炭素膜によって劣化したＳｉＣエピタキシャル基板２０３の表面を犠牲酸化によって除去する（図示せず）。犠牲酸化膜として１１００℃のドライ酸化によって、１０ｎｍ程度の残留炭素を含んだ酸化珪素膜を形成し、１／１０に希釈したＨＦで除去する。
次に、Ｎ＋型の拡散層領域２０６とボディ層２０５の一部に金属シリサイド層を設ける。まず、ＳｉＯ２膜（酸化珪素膜）２０８をプラズマＣＶＤ装置でＳｉＣ基エピタキシャル基板２０３表面に堆積する（図２−（ｄ））。ＳｉＯ２膜厚は、５００ｎｍ程度である。続いて、金属シリサイド層の形成部を開口する。まず、ポジレジストを塗布、露光、現像し、所望のレジストパターンを得る（図示せず）。その後、ＳｉＯ２膜２０８をドライエッチングによって加工することで、パターニングされたＳｉＯ２膜がＳｉＣエピタキシャル基板２０３上に形成される（図２−（ｄ））。１／１００に希釈したＨＦで３０秒間の前洗浄を経た後、ＳｉＣエピタキシャル基板２０３の表面にマグネトロンスパッタ装置を用いて金属膜２０９を２０ｎｍ程度堆積させる（図２−（ｄ））。
次に、８００℃のシリサイド化アニールを行い金属膜２０９とＳｉＣエピタキシャル基板２０３を反応させて、金属シリサイド層２１０を形成する（図２−（ｅ））。この時点では、金属シリサイド層２１０はショットキー特性を示す。金属シリサイド層２１０を形成した後、ウェットエッチングを用いて未反応の金属膜を除去し、ＳｉＯ２膜２０８を１／１０に希釈したＨＦで除去する。この金属膜除去のためのウェットエッチングには、たとえば、硫酸加水が用いられる。以上の工程を経て、金属シリサイド層２１０は所望の形状に加工され、ＳｉＣ半導体層上に互いに離れた複数の金属シリサイド層が形成される。（図２−（ｅ））。
次に、裏面のＮ＋型の拡散層領域２０４を覆うように金属シリサイド層２１１を形成する。まず、１／１００に希釈したＨＦで３０秒間の前洗浄を経た後、ＳｉＣエピタキシャル基板２０３の裏面にマグネトロンスパッタ装置を用いて、金属膜（図示せず）を１００ｎｍ程度堆積させる。次に、１０００℃のシリサイド化アニールを行い金属膜とＳｉＣエピタキシャル基板２０３を反応させて、金属シリサイド層２１１を形成する。この時点で、表側の金属シリサイド層２１０と裏側の金属シリサイド層２１１は１０−６Ωｃｍ２以下の良好なオーミック特性を示す。金属シリサイド層２１１を形成した後、ウェットエッチングを用いて裏面の未反応の金属膜を除去する（図２−（ｆ））。金属シリサイド層２１０および２１１を構成する金属材料としては、ニッケル、コバルト、プラチナ、パラジウム、チタン、アルミニウム、モリブデン、タングステンのうちから選択される少なくとも１種類を含んだシリサイド膜が用いられる。
ＳｉＣエピタキシャル基板２０３の表面と裏面に金属シリサイド層２１０と２１１を形成した後、表面にプラズマＣＶＤ装置でＳｉＮ（窒化珪素）膜を金属シリサイドの酸化防止膜２１２として５０ｎｍ程度形成する（図２−（ｇ））。この酸化防止膜２１２は、金属シリサイド層２１０の表面の酸化を防止する効果の他に、金属シリサイド層に含まれる金属の拡散を防止する効果も備えている。続いて、表面にプラズマＣＶＤ装置でＳｉＯ２膜を絶縁膜２１３として形成する。ＳｉＯ２膜の膜厚は３００ｎｍ程度である（図２−（ｇ））。次に、ＳｉＣエピタキシャル基板２０３の裏面に表面と同じようにプラズマＣＶＤ装置でＳｉＮを金属シリサイドの酸化防止膜２１４として５０ｎｍ程度形成する（図２−（ｇ））。これら金属シリサイドの酸化防止膜２１２および２１４に適する材料は、下地となる金属シリサイド材料や、金属シリサイド形成後にかかる熱負荷によって、適時選択すればよく、上記のＳｉＮ膜に限られたものではない。本実施例においては、たとえば、窒化アルミニウム、窒化ホウ素、炭化珪素などが適用できる。
裏面の金属シリサイドの酸化防止膜２１４を設けた後、絶縁膜２１３と酸化防止膜２１２を開口し、さらにＳｉＣエピタキシャル基板２０３をボディ層２０５が貫通するまでエッチングする（図２−（ｈ））。絶縁膜２１３と酸化防止膜２１３はこのエッチングの際のマスクとして機能する。まず、ポジレジストを塗布、露光、現像し、所望のレジストパターン２１５を得る（図２−（ｈ））。次に、ドライエッチングによって、絶縁膜２１３と酸化防止膜２１２を開口する。さらに、ＳｉＣエピタキシャル基板２０３をボディ層２０５が貫通するまでエッチングする。トレンチ（溝）の深さは、たとえば、１〜２μｍの範囲である（図２−（ｈ））。ＳｉＣエピタキシャル基板２０３にトレンチを形成した後、犠牲酸化を用いて、ドライエッチングで劣化したトレンチ表面を除去する（図示せず）。犠牲酸化膜として、等方的に酸化が可能なラジカル酸化を用いて、１０ｎｍ程度の残留炭素を含んだ酸化珪素膜を形成する（図示せず）。基板温度としては１０００℃以下が望ましい。犠牲酸化膜は、１／１００に希釈したＨＦで除去する。
続いて、ゲート絶縁膜界面層２１６を基板温度１０００℃以上の熱酸化により形成する。望ましくは１／１００に希釈したＨＦで３０秒の前洗浄を行った後、ＮＯもしくはＮ２Ｏによる酸窒化によって、ゲート絶縁膜界面層２１６を形成する（図２−（ｉ））。この酸窒化処理における基板温度は１０００℃以上が望ましく、ゲート絶縁膜界面層２１６の膜厚は１〜５ｎｍの範囲が望ましい。これにより、ゲート絶縁膜の一部となる窒素を含有する熱酸化膜が溝の底面および側面に形成される。また、この熱酸化膜であるゲート絶縁膜界面層２１６の窒化量は０．１〜１０％の範囲である。 このゲート絶縁膜界面層２１６は、ＳｉＣ表面を酸化（酸窒化も含む）することで形成される界面層であり、このゲート絶縁膜界面層２１６形成方法は、ＳｉＣ半導体素子の閾値電圧に応じて適時選択すればよく、上記のＮＯやＮ２Ｏに限られるものではない。本実施例においては、たとえば、ウェット酸化、ドライ酸化、ラジカル酸化などをゲート絶縁膜界面層２１６の形成に用いることができる。このように、金属シリサイド層２１０上に酸化防止膜２１２が形成されているので、ゲート絶縁膜界面層２１６の形成の際の金属シリサイド層２１０の酸化を抑制することができる。
次に、ゲート絶縁膜２１７を設ける（図２−（ｊ））。ゲート絶縁膜２１７の膜厚は３０〜１００ｎｍの範囲である。ゲート絶縁膜２１７を構成する材料としては、ＳｉＯ２以上の比誘電率を有する高誘電材料がよい。たとえば、ＳｉＯ２、酸化アルミニウム、酸化ハフニウム、酸化ジルコニウム、窒化珪素のうちから選択される少なくとも１種類を含んだ高誘電材料が望ましい。ゲート絶縁膜２１７の形成方法としては、減圧ＣＶＤ、ＡＬＤ（原子層堆積法）、ＭＯＣＶＤ（有機金属気相成長法）などを適用する。基板温度は、８００℃以下で形成する。既に形成された酸化膜（ゲート絶縁膜界面層）と接するＳｉＣ層界面のＳｉＯＣの形成を抑制するためである。ゲート絶縁膜２１７を形成後に、ゲート電極２１８を形成する（図２−（ｊ））。ゲート電極２１８の膜厚は１００〜２００ｎｍの範囲である。ゲート電極材料は多結晶シリコンか金属が望ましい。
ゲート電極材料が多結晶シリコンの場合、減圧ＣＶＤ装置を用いて形成する。その際、燐を１×１０１９〜１×１０２１ｃｍ−３の範囲でドーパント不純物として導入する。また、熱負荷を避けるために、ゲート絶縁膜界面層２１６とゲート絶縁膜２１７を形成する工程より低温で形成するのが望ましい。具体的には、基板温度８００℃以下で形成する。 ゲート電極材料が金属の場合、ゲート電極２１８を構成する材料としては、たとえば、アルミニウム、タングステン、ルテニウム、イリジウム、プラチナ、ニッケル、コバルト、モリブデン、パラジウム、窒化チタン、窒化タンタル、炭化チタン、炭化タンタルから選択される。また、ゲート電極材料が多結晶シリコンの場合と同様に、熱負荷を避けるために、ゲート絶縁膜界面層２１６とゲート絶縁膜２１７を形成する工程より低温で形成するのが望ましい。具体的には、基板温度８００℃以下で形成する。
次に、ゲート電極２１８を加工する。まず、ネガレジストを塗布、露光、現像し、所望のレジストパターン２１９を得る（図２−（ｋ））。続いて、ドライエッチングによって、ゲート電極２１８を加工する。ゲート電極２１８の加工後、レジストパターン２１９を除去し、層間膜２２０を堆積させる（図２−（ｌ））。層間膜２２０には、プラズマＣＶＤで形成したＳｉＯ２膜（酸化珪素膜）を適用する。膜厚は３００〜５００ｎｍの範囲である。層間膜２２０を堆積した後、ＳｉＣエピタキシャル基板２０３の裏面にある金属シリサイドの酸化防止膜２１４を除去する。除去方法は、選択された金属シリサイドの酸化防止膜２１４の材料に依存する。たとえば、金属シリサイドの酸化防止膜２１４の材料がＳｉＮ膜の場合には、熱燐酸によるウェットエッチが適用可能である。
金属シリサイドの酸化防止膜２１４を除去した後、ゲート電極２１８及び、表側の金属シリサイド膜２１０への配線用電極（コンタクトプラグ）を形成するために、層間膜２２０と、絶縁膜２１３と、酸化防止膜２１２の一部を除去し、開口する（図２−（ｍ））。まず、ポジレジストを塗布、露光、現像し、所望のレジストパターンを得る（図示せず）。続いて、ドライエッチングにより層間膜２２０と、絶縁膜２１３と、酸化防止膜２１２を開口する（図２−（ｍ））。続いて、ゲート電極への配線用電極２２１とソース電極への配線用電極２２２を設ける。電極２２１と２２２はメタルＣＶＤ装置によって、チタンと、窒化チタンと、アルミニウムを積層させる。また、チタン膜厚は１０ｎｍ、窒化チタン膜厚は１０ｎｍ、アルミニウム膜厚は２５０ｎｍ程度である。
配線用電極２２１と２２２を設けた後、余分な金属膜を除去する。余分な金属膜の除去方法としては、たとえば、以下のような方法がある。まず、ネガジレジストを塗布、露光、現像し、所望のレジストパターンを得る（図示せず）。続いて、ドライエッチングにより配線用電極２２１と２２２を加工する方法である。その後、配線工程を経て、単位セルのソース配線とゲート配線がまとめられる（図示せず）。
以上、実施例１の酸化防止膜２１２を形成する工程を経ることで、１つ目の課題を解決することができる。すなわち、トレンチ型ＭＯＳＦＥＴにおいて、１０−６Ωｃｍ２以下の良好なオーミック特性を示す金属シリサイド層が形成されソース領域の高抵抗化を抑制し、かつ、高チャネル移動度を得ることができる。この低接触抵抗と低チャネル抵抗の両立によって、低オン抵抗を達成したＳｉＣ半導体素子の作製が可能となる。また、特許文献２と比較して、金属シリサイド層を除去するプロセスが無いため、金属シリサイド層を除去するためのマスクを必要とせず、プロセスの簡略化を行うことができる。
また、実施例１のＳｉＣ半導体素子によれば、２つ目の課題を解決することができる。すなわち、金属シリサイド層１１０が直接酸化珪素膜１１３と酸化防止膜１１２を介して接しているので、素子駆動時の電流により生じる熱で、酸化珪素膜中の酸素により金属シリサイド層１１０が酸化されるのを抑制することができる。そのため、金属シリサイド層１１０の経時的な劣化を抑制することができる。
さらに、実施例１の工程を経ることで３つ目の課題も解決することができる。実施例１の工程では、金属シリサイド層１１０をゲート電極１１８より前に形成しているため、ゲート電極の溝よりも幅広部分の端部と比較し、ゲート絶縁膜側に金属シリサイド層１１０端部を配置することができる。これについて、図２−（ｎ）を用いて説明する。図２−（ｎ）は、図１の要部拡大断面図である。図で示すように、ゲート電極１１８の幅広部分の端部と金属シリサイド層１１０の端部とは距離Ａ分、オーバーラップする。つまり、ゲート絶縁膜側に金属シリサイド層１１０を距離Ａ分、ゲート電極の端部よりも近づいた構造にすることができる。このように、特許文献１のようにゲート電極の断面積を減らすことなく、金属シリサイド層１１０をチャネル領域に近づけることができ、ゲート電極とソース領域の低抵抗化を両立することができる。なお、この低抵抗化の両立に関しては、酸化防止膜１１２が無くても独立して、この効果を得ることができる。酸化防止膜１１２がある場合には、この効果に加え、前述の金属シリサイド層１１０の劣化を抑制することができる。
また、従来のゲート電極の幅広部分を残すプロセスであって、その後に、ソース領域の金属シリサイドを自己整合で形成する手法においては、ゲート電極とソース領域との電気的絶縁を確保するために間にゲート電極側壁に絶縁層を設ける必要があった。そのため、ゲート電極の幅広部分を残すパターニングと、その絶縁層のパターニングのために、溝と金属シリサイド層の端部との位置関係は、少なくとも露光装置の位置合わせマージンの２倍以上離す必要があった。１つの金属シリサイド層の左右に溝が形成されるため、金属シリサイド層右端部と右側の溝（ゲート絶縁膜とＳｉＣ半導体層との界面）との距離と、金属シリサイド層左端部と左側の溝（ゲート絶縁膜とＳｉＣ半導体層との界面）との距離の和を露光装置の位置合わせマージンの４倍以上確保しておく必要があった。一方、この実施例では、金属シリサイド層１１０をゲート電極１１８より前に形成することができるので、図２−（ｎ）に示すように金属シリサイド層２１０の左側端部と左側の溝側面（ゲート絶縁膜とＳｉＣ半導体層との界面）までの距離Ｂと、金属シリサイド層２１０の右側端部と右側の溝側面までの距離Ｃ（ゲート絶縁膜とＳｉＣ半導体層との界面）は夫々露光装置の位置合わせマージンの２倍未満とすることができ、これらの和は２倍以上４倍未満とすることができる。ゲート電極側壁の絶縁層のパターニングのプロセス前に金属シリサイド層２１０を形成するため、この絶縁層の位置合わせマージンを確保する必要がないためである。そのため、従来の素子よりも、チャネル領域側にソース領域の金属シリサイド層を近づけることができ、ソース領域の低抵抗化が実現できる。本実施例では、金属シリサイド層の両側において、金属シリサイド層の端部と、ゲート絶縁膜とＳｉＣ半導体層との界面との距離が、露光装置の位置合わせマージンの２倍未満となっている。但し、金属シリサイド層１１０とゲート絶縁膜界面層２１６とが接触すると金属汚染によりゲート絶縁膜の耐圧が劣化するため、金属シリサイド層とゲート絶縁膜界面層２１６とは接触していないように素子を製造することが望ましい。なお、例えば、露光装置の位置合わせマージンはｉ線を光源とする露光装置であれば、約１００ｎｍであり、この露光装置を用いた場合には金属シリサイド層１１０と溝との距離（Ｂ若しくはＣ）は約２００ｎｍ未満の素子を製造することができる。
また、本実施例によれば、ＳｉＣエピタキシャル基板２０３の表面と裏面に設ける金属シリサイド層２１０および２１１は熱によるシリサイド化アニールによって、金属膜とＳｉＣエピタキシャル基板２０３を反応させているが、レーザー光を照射することでシリサイド化を行ってもよい。レーザー光照射による裏面のシリサイド化はゲート絶縁膜界面層２１６とゲート絶縁膜２１７に熱負荷を与えない。したがって、たとえば、ゲート絶縁膜２１７を設けた後に、ＳｉＣエピタキシャル基板２０３の裏面に金属シリサイド２１１を形成することも可能である。この場合、ＳｉＣエピタキシャル基板２０３の裏面の金属シリサイドの酸化防止膜２１４は必要ない。
また、本実施例によれば、ＳｉＣエピタキシャル基板２０３の表面と裏面に設けられている金属シリサイド層２１０および２１１を覆うように金属シリサイドの酸化防止膜２１２および２１４を形成しているが、金属カーバイド層２２３を金属シリサイド膜２１０と金属シリサイドの酸化防止膜２１２の間に設け、金属カーバイド層２２４を金属シリサイド膜２１１と金属シリサイドの酸化防止膜２１４の間に設けてもよい（図２−（ｏ））。金属カーバイド層２２３と２２４を設けることで、シリサイド化の際に発生する残留炭素の発生が抑制される。この製造方法によれば、本実施例で得られる低接触抵抗をより低抵抗化することが可能である。
また、金属カーバイド層２２３を金属シリサイド２１０とＳｉＣエピタキシャル基板２０３の間に設け、金属カーバイド層２２４を金属シリサイド２１１とＳｉＣエピタキシャル基板２０３の間に設けてもよい（図２−（ｐ））。この製造方法の場合も、本実施例で得られる低接触抵抗をより低抵抗化することが可能である。金属カーバイド層２２３および２２４を構成する金属材料としては、チタン、タンタル、アルミニウムのうちから選択されるすくなくとも１種類を含んだカーバイド膜が用いられる。
最後に、図１の素子の上面レイアウトについて図２−（ｑ）を用いて説明する。上面のＧとＳとは夫々、ゲート電極パッドとソース電極パッドである。但し、実際にはゲート電極１１８の上方にも、ゲート電極パッドなどの構造物が形成されており、上面レイアウトでゲート電極１１８を見ることはできないが、説明のため構造物を除去したレイアウトとしている。図に示されているとおり、ゲート電極１１８の夫々が中央部で結束され、ゲート電極パッドに電気的に接続されている。図１の断面図は図２−（ｑ）のα−α’の断面に対応するものである。図１では、ゲート電極に対する配線用電極（コンタクトプラグ）１２１とソース領域に対する配線用電極（コンタクトプラグ）１２２が開示されているが、ゲート電極に対する配線用電極１２１については、ゲート電極１１８が延在する方向（横方向）の断面のすべてにこれらのプラグが存在しているわけでなく、一部の領域にのみ存在している。つまり、α−α’の線分を平行に移動させた断面においては、配線用電極１２１が存在しない断面がある。そのため、各ゲート電極１１８は、ゲート電極パッドＧとの間の経路での電流損失を抑えるために、ゲート電極自体の低抵抗化がなされる必要がある。実施例１においては、このようにゲート電極が図１の断面方向に対し、垂直な方向に延在している構造となっているため、図１に示すように溝の外部に位置するゲート電極１１８を幅広とすることで、ゲート電極自体の低抵抗化を実現している。
以下、本発明の実施例２について図面を参照して詳細に説明する。実施例２はＤＭＯＳＦＥＴに適用した例である。相対的にトレンチ型よりも移動度と集積度の面で劣るが、ＤＭＯＳＦＥＴでも酸化防止膜により、前述の１つ目と２つ目の課題を解決することができる。
図３−（ａ）から図３−（ｍ）を用いて、本発明の実施例２におけるＳｉＣ半導体素子の製造方法を説明する。ＳｉＣ半導体素子は、ＤＭＯＳＦＥＴの単位セルが複数配置された構造を有している。なお、図３には複数の単位セルのうち一部が示されている。まず、実施例１で述べた図２−（ａ）〜図２−（ｇ）と同様の工程を経る。はじめに、ＳｉＣ基板３０２にＮ−型のエピタキシャル層３０１をエピタキシャル成長させ、ＳｉＣエピタキシャル基板３０３を得る。続いて、裏面にドレインとなるＮ＋型の拡散層領域３０４を設ける（図３−（ａ））。次にレジスト３０６をパターニングし、イオン注入により、Ｐ型のボディ層３０５を設ける（図３−（ｂ））。レジスト３０６を除去し、ボディ層３０５形成後、再度レジスト３０７をパターニングし、ソースとなるＮ＋拡散層領域３０８を設ける（図３−（ｃ））。レジスト３０７を除去した後、１５００℃以上の活性化熱処理を行う。
次に、酸化珪素膜をＳｉＣエピタキシャル基板全面に堆積させ、所定のパターン３０９に加工する。その酸化珪素膜３０９の表面に金属膜３１０を形成する（図３−（ｄ））。続いて、実施例１と同様に、熱処理を行い、不要な金属膜を除去することで、熱処理ＳｉＣエピタキシャル基板３０３の表側に金属シリサイド３１１を設ける（図３−（ｅ））。これにより、ＳｉＣ半導体層上に互いに離れた複数の金属シリサイド層が形成される。
続いて、実施例１と同様に、裏面側に金属シリサイド３１２を設ける（図３−（ｆ））。さらに、ＳｉＣエピタキシャル基板３０３の表側に、金属シリサイドの酸化防止膜３１３およびＳｉＯ２膜による絶縁膜３１４を設ける（図３−（ｇ））。また、ＳｉＣエピタキシャル基板３０３の裏面にも、金属シリサイドの酸化防止膜３１５を設ける（図３−（ｇ））。
次に、ウェットエッチングによって、絶縁膜３１４と金属シリサイドの酸化防止膜３１３を開口する（図３−（ｈ））。絶縁膜３１４はＢＨＦ（バッファード弗化水素酸）を用いてウェットエッチングする。絶縁膜３１４を開口した後、金属シリサイドの酸化防止膜３１３を開口する。除去方法は、選択された金属シリサイドの酸化防止膜３１３の材料に依存する。たとえば、金属シリサイドの酸化防止膜３１３の材料がＳｉＮ膜の場合には、熱燐酸によるウェットエッチが適用可能である。これらウェットエッチングで、ＳｉＣエピタキシャル基板３０３が削れ、削られる厚さは５０ｎｍ以下である。
続いて、実施例１で述べた図２−（ｉ）〜図２−（ｍ）と同様の工程を経る。まず、１／１００に希釈したＨＦによる前洗浄を経た後、ゲート絶縁膜界面層（ゲート酸化膜）３１６を設ける（図３−（ｉ））。次に、ゲート絶縁膜３１７とゲート電極３１８を設ける（図３−（ｊ））。ゲート電極３１８を設けた後、レジストパターン３１９を用いて、ゲート電極３１８を所望のパターンに加工する（図３−（ｋ））。
ゲート電極３１８を加工した後、層間膜３２０を設ける（図３−（ｌ））。層間膜３２０を設けた後、金属シリサイドの酸化防止膜３１５を除去する。金属シリサイドの酸化防止膜３１５を除去した後、ゲート電極３１８と表側の金属シリサイド膜３１１への配線用電極（コンタクトプラグ）を形成するために、層間膜３２０と、絶縁膜３１４と、金属シリサイドの酸化防止膜３１３を開口する（図３−（ｍ））。続いて、ゲートへの配線用電極３２１とソースへの配線用電極３２２を設ける。配線用電極３２１と３２２は所望の形状に加工され、配線工程を経て、単位セルのゲート配線とソース配線はたとえば図２−（ｑ）のようにまとめられる。
以上の実施例２の工程を経ることで、ＤＭＯＳＦＥＴにおいて、１０−６Ωｃｍ２以下の良好なオーミック特性を示す金属シリサイドが形成され、かつ、高チャネル移動度を得ることができる。この低接触抵抗と低チャネル抵抗の両立によって、低オン抵抗を達成したＳｉＣ半導体素子の作製が可能となる。その他の効果については、トレンチ型固有の効果であるゲート電極とソース領域の低抵抗化の両立を除き、実施例１と同様の効果が得られるので、ここでの記載は省略する。また、図２−（ｏ）と図２−（ｐ）のように、金属カーバイド層を設ける工程、構造を採用することもでき、実施例１と同様の効果が得られる。
以下、本発明の実施例３について図面を参照して詳細に説明する。実施例３は実施例１と同様トレンチ型のＭＯＳＦＥＴであるが、金属シリサイド層を形成する前にトレンチを形成する点で異なる。金属シリサイド層を形成する前にトレンチを形成することで、金属シリサイド層に熱負荷を与えることなく、トレンチの底面と側面を高温熱処理ができ、トレンチエッチングによる表面荒れを回復させることができる。
図４−（ａ）から図４−（ｏ）を用いて、本発明の実施例３におけるＳｉＣ半導体素子の製造方法を説明する。まず、実施例１で述べた図２−（ａ）〜図２−（ｃ）と同様の工程を経る。はじめに、ＳｉＣ基板４０２にＮ−型のエピタキシャル層４０１をエピタキシャル成長させ、ＳｉＣエピタキシャル基板４０３を得る。続いて、裏面にドレインとなるＮ＋型の拡散層領域４０４を設ける（図４−（ａ））。次にＰ型のボディ層４０５を設ける（図４−（ｂ））。ボディ層４０５形成後、ソースとなるＮ＋拡散層領域４０６を設ける（図４−（ｃ））。続いて、ＳｉＣエピタキシャル基板４０３両面を炭素膜によって被覆した後、１５００℃以上の活性化熱処理を行う（図示せず）。被覆した炭素膜を除去した後、犠牲酸化によってＳｉＣエピタキシャル基板４０３の劣化した表面を除去する（図示せず）。
次に、ＳｉＣエピタキシャル基板４０３にトレンチを設ける（図４−（ｄ））。まず、ポジレジストを塗布、露光、現像し、所望のレジストパターン４０８を得る（図４−（ｄ））。続いて、ドライエッチングによって、ボディ層４０５が貫通するまでＳｉＣエピタキシャル基板４０３を掘る。トレンチの深さは１〜２μｍの範囲が望ましい（図４−（ｄ））。
ＳｉＣエピタキシャル基板４０３にトレンチを形成した後、レジストパターン４０８を除去し、ドライエッチングで失われた平潤性を回復させるために、シランとアルゴン雰囲気中、または水素雰囲気中で回復熱処理を行う（図示せず）。熱処理温度は１０００℃以上が望ましい。金属シリサイド層を形成する前であるため、高温熱処理を行うことができる。
トレンチの平潤性を回復させた後、Ｎ＋型の拡散領域４０６とボディ層４０４の一部に金属シリサイド層４１１を形成する。はじめに、ＳｉＯ２膜４０９をプラズマＣＶＤ装置でＳｉＣエピタキシャル基板４０３表面に堆積させる（図４−（ｅ））。ＳｉＯ２膜４０９の膜厚は、１μｍ程度である。続いて、金属シリサイド層４１１を形成する箇所を開口する。まず、ポジレジストを塗布、露光、現像し、所望のレジストパターンを得る（図示せず）。その後、ＳｉＯ２膜４０９をドライエッチングによって加工する（図４−（ｅ））。１／１００に希釈したＨＦで３０秒間の前洗浄を経た後、ＳｉＣエピタキシャル基板４０３の表面にマグネトロンスパッタ装置を用いて金属膜４１０を２０ｎｍ程度堆積させる（図４−（ｅ））。
次に、８００℃のシリサイド化アニールを行い金属膜４１０とＳｉＣエピタキシャル基板４０３を反応させて、金属シリサイド層４１１を形成する図４−（ｆ））。この時点では、金属シリサイド層４１１はショットキー特性を示す。
金属シリサイド層４１１を形成した後、ウェットエッチングを用いて未反応の金属膜を除去し、ＳｉＯ２膜４０９を１／１０に希釈したＨＦで除去する。この金属膜除去のためのウェットエッチングには、たとえば、硫酸加水が用いられる。以上の工程を経て、金属シリサイド層４１１は所望の形状に加工される（図４−（ｆ））。
次に、裏面のＮ＋型の拡散層領域４０４を覆うように金属シリサイド層４１２を形成する（図４−（ｇ））。まず、１／１００に希釈したＨＦで３０秒間の前洗浄を経た後、ＳｉＣエピタキシャル基板４０３の裏面にマグネトロンスパッタ装置を用いて、金属膜（図示せず）を１００ｎｍ程度堆積させる。次に、１０００℃のシリサイド化アニールを行い金属膜とＳｉＣエピタキシャル基板４０３を反応させて、金属シリサイド層４１２を形成する。この時点で、表側の金属シリサイド層４１１と裏側の金属シリサイド層４１２は１０−６Ωｃｍ２以下の良好なオーミック特性を示す。金属シリサイド層４１２を形成した後、ウェットエッチングを用いて未反応の金属膜を除去する（図４−（ｇ））。
ＳｉＣエピタキシャル基板４０３の表面と裏面に金属シリサイド層４１１と４１２を形成した後、ＳｉＣエピタキシャル基板４０３に掘られたトレンチをダミーゲート４１３で埋める（図４−（ｈ））。ダミーゲート４１３は熱的、機械的に安定な材料が好ましく、たとえば、ポリミドやレジストが選択される。ダミーゲート４１３を塗布、露光、現像し、所望のダミーゲート４１３のパターンを得る。ダミーゲート４１３の凸部高さは、ＳｉＣエピタキシャル基板４０３の表面から３００ｎｍ程度である。ダミーゲート４１３を形成した後、表面にプラズマＣＶＤ装置でＳｉＮ（窒化珪素）膜を金属シリサイドの酸化防止膜４１４として５０ｎｍ程度形成する（図４−（ｈ））。続いて、表面にプラズマＣＶＤ装置でＳｉＯ２膜を絶縁膜４１５として形成する。ＳｉＯ２膜の膜厚は1μｍ程度である（図４−（ｈ））。次に、ＳｉＣエピタキシャル基板４０３の裏面に表面と同じようにプラズマＣＶＤ装置でＳｉＮを金属シリサイドの酸化防止膜４１６として５０ｎｍ程度形成する（図４−（ｈ））。
金属シリサイドの酸化防止膜４１６を形成した後、絶縁膜４１５および金属シリサイドの酸化防止膜４１４の表面をダミーゲート４１３の上部が露出するまでＣＭＰ（化学機械研磨）で研磨する（図４−（ｉ））。
ＣＭＰ後、ダミーゲート４１３を除去する。除去剤はダミーゲート４１３の材料に依存するが、たとえば、ポリミドの場合、エチレンジアミンとヒドラジンなどの混合液がある（図４−（ｊ））。
続いて、実施例１で述べた図２−（ｉ）〜図２−（ｍ）と同様の工程を経る。まず、１／１００に希釈したＨＦによる前洗浄を経た後、ゲート絶縁膜界面層４１７を設ける（図４−（ｋ））。次に、ゲート絶縁膜４１８とゲート電極４１９を設ける（図４−（ｌ））。ゲート電極４１９を設けた後、ゲート電極４１９を所望のパターンに加工する（図４−（ｍ））。ゲート電極４１９を加工した後、層間膜４２１を設ける（図４−（ｎ））。層間膜４２１を設けた後、ＳｉＣエピタキシャル基板４０３の裏面の金属シリサイドの酸化防止膜４１６を除去する。
金属シリサイドの酸化防止膜４１６を除去した後、ゲート電極４１９と表側の金属シリサイド膜４１１への配線用電極を形成するために、層間膜４２１と、絶縁膜４１５と、金属シリサイドの酸化防止膜４１４を開口する（図４−（ｏ））。続いて、ゲートへの配線用電極４２２とソースへの配線用電極４２３を設ける。配線用電極４２２と４２３は所望の形状に加工され、配線工程を経て、単位セルのゲート配線とソース配線はたとえば図２−（ｑ）のように、まとめられる。
以上の実施例３の工程を経ることで、トレンチ形ＭＯＳＦＥＴにおいて、１０−６Ωｃｍ２以下の良好なオーミック特性を示す金属シリサイドが形成され、かつ、高チャネル移動度を得ることができる。この低接触抵抗と低チャネル抵抗の両立によって、低オン抵抗を達成したＳｉＣ半導体素子の作製が可能となる。その他の効果については、実施例１と同様の効果が得られるので、ここでの記載は省略する。なお、図では金属シリサイド層端部とゲート電極の幅広部分とのオーバーラップをしない例を記載しているが、オーバーラップさせることも可能であり、オーバーラップさせた場合には、３つ目の課題を解決することができ、トレンチ型固有の効果であるゲート電極とソース領域の低抵抗化の両立を行うことができる。また、図２−（ｏ）と図２−（ｐ）のように、金属カーバイド層を設ける工程、構造を採用することもでき、実施例１と同様の効果が得られる。
１０１、２０１、３０１、４０１・・・ＳｉＣエピタキシャル層、１０２、２０２、３０２、４０２・・・４Ｈ−ＳｉＣ基板、１０３、２０３、３０３、４０３・・・ＳｉＣエピタキシャル基板、１０４、２０４、３０４、４０４・・・ドレイン拡散層領域、１０５、２０５、３０５、４０５・・・ボディ層、１０６、２０６、３０８、４０６・・・ソース拡散層領域、３０６・・・ボディ層形成用レジストパターン、２０７、３０７、４０７・・・ソース拡散層領域形成用レジストパターン、２０８、３０９、４０９・・・ＳｉＯ２膜、２０９、３１０、４１０・・・金属膜、１１０、２１０、３１１、４１１・・・表面の金属シリサイド層、１１１、２１１、３１２、４１２・・・裏面の金属シリサイド層、４１３・・・ダミーゲート、１１２、２１２、３１３、４１４・・・表面の金属シリサイドの酸化防止膜、１１３、２１３、３１４、４１５・・・絶縁膜、２１４、３１５、４１６・・・裏面の金属シリサイドの酸化防止膜、２１５、４０８・・・トレンチ形成用レジストパターン、１１６、２１６、３１６、４１７・・・ゲート絶縁膜界面層、１１７、２１７、３１７、４１８・・・ゲート絶縁膜、１１８、２１８、３１８、４１９・・・ゲート電極、２１９、３１９、４２０・・・ゲート形成用レジストパターン、１２０、２２０、３２０、４２１・・・層間膜、１２１、２２１、３２１、４２２・・・ゲートへの配線用電極、１２２、２２２、３２２、４２３・・・ソースへの配線用電極、２２３・・・表面の金属カーバイド層、２２４・・・裏面の金属カーバイド層

Claims (16)

  1. 裏面にドレイン領域を設ける炭化珪素半導体基板上に形成されている炭化珪素半導体層上に、第１領域を除いて金属シリサイド層を形成する第一工程と、
    前記炭化珪素半導体層上に前記金属シリサイド層の酸化防止膜を形成する第二工程と、
    前記第１領域上の前記酸化防止膜の一部を除去する第三工程と、
    前記酸化防止膜が除去された領域の前記炭化珪素半導体層表面を酸化することで酸化膜を形成する第四工程と、
    前記酸化膜上に縦型ＭＯＳＦＥＴのゲート電極を形成する第五工程を備えることを特徴とする炭化珪素半導体装置の製造方法。
  2. 請求項１記載の炭化珪素半導体装置の製造方法において、
    さらに、前記酸化防止膜上に酸化珪素膜を形成する第六工程を備え、
    前記第三工程は、さらに前記複数の金属シリサイド層間の前記酸化珪素膜の一部を除去する工程を有することを特徴とする炭化珪素半導体装置の製造方法。
  3. 請求項１記載の炭化珪素半導体装置の製造方法において、
    さらに、前記酸化膜上に８００℃以下の基板温度でＣＶＤ酸化膜を形成する工程を備え、
    前記ゲート電極は、前記ＣＶＤ酸化膜上に形成されることを特徴とする炭化珪素半導体装置の製造方法。
  4. 請求項１記載の炭化珪素半導体装置の製造方法において、
    さらに、前記第五工程後に、前記金属シリサイド層上の前記酸化防止膜の一部を除去しコンタクトホールを形成する工程と、前記コンタクトホールに前記金属シリサイド層と接続する金属プラグを形成する工程とを備えることを特徴とする炭化珪素半導体装置の製造方法。
  5. 請求項１記載の炭化珪素半導体装置の製造方法において、
    さらに、前記第三工程後に、前記酸化防止膜をマスクとして、前記炭化珪素半導体層をエッチングし溝を形成する工程を備え、前記第四工程は、前記溝の底面および側壁に酸化膜を形成する工程であることを特徴とする炭化珪素半導体装置の製造方法。
  6. 請求項２記載の炭化珪素半導体装置の製造方法において、
    さらに、前記第六工程後に、前記酸化珪素膜および前記酸化防止膜をマスクとして、前記炭化珪素半導体層をエッチングし溝を形成する工程を備え、前記第四工程は、前記溝の底面および側壁に酸化膜を形成する工程であることを特徴とする炭化珪素半導体装置の製造方法。
  7. 請求項５記載の炭化珪素半導体装置の製造方法において、
    前記ゲート電極は、前記溝の外部に溝よりも幅広の部分を有し、前記第五工程は、前記金属シリサイド層の端部が、前記幅広の部分の端部よりもゲート絶縁膜側に配置されるようにゲート電極を形成する工程であることを特徴とする炭化珪素半導体装置の製造方法。
  8. 請求項５記載の炭化珪素半導体装置の製造方法において、
    前記溝を形成する工程は、前記金属シリサイド層の端部と、前記溝との距離が、露光装置の位置合わせマージンの２倍未満の距離で形成する工程であって、前記第五工程は、前記金属シリサイド層と一部オーバーラップして前記ゲート電極を形成する工程であることを特徴とする炭化珪素半導体装置の製造方法。
  9. 請求項１記載の炭化珪素半導体装置の製造方法において、
    さらに、前記炭化珪素半導体層を含む基板の裏面に前記ＭＯＳＦＥＴのドレイン層となる金属シリサイド層を形成する工程を備えることを特徴とする炭化珪素半導体装置の製造方法。
  10. 請求項９記載の炭化珪素半導体装置の製造方法において、
    前記ドレイン層を前記第五工程の後に形成し、前記ドレイン層は、レーザー光を照射することで前記金属シリサイド層を形成することを特徴とする炭化珪素半導体装置の製造方法。
  11. 請求項１記載の炭化珪素半導体装置の製造方法において、
    前記酸化防止膜は、窒化珪素膜、窒化アルミニウム膜、窒化ホウ素膜、炭化珪素膜のいずれかであることを特徴とする炭化珪素半導体装置の製造方法。
  12. 炭化珪素基板上に形成された炭化珪素半導体層と、
    前記炭化珪素半導体層上に第１領域を除いて形成された金属シリサイド層と、
    前記金属シリサイド層上に形成されたコンタクトプラグと、
    前記コンタクトプラグが形成された領域を除く前記金属シリサイド層上に前記シリサイド層の端部を覆うように延伸して形成された前記金属シリサイド層の酸化防止膜と、
    前記酸化防止膜上に形成された酸化珪素膜と、
    前記第１領域に形成されたＭＯＳＦＥＴのゲート電極と、
    前記炭化珪素半導体層上に形成されたゲート絶縁膜界面層と、
    前記ゲート絶縁膜界面層と前記ゲート電極との間に、前記シリサイド層の端部と間隔を空けて形成されたゲート絶縁膜と、
    前記炭化珪素基板の前記炭化珪素半導体層が形成されている面と反対側の面に形成された前記ＭＯＳＦＥＴのドレイン電極を備えることを特徴とする炭化珪素半導体装置。
  13. 請求項１２記載の炭化珪素半導体装置において、
    前記ゲート電極は、前記複数の金属シリサイド層間の前記炭化珪素基板に形成された溝に埋め込まれていることを特徴とする炭化珪素半導体装置。
  14. 請求項１３記載の炭化珪素半導体装置において、
    前記ゲート電極は、前記溝の外部に溝よりも幅広の部分を有し、前記金属シリサイド層の端部が、前記幅広の部分の端部よりもゲート絶縁膜側に形成されていることを特徴とする炭化珪素半導体装置。
  15. 請求項１２記載の炭化珪素半導体装置において、
    前記酸化防止膜は、窒化珪素膜、窒化アルミニウム膜、窒化ホウ素膜、炭化珪素膜のいずれかであることを特徴とする炭化珪素半導体装置。
  16. 請求項１２記載の炭化珪素半導体装置において、
    前記ゲート絶縁膜界面層の窒化量は、０．１〜１０％であることを特徴とする炭化珪素半導体装置。
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