JP2010251552A - 配線基板及び半導体パッケージ並びにそれらの製造方法 - Google Patents

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    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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Abstract

【課題】接続信頼性が高く狭ピッチ化にも対応可能な接続端子を有する配線基板、前記配線基板を有する半導体パッケージ、及びこれらの製造方法を提供する。
【解決手段】支持体上に、前記支持体の表面を露出する柱状の貫通孔を有する第1金属層を形成し、前記柱状の貫通孔から露出する前記支持体の表面及び前記柱状の貫通孔の内壁面を覆うように第2金属層11aを形成する。前記第2金属層上に前記柱状の貫通孔を充填するように第3金属層11bを形成する。次に、前記第3金属層を覆うように前記第1金属層上に絶縁層12aを形成し、前記絶縁層の一方の面に、前記第3金属層と電気的に接続する配線層13aを形成する。次に、前記支持体及び前記第1金属層を除去し、前記第2金属層及び前記第3金属層を含んで構成され前記絶縁層の他方の面から突出する突出部11を形成する突出部形成工程と、を有する。
【選択図】図15

Description

本発明は、配線基板の一方の面から突出する突出部を有する配線基板、及びその配線基板を有する半導体パッケージ並びにそれらの製造方法に関する。
従来より、配線基板上に、はんだバンプ等を介して半導体チップを搭載した半導体パッケージが知られている。このような半導体パッケージにおいて、配線基板と半導体チップとの接続信頼性を向上させることは極めて重要である。従来の半導体パッケージでは、配線基板と半導体チップとの接続信頼性を向上させるために、例えば、配線基板に、配線基板の一方の面から突出する金属層(突出部)を設け、この突起する金属層にはんだバンプを形成している。以下、図面を参照しながら、配線基板の一方の面から突出する金属層を設けた従来の配線基板の例について説明する。
図1は、従来の配線基板の例を示す断面図である。図1を参照するに、配線基板100は、第1絶縁層130aと、第2絶縁層130bと、第3絶縁層130cと、第1配線層140aと、第2配線層140bと、突出金属層160と、はんだバンプ170とを有する。
配線基板100において、第2絶縁層130bには第1配線層140a及び第2配線層140bが形成され、第1配線層140aと第2配線層140bとは第1ビアホール150aを介して電気的に接続されている。第2絶縁層130bの一方の面には、第1配線層140aを覆うように、第1配線層140aの一部を露出する開口部130xを有する第1絶縁層130aが形成されている。
第2絶縁層130bの他方の面には、第2配線層140bを覆うように、第3絶縁層130cが形成されている。第3絶縁層130cの開口部130yには、配線基板100の一方の面100aから一部が突出する突出金属層160が形成されている。突出金属層160は、Cu層161及びNi層162から構成されている。Cu層161は、配線基板100の一方の面100aから略30μm突出しており、Cu層161の表面には厚さ略5μmのNi層162が形成されている。Cu層161と第2配線層140bとは、第2ビアホール150bを介して電気的に接続されている。突出金属層160には、はんだバンプ170が形成されている。
続いて、配線基板100の製造方法について説明する。図2〜図6は、従来の配線基板の製造工程の例を示す図である。図2〜図6において、図1と同一部品については、同一符号を付し、その説明は省略する場合がある。
始めに、図2に示す工程では、SUSからなる厚さ約500μmのキャリアメタル(金属板)110を用意する。そして、用意したキャリアメタル110の表面110a上に、公知のフォトリソグラフィ法により、配線基板100の突出金属層160に対応した位置に開口部120xを有する所定パターンのエッチングレジスト層120aを形成する。又、キャリアメタル110の裏面110b上には、ベタ状のエッチングレジスト層120bを形成する。
次いで、図3に示す工程では、SUSを溶解するエッチング液を噴射し、エッチングレジスト層120aの開口部120x内に露出したキャリアメタル110の表面110aをエッチングする。そして、キャリアメタル110の表面110aに、平面視略円形状で深さが約20μmの凹部110xを形成する。
次いで、図4に示す工程では、キャリアメタル110の凹部110x内からその表面110aを越えて突出する突出金属層160aを形成する。具体的には、まず、Auめっき工程において、電解Auめっきを施し、凹部110xの内壁面上に厚さ約0.5μmのAuめっき層163を形成する。その後、Niめっき工程において、電解Niめっきを施し、Auめっき層163の表面上に厚さ約5μmのNiめっき層162を形成する。
更に、電解Cuめっきを施し、Ni層162の表面上に、厚さ(高さ)約30μmのCu層161を形成して、Ni層162により形成された穴部をCu層161で充填する。この工程では、Ni層162による穴部を容易に埋めるために、フィルドビア形成用のCu電解めっき液を使用するのが好ましい。このような3つのめっき工程を経て、Au層163とNi層162とCu層161とからなる突出金属層160aを形成する。なお、突出金属層160aは、突出金属層160にAuめっき層163を形成したものである。
次いで、図5に示す工程では、図4に示すエッチングレジスト層120a及び120bを除去した後、キャリアメタル110の表面110a上及び突出金属層160a上に、周知の方法により、突出金属層160aに対応する開口部130yと、第2ビアホール150bとを有する第3絶縁層130cを形成し、更に、第3絶縁層130c上に、第2ビアホール150bを介して突出金属層160aを構成するCu層161と電気的に接続される第2配線層140bを形成する。
次いで、第3絶縁層130c上に、第2配線層140bを覆うように、第1ビアホール150aを有する第2絶縁層130bを形成する。更に、第2絶縁層130b上に、第1ビアホール150aを介して第2配線層140bと電気的に接続される第1配線層140aを形成する。更に、第2絶縁層130b上に、第1配線層140aを覆うように、第1配線層140aの一部を露出する開口部130xを有する第1絶縁層130aを形成する。
次いで、図6に示す工程では、エッチングにより図5に示すキャリアメタル110全体を除去し、突出金属層160aと配線基板100の一方の面100a全体を露出させる。次いで、突出金属層160a上に、はんだバンプ170を形成する(図1参照)。その際、Auめっき層163は、はんだ内に拡散するので、はんだバンプ170は、Ni層162上(突出金属層160上)に形成される。このようにして、図1に示す配線基板100が製造される。
このように、配線基板100は、第3絶縁層130cの開口部130y内から配線基板100の一方の面100aを越えて突出する突出金属層160を有する。そして、突出金属層160上には、はんだバンプ170が形成されている。
図7は、従来の配線基板の他の例を示す断面図である。図7を参照するに、配線基板200は、エッチングストップ層210bと、第1配線層220と、Cu層240と、第2配線層250と、Ni層260と、第1絶縁層270と、第2絶縁層270aと、突出金属層280と、補強部290と、はんだバンプ300とを有する。
配線基板200において、第1絶縁層270には第1配線層220及び第2配線層250が形成され、第1配線層220と第2配線層250とはCu層240及びNi層260を介して電気的に接続されている。第1配線層220上には、エッチングストップ層210bが形成され、エッチングストップ層210b上には配線基板200の一方の面200aから突出する突出金属層280が形成されている。更に突出金属層280には、はんだバンプ300が形成されている。第1絶縁層270上には、第2配線層250を覆うように、第2配線層250の一部を露出する開口部270xを有する第2絶縁層270aが形成されている。
続いて、配線基板200の製造方法について説明する。図8〜図12は、従来の配線基板の製造工程の他の例を示す図である。図8〜図12において、図7と同一部品については、同一符号を付し、その説明は省略する場合がある。
始めに、図8に示す工程では、三層構造の金属基板210を用意する。金属基板210は、金属層210aと、エッチングストップ層210bと、金属層210cとを有する。金属層210aは、銅又は銅合金からなり、厚さが例えば80〜150μm程度の金属膜である。エッチングストップ層210bは、銅或いは銅合金に対するエッチング(例えば塩酸系エッチング液を用いたエッチング)において該銅或いは銅合金に対して充分にエッチング選択比をとれる材料から構成されている。金属層210cは、エッチングストップ層210bの表面に積層された銅からなる薄い金属膜で、後に第1配線層220となる。
次いで、図9に示す工程では、三層構造の金属基板210の金属層210cをフォトエッチングによりパターニングすることにより第1配線層220を形成する。そして、回路形成用基板230を用意し、回路形成用基板230を金属基板210に対して位置合わせする。回路形成用基板230は、金属層210d上にNi層260及びCu層240がこの順で積層形成され第1絶縁層270で被覆された基板である。ただし、Cu層240は、第1絶縁層270から露出している。なお、金属層210dは、後に第2配線層250となる。
次いで、図10に示す工程では、回路形成用基板230を金属基板210に積層する。具体的には、回路形成用基板230のCu層240を、第1絶縁層270を介して金属基板210の第1配線層220に熱圧着することにより積層する。回路形成用基板230と金属基板210とはCu層240以外の部分は絶縁層270を介して接着される。
次いで、図11に示す工程では、回路形成用基板230の金属層210dをフォトエッチングすることにより第2配線層250を形成する。そして、第1絶縁層270上に、第2配線層250を覆うように、第2配線層250の一部を露出する開口部270xを有する第2絶縁層270aを形成する。開口部270xから露出する第2配線層250上に、NiめっきやAuめっき等を施しても構わない。
次いで、図12に示す工程では、図11に示す銅からなる金属層210aを裏面側から選択的にエッチングすることにより、突出金属層280及び補強部290を形成する。300はその選択的エッチングに際してエッチングマスクとして用いた半田膜(厚さ例えば10〜50μm)で、めっきにより形成される。半田膜300はレジスト層等をマスクとしてアルカリエッチングにより選択的に除去することによりパターニングできるので、突出金属層280及び補強部290を形成するエッチングにおいてエッチングマスクとして用いることができるのである。次いで、半田膜300にリフロー処理を施し、はんだバンプ300を形成することにより、図7に示す配線基板200が製造される。
このように、配線基板200は、配線基板200の一方の面200aから突出する突出金属層280を有する。そして、突出金属層280上には、はんだバンプ300が形成されている。
特開2003−218286号公報 特開2002−43506号公報 特開2001−177010号公報
しかしながら、従来の配線基板に形成されている突出金属層は、十分な高さを有する信頼性の高い接続端子として機能するという効果を奏する一方、この効果を維持しようとすると、隣接する突出金属層の間隔を狭くすることが困難であるという問題があった。以下、図面を参照しながら、この問題について説明する。
前述の図3等において、キャリアメタル110のエッチングにより形成された凹部110xは断面視矩形状に描かれているが、実際には断面視矩形状にはならないことが知られている。図13は、エッチングにより形成された凹部の実際の形状を例示する断面図である。図13に示すように、エッチングにより形成された凹部110yのXZ平面に平行な断面は、凹部110xのような矩形状にはならず、ドーム状になる。
更に、エッチングはZ方向のみならずX方向及びY方向にも進行するため、開口部120xが平面視において(Z方向から見て)円形状であるとすると、エッチングレジスト層120aの凹部110yの最大径φは、開口部120xの径φよりも大きくなる。又、凹部110yの最大径φは、凹部110yの最大深さDを深くするほど大きくなる。このことは、隣接する凹部110yのピッチが狭くなった場合に特に問題となる。これに関して、図14を参照しながら説明する。
図14は、図13において隣接する凹部のピッチが狭くなった様子を例示する断面図である。図14に示すように、隣接する凹部110yのピッチPが狭くなると、隣接する凹部110y同士が接触する虞が高くなる。隣接する凹部110y同士が接触しないようにするためには、最大深さDを浅くしなければならない。このように、エッチングにより形成された凹部110yのアスペクト比(D/φ)を高くすることは困難である。すなわち、突出金属層160は凹部110y内に形成されるため、突出金属層160のアスペクト比を高くすることは困難である。
又、配線基板100の凹部110xと同様に、配線基板200の突出金属層280もエッチングにより形成されるため、その断面は図7等に示すように矩形状にはならない。図7等に示すように、突出金属層280の上面の直径は、下面(エッチングストップ層210b側)の直径に対して小さくなる。よって、接続信頼性向上のために突出金属層280の上面の面積を広くしようとすると隣接する突出金属層280同士が接触する虞が高くなる。隣接する突出金属層280同士が接触しないようにするためには、突出金属層280の高さを低くしなければならない。従って、エッチングにより形成された突出金属層280のアスペクト比を高くすることは困難である。
以上詳説したように、従来の配線基板の製造方法では、エッチングにより突出金属層を形成するため、突出金属層の断面が矩形状にならず、アスペクト比を高くすることが困難である。その結果、突出金属層を十分な高さを有する接続信頼性の高い接続端子として機能させようとすると、隣接する突出金属層の狭ピッチ化を実現することができない。一方、隣接する突出金属層の狭ピッチ化を実現しようとすると、突出金属層の高さを十分に確保できなくなり接続信頼性が低下する。
上記の点に鑑みて、本発明は、接続信頼性が高く狭ピッチ化にも対応可能な接続端子を有する配線基板、前記配線基板を有する半導体パッケージ、及びこれらの製造方法を提供することを課題とする。
本配線基板の製造方法は、支持体上に、前記支持体の表面を露出する柱状の貫通孔を有する第1金属層を形成する第1金属層形成工程と、前記柱状の貫通孔から露出する前記支持体の表面及び前記柱状の貫通孔の内壁面を覆うように第2金属層を形成する第2金属層形成工程と、前記第2金属層上に前記柱状の貫通孔を充填するように第3金属層を形成する第3金属層形成工程と、前記第3金属層を覆うように前記第1金属層上に絶縁層を形成する絶縁層形成工程と、前記絶縁層の一方の面に、前記第3金属層と電気的に接続する配線層を形成する配線層形成工程と、前記支持体及び前記第1金属層を除去し、前記第2金属層及び前記第3金属層を含んで構成され前記絶縁層の他方の面から突出する突出部を形成する突出部形成工程(1)と、を有することを要件とする。
本半導体パッケージの製造方法は、本配線基板の製造方法で製造された突出金属層を有する配線基板と、電極パッドを有する半導体チップと、を準備する準備工程と、前記突出金属層と前記電極パッドとを対向させるように、前記配線基板上に前記半導体チップを配置する配置工程と、前記突出金属層と前記電極パッドとを電気的に接続する接続工程と、を有することを要件とする。
本配線基板は、絶縁層と、前記絶縁層の一方の面に形成された配線層と、前記配線層と電気的に接続され、前記絶縁層の他方の面から突出する柱状の突出金属層と、を有することを要件とする。
本半導体パッケージは、本配線基板と、電極パッドを有する半導体チップと、を有し、前記突出金属層と前記電極パッドとは電気的に接続されていることを要件とする。
開示の技術によれば、接続信頼性が高く狭ピッチ化にも対応可能な接続端子を有する配線基板、前記配線基板を有する半導体パッケージ、及びこれらの製造方法を提供することができる。
従来の配線基板の例を示す断面図である。 従来の配線基板の製造工程の例を示す図(その1)である。 従来の配線基板の製造工程の例を示す図(その2)である。 従来の配線基板の製造工程の例を示す図(その3)である。 従来の配線基板の製造工程の例を示す図(その4)である。 従来の配線基板の製造工程の例を示す図(その5)である。 従来の配線基板の他の例を示す断面図である。 従来の配線基板の製造工程の他の例を示す図(その1)である。 従来の配線基板の製造工程の他の例を示す図(その2)である。 従来の配線基板の製造工程の他の例を示す図(その3)である。 従来の配線基板の製造工程の他の例を示す図(その4)である。 従来の配線基板の製造工程の他の例を示す図(その5)である。 エッチングにより形成された凹部の実際の形状を例示する断面図である。 図13において隣接する凹部のピッチが狭くなった様子を例示する断面図である。 第1の実施の形態に係る配線基板を例示する断面図である。 第1の実施の形態に係る配線基板の製造工程を例示する図(その1)である。 第1の実施の形態に係る配線基板の製造工程を例示する図(その2)である。 第1の実施の形態に係る配線基板の製造工程を例示する図(その3)である。 第1の実施の形態に係る配線基板の製造工程を例示する図(その4)である。 第1の実施の形態に係る配線基板の製造工程を例示する図(その5)である。 第1の実施の形態に係る配線基板の製造工程を例示する図(その6)である。 第1の実施の形態に係る配線基板の製造工程を例示する図(その7)である。 第1の実施の形態に係る配線基板の製造工程を例示する図(その8)である。 第1の実施の形態に係る配線基板の製造工程を例示する図(その9)である。 第1の実施の形態に係る配線基板の製造工程を例示する図(その10)である。 第1の実施の形態に係る配線基板の製造工程を例示する図(その11)である。 第1の実施の形態に係る配線基板の製造工程を例示する図(その12)である。 第1の実施の形態に係る配線基板の製造工程を例示する図(その13)である。 第1の実施の形態に係る配線基板の製造工程を例示する図(その14)である。 第1の実施の形態に係る配線基板の製造工程を例示する図(その15)である。 第2の実施の形態に係る配線基板を例示する断面図である。 第2の実施の形態に係る配線基板の製造工程を例示する図(その1)である。 第2の実施の形態に係る配線基板の製造工程を例示する図(その2)である。 第2の実施の形態に係る配線基板の製造工程を例示する図(その3)である。 第2の実施の形態に係る配線基板の製造工程を例示する図(その4)である。 第3の実施の形態に係る配線基板を例示する断面図である。 第4の実施の形態に係る配線基板を例示する断面図である。 第5の実施の形態に係る半導体パッケージを例示する断面図である。 第5の実施の形態に係る半導体パッケージの製造工程を例示する図(その1)である。 第5の実施の形態に係る半導体パッケージの製造工程を例示する図(その2)である。 第6の実施の形態に係る半導体パッケージを例示する断面図である。
以下、図面を参照して発明を実施するための形態について説明する。
〈第1の実施の形態〉
第1の実施の形態では、本発明を多層配線層(ビルドアップ配線層)を有する配線基板に適用する例を示す。
[第1の実施の形態に係る配線基板の構造]
始めに、第1の実施の形態に係る配線基板の構造について説明する。図15は、第1の実施の形態に係る配線基板を例示する断面図である。図15を参照するに、配線基板10は、第1絶縁層12aと、第2絶縁層12bと、第3絶縁層12cと、第1配線層13aと、第2配線層13bと、第3配線層13cと、ソルダーレジスト層14と、接続端子16と、第4金属層17とを有するビルドアップ配線層を備えた配線基板である。
配線基板10の一方の面10a側には、半導体チップと接続される接続端子として機能する接続端子16が形成されている。接続端子16は、配線基板10の一方の面10aから一部が突出する突出金属層11と、突出金属層11の配線基板10の一方の面10aから突出する部分を覆うように形成されたはんだバンプ15とを有する。突出金属層11は、第2金属層11a及び第3金属層11bを有する。以降、突出金属層11の配線基板10の一方の面10aから突出する部分を便宜上突出部11xと称する場合がある。又、突出部11xの第1絶縁層12aと接する面の反対側の面を面11yと称する場合がある。なお、面11yは、配線基板10上に半導体チップを搭載する際に、突出部11xがはんだを介して半導体チップの電極パッドと接触する部分となる。
第1絶縁層12a上(突出部11xの形成面と反対側)には、第1配線層13aが形成されている。更に第1配線層13a及び第1絶縁層12aを覆うように第2絶縁層12bが形成され、第2絶縁層12b上には第2配線層13bが形成されている。更に、第2配線層13b及び第2絶縁層12bを覆うように第3絶縁層12cが形成され、第3絶縁層12c上には第3配線層13cが形成されている。
第1配線層13aと突出金属層11を構成する第3金属層11bとは、第1絶縁層12aに形成された第1ビアホール12xを介して電気的に接続されている。第1配線層13aと第2配線層13bとは、第2絶縁層12bに形成された第2ビアホール12yを介して電気的に接続されている。又、第2配線層13bと第3配線層13cとは、第3絶縁層12cに形成された第3ビアホール12zを介して電気的に接続されている。
第3配線層13c及び第3絶縁層12cを覆うように、開口部14xを有するソルダーレジスト層14が形成されている。ソルダーレジスト層14の開口部14x内に露出する第3配線層13c上には、第4金属層17が形成されている。第4金属層17は、マザーボード等と接続される電極パッドとして機能する。
配線基板10において、突出部11xは、従来の配線基板の突出金属層(ドーム状等)とは異なり、XZ平面に平行な断面が矩形状である。突出部11xの配線基板10の一方の面10aからの突出量L10は、例えば30〜50μmとすることができる。突出部11xの形状は、例えば円柱状(例えば面11yの直径φ10=φ60〜70μm)とすることができる。突出部11xのピッチP10は、例えば150μmとすることができる。ただし、突出部11xの形状は円柱状には限定されず、柱状であればよい。すなわち、突出部11xの形状は円柱状ではなく、例えば楕円柱状や角柱状(四角柱、六角柱等)であってもよい。なお、本願において、柱状とは、略平行で略同一面積の上面及び下面(底面)を有する立体をいう。
突出金属層11を構成する第2金属層11aの材料としては、例えばAuを用いることができる。又、突出金属層11を構成する第2金属層11aは、突出金属層11を構成する第3金属層11b側からNi層とAu層が積層されたNi/Au層や、Ni層とPd層とAu層が積層されたNi/Pd/Au層等としても構わない。突出金属層11を構成する第3金属層11bの材料としては、例えばCu等を用いることができる。はんだバンプ15の材料としては、例えばPbを含む合金、SnとCuの合金、SnとAgの合金、SnとAgとCuの合金等を用いることができる。
このように、突出部11xはXZ平面に平行な断面が矩形状であるため、アスペクト比(L10/φ10)を高くするが可能となり、狭ピッチ化にも対応可能な接続端子を実現することができる。又、突出部11xはXZ平面に平行な断面が矩形状であるため、半導体チップを実装する際にはんだを介して半導体チップの電極パッドと接触する部分となる面11yの面積を大きくできるため、接続信頼性が高い接続端子を実現することができる。以上が、第1の実施の形態に係る配線基板の構造である。
[第1の実施の形態に係る配線基板の製造方法]
続いて、第1の実施の形態に係る配線基板の製造方法について説明する。図16〜図30は、第1の実施の形態に係る配線基板の製造工程を例示する図である。図16〜図30において、図15と同一部品については、同一符号を付し、その説明は省略する場合がある。
始めに、図16に示す工程では、支持体21を用意する。なお、21aは支持体21の一方の面を示している。本実施形態では支持体21としてCu箔を用いる。支持体21の厚さは、例えば35〜100μmとすることができる。次いで、図17に示す工程では、支持体21の一方の面21aに、レジスト層22を形成する(実際には、支持体21の一方の面21aと反対側の面もレジスト層で被覆する)。レジスト層22としては、例えば、ドライフィルム等を用いることができる。レジスト層22の厚さは、例えば30〜50μmとすることができる。
次いで、図18に示す工程では、レジスト層22に対してパターニング処理を行い、突出金属層11の形成位置に対応する部分のレジスト層22のみを残し、それ以外の部分のレジスト層22を除去する。残ったレジスト層22の形状は、例えば円柱状(例えば断面の直径φ10=φ60〜70μm)とすることができる。ただし、残ったレジスト層22の形状は円柱状には限定されず、柱状であればよい。すなわち、残ったレジスト層22の形状は円柱状ではなく、例えば楕円柱状や角柱状(四角柱、六角柱等)であってもよい。又、残ったレジスト層22のピッチP10は、例えば150μmとすることができる。
次いで、図19に示す工程では、支持体21をめっき給電層に利用する電解めっき法等により、支持体21の一方の面21aに第1金属層23を形成する。第1金属層23は、支持体21の一方の面21aのレジスト層22が形成されていない領域に形成される。第1金属層23は、後述する図30に示す工程で支持体21とともにエッチングにより除去されるため、支持体21及び第1金属層23は同一のエッチング液により除去可能な材料により構成されていることが好ましい。具体的には、本実施形態では支持体21としてCu箔を用いているため、第1金属層23の材料はCuであることが好ましい。第1金属層23の厚さT10は、例えば30〜50μmとすることができる。なお、第1金属層23の厚さT10は、突出部11xの配線基板10の一方の面10aからの突出量L10を決定する。すなわち、突出部11xの配線基板10の一方の面10aからの突出量L10は、第1金属層23の厚さT10と略同一となる。
次いで、図20に示す工程では、図19に示すレジスト層22を除去し開口部23xを形成する。これにより、支持体21の一方の面21aに、支持体21の一方の面21aを露出する柱状の貫通孔である開口部23xを有する第1金属層23が形成される。次いで、図21に示す工程では、第1金属層23上にレジスト層24を形成する。レジスト層24には、開口部23xに対応する形状の開口部が形成される。レジスト層24としては、例えば、ドライフィルム等を用いることができる。レジスト層24の厚さは、例えば30〜50μmとすることができる。
次いで、図22に示す工程では、支持体21及び第1金属層23をめっき給電層に利用する電解めっき法等により、開口部23xに第2金属層11a及び第3金属層11bをこの順番で積層して突出金属層11を形成する。第2金属層11aは、開口部23xから露出する支持体21の一方の面21a及び開口部23xの内壁面を覆うように形成される。第3金属層11bは、第2金属層11a上に少なくとも開口部23xを完全に充填するように形成される。第2金属層11aの材料としては、例えばAu等を用いることができる。第3金属層11bの材料としては、例えばCu等を用いることができる(図22(a))。
なお、第2金属層11aは、異なる材料からなる複数の金属層が積層された構造を有しても構わない。図22(b)は、異なる材料からなる複数の金属層が積層された構造を有する第2金属層11aの一例である。図22(b)に示す第2金属層11aにおいて、例えば金属層11cをAu層(例えば層厚≒1μm)、金属層11dをPd層(例えば層厚≒1μm)、金属層11eをNi層(例えば層厚≒5μm)とすることができる。異なる材料からなる複数の金属層が積層された構造を有する第2金属層11aの他の例としては、Au層とNi層とをこの順番で積層したAu/Ni層等を挙げることができる。
次いで、図23に示す工程では、図22に示すレジスト層24を除去する。次いで、図24に示す工程では、突出金属層11を構成する第3金属層11bを覆うように第1金属層23上に第1絶縁層12aを形成する。第1絶縁層12aの材料としては、エポキシ系樹脂、ポリイミド系樹脂などの樹脂材を用いることができる。第1絶縁層12aの形成方法の一例としては、第1金属層23上に樹脂フィルムをラミネートした後に、樹脂フィルムをプレス(押圧)し、その後、190℃程度の温度で熱処理して硬化させることにより第1絶縁層12aを得ることができる。
次いで、図25に示す工程では、支持体21に形成された第1絶縁層12aに、レーザ加工法等を用いて、突出金属層11を構成する第3金属層11bが露出するように第1絶縁層12aを貫通する第1ビアホール12xを形成する。なお、第1絶縁層12aとして感光性樹脂膜を用い、フォトリソグラフィによりパターニングして第1ビアホール12xを形成する方法を用いてもよいし、スクリーン印刷により開口部が設けられた樹脂膜をパターニングして第1ビアホール12xを形成する方法を用いてもよい。
次いで、図26に示す工程では、第1絶縁層12a上に、ビアホール12x内に露出した突出金属層11を構成する第3金属層11bと電気的に接続する第1配線層13aを形成する。第1配線層13aの材料としては、例えばCu等を用いることができる。第1配線層13aは、例えばセミアディティブ法により形成される。
第1配線層13aを、セミアディティブ法により形成する例を、より詳しく説明すると、先ず、無電解めっき法又はスパッタ法により、第1ビアホール12x内及び第1絶縁層12a上にCuシード層(図示せず)を形成した後に、第1配線層13aに対応する開口部を備えたレジスト層(図示せず)を形成する。次いで、Cuシード層をめっき給電層に利用した電解めっき法により、レジスト層の開口部にCu層パターン(図示せず)を形成する。
続いて、レジスト層を除去した後に、Cu層パターンをマスクにしてCuシード層をエッチングすることにより、第1配線層13aを得る。なお、第1配線層13aの形成方法としては、上述したセミアディティブ法の他にサブトラクティブ法などの各種の配線形成方法を用いることができる。
次いで、図27に示す工程では、上記と同様な工程を繰り返すことにより、第1配線層13a〜第3配線層13c及び第1絶縁層12a〜第3絶縁層12cを積層する。すなわち、第1配線層13a及び第1絶縁層12aを被覆する第2絶縁層12bを形成した後に、第1配線層13a上の第2絶縁層12bの部分に第2ビアホール12yを形成する。
更に、第2絶縁層12b上に、第2ビアホール12yを介して第1配線層13aに接続される第2配線層13bを形成する。第2配線層13bとしては、例えばCu等を用いることができる。第2配線層13bは、例えばセミアディティブ法により形成される。
更に、第2配線層13b及び第2絶縁層12bを被覆する第3絶縁層12cを形成した後に、第2配線層13b上の第3絶縁層12cの部分に第3ビアホール12zを形成する。更に、第3絶縁層12c上に、第3ビアホール12zを介して第2配線層13bに接続される第3配線層13cを形成する。第3配線層13cとしては、例えば、Cu等を用いることができる。第3配線層13cは、例えばセミアディティブ法により形成される。
このようにして、支持体21の一方の面21aに所定のビルドアップ配線層が形成される。本実施例では、3層のビルドアップ配線層(第1配線層13a〜第3配線層13c)を形成したが、n層(nは1以上の整数)のビルドアップ配線層を形成してもよい。
次いで、図28に示す工程では、第3配線層13cを被覆するように第3絶縁層12c上にソルダーレジストを塗布し、ソルダーレジスト層14を形成する。ソルダーレジスト層14の材料としては、例えばエポキシ系樹脂やイミド系樹脂等を含む感光性樹脂組成物を用いることができる。
次いで、図29に示す工程では、ソルダーレジスト層14を露光、現像することで開口部14xを形成する。これにより、第3配線層13cの一部は、ソルダーレジスト層14の開口部14x内に露出する。更に、ソルダーレジスト層14の開口部14x内に露出する第3配線層13c上に、例えば無電解めっき法により第4金属層17を形成する。第4金属層17は、マザーボード等と接続される電極パッドとして機能する。
第4金属層17の例としては、Au層、Ni層/Au層をこの順番で積層したNi/Au層、Ni層/Pd層/Au層をこの順番で積層したNi/Pd/Au層等を挙げることができる。又、第4金属層17に代えて、ソルダーレジスト層14の開口部14x内に露出する第3配線層13c上にOSP(Organic Solderability Preservative)処理を施しても構わない。
次いで、図30に示す工程では、図29に示す支持体21及び第1金属層23を除去し、突出金属層11(第2金属層11a及び第3金属層11b)の少なくとも一部を第1絶縁層12aから突出させ柱状の突出部11xを形成する。ここで突出部11xの突出量L10は図19に示す第1金属層23の厚さT10に対応し、例えば30〜50μmとなる。
支持体21及び第1金属層23の材料として何れもCuを選定した場合には、支持体21及び第1金属層23は同一のエッチング液により除去可能である。例えば、支持体21及び第1金属層23は、塩化第二鉄水溶液、塩化第二銅水溶液又は過硫酸アンモニウム水溶液等を用いたウエットエッチングにより除去することができる。この際、突出金属層11の第2金属層11aはCu以外の材料(例えばAu等)から構成されているため、第2金属層11aに対し、支持体21及び第1金属層23を選択的にエッチングして除去することができる。
次いで、突出金属層11の突出部11xを覆うように、はんだバンプ15を形成することにより、図15に示す配線基板10が製造される。はんだバンプ15は、例えば突出金属層11の突出部11xを覆うように、はんだペーストを印刷し、リフローすることにより形成することができる。はんだバンプ15の材料としては、例えばPbを含む合金、SnとCuの合金、SnとAgの合金、SnとAgとCuの合金等を用いることができる。突出金属層11及びはんだバンプ15は接続端子16を構成し、接続端子16は半導体チップと接続される接続端子として機能する。
なお、はんだバンプ15は、配線基板10に必ずしも形成しなくても構わない。例えば配線基板10に搭載する半導体チップの電極パッドにはんだバンプを形成し、半導体チップに形成されたはんだバンプと配線基板10の突出金属層11の突出部11xとを電気的に接続することも可能である。以上が、第1の実施の形態に係る配線基板の製造方法である。
このように、第1の実施の形態によれば、突出金属層形成用の開口部を、従来のようにエッチング法により形成せずに、めっき法により形成するため、突出金属層の配線基板の一方の面から突出する部分(突出部)の形状を柱状とすることができる(突出部の断面はドーム状ではなく矩形状となる)。その結果、突出金属層の突出部のアスペクト比を高くするが可能となり、狭ピッチ化にも対応可能な接続端子を実現することができる。又、突出金属層の突出部において、半導体チップを実装する際にはんだを介して半導体チップの電極パッドと接触する部分の面積を大きくできるため、接続信頼性が高い接続端子を実現することができる。
〈第2の実施の形態〉
第2の実施の形態では、本発明を多層配線層(ビルドアップ配線層)を有する配線基板に適用する他の例を示す。第2の実施の形態において、第1の実施の形態と共通する部分についてはその説明を省略し、第1の実施の形態と異なる部分を中心に説明する。
[第2の実施の形態に係る配線基板の構造]
始めに、第2の実施の形態に係る配線基板の構造について説明する。図31は、第2の実施の形態に係る配線基板を例示する断面図である。図31を参照するに、配線基板30は、第1絶縁層12aと、第2絶縁層12bと、第3絶縁層12cと、第1配線層13aと、第2配線層13bと、第3配線層13cと、ソルダーレジスト層14と、接続端子36と、第4金属層17とを有するビルドアップ配線層を備えた配線基板である。
配線基板30の一方の面30aには、半導体チップと接続される接続端子として機能する接続端子36が形成されている。接続端子36は、配線基板30の一方の面30aから突出する突出金属層31と、突出金属層31を覆うように形成されたはんだバンプ35とを有する。第1配線層13aと突出金属層31とは、第1絶縁層12aに形成された第1ビアホール12xを介して電気的に接続されている。以降、突出金属層31の配線基板30の一方の面30aから突出する部分を便宜上突出部31xと称する場合がある。又、突出部31xの第1絶縁層12aに接する面の反対側の面を面31yと称する場合がある。なお、面31yは、配線基板30上に半導体チップを搭載する際に、突出部31xがはんだを介して半導体チップの電極パッドと接触する部分となる。
配線基板30において、突出部31xは、従来の配線基板の突出金属層(ドーム状等)とは異なり、XZ平面に平行な断面が矩形状である。突出部31xの配線基板30の一方の面30aからの突出量L30は、例えば30〜50μmとすることができる。突出部31xの形状は、例えば円柱状(例えば面31yの直径φ30=φ60〜70μm)とすることができる。突出部31xのピッチP30は、例えば150μmとすることができる。ただし、突出部31xの形状は円柱状には限定されず、柱状であればよい。すなわち、突出部31xの形状は円柱状ではなく、例えば楕円柱状や角柱状(四角柱、六角柱等)であってもよい。
突出金属層31の材料としては、例えばCu等を用いることができる。はんだバンプ35の材料としては、例えばPbを含む合金、SnとCuの合金、SnとAgの合金、SnとAgとCuの合金等を用いることができる。
このように、突出部31xはXZ平面に平行な断面が矩形状であるため、アスペクト比(L30/φ30)を高くするが可能となり、狭ピッチ化にも対応可能な接続端子を実現することができる。又、突出部31xはXZ平面に平行な断面が矩形状であるため、半導体チップを実装する際にはんだを介して半導体チップの電極パッドと接触する部分となる面31yの面積を大きくできるため、接続信頼性が高い接続端子を実現することができる。以上が、第2の実施の形態に係る配線基板の構造である。
[第2の実施の形態に係る配線基板の製造方法]
続いて、第2の実施の形態に係る配線基板の製造方法について説明する。図32〜図35は、第2の実施の形態に係る配線基板の製造工程を例示する図である。図32〜図35において、図31と同一部品については、同一符号を付し、その説明は省略する場合がある。
始めに、第1の実施の形態の図16〜図21に示す工程と同一の工程を実行する。次いで、図32に示す工程では、支持体21及び第1金属層23をめっき給電層に利用する電解めっき法等により、開口部23xに第2金属層11a及び突出金属層31をこの順番で積層する。第2金属層11aは、開口部23xから露出する支持体21の一方の面21a及び開口部23xの内壁面を覆うように形成される。突出金属層31は、第2金属層11a上に少なくとも開口部23xを完全に充填するように形成される。
第2金属層11aは、後述する図34に示す工程において、支持体21及び第1金属層23を除去するエッチング液により除去不可能な材料により構成されている必要がある。又、第2金属層11aは、後述する図35に示す工程において、突出金属層31に対して選択的にエッチングすることが可能な材料により構成されている必要がある。例えば支持体21、第1金属層23、及び突出金属層31の材料としてCuを用いる場合には、第2金属層11aの材料としては、Niを用いることができる。
次いで、第1の実施の形態の図23〜図29に示す工程と同一の工程を実行し、図33に示す構造体を作製する。次いで、図34に示す工程では、図33に示す支持体21及び第1金属層23を除去し、第2金属層11a及び突出金属層31の少なくとも一部を第1絶縁層12aから突出させる。ここで第2金属層11a及び突出金属層31の第1絶縁層12aから突出している部分の突出量L31は図19に示す第1金属層23の厚さT10に対応し、例えば30〜50μmとなる。
支持体21及び第1金属層23の材料として何れもCuを選定した場合には、支持体21及び第1金属層23は同一のエッチング液により除去可能である。例えば、支持体21及び第1金属層23は、塩化第二鉄水溶液、塩化第二銅水溶液又は過硫酸アンモニウム水溶液等を用いたウエットエッチングにより除去することができる。この際、第2金属層11aは支持体21及び第1金属層23を除去するエッチング液により除去不可能な材料(例えばNi等)により構成されているため、第2金属層11aに対し、支持体21及び第1金属層23を選択的にエッチングして除去することができる。
次いで、図35に示す工程では、図34に示す第2金属層11aを除去する。この際、第2金属層11aは突出金属層31(例えばCu等)に対して選択的にエッチングすることが可能な材料(例えばNi等)により構成されているため、突出金属層31に対し第2金属層11aのみを選択的にエッチングして除去することができる。これにより、突出金属層31の一部は、第1絶縁層12aから突出する。ここで、第2金属層11aの厚さは数μm程度であるため、突出部31xの突出量L30は図34に示す突出量L31とほぼ等しく例えば30〜50μmとなる。
例えば突出金属層31がCuであり第2金属層11aがNiである場合には、ニッケル剥離剤を用いたウエットエッチングにより第2金属層11aのみを選択的に除去することができる。ニッケル剥離剤としては、例えば、市販のニッケル剥離剤として知られているエバストリップ(荏原ユージライト社製)、メルストリップ(メルテックス社製)、メックリムーバ(メック社製)等を用いることができる。
次いで、突出金属層31を覆うように、はんだバンプ35を形成することにより、図31に示す配線基板30が製造される。はんだバンプ35は、例えば突出金属層31の突出部31xを覆うように、はんだペーストを印刷し、リフローすることにより形成することができる。はんだバンプ35の材料としては、例えばPbを含む合金、SnとCuの合金、SnとAgの合金、SnとAgとCuの合金等を用いることができる。突出金属層31及びはんだバンプ35は接続端子36を構成し、接続端子36は半導体チップと接続される接続端子として機能する。
なお、はんだバンプ35は、配線基板30に必ずしも形成しなくても構わない。例えば配線基板30に搭載する半導体チップの電極パッドにはんだバンプを形成し、半導体チップに形成されたはんだバンプと配線基板30の突出金属層31の突出部31xとを電気的に接続することも可能である。以上が、第2の実施の形態に係る配線基板の製造方法である。
このように、第2の実施の形態によれば、突出金属層形成用の開口部を、従来のようにエッチング法により形成せずに、めっき法により形成するため、突出金属層の配線基板の一方の面から突出する部分(突出部)の形状を柱状とすることができる(突出部の断面はドーム状ではなく矩形状となる)。その結果、突出金属層の突出部のアスペクト比を高くするが可能となり、狭ピッチ化にも対応可能な接続端子を実現することができる。又、突出金属層の突出部において、半導体チップを実装する際にはんだを介して半導体チップの電極パッドと接触する部分の面積を大きくできるため、接続信頼性が高い接続端子を実現することができる。
〈第3の実施の形態〉
第3の実施の形態では、本発明を多層配線層(ビルドアップ配線層)を有する配線基板に適用する他の例を示す。第3の実施の形態において、第1の実施の形態と共通する部分についてはその説明を省略し、第1の実施の形態と異なる部分を中心に説明する。
[第3の実施の形態に係る配線基板の構造]
始めに、第3の実施の形態に係る配線基板の構造について説明する。図36は、第3の実施の形態に係る配線基板を例示する断面図である。図36を参照するに、配線基板50は、第1絶縁層12aと、第2絶縁層12bと、第3絶縁層12cと、第1配線層13aと、第2配線層13bと、第3配線層13cと、ソルダーレジスト層14と、接続端子56と、第4金属層17とを有するビルドアップ配線層を備えた配線基板である。
配線基板50は配線基板10とは異なり、第4金属層17が形成されている側が半導体チップ搭載面となり、第4金属層17は半導体チップと接続される接続端子として機能する。従って、第4金属層17のピッチは搭載される半導体チップの電極パッドのピッチ(例えば150μm)に合わせて形成されている。一方、接続端子56はマザーボード等と接続される接続端子として機能する。従って、接続端子56のピッチP50はマザーボード等の接続端子のピッチに合わせて(第4金属層17のピッチよりも広く)形成されている。
配線基板50の一方の面50aには、接続端子56が形成されている。接続端子56は、配線基板50の一方の面50aから一部が突出する突出金属層51と、突出金属層51の配線基板50の一方の面50aから突出する部分を覆うように形成されたはんだバンプ55とを有する。以降、突出金属層51の配線基板50の一方の面50aから突出する部分を便宜上突出部51xと称する場合がある。又、突出部51xの第1絶縁層12aと接する面の反対側の面を面51yと称する場合がある。なお、面51yは、配線基板50とマザーボード等とを接続する際に、突出部51xがはんだを介してマザーボード等の電極パッドと接触する部分となる。
配線基板50において、突出部51xは、従来の配線基板の突出金属層(ドーム状等)とは異なり、XZ平面に平行な断面が矩形状である。突出部51xの配線基板50の一方の面50aからの突出量L50は、例えば30〜50μmとすることができる。突出部51xの形状は、例えば円柱状(例えば面51yの直径φ50=φ100〜200μm)とすることができる。突出部51xのピッチP50は、例えば500μmとすることができる。ただし、突出部51xの形状は円柱状には限定されず、柱状であればよい。すなわち、突出部51xの形状は円柱状ではなく、例えば楕円柱状や角柱状(四角柱、六角柱等)であってもよい。
突出金属層51は、第2金属層51a及び第3金属層51bを有する。第2金属層51aの材料としては、例えばAuを用いることができる。又、第2金属層51aは、第3金属層51b側からNi層とAu層が積層されたNi/Au層や、第3金属層51b側からNi層とPd層とAu層が積層されたNi/Pd/Au層等としても構わない。第3金属層51bの材料としては、例えばCu等を用いることができる。はんだバンプ55の材料としては、例えばPbを含む合金、SnとCuの合金、SnとAgの合金、SnとAgとCuの合金等を用いることができる。
配線基板50のその他の部分の構成は配線基板10と同一であるため、その説明は省略する。又、配線基板50の製造方法は配線基板10の製造方法と同一であるため、その説明は省略する。
このように、第3の実施の形態によれば、突出金属層形成用の開口部を、従来のようにエッチング法により形成せずに、めっき法により形成するため、突出金属層の配線基板の一方の面から突出する部分(突出部)の形状を柱状とすることができる(突出部の断面はドーム状ではなく矩形状となる)。その結果、突出金属層において、マザーボード等と接続する際にはんだを介してマザーボード等の接続端子と接触する部分の面積を大きくできるため、接続信頼性が高い接続端子を実現することができる。
〈第4の実施の形態〉
第4の実施の形態では、本発明を多層配線層(ビルドアップ配線層)を有する配線基板に適用する他の例を示す。第4の実施の形態において、第2の実施の形態と共通する部分についてはその説明を省略し、第2の実施の形態と異なる部分を中心に説明する。
[第4の実施の形態に係る配線基板の構造]
始めに、第4の実施の形態に係る配線基板の構造について説明する。図37は、第4の実施の形態に係る配線基板を例示する断面図である。図37を参照するに、配線基板60は、第1絶縁層12aと、第2絶縁層12bと、第3絶縁層12cと、第1配線層13aと、第2配線層13bと、第3配線層13cと、ソルダーレジスト層14と、接続端子66と、第4金属層17とを有するビルドアップ配線層を備えた配線基板である。
配線基板60は配線基板30とは異なり、第4金属層17が形成されている側が半導体チップ搭載面となり、第4金属層17は半導体チップと接続される接続端子として機能する。従って、第4金属層17のピッチは搭載される半導体チップの電極パッドのピッチ(例えば150μm)に合わせて形成されている。一方、接続端子66はマザーボード等と接続される接続端子として機能する。従って、接続端子66のピッチP60はマザーボード等の接続端子のピッチに合わせて(第4金属層17のピッチよりも広く)形成されている。
配線基板60の一方の面60aには、接続端子66が形成されている。接続端子66は、配線基板60の一方の面60aから一部が突出する突出金属層61と、突出金属層61の配線基板60の一方の面60aから突出する部分を覆うように形成されたはんだバンプ65とを有する。以降、突出金属層61の配線基板60の一方の面60aから突出する部分を便宜上突出部61xと称する場合がある。又、突出部61xの第1絶縁層12aと接する面の反対側の面を面61yと称する場合がある。なお、面61yは、配線基板60とマザーボード等とを接続する際に、突出部61xがはんだを介してマザーボード等の電極パッドと接触する部分となる。
配線基板60において、突出部61xは、従来の配線基板の突出金属層(ドーム状等)とは異なり、XZ平面に平行な断面が矩形状である。突出部61xの配線基板60の一方の面60aからの突出量L60は、例えば30〜50μmとすることができる。突出部61xの形状は、例えば円柱状(例えば面61yの直径φ60=φ100〜200μm)とすることができる。突出部61xのピッチP60は、例えば500μmとすることができる。ただし、突出部61xの形状は円柱状には限定されず、柱状であればよい。すなわち、突出部61xの形状は円柱状ではなく、例えば楕円柱状や角柱状(四角柱、六角柱等)であってもよい。
突出金属層61の材料としては、例えばCu等を用いることができる。はんだバンプ65の材料としては、例えばPbを含む合金、SnとCuの合金、SnとAgの合金、SnとAgとCuの合金等を用いることができる。
配線基板60のその他の部分の構成は配線基板30と同一であるため、その説明は省略する。又、配線基板60の製造方法は配線基板30の製造方法と同一であるため、その説明は省略する。
このように、第4の実施の形態によれば、突出金属層形成用の開口部を、従来のようにエッチング法により形成せずに、めっき法により形成するため、突出金属層の配線基板の一方の面から突出する部分(突出部)の形状を柱状とすることができる(突出部の断面はドーム状ではなく矩形状となる)。その結果、突出金属層において、マザーボード等と接続する際にはんだを介してマザーボード等の接続端子と接触する部分の面積を大きくできるため、接続信頼性が高い接続端子を実現することができる。
〈第5の実施の形態〉
第5の実施の形態では、本発明をビルドアップ配線層を有する配線基板に半導体チップを搭載した半導体パッケージに適用する例を示す。第5の実施の形態において、第1の実施の形態と共通する部分についてはその説明を省略し、第1の実施の形態と異なる部分を中心に説明する。
[第5の実施の形態に係る半導体パッケージの構造]
始めに、第5の実施の形態に係る半導体パッケージの構造について説明する。 図38は、第5の実施の形態に係る半導体パッケージを例示する断面図である。図38において、図15と同一部品については、同一符号を付し、その説明は省略する場合がある。図38を参照するに、半導体パッケージ70は、図15に示す配線基板10と、半導体チップ71と、アンダーフィル樹脂75とを有する。
半導体チップ71は、本体72と、電極パッド73とを有する。本体72は、シリコン等からなる薄板化された半導体基板(図示せず)上に半導体集積回路(図示せず)等が形成されたものである。本体72には、電極パッド73が形成されている。電極パッド73は、半導体集積回路(図示せず)と電気的に接続されている。電極パッド73の材料としては、例えばAu等を用いることができる。配線基板10のはんだバンプ15は、溶融して半導体チップ71の電極パッド73と電気的に接続されている。半導体チップ71と配線基板10の一方の面10aとの間には、アンダーフィル樹脂75が充填されている。
配線基板10の突出部11xの断面は矩形状であるため、溶融したはんだバンプ15の一部を介して電極パッド73と対向する部分である面11yの面積を大きくすることが可能となり、接続信頼性が高い接続端子を実現することができる。以上が、第5の実施の形態に係る半導体パッケージの構造である。
[第5の実施の形態に係る半導体パッケージの製造方法]
続いて、第5の実施の形態に係る半導体パッケージの製造方法について説明する。図39及び図40は、第5の実施の形態に係る半導体パッケージの製造工程を例示する図である。図39及び図40において、図38と同一部品については、同一符号を付し、その説明は省略する場合がある。
始めに、図15に示す配線基板10を用意する。次いで、図39に示す工程では、配線基板10の接続端子16が形成されている側と半導体チップ71の電極パッド73が形成されている側とを対向させて、接続端子16と電極パッド73とが対応する位置に来るように配置する。
次いで、図40に示す工程では、接続端子16を構成するはんだバンプ15を例えば230℃に加熱し、はんだを融解させることにより、接続端子16を構成する突出金属層11と電極パッド73とを電気的に接続する。なお、電極パッド73上にはんだが形成されている場合には、電極パッド73上のはんだとはんだバンプ15とが溶融して合金となり、1つのバンプが形成される。次いで、半導体チップ71と配線基板10の一方の面10aとの間にアンダーフィル樹脂75を充填することにより、図38に示す半導体パッケージ70が完成する。
このように、第5の実施の形態によれば、配線基板に接続端子を介して半導体チップを搭載した半導体パッケージを製造する。この際、配線基板の接続端子は柱状の突出部(突出部の断面はドーム状ではなく矩形状となる)を有する。その結果、突出部のはんだを介して半導体チップの電極パッドと接触する部分の面積を大きくできるため、半導体パッケージにおける配線基板と半導体チップとの接続信頼性を向上することができる。
〈第6の実施の形態〉
第6の実施の形態では、本発明をビルドアップ配線層を有する配線基板に半導体チップを搭載した半導体パッケージに適用する他の例を示す。第6の実施の形態において、第2の実施の形態と共通する部分についてはその説明を省略し、第2の実施の形態と異なる部分を中心に説明する。
[第6の実施の形態に係る半導体パッケージの構造]
始めに、第6の実施の形態に係る半導体パッケージの構造について説明する。 図41は、第6の実施の形態に係る半導体パッケージを例示する断面図である。図41において、図31と同一部品については、同一符号を付し、その説明は省略する場合がある。図41を参照するに、半導体パッケージ80は、図31に示す配線基板30と、半導体チップ71と、アンダーフィル樹脂75とを有する。
半導体チップ71は、本体72と、電極パッド73とを有する。本体72は、シリコン等からなる薄板化された半導体基板(図示せず)上に半導体集積回路(図示せず)等が形成されたものである。本体72には、電極パッド73が形成されている。電極パッド73は、半導体集積回路(図示せず)と電気的に接続されている。電極パッド73の材料としては、例えばAu等を用いることができる。配線基板30のはんだバンプ35は、溶融して半導体チップ71の電極パッド73と電気的に接続されている。半導体チップ71と配線基板30の一方の面30aとの間には、アンダーフィル樹脂75が充填されている。
配線基板30の突出部31xの断面は矩形状であるため、溶融したはんだバンプ35の一部を介して電極パッド73と対向する部分である面31yの面積を大きくすることが可能となり、接続信頼性が高い接続端子を実現することができる。以上が、第6の実施の形態に係る半導体パッケージの構造である。なお、第6の実施の形態に係る半導体パッケージの製造方法については、第5の実施の形態に係る半導体パッケージの製造方法と同様であるため、その説明は省略する。
このように、第6の実施の形態によれば、配線基板に接続端子を介して半導体チップを搭載した半導体パッケージを製造する。この際、配線基板の接続端子は柱状の突出部(突出部の断面はドーム状ではなく矩形状となる)を有する。その結果、突出部のはんだを介して半導体チップの電極パッドと接触する部分の面積を大きくできるため、半導体パッケージにおける配線基板と半導体チップとの接続信頼性を向上することができる。
以上、好ましい実施の形態について詳説したが、上述した実施の形態に制限されることはなく、特許請求の範囲に記載された範囲を逸脱することなく、上述した実施の形態に種々の変形及び置換を加えることができる。
例えば、各実施の形態において、各配線層をセミアディティブ法で形成する例を示したが、各配線層は、セミアディティブ法の他にサブトラクティブ法等の各種の方法を用いて形成することができる。
10、30、50、60 配線基板
10a、30a、50a、60a 配線基板の一方の面
11、31、51、61 突出金属層
11a、51a 第2金属層
11b、51b 第3金属層
11x、31x、51x、61x 突出部
12a 第1絶縁層
12b 第2絶縁層
12c 第3絶縁層
12x 第1ビアホール
12y 第2ビアホール
12z 第3ビアホール
13a 第1配線層
13b 第2配線層
13c 第3配線層
14 ソルダーレジスト層
14x 開口部
15、35、55、65 はんだバンプ
16、36、56、66 接続端子
17 第4金属層
21 支持体
21a 支持体の一方の面
22、24 レジスト層
23 第1金属層
70、80 半導体パッケージ
71 半導体チップ
72 本体
73 電極パッド
75 アンダーフィル樹脂
10、L30、L50、L60 突出量
10、P30、P50、P60 ピッチ
10 厚さ
φ10、φ30、φ50、φ60 直径

Claims (15)

  1. 支持体上に、前記支持体の表面を露出する柱状の貫通孔を有する第1金属層を形成する第1金属層形成工程と、
    前記柱状の貫通孔から露出する前記支持体の表面及び前記柱状の貫通孔の内壁面を覆うように第2金属層を形成する第2金属層形成工程と、
    前記第2金属層上に前記柱状の貫通孔を充填するように第3金属層を形成する第3金属層形成工程と、
    前記第3金属層を覆うように前記第1金属層上に絶縁層を形成する絶縁層形成工程と、
    前記絶縁層の一方の面に、前記第3金属層と電気的に接続する配線層を形成する配線層形成工程と、
    前記支持体及び前記第1金属層を除去し、前記第2金属層及び前記第3金属層を含んで構成され前記絶縁層の他方の面から突出する突出部を形成する突出部形成工程(1)と、を有する配線基板の製造方法。
  2. 前記突出部形成工程(1)に代えて、前記支持体及び前記第1金属層を除去した後、更に前記第2金属層を除去し、前記第3金属層を含んで構成され前記絶縁層の他方の面から突出する突出部を形成する突出部形成工程(2)を有する請求項1記載の配線基板の製造方法。
  3. 前記第1金属層形成工程は、
    前記支持体上に前記柱状の貫通孔に対応する柱状のレジスト層を形成する第1工程と、
    前記支持体上の前記柱状のレジスト層が形成されていない領域に前記第1金属層を形成する第2工程と、
    前記柱状のレジスト層を除去する第3工程と、を有する請求項1又は2記載の配線基板の製造方法。
  4. 前記支持体は導電体であり、前記第1金属層形成工程において、前記第1金属層は、前記支持体を給電層とする電解めっき法により形成される請求項1乃至3の何れか一項記載の配線基板の製造方法。
  5. 前記支持体は導電体であり、前記第2金属層形成工程において、前記第2金属層は、前記支持体を給電層とする電解めっき法により形成される請求項1乃至4の何れか一項記載の配線基板の製造方法。
  6. 前記支持体は導電体であり、前記第3金属層形成工程において、前記第3金属層は、前記支持体を給電層とする電解めっき法により形成される請求項1乃至5の何れか一項記載の配線基板の製造方法。
  7. 前記支持体及び前記第1金属層は同一のエッチング液により除去可能な材料により構成されている請求項1乃至6の何れか一項記載の配線基板の製造方法。
  8. 前記第2金属層は、前記支持体及び前記第1金属層を除去するエッチング液により除去不可能な材料により構成されている請求項1乃至7の何れか一項記載の配線基板の製造方法。
  9. 前記第2金属層は、異なる材料からなる複数の金属層が積層された構造を有する請求項1乃至8の何れか一項記載の配線基板の製造方法。
  10. 請求項1乃至9の何れか一項記載の製造方法で製造された突出部を有する配線基板と、電極パッドを有する半導体チップと、を準備する準備工程と、
    前記突出部と前記電極パッドとを対向させるように、前記配線基板上に前記半導体チップを配置する配置工程と、
    前記突出部と前記電極パッドとを電気的に接続する接続工程と、を有する半導体パッケージの製造方法。
  11. 前記配線基板の前記突出部が形成されている面と前記半導体チップとの間に樹脂を充填する樹脂充填工程を更に有する請求項10記載の半導体パッケージの製造方法。
  12. 絶縁層と、
    前記絶縁層の一方の面に形成された配線層と、
    前記配線層と電気的に接続され、前記絶縁層の他方の面から突出する柱状の突出部と、を有する配線基板。
  13. 前記柱状の突出部は、異なる材料からなる複数の金属層が積層された構造を有する請求項12記載の配線基板。
  14. 請求項12又は13記載の配線基板と、電極パッドを有する半導体チップと、を有し、
    前記突出部と前記電極パッドとは電気的に接続されている半導体パッケージ。
  15. 前記突出部と前記電極パッドとは、前記突出部と前記電極パッドとの対向する面間に形成された略一定厚のはんだ層を介して接続されている請求項14記載の半導体パッケージ。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012114431A (ja) * 2010-11-23 2012-06-14 Ibiden Co Ltd 半導体搭載用基板、半導体装置及び半導体装置の製造方法
JP2013102062A (ja) * 2011-11-09 2013-05-23 Ibiden Co Ltd 半導体実装部材及びその製造方法
JP2013118255A (ja) * 2011-12-02 2013-06-13 Shinko Electric Ind Co Ltd 配線基板及びその製造方法、半導体パッケージ
JP2015173239A (ja) * 2014-02-24 2015-10-01 日立化成株式会社 バンプ付き配線基板及びその製造方法
US9406599B2 (en) 2014-08-29 2016-08-02 Shinko Electric Industries Co., Ltd. Wiring substrate and method for manufacturing wiring substrate

Families Citing this family (50)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5147779B2 (ja) * 2009-04-16 2013-02-20 新光電気工業株式会社 配線基板の製造方法及び半導体パッケージの製造方法
TWI454320B (zh) * 2011-08-19 2014-10-01 Jieng Tai Internat Electric Corp 填補穿孔的方法
KR101287742B1 (ko) * 2011-11-23 2013-07-18 삼성전기주식회사 인쇄 회로 기판 및 그 제조 방법
TWI637467B (zh) * 2012-05-24 2018-10-01 欣興電子股份有限公司 中介基材及其製作方法
JP2013247201A (ja) * 2012-05-24 2013-12-09 Shinko Electric Ind Co Ltd 配線基板、実装構造、及び配線基板の製造方法
US9269681B2 (en) * 2012-11-16 2016-02-23 Qualcomm Incorporated Surface finish on trace for a thermal compression flip chip (TCFC)
US8802504B1 (en) * 2013-03-14 2014-08-12 Taiwan Semiconductor Manufacturing Company, Ltd. 3D packages and methods for forming the same
US9299649B2 (en) 2013-02-08 2016-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. 3D packages and methods for forming the same
CN104219867A (zh) * 2013-05-31 2014-12-17 宏启胜精密电子(秦皇岛)有限公司 电路板及其制作方法
US8981842B1 (en) * 2013-10-25 2015-03-17 Taiwan Semiconductor Manufacturing Company Limited Integrated circuit comprising buffer chain
KR20150064976A (ko) * 2013-12-04 2015-06-12 삼성전기주식회사 인쇄회로기판 및 그 제조방법
US20150195912A1 (en) * 2014-01-08 2015-07-09 Zhuhai Advanced Chip Carriers & Electronic Substrate Solutions Technologies Co. Ltd. Substrates With Ultra Fine Pitch Flip Chip Bumps
US9693455B1 (en) * 2014-03-27 2017-06-27 STATS ChipPAC Pte. Ltd. Integrated circuit packaging system with plated copper posts and method of manufacture thereof
US20150279815A1 (en) * 2014-03-28 2015-10-01 Stats Chippac, Ltd. Semiconductor Device and Method of Forming Substrate Having Conductive Columns
JP2016021496A (ja) * 2014-07-15 2016-02-04 イビデン株式会社 配線基板及びその製造方法
US10001439B2 (en) * 2014-08-04 2018-06-19 National Institute Of Advanced Industrial Science And Technology Localized surface plasmon resonance sensing chip and localized surface plasmon resonance sensing system
TWI562275B (en) * 2014-11-27 2016-12-11 Advance Process Integrate Technology Ltd Process of forming waferless interposer
US9899248B2 (en) * 2014-12-03 2018-02-20 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming semiconductor packages having through package vias
US10325853B2 (en) 2014-12-03 2019-06-18 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming semiconductor packages having through package vias
TWI595810B (zh) * 2015-05-22 2017-08-11 欣興電子股份有限公司 封裝結構及其製作方法
CN106298707B (zh) * 2015-06-05 2019-05-21 欣兴电子股份有限公司 封装结构及其制作方法
US9755030B2 (en) * 2015-12-17 2017-09-05 International Business Machines Corporation Method for reduced source and drain contact to gate stack capacitance
WO2017187747A1 (ja) * 2016-04-28 2017-11-02 株式会社村田製作所 弾性波装置
CN107424973B (zh) * 2016-05-23 2020-01-21 凤凰先驱股份有限公司 封装基板及其制法
JP2018032661A (ja) * 2016-08-22 2018-03-01 イビデン株式会社 プリント配線板およびその製造方法
CN107872929B (zh) * 2016-09-27 2021-02-05 欣兴电子股份有限公司 线路板与其制作方法
US9922924B1 (en) * 2016-11-03 2018-03-20 Micron Technology, Inc. Interposer and semiconductor package
US9922845B1 (en) * 2016-11-03 2018-03-20 Micron Technology, Inc. Semiconductor package and fabrication method thereof
KR101944997B1 (ko) * 2017-01-06 2019-02-01 조인셋 주식회사 금속패드 인터페이스
TWI644598B (zh) * 2017-04-21 2018-12-11 南亞電路板股份有限公司 電路板結構及其形成方法
TWI643532B (zh) * 2017-05-04 2018-12-01 南亞電路板股份有限公司 電路板結構及其製造方法
US10325842B2 (en) 2017-09-08 2019-06-18 Advanced Semiconductor Engineering, Inc. Substrate for packaging a semiconductor device package and a method of manufacturing the same
US10515889B2 (en) 2017-10-13 2019-12-24 Advanced Semiconductor Engineering, Inc. Semiconductor package device and method of manufacturing the same
US10163758B1 (en) * 2017-10-30 2018-12-25 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and manufacturing method for the same
JP2019140174A (ja) * 2018-02-07 2019-08-22 イビデン株式会社 プリント配線板およびプリント配線板の製造方法
US10573572B2 (en) 2018-07-19 2020-02-25 Advanced Semiconductor Engineering, Inc. Electronic device and method for manufacturing a semiconductor package structure
KR102530754B1 (ko) * 2018-08-24 2023-05-10 삼성전자주식회사 재배선층을 갖는 반도체 패키지 제조 방법
JP7154913B2 (ja) * 2018-09-25 2022-10-18 株式会社東芝 半導体装置及びその製造方法
US11109481B2 (en) * 2019-02-15 2021-08-31 Ibiden Co., Ltd. Method for manufacturing printed wiring board and printed wiring board
WO2020203724A1 (ja) * 2019-03-29 2020-10-08 株式会社村田製作所 樹脂多層基板、および樹脂多層基板の製造方法
JP2020188209A (ja) * 2019-05-16 2020-11-19 イビデン株式会社 プリント配線板とプリント配線板の製造方法
WO2021031125A1 (zh) * 2019-08-20 2021-02-25 华为技术有限公司 线路嵌入式基板、芯片封装结构及基板制备方法
CN112885806B (zh) * 2019-11-29 2022-03-08 长鑫存储技术有限公司 基板及其制备方法、芯片封装结构及其封装方法
JP2021093417A (ja) * 2019-12-09 2021-06-17 イビデン株式会社 プリント配線板、及び、プリント配線板の製造方法
JP2021132068A (ja) * 2020-02-18 2021-09-09 イビデン株式会社 プリント配線板、プリント配線板の製造方法
KR20220009193A (ko) * 2020-07-15 2022-01-24 삼성전자주식회사 반도체 패키지 장치
US20220199427A1 (en) * 2020-12-23 2022-06-23 Intel Corporation Multi-step isotropic etch patterning of thick copper layers for forming high aspect-ratio conductors
US20220312591A1 (en) * 2021-03-26 2022-09-29 Juniper Networks, Inc. Substrate with conductive pads and conductive layers
US20230187400A1 (en) * 2021-12-13 2023-06-15 Amkor Technology Singapore Holding Pte. Ltd. Electronic devices and methods of manufacturing electronic devices
CN117794104A (zh) * 2022-09-21 2024-03-29 鹏鼎控股(深圳)股份有限公司 电路板及其制造方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008177619A (ja) * 2008-04-11 2008-07-31 Toppan Printing Co Ltd チップキャリア及び半導体装置並びにチップキャリアの製造方法

Family Cites Families (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3968193A (en) * 1971-08-27 1976-07-06 International Business Machines Corporation Firing process for forming a multilayer glass-metal module
US4240198A (en) * 1979-02-21 1980-12-23 International Telephone And Telegraph Corporation Method of making conductive elastomer connector
US5054192A (en) * 1987-05-21 1991-10-08 Cray Computer Corporation Lead bonding of chips to circuit boards and circuit boards to circuit boards
US4847136A (en) * 1988-03-21 1989-07-11 Hughes Aircraft Company Thermal expansion mismatch forgivable printed wiring board for ceramic leadless chip carrier
US5399898A (en) * 1992-07-17 1995-03-21 Lsi Logic Corporation Multi-chip semiconductor arrangements using flip chip dies
US5229647A (en) * 1991-03-27 1993-07-20 Micron Technology, Inc. High density data storage using stacked wafers
US5334804A (en) * 1992-11-17 1994-08-02 Fujitsu Limited Wire interconnect structures for connecting an integrated circuit to a substrate
JPH08236654A (ja) * 1995-02-23 1996-09-13 Matsushita Electric Ind Co Ltd チップキャリアとその製造方法
US6809421B1 (en) * 1996-12-02 2004-10-26 Kabushiki Kaisha Toshiba Multichip semiconductor device, chip therefor and method of formation thereof
US5900674A (en) * 1996-12-23 1999-05-04 General Electric Company Interface structures for electronic devices
US6002168A (en) * 1997-11-25 1999-12-14 Tessera, Inc. Microelectronic component with rigid interposer
US6057600A (en) * 1997-11-27 2000-05-02 Kyocera Corporation Structure for mounting a high-frequency package
US6054772A (en) * 1998-04-29 2000-04-25 National Semiconductor Corporation Chip sized package
JP3825181B2 (ja) * 1998-08-20 2006-09-20 沖電気工業株式会社 半導体装置の製造方法及び半導体装置
US6329713B1 (en) * 1998-10-21 2001-12-11 International Business Machines Corporation Integrated circuit chip carrier assembly comprising a stiffener attached to a dielectric substrate
IL128200A (en) * 1999-01-24 2003-11-23 Amitec Advanced Multilayer Int Chip carrier substrate
JP3973340B2 (ja) 1999-10-05 2007-09-12 Necエレクトロニクス株式会社 半導体装置、配線基板、及び、それらの製造方法
JP2001144204A (ja) * 1999-11-16 2001-05-25 Nec Corp 半導体装置及びその製造方法
JP3629178B2 (ja) * 2000-02-21 2005-03-16 Necエレクトロニクス株式会社 フリップチップ型半導体装置及びその製造方法
US6441479B1 (en) * 2000-03-02 2002-08-27 Micron Technology, Inc. System-on-a-chip with multi-layered metallized through-hole interconnection
JP3677429B2 (ja) * 2000-03-09 2005-08-03 Necエレクトロニクス株式会社 フリップチップ型半導体装置の製造方法
DE10031204A1 (de) * 2000-06-27 2002-01-17 Infineon Technologies Ag Systemträger für Halbleiterchips und elektronische Bauteile sowie Herstellungsverfahren für einen Systemträger und für elektronische Bauteile
JP3653452B2 (ja) 2000-07-31 2005-05-25 株式会社ノース 配線回路基板とその製造方法と半導体集積回路装置とその製造方法
JP2002111185A (ja) * 2000-10-03 2002-04-12 Sony Chem Corp バンプ付き配線回路基板及びその製造方法
JP3546961B2 (ja) 2000-10-18 2004-07-28 日本電気株式会社 半導体装置搭載用配線基板およびその製造方法、並びに半導体パッケージ
US6673653B2 (en) * 2001-02-23 2004-01-06 Eaglestone Partners I, Llc Wafer-interposer using a ceramic substrate
JP3875867B2 (ja) * 2001-10-15 2007-01-31 新光電気工業株式会社 シリコン基板の穴形成方法
JP3874669B2 (ja) 2002-01-25 2007-01-31 日本特殊陶業株式会社 配線基板の製造方法
US6908784B1 (en) * 2002-03-06 2005-06-21 Micron Technology, Inc. Method for fabricating encapsulated semiconductor components
JP4268434B2 (ja) * 2003-04-09 2009-05-27 大日本印刷株式会社 配線基板の製造方法
JP4708148B2 (ja) * 2005-10-07 2011-06-22 ルネサスエレクトロニクス株式会社 半導体装置
JP2007165513A (ja) * 2005-12-13 2007-06-28 Shinko Electric Ind Co Ltd 半導体装置用の多層配線基板の製造方法及び半導体装置の製造方法
KR100782798B1 (ko) * 2006-02-22 2007-12-05 삼성전기주식회사 기판 패키지 및 그 제조 방법
JP2008091639A (ja) * 2006-10-02 2008-04-17 Nec Electronics Corp 電子装置およびその製造方法
KR100832651B1 (ko) * 2007-06-20 2008-05-27 삼성전기주식회사 인쇄회로기판
US20090056998A1 (en) * 2007-08-31 2009-03-05 International Business Machines Corporation Methods for manufacturing a semi-buried via and articles comprising the same
KR100992181B1 (ko) * 2007-12-26 2010-11-04 삼성전기주식회사 패키지용 기판 및 그 제조방법
KR20100065691A (ko) 2008-12-08 2010-06-17 삼성전기주식회사 금속범프를 갖는 인쇄회로기판 및 그 제조방법
JP5147779B2 (ja) * 2009-04-16 2013-02-20 新光電気工業株式会社 配線基板の製造方法及び半導体パッケージの製造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008177619A (ja) * 2008-04-11 2008-07-31 Toppan Printing Co Ltd チップキャリア及び半導体装置並びにチップキャリアの製造方法

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012114431A (ja) * 2010-11-23 2012-06-14 Ibiden Co Ltd 半導体搭載用基板、半導体装置及び半導体装置の製造方法
JP2013102062A (ja) * 2011-11-09 2013-05-23 Ibiden Co Ltd 半導体実装部材及びその製造方法
JP2013118255A (ja) * 2011-12-02 2013-06-13 Shinko Electric Ind Co Ltd 配線基板及びその製造方法、半導体パッケージ
JP2015173239A (ja) * 2014-02-24 2015-10-01 日立化成株式会社 バンプ付き配線基板及びその製造方法
US9406599B2 (en) 2014-08-29 2016-08-02 Shinko Electric Industries Co., Ltd. Wiring substrate and method for manufacturing wiring substrate
US9515018B2 (en) 2014-08-29 2016-12-06 Shinko Electric Industries Co., Ltd. Wiring substrate and method for manufacturing wiring substrate

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