TWI644598B - 電路板結構及其形成方法 - Google Patents

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TWI644598B TW106113408A TW106113408A TWI644598B TW I644598 B TWI644598 B TW I644598B TW 106113408 A TW106113408 A TW 106113408A TW 106113408 A TW106113408 A TW 106113408A TW I644598 B TWI644598 B TW I644598B
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conductive
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林政賢
王盛平
馬明傑
劉殷志
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南亞電路板股份有限公司
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Abstract

一種電路板結構及其形成方法被提供。此電路板結構包括介電層以及嵌埋於介電層中的第一線路層。第一線路層包括暴露於介電層上表面上的複數個導電接觸墊。此電路板結構亦包括複數個金屬柱。金屬柱的每一者係直接接觸且形成於導電接觸墊的一者上。此電路板結構亦包括分別形成於介電層的上表面及下表面上的第一絕緣保護層及第二絕緣保護層。第一絕緣保護層包括暴露出金屬柱及導電接觸墊的第一開口,且第二絕緣保護層包括第二開口。

Description

電路板結構及其形成方法
本發明係有關於一種電路板結構,且特別係有關於一種高良率且低成本的電路板結構及其形成方法。
印刷電路板(Printed circuit board,PCB)係廣泛的使用於各種電子設備當中。印刷電路板不僅可固定各種電子零件外,且能夠提供使各個電子零件彼此電性連接。
隨著電子產品被要求輕、薄、短、小及低價化,印刷電路板被要求具有高佈線密度、高產品良率及低生產成本。因此,仍有需要對印刷電路板之結構和製程進行改良,以提高其產品良率,並降低其生產成本。
本發明之一些實施例提供一種電路板結構,包括:介電層,具有上表面及下表面;第一線路層,嵌埋於介電層中,其中第一線路層包括複數個導電接觸墊,且導電接觸墊暴露於介電層的上表面上;複數個金屬柱,其中金屬柱的每一者係直接接觸且形成於導電接觸墊的一者上;第一絕緣保護層,形成於介電層的上表面上,其中第一絕緣保護層包括第一開口,且第一開口暴露出金屬柱及導電接觸墊;以及第二絕緣保護層,形成於介電層的下表面上,其中第二絕緣保護層包括第二開口。
本發明之另一些實施例係提供一種電路板結構的形成方法,包括:形成第一圖案化光阻層於承載板上,其中第一圖案化光阻層包括複數個圖案化光阻結構;沉積導電性材料於承載板上,以形成導電性阻隔層圍繞圖案化光阻結構,其中導電性阻隔層與圖案化光阻結構具有相同的高度;移除圖案化光阻結構,以形成複數個凹口於導電性阻隔層中;電鍍金屬材料於導電性阻隔層上,並填入凹口中,以形成複數個金屬柱及第一線路層,其中金屬柱位於凹口中,且第一線路層包括複數個導電接觸墊,且其中金屬材料不同於導電性材料;形成介電層於第一線路層上,其中介電層覆蓋第一線路層;移除承載板;進行蝕刻製程,以移除導電性阻隔層,其中金屬柱自介電層的上表面向上突出,且介電層的上表面暴露出導電接觸墊;形成第一絕緣保護層於介電層的上表面上,其中第一絕緣保護層具有第一開口,且第一開口暴露出金屬柱及導電接觸墊;以及形成第二絕緣保護層於介電層的下表面上,其中第二絕緣保護層包括第二開口。
本發明之又一些實施例係提供一種電路板結構的形成方法,包括:形成上方圖案化光阻層於承載板的上表面上,並形成下方圖案化光阻層於承載板的下表面上,其中上方圖案化光阻層包括複數個上方圖案化光阻結構,且下方圖案化光阻層包括複數個下方圖案化光阻結構;沉積導電性材料於承載板的上表面及下表面上,以形成上方導電性阻隔層圍繞上方圖案化光阻結構,並形成下方導電性阻隔層圍繞下方圖案化光阻結構,其中上方導電性阻隔層與上方圖案化光阻結構具有相同的第一高度,且其中下方導電性阻隔層與下方導電圖案化光阻結構具有相同的第二高度;移除上方圖案化光阻結構及下方 圖案化光阻結構,以形成複數個上方凹口於上方導電性阻隔層中,且形成複數個下方凹口於下方導電性阻隔層中;電鍍金屬材料於上方導電性阻隔層上,並填入上方凹口中,以形成複數個上方金屬柱及上方線路層;電鍍金屬材料於下方導電性阻隔層上,並填入下方凹口中,以形成複數個下方金屬柱及下方線路層;形成上方介電層於上方線路層上,且形成下方介電層於下方線路層上;移除承載板,以形成包括上方導電性阻隔層、上方金屬柱、上方線路層及上方介電層的上方電路板單元,且形成包括下方導電性阻隔層、下方金屬柱、下方線路層及下方介電層的下方電路板單元;進行蝕刻製程,以移除上方電路板單元的上方導電性阻隔層,且移除下方電路板單元的下方導電性阻隔層;形成上方第一絕緣保護層於上方電路板單元的上表面上,其中上方第一絕緣保護層具有上方第一開口,且上方第一開口暴露出上方金屬柱及一部份的上方線路層;形成上方第二絕緣保護層於上方電路板單元的下表面上,其中上方第二絕緣保護層包括上方第二開口;形成下方第一絕緣保護層於該下方電路板單元的上表面上,其中下方第一絕緣保護層具有下方第一開口,且下方第一開口暴露出下方金屬柱及一部份的下方線路層;以及形成下方第二絕緣保護層於下方電路板單元的下表面上,其中下方第二絕緣保護層包括下方第二開口。
為讓本發明之上述和其他目的、特徵、和優點能更明顯易懂,下文特舉出較佳實施例,作詳細說明如下:
100、200、300、600‧‧‧電路板結構
102‧‧‧承載板
104‧‧‧剝離層
110‧‧‧圖案化光阻結構
110U‧‧‧上方圖案化光阻結構
110L‧‧‧下方圖案化光阻結構
111‧‧‧凹口
111U‧‧‧上方凹口
111L‧‧‧下方凹口
112‧‧‧導電性阻隔層
112U‧‧‧上方導電性阻隔層
112L‧‧‧下方導電性阻隔層
113‧‧‧第二圖案化光阻層
114‧‧‧第一線路層
114a‧‧‧導電接觸墊
114b‧‧‧內埋式線路
114U‧‧‧上方第一線路層
114L‧‧‧下方第一線路層
116‧‧‧金屬柱
120‧‧‧介電層
120U‧‧‧上方介電層
120L‧‧‧下方介電層
122‧‧‧導電盲孔
122U‧‧‧上方導電盲孔
122L‧‧‧下方導電盲孔
124‧‧‧第二線路層
124U‧‧‧上方第二線路層
124L‧‧‧下方第二線路層
125‧‧‧盲孔
130‧‧‧保護層
140‧‧‧第一絕緣保護層
140U‧‧‧上方第一絕緣保護層
140L‧‧‧下方第一絕緣保護層
145‧‧‧第一開口
145U‧‧‧上方第一開口
145L‧‧‧下方第一開口
150‧‧‧第二絕緣保護層
150U‧‧‧上方第二絕緣保護層
150L‧‧‧下方第二絕緣保護層
155‧‧‧第二開口
155U‧‧‧上方第二開口
155L‧‧‧下方第二開口
210‧‧‧圖案化光阻結構
211‧‧‧凹口
216‧‧‧金屬柱
310‧‧‧圖案化光阻結構
310a‧‧‧第一部分
310b‧‧‧第二部分
311‧‧‧凹口
311a‧‧‧第一部分
311b‧‧‧第二部分
316‧‧‧金屬柱
316a‧‧‧第一部分
316b‧‧‧第二部分
410‧‧‧圖案化光阻結構
410a‧‧‧第一部分
410b‧‧‧第二部分
510‧‧‧圖案化光阻結構
600U‧‧‧上方電路板結構
600L‧‧‧下方電路板結構
616U‧‧‧上方金屬柱
616L‧‧‧下方金屬柱
T1、T2、T3‧‧‧厚度
W1、W2、W3、W4、W5、W6、Wmax、Wmin‧‧‧寬度
第1A-1L圖為一些實施例之電路板結構之各個製程階段的剖面示意圖。
第2A-2C圖為另一些實施例之電路板結構之各個製程階段的剖面示意圖。
第3A-3C圖為另一些實施例之電路板結構之各個製程階段的剖面示意圖。
第4圖為一些實施例之圖案化光阻結構之剖面示意圖。
第5圖為另一些實施例之圖案化光阻結構之剖面示意圖。
第6A-6D圖為另一些實施例之電路板結構之各個製程階段的剖面示意圖。
為使本發明之上述和其他目的、特徵、優點能更明顯易懂,下文特舉出較佳實施例,並配合所附圖式,作詳細說明如下。然而,任何所屬技術領域中具有通常知識者將會瞭解本發明中各種特徵結構僅用於說明,並未依照比例描繪。事實上,為了使說明更加清晰,可任意增減各種特徵結構的相對尺寸比例。在說明書全文及所有圖式中,相同的參考標號是指相同的特徵結構。
此外,在下文中可能用到與空間相關用詞,例如「在…之上」、「上方」、「較高的」、「在…之下」、「下方」、「較低的」及類似的用詞,這些空間相關用詞係為了便於描述圖式中的某一個(些)元件與另一個(些)元件之間的關係,這些空間相關用詞包括使用中或操作中的裝置之不同方位,以及圖式中所描述的方位。裝置可能被轉向不同方位(旋轉90度、180度或其他角度),則其中使用的空間相關形容詞也可相同地照著解釋。
本發明之一些實施例提供一種電路板結構及其形成方法。第1A-1L圖為一些實施例之電路板結構100之各個製程 階段的剖面示意圖。
請參照第1A圖,提供上表面及下表面分別具有剝離層104的承載板102。承載板102具有剛性,可支撐後續將形成的電路板結構。剝離層104可輕易地從承載板102上分離,因此有助於後續移除承載板102。在一些實施例中,剝離層104可為導電材料,例如,銅箔。剝離層104及承載板102的材料可分別採用習知的合適材料,在此不再詳述。
接著,塗佈光阻層於承載板102的兩面上,並進行影像轉移製程,以形成第一圖案化光阻層於承載板的上表面及下表面上,如第1A圖所示。影像轉移製程可包括習知的微影製程或其他合適的製程。光阻層的材料可採用習知的光阻材料,在此不再詳述。
仍請參照第1A圖,第一圖案化光阻層包括複數個圖案化光阻結構110。這些圖案化光阻結構110將有助於形成後續的金屬柱,此部分將於下文中詳細討論。
在本實施例中,對承載板102的上表面及下表面上所實施的製程均為相同的製程,且位於承載板102上表面的各個元件的形狀及相對位置關係是以承載板102為對稱面,而對稱於位於承載板102下表面的各個元件的形狀及相對位置關係。為了簡化說明,以下僅針對位於承載板102上表面的元件進行說明。
請參照第1B圖,沉積導電性材料於承載板102上,以形成導電性阻隔層112圍繞圖案化光阻結構110。導電性材料可包括鎳、鈷、鋅、鋁、石墨、導電性高分子、導電性金屬氧化物。在一些實施例中,導電性材料為鎳或鎳合金。在另一些實施例中,導電性材料為鈷或鎳合金。
可依據所選擇的導電性材料選擇合適的沉積製程。舉例而言,合適的沉積製程可包括化學氣相沉積製程、物理氣相沉積製程、濺鍍製程、蒸鍍製程、電鍍製程、其他合適的沉積製程或上述之組合。
為了移除圖案化光阻結構110,導電性阻隔層的高度112不大於圖案化光阻結構110的高度。在一些實施例中,可沉積導電性材料於整個承載板102上,再利用合適的平坦化製程移除覆蓋於圖案化光阻結構110上的導電性材料。在本實施例中,導電性阻隔層112的高度相同於圖案化光阻結構110的高度,如第1B圖所示。
仍請參照第1B圖,移除圖案化光阻結構110,以形成複數個凹口111於導電性阻隔層112中。可利用任何合適的製程移除圖案化光阻結構110,例如,乾式蝕刻、濕式蝕刻、其他合適的製程或上述之組合。凹口111的剖面輪廓對應且互補於圖案化光阻結構110的剖面輪廓,如第1B圖所示。
此外,利用導電性材料形成導電性阻隔層112,將有助於提高產品良率並且降低生產成本,此部分將於下文中詳細討論。
接著,形成光阻層於導電性阻隔層112之上,並填入凹口111之中。之後,實施微影製程圖案化此光阻層,以形成第二圖案化光阻層113於導電性阻隔層上。如第1C圖所示,第二圖案化光阻層113暴露出凹口111及部分的導電性阻隔層112。在這樣的實施例中,第二圖案化光阻層113的材料與行程方法可與第一圖案化光阻層113相同。
接著,利用導電性阻隔層112作為電極,實施電鍍製程。如此一來,金屬材料形成於導電性阻隔層112上,並填 入凹口111中。之後,移除第二圖案化光阻層113,以形成第一線路層114及複數個金屬柱116如第1D圖所示。
請參照第1D圖,第一線路層114包括複數個導電接觸墊114a及複數條內埋式線路114b。金屬柱116位於凹口111中,且金屬柱116的剖面輪廓對應且相同於凹口111的剖面輪廓,如第1D圖所示。再者,每一個金屬柱116形成於其中一個導電接觸墊114a上,並且與此導電接觸墊114a直接接觸。
金屬材料可包括鎳、鋁、鎢、銅、銀、金或上述之合金。在本實施例中,金屬材料不同於導電性材料,將有助於簡化製程並降低生產成本,此部分將於下文中詳細討論。
在另一些實施例中,也可不形成第二圖案化光阻層113。在這樣的實施例中,可利用導電性阻隔層112作為電極,對第1B圖所示的結構實施電鍍製程。如此一來,金屬材料形成於導電性阻隔層112上,並填入凹口111中,而形成完全覆蓋導電性阻隔層112的金屬層。接著,圖案化此金屬層,以形成第一線路層114及複數個金屬柱116,如第1D圖所示。換言之,在這樣的實施例中,第1C圖的製程步驟是被省略的。
在本實施例中,第一線路層114及金屬柱116的行程係採取先形成第二圖案化光阻層113之後,才進行電鍍的步驟流程。可理解的是,相較於蝕刻製程,微影製程的圖案精密度較高。因此,在本實施例中所得到的第一線路層114具有較精細的線路,因而有助於佈線密度的提升與電路板結構的小型化。
在一些實施例中,凹口111的口徑很小,或是凹口111的深寬比很高。在這樣的實施例中,難以將金屬材料填入凹口111中,因而造成第一線路層114及金屬柱116的厚度均勻 性不佳,或是金屬柱116中出現孔洞而降低其導電性。在本實施例中,使用電鍍製程形成第一線路層114及金屬柱116。由於電鍍製程具有優異的填孔能力,因此,所形成的第一線路層114及金屬柱116的厚度均勻性良好,且可減少或避免金屬柱116中出現孔洞。如此一來,即使電路板結構的尺寸微小化,所得到的電路板結構仍可具有高可靠度與高良率。
再者,若是使用不具導電性的材料(例如,光阻)形成阻隔層,則無法利用阻隔層作為電極實施電鍍製程。在這樣的情況下,為了使用電鍍製程形成第一線路層114及金屬柱116,則必須沉積額外的導電層於阻隔層上。如此一來,必須至少額外實施一道沉積製程,將增加製程步驟及生產所耗費的時間與成本。
相較之下,在本實施例中,利用導電性阻隔層112作為電極實施電鍍製程。如此一來,能夠減少製程步驟,並降低生產所耗費的時間與成本。
此外,在本實施例中,第一線路層114及金屬柱116是在同一電鍍製程中同時形成。因此,能夠更進一步減少製程步驟,降低生產所耗費的時間與成本。再者,在本實施例中,第一線路層114及金屬柱116的材料相同,並且在同一電鍍製程中同時形成。因此,第一線路層114及金屬柱116之間並不存在界面。換言之,第一線路層114及金屬柱116的晶格或原子排列完全相同。因此,第一線路層114及金屬柱116之間的物理性連接良好而不易脫層。如此一來,可改善電路板結構的可靠度。
請參照第1E圖,形成介電層120於第一線路層114上,其中介電層120完全覆蓋第一線路層114。可利用任何合適的介電材料形成介電層120。舉例而言,介電層120可包括環氧 樹脂(epoxy resin)、雙馬來亞醯胺-三氮雜苯樹脂(bismaleimide triacine,BT)、ABF膜(ajinomoto build-up film)、聚苯醚(poly phenylene oxide,PPE)、聚四氟乙烯(polytetrafluorethylene,PTFE)或其他任何合適的介電材料。
可依據所選擇的介電材料選擇合適的製程以形成介電層120,例如,塗佈、熱壓合(thermocompression)、積層(laminating)、其他合適的製程或上述之組合。
請參照第1F圖,在形成介電層120之後,形成複數個盲孔125於介電層120中。這些盲孔125可暴露一部份的第一線路層114。可依據所選擇的介電材料選擇合適的鑽孔製程以形成盲孔125。舉例而言,合適的鑽孔製程可包括雷射鑽孔(laser drilling)、機械鑽孔(mechanical drilling)或上述之組合。
請參照第1G圖,沉積第二金屬材料形成於介電層120上,並填入盲孔125中,而形成第二線路層124及複數個導電盲孔122。形成第二線路層124及導電盲孔122的步驟流程可與形成第一線路層114及金屬柱116的步驟流程相同,在此不再詳述。導電盲孔122可電性連接第一線路層114及第二線路層124,如第1G圖所示。
第二金屬材料可與用以形成第一線路層114的金屬材料相同或不同。再者,可利用合適的製程沉積第二金屬材料,例如,化學氣相沉積製程、物理氣相沉積製程、濺鍍製程、蒸鍍製程、電鍍製程、其他合適的沉積製程或上述之組合。
在一些實施例中,第二金屬材料與用以形成第一線路層的金屬材料相同,因此兩者的材料特性(例如,導電性或原子間作用力(interatomic force))相同。如此一來,第一線路層114及第二線路層124之間的電性連接與物理性連接變得 較佳,並且可改善電路板結構的可靠度。
請參照第1H圖,形成保護層130於第二線路層124上。接著,移除承載板102,以使剝離層104以及位於其上的各層與承載板102分離,如第1I圖所示。
移除承載板102的方法可包括藉由照光或加熱降低剝離層104與承載板102之間的接著力,再施加欲定的剝離力而使剝離層104與承載板102分離。
在移除承載板102的步驟中,保護層130可避免介電層120因剝離力而造成變形或彎折,因而提升產品良率。保護層130的材料可採用合適的絕緣材料或介電材料。保護層130可包括具有黏著性與剛性的樹脂材料,並且可依據所選擇的材料決定合適的形成製程。在一些實施例中,保護層130為熱固性樹脂,且藉由塗佈之後加熱固化而形成。在其他實施例中,保護層130為樹脂薄膜,且藉由層壓而貼附於介電層120上。
在另一些實施例中,由於剝離力非常小,所以不會造成介電層120的變形或彎折。在這樣的實施例中,則不需要進行形成保護層130的製程,也不需要進行後續移除保護層130的製程。因此,可減少製程步驟及材料消耗,進一步降低生產所耗費的時間與成本。
第1J圖繪示出移除承載板後的電路板單元之剖面示意圖。電路板單元包括導電性阻隔層112、第一線路層114、金屬柱116、介電層120、第二線路層124及保護層130。位於承載板102下方的電路板單元係如第1J圖所繪示。
在移除承載板102後,會產生兩個電路板單元。在本實施例中,位於承載板102上方的第一電路板單元與位於承載板102下方的第二電路板單元係為彼此對稱。因此,將第一 電路板單元翻轉180度之後,第一電路板單元的結構將與第1J圖的第二電路板單元的結構相同。為了簡化說明,以下僅針對第二電路板單元進行說明。
在一些實施例中,移除保護層130,如第1K圖所示。可適用任何合適的製程(例如,乾式蝕刻或濕式蝕刻)移除保護層130,在此不再詳述。
接著,仍請參照第1K圖,進行蝕刻製程,以選擇性地移除導電性阻隔層112。在移除導電性阻隔層112之後,金屬柱116自介電層120的上表面向上突出,且介電層120的上表面暴露出第一線路層114的導電接觸墊114a及內埋式線路114b,如第1K圖所示。
可利用合適的蝕刻製程移除導電性阻隔層112,例如乾式蝕刻、濕式蝕刻或上述之組合。在本實施例中,可利用濕式蝕刻移除導電性阻隔層112。
若金屬材料相同於導電性材料,則此蝕刻製程將無法直接選擇性地移除導電性材料。換言之,必須進行額外的影像轉移製程,才能夠選擇性地移除導電性材料。因此,藉由使用不同於導電性材料的金屬材料,可簡化製程並降低生產成本。
為了在不移除金屬柱116及第一線路層114的前提下,選擇性地移除導電性阻隔層112,此蝕刻製程可具有高蝕刻選擇性。換言之,若此蝕刻製程對導電性阻隔層112的導電性材料具有第一蝕刻速率R1,且此蝕刻製程對金屬柱116的金屬材料具有第二蝕刻速率R2,則第一蝕刻速率R1對第二蝕刻速率R2的比例R1/R2應為較高的數值。在一些實施例中,第一蝕刻速率R1對第二蝕刻速率R2的比例R1/R2為10-1000。在另一些 實施例中,第一蝕刻速率R1對第二蝕刻速率R2的比例R1/R2為20-500。在又一些實施例中,第一蝕刻速率R1對第二蝕刻速率R2的比例R1/R2為50-100。
可依據導電性阻隔層112的導電性材料與金屬柱116的金屬材料,選擇合適的蝕刻製程與蝕刻條件。具體而言,在一些實施例中,導電性阻隔層112的導電性材料與金屬柱116的金屬材料分別為鎳與銅,可利用濃硝酸作為蝕刻溶劑,並在25-75℃的溫度下,進行濕式蝕刻製程。在這樣的實施例中,第一蝕刻速率R1對第二蝕刻速率R2的比例R1/R2為約100。
在另一些實施例中,導電性阻隔層112的導電性材料與金屬柱116的金屬材料分別為鈷與銅,可利用濃硫酸作為蝕刻溶劑,並在25-75℃的溫度下,進行濕式蝕刻製程。在這樣的實施例中,第一蝕刻速率R1對第二蝕刻速率R2的比例R1/R2為約100。
依據本發明的一些實施例,由於蝕刻製程具有高蝕刻選擇性,因此可明顯降低或避免金屬柱116及第一線路層114的蝕刻。如此一來,金屬柱116及第一線路層114具有均勻的蝕刻深度。換言之,即使電路板結構的尺寸微小化,金屬柱116及第一線路層114也能夠具有平滑的表面且具有均勻的表面電阻值。因此,可改善產品的可靠度及良率,並且有利於電路板結構的尺寸微小化。
請參照第1L圖,形成第一絕緣保護層140於介電層120的上表面上,並形成第二絕緣保護層150於介電層120的下表面上。
第一絕緣保護層140包括第一開口145,且第一開 口145暴露出金屬柱116、導電接觸墊114a及內埋式線路114b,如第1L圖所示。第一開口145所暴露的金屬柱116及導電接觸墊114a可與後續形成的晶片或晶粒電性連接。第一開口145所暴露的內埋式線路114b則可能會受到後續形成的絕緣材料或封裝材料所覆蓋。
第二絕緣保護層150包括第二開口155,且第二開口155暴露一部分的第二線路層124,如第1L圖所示。第二開口155所暴露的第二線路層124可與外部裝置電性連接。至此,即完成電路板結構100之製作。
第一絕緣保護層140具有第一厚度T1,第二絕緣保護層150具有第二厚度T2,且介電層120具有第三厚度T3,如第1L圖所示。
電路板結構被要求更小、更薄。然而,若介電層120具有第三厚度T3變得太薄,則製程中的熱處理(例如,烘烤)將會造成電路板結構的翹曲或彎折。特別是當電路板結構上下兩側的佈線密度不同時,將使上述電路板翹曲或彎折的問題更為嚴重。
在本實施例中,藉由在介電層120的上表面及下表面分別形成第一絕緣保護層140及第二絕緣保護層150,對介電層130施加對抗彎折應力的應力,因而能夠明顯改善或避免電路板結構的翹曲或彎折。
為了產生合適的應力,可將第一絕緣保護層140的第一厚度T1對第二絕緣保護層150的第二厚度T2的比例T1/T2控制在合適的範圍。在一些實施例中,第一絕緣保護層140的 第一厚度T1對第二絕緣保護層150的第二厚度T2的比例T1/T2為0.5-2。
更具體而言,在一些實施例中,若電路板會朝向上方彎折,則使第二絕緣保護層150的第二厚度T2大於第一絕緣保護層140的第一厚度T1。在這樣的實施例中,第一厚度T1對第二厚度T2的比例T1/T2為0.5-1。
反之,在另一些實施例中,若電路板會朝向下方彎折時,則使第一絕緣保護層140的第一厚度T1大於第二絕緣保護層150的第二厚度T2。在這樣的實施例中,第一厚度T1對第二厚度T2的比例T1/T2為1-2。
再者,若第一厚度T1及/或第二厚度T2太小,則產生的應力不足,無法改善電路板結構的翹曲或彎折。反之,若第一厚度T1及/或第二厚度T2太大,則不利於電路板結構的薄化。因此,可依據介電層130的第三厚度T3調整第一厚度T1及/或第二厚度T2的範圍。換言之,可將第一絕緣保護層140的第一厚度T1對介電層130的第三厚度T3的比例T1/T3控制在合適的範圍。
在一些實施例中,第一厚度T1對第三厚度T3的比例T1/T3為0.1-20。在另一些實施例中,第一厚度T1對第三厚度T3的比例T1/T3為1-10。在又一些實施例中,第一厚度T1對第三厚度T3的比例T1/T3為2-5。
仍請參照第1L圖,本發明之一些實施例提供一種電路板結構100。電路板結構100可包括介電層120、第一線路層114、複數個金屬柱116、第二線路層124、複數個導電盲孔 122、第一絕緣保護層140及第二絕緣保護層150。
介電層120具有相對的上表面及下表面。第一線路層114嵌埋於介電層120中,並且包括複數個導電接觸墊114a及複數條內埋式線路114b。導電接觸墊114a暴露於介電層120的上表面上。金屬柱116的每一者係直接接觸且形成於導電接觸墊114a的一者上。第二線路層124形成介電層120的下表面上。導電盲孔122嵌埋於介電層120中,其中導電盲孔122用以電性連接第一線路層114及第二線路層124。第一絕緣保護層140形成於介電層120的上表面上,並且包括至少一個第一開口145。第一開口145暴露出金屬柱116及導電接觸墊114a。第二絕緣保護層150形成於介電層120的下表面上,並且包括至少一個第二開口155。第二開口155暴露出一部分的第二線路層124。
第2A-2C圖為另一些實施例之電路板結構200之各個製程階段的剖面示意圖。第2A-2C圖中與第1A-1L圖中相同的元件使用相同的標號表示。為了簡化說明,關於相同於第1A-1L圖的元件及其形成製程步驟,在此不再贅述。
請參照第2A圖,提供上表面及下表面分別具有剝離層104的承載板102,並形成第一圖案化光阻層於承載板的上表面及下表面上。第一圖案化光阻層包括複數個圖案化光阻結構210,如第2A圖所示。
在本實施例中,對承載板102的上表面及下表面上所實施的製程均為相同的製程,且位於承載板102上表面的各個元件的形狀及相對位置關係是以承載板102為對稱面,而對稱於位於承載板102下表面的各個元件的形狀及相對位置關 係。為了簡化說明,以下僅針對位於承載板102下表面的元件進行說明。
第2A圖與第1A圖相似,差別在於圖案化光阻結構210的剖面輪廓與圖案化光阻結構110的剖面輪廓不同。請參照第2A圖,在本實施例中,位於承載板102下表面的圖案化光阻結構210具有倒梯形的剖面輪廓。
可調整影像轉移製程的參數條件(例如,光阻材料、顯影劑成分、曝光能量、曝光時間、曝光重複次數等),以形成圖案化光阻結構210之倒梯形的剖面輪廓。在本實施例中,係利用調整曝光能量及曝光時間,以形成圖案化光阻結構210之倒梯形的剖面輪廓。
請參照第2B圖,沉積導電性材料於承載板102上,以形成導電性阻隔層112圍繞圖案化光阻結構210。接著,移除圖案化光阻結構210,以形成複數個凹口211於導電性阻隔層112中。
第2B圖與第1B圖相似,差別在於凹口211的剖面輪廓與凹口111的剖面輪廓不同。請參照第2A圖及第2B圖,凹口211的剖面輪廓對應且互補於圖案化光阻結構210的剖面輪廓。因此,在本實施例中,位於承載板102下表面的凹口211具有倒梯形的剖面輪廓,如第2B圖所示。
接著,在一些實施例中,對第2B圖的電路板結構結構進行如第1C圖至第1L圖的製程步驟,以形成如第2C圖所示的電路板結構200。
在另一些實施例中,也可先電鍍金屬材料以形成 金屬層,再圖案化金屬層,以形成類似於第1D圖所示的電路板結構。接著,再對所形成的電路板結構進行如第1E圖至第1L圖的製程步驟,以形成如第2C圖所示的電路板結構200。
電路板結構200可包括介電層120、第一線路層114、複數個金屬柱216、第二線路層124、複數個導電盲孔122、第一絕緣保護層140及第二絕緣保護層150。
第2C圖與第1L圖相似,差別在於金屬柱216的剖面輪廓與金屬柱116的剖面輪廓不同。請參照第2C圖,金屬柱216的剖面輪廓對應且相同於凹口211的剖面輪廓。因此,在本實施例中,位於承載板102下表面的金屬柱216具有倒梯形的剖面輪廓,如第2C圖所示。
此外,在本實施例中,位於承載板102上表面的電路板結構200係對稱於位於承載板102下表面的電路板結構200。當位於承載板102上表面的電路板結構200翻轉後,所得到的結構會相同於承載板102下表面的電路板結構200。因此,位於承載板102上表面的電路板結構200的金屬柱216也具有倒梯形的剖面輪廓。
在本實施例中,電路板結構200的金屬柱216具有倒梯形的剖面輪廓。相較於矩形的剖面輪廓,倒梯形的剖面輪廓可使金屬柱216與用於和外部元件電性連接之銲球之間的接觸面積與接合力較大。再者,相較於矩形的剖面輪廓,倒梯形的剖面輪廓可使金屬柱216與該銲球之間較不容易脫層。因此,能夠更進一步提高產品良率。
可理解的是,金屬柱216的剖面輪廓係對應且互補 於圖案化光阻結構210的剖面輪廓。因此,可藉由改變圖案化光阻結構210的剖面輪廓,而得到具有所需要的剖面輪廓之金屬柱216。
請參照第2A圖,位於承載板102下方的圖案化光阻結構210的剖面輪廓為倒梯形。此倒梯形的上側邊(亦即,接近承載板102的一側)具有最大寬度W1,且此倒梯形的下側邊(亦即,遠離承載板102的一側)具有最小寬度W2。
若最大寬度W1對最小寬度W2的比例W1/W2太小,則接觸面積與接合力的增加程度不足,無法明顯地改善提高產品良率。反之,若最大寬度W1對最小寬度W2的比例W1/W2太大,則容易使所形成的金屬柱產生空洞或其他缺陷,進而降低產品的可靠度與良率。因此,可將此倒梯形的最大寬度W1對最小寬度W2的比例W1/W2控制在合適的範圍。
在一些實施例中,最大寬度W1對最小寬度W2的比例W1/W2為2-10。在另一些實施例中,最大寬度W1對最小寬度W2的比例W1/W2為2-5。在又一些實施例中,最大寬度W1對最小寬度W2的比例W1/W2為2-3。
再者,若最大寬度W1太小,則難以移除圖案化光阻結構與形成金屬柱。若最大寬度W1太大,則不利於電路板結構的小型化。在一些實施例中,最大寬度W1為10-50μm。
第3A-3C圖為另一些實施例之電路板結構300之各個製程階段的剖面示意圖。第3A-3C圖中與第1A-1L圖中相同的元件使用相同的標號表示。為了簡化說明,關於相同於第1A-1L圖的元件及其形成製程步驟,在此不再贅述。
在本實施例中,對承載板102的上表面及下表面上所實施的製程均為相同的製程,且位於承載板102上表面的各個元件的形狀及相對位置關係是以承載板102為對稱面,而對稱於位於承載板102下表面的各個元件的形狀及相對位置關係。為了簡化說明,以下僅針對位於承載板102下表面的元件進行說明。
第3A圖與第1A圖相似,差別在於圖案化光阻結構310的剖面輪廓與圖案化光阻結構110的剖面輪廓不同。請參照第3A圖,在本實施例中,位於承載板102下表面的圖案化光阻結構310具有T字形的剖面輪廓。此T字形的圖案化光阻結構310具有第一部分310a及第二部分310b。
在本實施例中,進行第一次影像轉移製程,以形成圖案化光阻結構310的第一部分310a。接著,進行第二次影像轉移製程,以形成圖案化光阻結構310的第二部分310b。如此一來,所得到的圖案化光阻結構310具有T字形的剖面輪廓。
請參照第3B圖,形成複數個凹口311於導電性阻隔層112中。第3B圖與第1B圖相似,差別在於凹口311的剖面輪廓與凹口111的剖面輪廓不同。請參照第3A圖及第3B圖,凹口311的剖面輪廓對應且互補於圖案化光阻結構310的剖面輪廓。因此,在本實施例中,位於承載板102下表面的凹口311具有T字形的剖面輪廓,如第3B圖所示。此T字形的凹口311具有第一部分311a及第二部分311b。
接著,在一些實施例中,對第3B圖的電路板結構進行如第1C圖至第1L圖的製程步驟,以形成如第3C圖所示的 電路板結構300。
在另一些實施例中,也可先電鍍金屬材料以形成金屬層,再圖案化金屬層,以形成類似於第1D圖所示的電路板結構。接著,再對所形成的電路板結構進行如第1E圖至第1L圖的製程步驟,以形成如第3C圖所示的電路板結構300。
第3C圖與第1L圖相似,差別在於金屬柱316的剖面輪廓與金屬柱116的剖面輪廓不同。請參照第3C圖,金屬柱316的剖面輪廓對應且相同於凹口311的剖面輪廓。因此,在本實施例中,位於承載板102下表面的金屬柱316具有T字形的剖面輪廓,如第3C圖所示。此T字形的金屬柱316具有第一部分316a及第二部分316b。
此外,在本實施例中,位於承載板102上表面的電路板結構300係對稱於位於承載板102下表面的電路板結構300。因此,當位於承載板102上表面的電路板結構300翻轉後,金屬柱316也具有T字形的剖面輪廓。
在本實施例中,電路板結構300的金屬柱316具有T字形的剖面輪廓。相較於矩形的剖面輪廓,T字形的剖面輪廓可使金屬柱316與用於和外部元件電性連接之銲球之間的接觸面積與接合力較大。再者,相較於矩形的剖面輪廓,T字形的剖面輪廓可使金屬柱316與該銲球之間較不容易脫層。因此,能夠更進一步提高產品良率及可靠度。
請參照第3A圖,位於承載板102下方的圖案化光阻結構310的剖面輪廓為T字形。此T字形的第一部分310a(亦即,接近承載板102的一側)具有最大寬度W3,且此T字形的第二部 分310b(亦即,遠離承載板102的一側)具有最小寬度W4。
若最大寬度W3對最小寬度W4的比例W3/W4太小,則接觸面積與接合力的增加程度不足,無法明顯地改善提高產品良率。反之,若最大寬度W3對最小寬度W4的比例W3/W4太大,則容易使所形成的金屬柱產生空洞或其他缺陷,進而降低產品的可靠度與良率。因此,可將此T字形的最大寬度W3對最小寬度W4的比例W3/W4控制在合適的範圍。在一些實施例中,最大寬度W3對最小寬度W4的比例W3/W4為1.5-5。
再者,若最大寬度W3太小,則難以移除圖案化光阻結構與形成金屬柱。若最大寬度W3太大,則不利於電路板結構的小型化。在一些實施例中,最大寬度W3為10-50μm。
第4圖為一些實施例之圖案化光阻結構410之剖面示意圖。第4圖與第1A圖相似,差別在於圖案化光阻結構410的剖面輪廓與圖案化光阻結構110的剖面輪廓不同。請參照第4圖,在本實施例中,位於承載板102下表面的圖案化光阻結構410具有類似T字形(T-shape like)的剖面輪廓。此類似T字形的圖案化光阻結構410具有倒梯形的第一部分410a及矩形的第二部分410b。因此,此類似T字形也可視為倒梯形與矩形的組合。
相似於上述T字形的剖面輪廓,此類似T字形的剖面輪廓也能夠更進一步提高產品良率及可靠度。圖案化光阻結構410的第一部分410a(亦即,接近承載板102的一側)具有最大寬度W5,且圖案化光阻結構410的第二部分410b具有最小寬度W6。
可將此類似T字形的最大寬度W5對最小寬度W6的 比例W5/W6控制在合適的範圍。在一些實施例中,最大寬度W5對最小寬度W6的比例W5/W6的範圍可與上述W3/W4的範圍相同。在一些實施例中,最大寬度W5的範圍可與上述W3的範圍相同。
第5圖為一些實施例之圖案化光阻結構510之剖面示意圖。第5圖與第1A圖相似,差別在於圖案化光阻結構510的剖面輪廓與圖案化光阻結構110的剖面輪廓不同。請參照第5圖,在本實施例中,位於承載板102下表面的圖案化光阻結構510具有鋸齒形(zigzag)的剖面輪廓。
在本實施例中,係利用調整曝光能量及曝光時間,以形成圖案化光阻結構510之鋸齒形的剖面輪廓。
相較於矩形的剖面輪廓,鋸齒形的剖面輪廓可使金屬柱與銲球之間的接觸面積與接合力較大。因此,能夠更進一步提高產品良率及可靠度。
此鋸齒形的圖案化光阻結構510具有最大寬度Wmax與最小寬度Wmin,如第5圖所示。
若最大寬度Wmax對最小寬度Wmin的比例Wmax/Wmin太小,則接觸面積與接合力的增加程度不足,無法明顯地改善提高產品良率。反之,若最大寬度Wmax對最小寬度Wmin的比例Wmax/Wmin太大,則容易使所形成的金屬柱產生空洞或其他缺陷,進而降低產品的可靠度與良率。因此,可將此鋸齒形的最大寬度Wmax對最小寬度Wmin的比例Wmax/Wmin控制在合適的範圍。在一些實施例中,此鋸齒形的最大寬度Wmax對最小寬度Wmin的比例Wmax/Wmin為1-3。
可理解的是,第1A、2A、3A、4及5圖所繪示的圖案化光阻結構之剖面輪廓及其數量僅用於說明,並非用以限定本發明。
舉例而言,在一些實施例中,對位於承載板下方的圖案化光阻結構而言,圖案化光阻結構的每一者之剖面輪廓可為矩形、倒梯形、T字形、倒L字形、鋸齒形或上述之組合。換言之,所有圖案化光阻結構的剖面輪廓皆相同。在這樣的實施例中,所形成的金屬柱的每一者之剖面輪廓可為矩形、倒梯形、T字形、倒L字形、鋸齒形或上述之組合。
在另一些實施例中,對位於承載板下方的圖案化光阻結構而言,圖案化光阻結構的每一者可具有彼此不同的剖面輪廓。亦即,圖案化光阻結構的每一者之剖面輪廓可各自獨立為矩形、倒梯形、T字形、倒L字形、鋸齒形或上述之組合。在這樣的實施例中,所形成的金屬柱的每一者之剖面輪廓可各自獨立為矩形、倒梯形、T字形、倒L字形、鋸齒形或上述之組合。
第6A-6D圖為另一些實施例之電路板結構600之各個製程階段的剖面示意圖。第6A-6C圖中與第1A-1L圖中相同的元件使用相同的標號表示。為了簡化說明,關於相同於第1A-1L圖的元件及其形成製程步驟,在此不再贅述。
在本實施例中,位於承載板102上表面及下表面上之元件並未彼此對稱。為了有利於說明,位於承載板102上、表面及下表面的元件分別稱為「上方元件」及「下方元件」。舉例而言,位於承載板102上表面上的圖案化光阻結構稱為「上方圖案化光阻結構」,其元件標號為110U。另一方面,位於承 載板102下表面上的圖案化光阻結構稱為「下方圖案化光阻結構」,其元件標號為110L。
第6A圖與第1A圖相似,差別在於圖案化光阻結構110U與圖案化光阻結構110L的剖面輪廓不同。請參照第6A圖,在本實施例中,圖案化光阻結構110U具有矩形的剖面輪廓,且圖案化光阻結構110L具有倒梯形的剖面輪廓。
請參照第6B圖,形成複數個上方凹口111U於上方導電性阻隔層112U中,並且形成複數個下方凹口111L於下方導電性阻隔層112L中。請參照第6A圖,在本實施例中,上方凹口111U具有矩形的剖面輪廓,且下方凹口111L具有倒梯形的剖面輪廓。
接著,在一些實施例中,對第6B圖的電路板結構600進行如第1C圖至第1I圖的製程步驟。
在另一些實施例中,也可先電鍍金屬材料以形成金屬層,再圖案化金屬層,以形成類似於第1D圖所示的電路板結構。接著,再對所形成的電路板結構進行如第1E圖至第1I圖的製程步驟。
在移除承載板後,會產生兩個電路板單元。在本實施例中,位於承載板102上方的上方電路板單元與位於承載板102下方的下方電路板單元係為彼此不同的結構。
接著,對位於承載板102上方的上方電路板單元進行如第1J圖至第1L圖的製程步驟,以形成如第6C圖所示的上方電路板結構600U。在本實施例中,圖案化光阻結構110U與第1A圖的圖案化光阻結構110相同。因此,所形成的上方電路板 結構600U與第1L圖的電路板結構100相同。
上方電路板結構600U可包括上方介電層120U、上方第一線路層114U、複數個上方金屬柱616U、上方第二線路層124U、複數個上方導電盲孔122U、上方第一絕緣保護層140U及上方第二絕緣保護層150U。上方第一絕緣保護層140U具有暴露出上方金屬柱616U及一部份上方第一線路層114U的上方第一開口145U。上方第二絕緣保護層150U具有暴露一部分上方第二線路層124U的上方第二開口155U。
另一方面,對位於承載板102下方的下方電路板單元進行如第1J圖至第1L圖的製程步驟,以形成如第6D圖所示的下方電路板結構600L。在本實施例中,圖案化光阻結構110L與第2A圖的圖案化光阻結構210相同。因此,所形成的下方電路板結構600L與第2C圖的電路板結構200相同。
下方電路板結構600L可包括下方介電層120L、下方第一線路層114L、複數個下方金屬柱616L、下方第二線路層124L、複數個下方導電盲孔122L、下方第一絕緣保護層140L及下方第二絕緣保護層150L。下方第一絕緣保護層140L具有暴露出下方金屬柱616L及一部份下方第一線路層114L的下方第一開口145L。下方第二絕緣保護層150L具有暴露一部分下方第二線路層124L的下方第二開口155L。
在本實施例中,在承載板上表面及下表面分別形成具有不同剖面輪廓的圖案化光阻結構。可同時製造兩種具有不同剖面輪廓之金屬柱(例如,第6C圖的金屬柱616U與第6D圖的金屬柱616L)的電路板結構。如此一來,能夠節約製造所需的 時間及成本,並增加生產製程的彈性及效率。
可理解的是,第6A圖所繪示的圖案化光阻結構之剖面輪廓及其數量僅用於說明,並非用以限定本發明。
舉例而言,在一些實施例中,上方圖案化光阻結構與下方圖案化光阻結構的剖輪廓可各自獨立為矩形、梯形、倒梯形、T字形、倒T字形、L字形、倒L字形、鋸齒形或上述之組合,且上方圖案化光阻結構與下方圖案化光阻結構具有不同的剖面輪廓。
在另一些實施例中,除了上方圖案化光阻結構與下方圖案化光阻結構具有不同的剖面輪廓之外,對位於承載板同一側(例如,位於上表面上)的圖案化光阻結構而言,圖案化光阻結構的每一者可具有彼此不同的剖面輪廓。
綜上所述,本發明之一些實施例提供高良率及高可靠度的電路板結構,並且提供低成本及高效率的電路板結構形成方法。
具體而言,本發明實施例所提供之電路板結構及其形成方法的優點至少包括:
(1)在介電層的上表面及下表面分別形成第一絕緣保護層及第二絕緣保護層,並且將介電層、第一絕緣保護層及第二絕緣保護層的厚度調整在特定的範圍之內。因此,能夠明顯改善或避免電路板結構的翹曲或彎折。
(2)金屬柱具有非矩形的剖面輪廓。因此,可使金屬柱與銲球之間的接觸面積與接合力較大。再者,可使金屬柱與銲球之間較不容易脫層。如此一來,能夠更進一步提高產品良率及可 靠度。
(3)利用導電性阻隔層作為電極實施電鍍製程。因此,能夠減少製程步驟,並降低生產所耗費的時間與成本。
(4)使用電鍍製程同時形成第一線路層及金屬柱。因此,所形成的第一線路層及金屬柱的厚度均勻性良好,且第一線路層及金屬柱之間的物理性連接良好而不易脫層。如此一來,即使電路板結構的尺寸微小化,所得到的電路板結構仍可具有高可靠度與高良率。
(5)使用具有高蝕刻選擇性蝕刻製程移除導電性阻隔層,以使金屬柱及第一線路層具有均勻的蝕刻深度。因此,可改善產品的可靠度及良率,並且有利於電路板結構的尺寸微小化。
(6)在承載板上表面及下表面分別形成具有不同剖面輪廓的圖案化光阻結構。因此,可同時製造兩種具有不同剖面輪廓之金屬柱的電路板結構。如此一來,能夠節約製造所需的時間及成本,並增加生產製程的彈性及效率。
(7)本發明實施例所提供之電路板結構之形成方法可輕易地整合至既有的電路板結構製程中,而不需額外更換或修改生產設備。可在降低製程複雜度及生產成本的前提下,有效地改善電路板結構的可靠度及良率。
雖然本發明已以數個較佳實施例揭露如上,然其並非用以限定本發明,任何所屬技術領域中具有通常知識者,在不脫離本發明之精神和範圍內,當可作任意之更動與潤飾,因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

Claims (19)

  1. 一種電路板結構,包括:一介電層,具有一上表面及一下表面;一第一線路層,嵌埋於該介電層中,其中該第一線路層包括複數個導電接觸墊,且該等導電接觸墊暴露於該介電層的該上表面上;複數個金屬柱,其中該等金屬柱的每一者係直接接觸且形成於該等導電接觸墊的一者上,其中該等金屬柱的一者之剖面輪廓具有一第一形狀,且該第一形狀為T字形、倒L字形、鋸齒形或上述之組合;一第一絕緣保護層,形成於該介電層的該上表面上,其中該第一絕緣保護層包括一第一開口,且該第一開口暴露出該等金屬柱及該等導電接觸墊;以及一第二絕緣保護層,形成於該介電層的該下表面上,其中該第二絕緣保護層包括一第二開口。
  2. 如申請專利範圍第1項所述之電路板結構,其中該等金屬柱的每一者之剖面輪廓皆相同。
  3. 如申請專利範圍第1項所述之電路板結構,其中該等金屬柱的另一者之剖面輪廓具有不同於該第一形狀的一第二形狀,且該第二形狀為T字形、倒L字形、鋸齒形或上述之組合。
  4. 如申請專利範圍第1項所述之電路板結構,其中該等金屬柱的每一者之剖面輪廓為T字形,該T字形具有一最大寬度W3及一最小寬度W4,且該T字形的該最大寬度W3對該T字形的該最小寬度W4的比例W3/W4為1.5-5。
  5. 如申請專利範圍第1項所述之電路板結構,其中該等金屬柱的每一者之剖面輪廓為鋸齒形,該鋸齒形具有一最大寬度Wmax及一最小寬度Wmin,且該鋸齒形的該最大寬度Wmax對該鋸齒形的該最小寬度Wmin的比例Wmax/Wmin為1-3。
  6. 如申請專利範圍第1項所述之電路板結構,其中該第一絕緣保護層具有一第一厚度T1,該第二絕緣保護層具有一第二厚度T2,且該第一厚度T1對該第二厚度T2的比例T1/T2為0.5-2。
  7. 如申請專利範圍第6項所述之電路板結構,其中該介電層具有一第三厚度T3,且該第一厚度T1對該第三厚度T3的比例T1/T3為0.1-20。
  8. 如申請專利範圍第1項所述之電路板結構,更包括:一第二線路層,形成該介電層的該下表面上,其中一部分的該第二線路層暴露於該第二絕緣保護層的該第二開口中;以及複數個導電盲孔,嵌埋於該介電層中,其中該等導電盲孔電性連接該第一線路層及該第二線路層。
  9. 一種電路板結構的形成方法,包括:形成一第一圖案化光阻層於一承載板上,其中該第一圖案化光阻層包括複數個圖案化光阻結構;沉積一導電性材料於該承載板上,以形成一導電性阻隔層圍繞該等圖案化光阻結構,其中該導電性阻隔層與該等圖案化光阻結構具有一相同的高度;移除該等圖案化光阻結構,以形成複數個凹口於該導電性阻隔層中;電鍍一金屬材料於該導電性阻隔層上,並填入該等凹口中,以形成複數個金屬柱及一第一線路層,其中該等金屬柱位於該等凹口中,且該第一線路層包括複數個導電接觸墊,且其中該金屬材料不同於該導電性材料,其中該等金屬柱的一者之剖面輪廓為T字形、倒L字形、鋸齒形或上述之組合;形成一介電層於該第一線路層上,其中該介電層覆蓋該第一線路層;移除該承載板;進行一蝕刻製程,以移除該導電性阻隔層,其中該等金屬柱自該介電層的一上表面向上突出,且該介電層的該上表面暴露出該等導電接觸墊;形成一第一絕緣保護層於該介電層的該上表面上,其中該第一絕緣保護層具有一第一開口,且該第一開口暴露出該等金屬柱及該等導電接觸墊;以及形成一第二絕緣保護層於該介電層的一下表面上,其中該第二絕緣保護層包括一第二開口。
  10. 如申請專利範圍第9項所述之電路板結構的形成方法,其中該導電性材料包括鎳、鈷、鋅、鋁、石墨、導電性高分子或導電性金屬氧化物。
  11. 如申請專利範圍第9項所述之電路板結構的形成方法,其中該金屬材料包括鎳、鋁、鎢、銅、銀、金或上述之合金。
  12. 如申請專利範圍第9項所述之電路板結構的形成方法,其中該蝕刻製程對該導電性材料具有一第一蝕刻速率R1,該蝕刻製程對該金屬材料具有一第二蝕刻速率R2,且該第一蝕刻速率R1對該第二蝕刻速率R2的比例R1/R2為10-1000。
  13. 如申請專利範圍第9項所述之電路板結構的形成方法,其中該蝕刻製程為一濕式蝕刻製程。
  14. 如申請專利範圍第9項所述之電路板結構的形成方法,更包括:在形成該介電層之後,形成複數個導電盲孔於該介電層中;形成一第二線路層於該介電層上,其中一部分的該第二線路層暴露於該第二絕緣保護層的該第二開口中,且該等導電盲孔電性連接該第一線路層及該第二線路層;以及在形成該第二線路層之後,移除該承載板。
  15. 如申請專利範圍第9項所述之電路板結構的形成方法,其中在電鍍該金屬材料之前,更包括:形成一第二圖案化光阻層於該導電性阻隔層上,其中該第二圖案化光阻層暴露出該等凹口及部分的該導電性阻隔層。
  16. 一種電路板結構的形成方法,包括:形成一上方圖案化光阻層於一承載板的一上表面上,並形成一下方圖案化光阻層於該承載板的一下表面上,其中該上方圖案化光阻層包括複數個上方圖案化光阻結構,且該下方圖案化光阻層包括複數個下方圖案化光阻結構;沉積一導電性材料於該承載板的該上表面及該下表面上,以形成一上方導電性阻隔層圍繞該等上方圖案化光阻結構,並形成一下方導電性阻隔層圍繞該等下方圖案化光阻結構,其中該上方導電性阻隔層與該等上方圖案化光阻結構具有一相同的第一高度,且其中該下方導電性阻隔層與該等下方導電圖案化光阻結構具有一相同的第二高度;移除該等上方圖案化光阻結構及該等下方圖案化光阻結構,以形成複數個上方凹口於該上方導電性阻隔層中,且形成複數個下方凹口於該下方導電性阻隔層中;電鍍一金屬材料於該上方導電性阻隔層上,並填入該等上方凹口中,以形成複數個上方金屬柱及一上方線路層;電鍍該金屬材料於該下方導電性阻隔層上,並填入該等下方凹口中,以形成複數個下方金屬柱及一下方線路層;形成一上方介電層於該上方線路層上,且形成一下方介電層於該下方線路層上;移除該承載板,以形成包括該上方導電性阻隔層、該等上方金屬柱、該上方線路層及該上方介電層的一上方電路板單元,其中該等上方金屬柱的一者之剖面輪廓具有一第一形狀,且該第一形狀為T字形、倒L字形、鋸齒形或上述之組合;且形成包括該下方導電性阻隔層、該等下方金屬柱、該下方線路層及該下方介電層的一下方電路板單元,其中該等下方金屬柱的一者之剖面輪廓具有一第二形狀,且該第二形狀為T字形、倒L字形、鋸齒形或上述之組合;進行一蝕刻製程,以移除該上方電路板單元的該上方導電性阻隔層,且移除該下方電路板單元的該下方導電性阻隔層;形成一上方第一絕緣保護層於該上方電路板單元的一上表面上,其中該上方第一絕緣保護層具有一上方第一開口,且該上方第一開口暴露出該等上方金屬柱及一部份的該上方線路層;形成一上方第二絕緣保護層於該上方電路板單元的一下表面上,其中該上方第二絕緣保護層包括一上方第二開口;形成一下方第一絕緣保護層於該下方電路板單元的一上表面上,其中該下方第一絕緣保護層具有一下方第一開口,且該下方第一開口暴露出該等下方金屬柱及一部份的該下方線路層;以及形成一下方第二絕緣保護層於該下方電路板單元的一下表面上,其中該下方第二絕緣保護層包括一下方第二開口。
  17. 如申請專利範圍第16項所述之電路板結構的形成方法,其中該等上方圖案化光阻結構之剖面輪廓不同於該等下方圖案化光阻結構之剖面輪廓。
  18. 如申請專利範圍第16項所述之電路板結構的形成方法,其中該等上方圖案化光阻結構之剖面輪廓與該等下方圖案化光阻結構之剖面輪廓並未彼此對稱。
  19. 如申請專利範圍第16項所述之電路板結構的形成方法,其中該等上方柱金屬、該上方線路層、該等下方金屬柱及該下方線路層係在同一電鍍製程中同時形成。
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102662862B1 (ko) * 2019-06-18 2024-05-03 삼성전기주식회사 인쇄회로기판
TWI728410B (zh) 2019-07-18 2021-05-21 欣興電子股份有限公司 電路板結構及其製作方法
CN112291940A (zh) * 2019-07-24 2021-01-29 欣兴电子股份有限公司 电路板结构及其制作方法
TWI705747B (zh) * 2019-08-30 2020-09-21 嘉聯益科技股份有限公司 多層軟性電路板及其製造方法
CN113556860A (zh) * 2020-04-26 2021-10-26 深圳市柔宇科技有限公司 电路板组件、电子设备
CN111834232B (zh) * 2020-06-12 2021-04-09 珠海越亚半导体股份有限公司 一种无特征层结构的转接载板及其制造方法
CN114245597A (zh) * 2020-09-09 2022-03-25 鹏鼎控股(深圳)股份有限公司 内埋导电线路的线路板的制作方法
TWI806532B (zh) * 2022-03-31 2023-06-21 景碩科技股份有限公司 電路板結構

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012054295A (ja) * 2010-08-31 2012-03-15 Kyocer Slc Technologies Corp 配線基板およびその製造方法
TW201214643A (en) * 2010-09-16 2012-04-01 Fujitsu Ltd Package substrate unit and method for manufacturing package substrate unit
TWI472283B (zh) * 2009-04-16 2015-02-01 Shinko Electric Ind Co 具有柱狀突出部分之配線基板
TWI526128B (zh) * 2012-12-31 2016-03-11 三星電機股份有限公司 多層基板及其製造方法
TWI527164B (zh) * 2013-08-09 2016-03-21 南亞電路板股份有限公司 封裝基板之製造方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7901995B2 (en) * 2002-02-11 2011-03-08 Gabe Cherian Interconnections resistant to wicking
JP4901384B2 (ja) * 2006-09-14 2012-03-21 パナソニック株式会社 樹脂配線基板とそれを用いた半導体装置および積層型の半導体装置
CN102056398B (zh) * 2009-11-06 2012-12-12 欣兴电子股份有限公司 电路板结构及其制法
TWI446508B (zh) * 2011-05-24 2014-07-21 Unimicron Technology Corp 無核心式封裝基板及其製法
JP2013149948A (ja) * 2011-12-20 2013-08-01 Ngk Spark Plug Co Ltd 配線基板及びその製造方法
US8884443B2 (en) * 2012-07-05 2014-11-11 Advanced Semiconductor Engineering, Inc. Substrate for semiconductor package and process for manufacturing
CN104768319B (zh) * 2014-01-08 2018-03-23 南亚电路板股份有限公司 印刷电路板及其制作方法
JP2015195305A (ja) * 2014-03-31 2015-11-05 イビデン株式会社 導体ポストを有するプリント配線板の製造方法ならびに導体ポストを有するプリント配線板
JP2016021535A (ja) * 2014-07-15 2016-02-04 イビデン株式会社 プリント配線板およびその製造方法
JP6532750B2 (ja) * 2015-02-10 2019-06-19 新光電気工業株式会社 配線基板及びその製造方法
JP2016152262A (ja) * 2015-02-16 2016-08-22 イビデン株式会社 プリント配線板

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI472283B (zh) * 2009-04-16 2015-02-01 Shinko Electric Ind Co 具有柱狀突出部分之配線基板
JP2012054295A (ja) * 2010-08-31 2012-03-15 Kyocer Slc Technologies Corp 配線基板およびその製造方法
TW201214643A (en) * 2010-09-16 2012-04-01 Fujitsu Ltd Package substrate unit and method for manufacturing package substrate unit
TWI526128B (zh) * 2012-12-31 2016-03-11 三星電機股份有限公司 多層基板及其製造方法
TWI527164B (zh) * 2013-08-09 2016-03-21 南亞電路板股份有限公司 封裝基板之製造方法

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