KR100832651B1 - 인쇄회로기판 - Google Patents

인쇄회로기판 Download PDF

Info

Publication number
KR100832651B1
KR100832651B1 KR1020070060646A KR20070060646A KR100832651B1 KR 100832651 B1 KR100832651 B1 KR 100832651B1 KR 1020070060646 A KR1020070060646 A KR 1020070060646A KR 20070060646 A KR20070060646 A KR 20070060646A KR 100832651 B1 KR100832651 B1 KR 100832651B1
Authority
KR
South Korea
Prior art keywords
insulating layer
bump
circuit pattern
circuit board
printed circuit
Prior art date
Application number
KR1020070060646A
Other languages
English (en)
Inventor
강명삼
김진관
Original Assignee
삼성전기주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전기주식회사 filed Critical 삼성전기주식회사
Priority to KR1020070060646A priority Critical patent/KR100832651B1/ko
Priority to TW097113051A priority patent/TW200901845A/zh
Priority to JP2008110433A priority patent/JP2009004744A/ja
Priority to US12/149,522 priority patent/US8080741B2/en
Application granted granted Critical
Publication of KR100832651B1 publication Critical patent/KR100832651B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/4007—Surface contacts, e.g. bumps
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/4038—Through-connections; Vertical interconnect access [VIA] connections
    • H05K3/4053—Through-connections; Vertical interconnect access [VIA] connections by thick-film techniques
    • H05K3/4069—Through-connections; Vertical interconnect access [VIA] connections by thick-film techniques for via connections in organic insulating substrates
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/03—Conductive materials
    • H05K2201/0332—Structure of the conductor
    • H05K2201/0335—Layered conductors or foils
    • H05K2201/0347—Overplating, e.g. for reinforcing conductors or bumps; Plating over filled vias
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/03—Conductive materials
    • H05K2201/0332—Structure of the conductor
    • H05K2201/0364—Conductor shape
    • H05K2201/0367—Metallic bump or raised conductor not used as solder bump
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/03—Conductive materials
    • H05K2201/0332—Structure of the conductor
    • H05K2201/0364—Conductor shape
    • H05K2201/0376—Flush conductors, i.e. flush with the surface of the printed circuit
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09372—Pads and lands
    • H05K2201/09481—Via in pad; Pad over filled via
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09654—Shape and layout details of conductors covering at least two types of conductors provided for in H05K2201/09218 - H05K2201/095
    • H05K2201/09745—Recess in conductor, e.g. in pad or in metallic substrate
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/22—Secondary treatment of printed circuits
    • H05K3/24—Reinforcing the conductive pattern
    • H05K3/245—Reinforcing conductive patterns made by printing techniques or by other techniques for applying conductive pastes, inks or powders; Reinforcing other conductive patterns by such techniques
    • H05K3/246—Reinforcing conductive paste, ink or powder patterns by other methods, e.g. by plating
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/3457—Solder materials or compositions; Methods of application thereof

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Electric Connection Of Electric Components To Printed Circuits (AREA)
  • Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)
  • Manufacturing Of Printed Wiring (AREA)
  • Wire Bonding (AREA)

Abstract

본 발명은 IC와 인쇄회로기판의 접촉 면적을 증가시켜 밀착력을 향상시킬 수 있는 인쇄회로기판에 관한 것이다.
본 발명에 의하면, IC가 실장 되는 범프가 높이 솟아 있기 때문에 전기검사에 유리할 뿐만 아니라 IC 실장 시 IC 범프와의 접촉 면적이 증가하여 밀착력을 향상시킬 수 있게 되어 인쇄회로기판의 신뢰성을 향상시킬 수 있게 된다.
범프, 비아 랜드, 오버행, IC

Description

인쇄회로기판{Printed Circuit Board}
도 1은 종래 기술에 따른 인쇄회로기판의 플립 본딩을 위한 기판 구조를 나타내는 도면.
도 2는 본 발명의 일 실시 예에 따른 인쇄회로기판을 나타내는 도면.
도 3a 및 도 3b은 도 2에 도시된 인쇄회로기판 단면도의 제 1 실시 예를 나타내는 도면.
도 4a 및 도 4b는 도 2에 도시된 인쇄회로기판 단면도의 제 2 실시 예를 나타내는 도면.
도 5는 도 2에 도시된 인쇄회로기판 단면도의 제 3 실시 예를 나타내는 도면.
도 6은 도 2에 도시된 인쇄회로기판 단면도의 제 3 실시 예를 나타내는 도면.
도 7은 본 발명의 다른 실시 예에 따른 인쇄회로기판의 단면도를 나타내는 도면.
<도면의 주요 부분에 대한 부호의 설명>
2, 100 : 절연층 4, 8 : 회로패턴
4a, 102 : 비아 랜드 10 : 범프
12, 104 : 솔더 레지스터층 20 : 도금층
22 : 솔더층 106 : 솔더 범프
본 발명은 인쇄회로기판에 관한 것으로, 특히 IC와 인쇄회로기판의 접촉 면적을 증가시켜 밀착력을 향상시킬 수 있는 인쇄회로기판에 관한 것이다.
최근에는 반도체 소자의 집적도가 점점 높아지고 있어서, 반도체소자와 외부회로를 접속하기 위한 반도체소자에 배설되는 접속단자(pad)의 수는 증대하고 배설밀도 또한 높아지고 있는 추세이다.
또한, 이와 같은 반도체소자가 탑재되는 반도체 패키지 등의 반도체 장치 특히, 노트형 PC(personal computer), PDA, 휴대전화 등의 휴대형 정보기기 등에 있어서 실장 밀도의 향상 등을 위해 소형화, 박형화(薄型化)가 요구될 뿐만 아니라 반도체 소자와 모 기판과의 높은 접속 신뢰성이 요구되고 있다.
도 1은 종래 기술에 따른 종래 기술에 따른 인쇄회로기판의 플립 본딩을 위한 기판 구조를 나타내는 도면이다.
도 1을 참조하면, 종래 기술에 따른 인쇄회로기판은 절연층(100)의 상부에 비아 랜드(102)를 포함하는 회로패턴이 형성되고, 회로패턴을 보호하기 위해 회로패턴 위에 솔더 레지스터층(104)이 적층 된다.
이때, 비아 랜드(102)를 포함하는 최외각층의 회로패턴은 무전해 및 전해 도금 공정을 통해 형성된다.
또한, 솔더 레지스터층(104)은 비아 랜드(102)의 일부분이 노출되도록 비아 랜드(102)의 일부분을 덮도록 적층 된다.
다시 말해, 솔더 레지스터층(104)은 비아 랜드(102)의 일부분을 제외한 회로패턴 전체를 덮도록 절연층(100) 위에 적층 된다.
그리고, 비아 랜드(102) 위에는 IC(Integrated Circuit)와 연결되는 솔더 범프(106)가 형성된다.
이때, 솔더 범프(106)는 비아 랜드(102) 위에 도전성 페이스트 등의 도전성 물질을 프린팅 한 후 열처리를 하여 원형 형상으로 만든 후 IC 실장 시 실장 공차를 맞추기 위해 코닝(Coining) 공정을 통해 원형 형상을 납작하게 함으로써 형성된다.
이와 같이 종래 기술에 따른 인쇄회로기판은 SOP(Solder On Pad) 형태로 형성된다.
그러나, 종래 기술에 따른 인쇄회로기판은 비아 랜드(102)를 포함하는 최외각층 회로패턴이 도금 공정을 통해 형성되기 때문에 도금 공차에 의해 최외각층 회로패턴의 높낮이가 차이가 나게 되므로 솔더 범프(106) 형성 시 프린팅할 재료의 양이 적은 경우 IC와 연결되지 않은 솔더 범프(106)가 형성되는 문제가 있다.
또한, 종래 기술에 따른 인쇄회로기판은 SOP 형태로 형성되기 때문에 IC 범프와 인쇄회로기판의 솔더 범프(106)의 접촉 면적이 감소 되어 신뢰성이 저하되는 문제가 있다.
따라서, 본 발명은 IC와 인쇄회로기판의 접촉 면적을 증가시켜 밀착력을 향상시킬 수 있는 인쇄회로기판을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위하여, 본 발명의 일 실시 예에 따른 인쇄회로기판은 적어도 하나 이상의 비아 랜드를 포함하는 제 1 회로패턴이 상부 표면과 평평하도록 상부에 매립되고, 상기 비아 랜드와 대향 되는 위치에 형성된 제 2 회로패턴이 하부 표면과 평평하도록 하부에 매립된 절연층; 상기 절연층 위에 적층 된 솔더 레지스터층; 상기 비아 랜드와 상기 제 2 회로패턴을 전기적으로 접속하기 위해 상기 절연층에 형성된 비아홀; 및 상기 제 2 회로패턴 위에 상기 비아홀 및 비아 랜드를 관통하는 일체형으로 형성되고 상기 솔더 레지스터층보다 높은 높이를 갖도록 상기 절연층 상부 면 위로 돌출되어 형성된 범프를 포함하는 것을 특징으로 한다.
본 발명의 일 실시 예에 따른 인쇄회로기판에서 상기 제 1 회로패턴의 하부와 상기 제 2 회로패턴의 상부는 요철형태를 갖도록 형성된다.
본 발명의 일 실시 예에 따른 인쇄회로기판에서 상기 범프는 상기 비아 랜드와 접촉되는 하단부가 상기 비아홀의 직경보다 크고 상기 비아 랜드보다 작도록 형성된다.
본 발명의 일 실시 예에 따른 인쇄회로기판에서 상기 범프의 상부 면은 평평하게 형성된다.
본 발명의 일 실시 예에 따른 인쇄회로기판에서 상기 범프의 상부 면은 그 중심부에 홈이 형성된 오목한 형태로 형성된다.
본 발명의 일 실시 예에 따른 인쇄회로기판에서 상기 범프의 상부는 오버행(overhang) 형태로 형성된다.
본 발명의 일 실시 예에 따른 인쇄회로기판에서 상기 솔더 레지스터층은 상기 비아 랜드와 상기 범프 사이의 상기 비아 랜드의 일부를 덮도록 상기 절연층 상부에 적층 된다.
본 발명의 일 실시 예에 따른 인쇄회로기판에서 상기 솔더 레지스터층은 상기 비아 랜드를 제외한 상기 제 1 회로패턴을 덮도록 상기 절연층 상부에 적층 된다.
본 발명의 일 실시 예에 따른 인쇄회로기판은 상기 범프 위에 형성된 도금층을 더 포함한다.
본 발명의 일 실시 예에 따른 인쇄회로기판은 상기 범프 위에 형성된 솔더층을 더 포함한다.
본 발명의 다른 실시 예에 따른 인쇄회로기판은 절연층; 상기 절연층의 상부 표면과 평평하도록 상기 절연층 상부에 매립된 제 1 회로패턴; 상기 절연층의 하부 표면과 평평하도록 상기 절연층 하부에 매립된 제 2 회로패턴; 상기 제 2 회로패턴의 상부 표면이 노출되도록 상기 제 1 회로패턴과 제 1 회로패턴 사이의 상기 절연층에 형성된 비아홀; 상기 비아홀을 제외한 나머지 부분의 상기 절연층 위에 적층 된 솔더 레지스터층; 및 상기 제 2 회로패턴 위에 상기 비아홀을 관통하는 일체형으로 형성되고 상기 솔더 레지스터층보다 높은 높이를 갖도록 상기 절연층 상부 면 위로 돌출되어 형성된 범프를 포함하는 것을 특징으로 한다.
본 발명의 다른 실시 예에 따른 인쇄회로기판에서 상기 제 1 회로패턴의 하부와 상기 제 2 회로패턴의 상부는 요철형태를 갖도록 형성된다.
본 발명의 다른 실시 예에 따른 인쇄회로기판에서 상기 범프는 상기 절연층과 접촉되는 하단부가 상기 비아홀의 직경보다 큰 직경을 갖도록 형성된다.
본 발명의 다른 실시 예에 따른 인쇄회로기판에서 상기 범프의 상부 면은 평평하게 형성된다.
본 발명의 다른 실시 예에 따른 인쇄회로기판에서 상기 범프의 상부 면은 그 중심부에 홈이 형성된 오목한 형태로 형성된다.
본 발명의 다른 실시 예에 따른 인쇄회로기판에서 상기 범프의 상부는 오버행 형태로 형성된다.
본 발명의 다른 실시 예에 따른 인쇄회로기판은 상기 범프 위에 형성된 도금층을 더 포함한다.
본 발명의 다른 실시 예에 따른 인쇄회로기판은 상기 범프 위에 형성된 솔더 층을 더 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 상세하게 설명한다.
도 2는 본 발명의 제 1 실시 예에 따른 인쇄회로기판을 나타내는 도면이고, 도 3a 및 도 3b는 도 2에 도시된 인쇄회로기판 단면도의 제 1 실시 예를 나타내는 도면이고, 도 4a 및 도 4b는 도 2에 도시된 인쇄회로기판 단면도의 제 2 실시 예를 나타내는 도면이다. 또한, 도 5는 도 2에 도시된 인쇄회로기판 단면도의 제 3 실시 예를 나타내는 도면이고, 도 6은 도 2에 도시된 인쇄회로기판 단면도의 제 3 실시 예를 나타내는 도면이다.
도 2 내지 도 6을 참조하면, 본 발명의 일 실시 예에 따른 인쇄회로기판은 적어도 하나 이상의 비아 랜드(4a)를 포함하는 제 1 회로패턴(4)이 상부 표면과 평평하도록 상부에 매립되고, 비아 랜드(4a)와 대향 되는 위치에 형성된 제 2 회로패턴(8)이 하부 표면과 평평하도록 하부에 매립된 절연층(2); 절연층(2) 위에 적층 된 솔더 레지스터층(12); 비아 랜드(4a)와 제 2 회로패턴(8)을 전기적으로 접속하기 위해 절연층(2)에 형성된 비아홀(6); 및 제 2 회로패턴(8) 위에 비아홀(6) 및 비아 랜드(4a)를 관통하도록 일체형으로 형성되고, 솔더 레지스터층(12)보다 높은 높이를 갖도록 절연층(2) 위로 돌출되어 형성된 범프(10)를 포함한다.
절연층(2)은 기초 재료로 수지가 사용되고, 전기적인 특성은 뛰어나지만 기계적 강도가 불충분하고 온도에 의한 치수 변화(열팽창률)가 금속의 10배 정도로 큰 수지의 결점을 보완하기 위해 종이, 유리섬유 및 유리 부직포 등이 보강기재가 혼합된다.
이러한, 절연층(2)의 양면에는 비아 랜드(4a)를 포함하는 제 1 회로패턴(4)과 제 2 회로패턴(8)이 그 내부에 매립되도록 형성된다.
즉, 비아 랜드(4a)를 포함하는 제 1 회로패턴(4)은 절연층(2)의 상부 표면과 평평하도록 절연층(2) 상부에 매립되고, 그 상부 표면은 절연층(2)의 상부 표면과 평평하도록 노출된다.
이러한, 제 1 회로패턴(4)은 절연층(2)에 매립되어 노출되지 않은 하부 면이 요철형태로 형성된다.
또한, 제 2 회로패턴(8)은 비아 랜드(4a)와 대향 되는 위치 및 그 이외의 위치에 절연층(2)의 하부 표면과 평평하도록 절연층(2) 하부에 매립되고, 그 하부 표면은 절연층(2)의 하부 표면과 평평하도록 노출된다.
이러한, 제 2 회로패턴(8)은 절연층(2)에 매립되어 노출되지 않은 상부 면이 요철형태로 형성된다.
솔더 레지스터층(12)은 제 1 회로패턴(4) 및 제 2 회로패턴(8)을 보호하기 위해 제 1 회로패턴(4) 및 제 2 회로패턴(8)의 일부를 제외한 나머지 부분을 덮도록 절연층(2) 양면에 적층 된다.
이러한, 솔더 레지스터층(12)은 도 3a에 도시된 바와 같이 SMD(Solder Mask Defined) 타입 형태로 비아 랜드(4a)와 범프(10) 사이의 비아 랜드(4a) 일부분을 덮도록 절연층(2) 상부에 적층 될 뿐만 아니라 도 3b에 도시된 바와 같이 NSMD(Non Solder Mask Defined) 타입 형태로 비아 랜드(4a)를 제외한 나머지 제 1 회로패턴(4)을 덮도록 절연층(2) 상부에 적층 된다.
비아홀(6)은 비아 랜드(4a)와 제 2 회로패턴(8)을 전기적으로 접속하기 위해 절연층(2)에 형성된다.
이러한, 비아홀(6)은 비아 랜드(4a)와 절연층(2)을 관통하여 제 2 회로패턴(8)의 상부 표면이 노출되도록 블라인드 비아홀 형태로 형성되나 비아 랜드(4a), 절연층(2) 및 제 2 회로패턴(8)을 관통하는 관통홀 형태로 형성될 수도 있다.
범프(10)는 비아홀(6) 내부 및 비아 랜드(4a) 위에 일체형으로 형성되고, 솔더 레지스터층(12)보다 높은 높이를 갖도록 절연층(2) 위로 돌출되어 형성된다.
이때, 범프(10)는 절연층(2) 위로 돌출되어 비아 랜드(4a)와 접촉되는 하단부가 비아홀(6)의 직경보다 크고 비아 랜드(4a)보다 작은 직경을 갖도록 형성된다.
또한, 범프(10)는 솔더 레지스터층(12)보다 낮은 높이로 형성될 수도 있다.
이러한, 범프(10)는 도전성 페이스트를 비아홀(6) 내부에 충진하여 형성하고 비아 랜드(4a) 위로 노출된 부위가 산화되는 것을 방지하기 위해 OSP(Organic Solderability Preservative) 처리를 한다.
이때, OSP 처리를 하지 않은 경우 범프(10)의 상부에는 도 4a에 도시된 바와 같이 니켈이나 금 등의 금속으로 도금된 도금층(20)이 형성되거나 도 4b에 도시된 바와 같이 솔더층(22)이 형성된다.
여기서, 솔더층(22)은 도전성 페이스트 등의 도전성 물질로 이루어진다.
이러한, 범프(10)는 그 상부 면이 도 3a 및 도 3b에 도시된 바와 같이 평평 하게 형성되거나, 도 5에 도시된 바와 같이 우산 모양의 오버행(overhang) 형태(26)로 형성될 수 있다.
이때, 범프(10)의 상부 면이 우산 모양의 오버행 형태로 형성될 경우 범프(10)의 하단부는 절연층(2)의 상부 면에 접촉되지 않고 오버행 형태로 형성된 분이 비아홀(6)의 직경 보다 크고 비아홀(6)이 형성된 제 2 회로패턴(8a)보다 작은 직경을 갖도록 형성된다.
또한, 범프(10)의 상부 면은 도 6에 도시된 바와 같이 중심부에 홈(28)이 형성된 오목한 형태로 형성될 수 있다. 이때, 홈(28)의 직경 및 높이는 에칭액으로 에칭하여 조절할 수 있다.
이에 따라, IC 실장 시 범프(10)와 IC 범프의 접착면적이 증가하게 되어 밀착력이 증가하게 된다.
이와 같이 본 발명의 일 실시 예에 따른 인쇄회로기판은 IC가 실장 되는 범프(10)가 높이 솟아 있기 때문에 전기검사에 유리할 뿐만 아니라 IC 실장 시 IC 범프와의 접촉 면적이 증가하여 밀착력을 향상시킬 수 있게 되어 인쇄회로기판의 신뢰성을 향상시킬 수 있게 된다.
또한, 본 발명의 일 실시 예에 따른 인쇄회로기판은 솔더 레지스터층(12)과 절연층(2)의 단차가 낮기 때문에 IC 실장 시 언더필 공간(Underfill Void) 감소에 유리하다.
도 7은 본 발명의 다른 실시 예에 따른 인쇄회로기판을 나타내는 도면이다.
도 7을 참조하면, 본 발명의 다른 실시 예에 따른 인쇄회로기판은 절연 층(2); 절연층(2)의 상부 표면과 평평하도록 절연층(2) 상부에 매립된 제 1 회로패턴(4); 절연층(2)의 하부 표면과 평평하도록 절연층(2) 하부에 매립된 제 2 회로패턴(8); 제 2 회로패턴(8)의 상부 표면이 노출되도록 제 1 회로패턴(4)과 제 1 회로패턴(4) 사이의 절연층(2)에 형성된 비아홀(6); 비아홀(6)을 제외한 나머지 부분의 절연층(2) 위에 적층 된 솔더 레지스터층(12); 및 제 2 회로패턴(8a) 위에 비아홀(6)을 관통하는 일체형으로 형성되고 솔더 레지스터층(12)보다 높은 높이를 갖도록 절연층(2) 상부 면 위로 돌출되어 형성된 범프(10)를 포함한다.
여기서, 도면 부호는 도 2 내지 도 6에 도시된 본 발명의 일 실시 예에 따른 인쇄회로기판에서 사용된 도면부호와 동일한 도면부호를 사용하였다.
절연층(2)은 기초 재료로 수지가 사용되고, 전기적인 특성은 뛰어나지만 기계적 강도가 불충분하고 온도에 의한 치수 변화(열팽창률)가 금속의 10배 정도로 큰 수지의 결점을 보완하기 위해 종이, 유리섬유 및 유지부직포 등이 보강기재가 혼합된다.
제 1 회로패턴(4)은 비아홀(6)이 형성된 부분을 제외한 나머지 부분 중 일부분에 절연층(2) 상부 표면과 평평하도록 절연층(2) 상부에 매립되도록 형성되고, 절연층(2)에 매립되어 외부로 노출되지 않은 하부 면이 요철형태로 형성된다.
제 2 회로패턴(8)은 절연층(2)의 하부 표면과 평평하도록 절연층(2)의 하부에 매립되도록 형성되고, 비아홀(6)이 형성된 회로패턴(8a)과 비아홀(6)이 형성되지 않은 회로패턴(8)으로 구성된다.
이러한, 제 2 회로패턴(8)은 절연층(2)에 매립되어 노출되지 않은 상부 면이 요철형태로 형성된다.
비아홀(6)은 제 1 회로패턴(4)과 제 1 회로패턴(4) 사이에 위치한 제 2 회로패턴(8a)의 상부 표면이 노출되도록 제 1 회로패턴(4)과 제 1 회로패턴(4) 사이의 절연층(2)에 형성된다.
이러한, 비아홀(6)은 제 2 회로패턴(8a)의 상부 표면이 노출되도록 블라인드 비아홀 형태로 형성되나 절연층(2) 및 제 2 회로패턴(8a)을 관통하는 관통홀로 형성될 수도 있다.
솔더 레지스터층(12)은 제 1 회로패턴(4) 및 제 2 회로패턴(8)을 보호하기 위해 제 2 회로패턴(8) 및 제 1 회로패턴(4)의 일부를 제외한 나머지 부분을 덮도록 절연층(2) 양면에 적층 된다.
범프(10)는 제 2 회로패턴(8a) 위에 비아홀(6)을 관통하는 일체형으로 형성되고 솔더 레지스터층(12)보다 높은 높이를 갖도록 절연층(2) 상부 면 위로 돌출되어 형성된다.
이러한, 범프(10)는 절연층(2)의 상부 면과 접촉되는 하단부가 비아홀(6)의 직경보다 큰 직경을 갖도록 형성된다.
여기서, 범프(10)는 솔더 레지스터층(12)보다 낮은 높이로 형성될 수도 있다.
이러한, 범프(10)는 도전성 페이스트를 비아홀(6) 내부에 충진하여 형성하고 절연층(2) 상부 표면 위로 노출된 부위가 산화되는 것을 방지하기 위해 OSP 처리를 한다.
이때, OSP 처리를 하지 않은 경우 범프(10)의 상부에는 도 4a에 도시된 바와 같이 니켈이나 금 등의 금속으로 도금된 도금층(20)이 형성되거나 도 4b에 도시된 바와 같이 솔더층(22)이 형성된다.
여기서, 솔더층(22)은 도전성 페이스트 등의 도전성 물질로 이루어진다.
이러한, 범프(10)는 그 상부 면이 도 3a 및 도 3b에 도시된 바와 같이 평평하게 형성되거나, 도 5에 도시된 바와 같이 우산 모양의 오버행(overhang) 형태(26)로 형성될 수 있다.
이때, 범프(10)의 상부 면이 우산 모양의 오버행 형태로 형성될 경우 범프(10)의 하단부는 절연층(2)의 상부 면에 접촉되지 않고 오버행 형태로 형성된 분이 비아홀(6)의 직경 보다 크고 비아홀(6)이 형성된 제 2 회로패턴(8a)보다 작은 직경을 갖도록 형성된다.
또한, 범프(10)의 상부 면은 도 6에 도시된 바와 같이 중심부에 홈(28)이 형성된 오목한 형태로 형성될 수 있다. 이때, 홈(28)의 직경 및 높이는 에칭액으로 에칭하여 조절할 수 있다.
이에 따라, IC 실장 시 범프(10)와 IC 범프의 접착면적이 증가하게 되어 밀착력이 증가하게 된다.
이와 같이 본 발명의 일 실시 예에 따른 인쇄회로기판은 IC가 실장 되는 범프(10)가 높이 솟아 있기 때문에 전기검사에 유리할 뿐만 아니라 IC 실장 시 IC 범프와의 접촉 면적이 증가하여 밀착력을 향상시킬 수 있게 되어 인쇄회로기판의 신뢰성을 향상시킬 수 있게 된다.
또한, 본 발명의 일 실시 예에 따른 인쇄회로기판은 솔더 레지스터층(12)과 절연층(2)의 단차가 낮기 때문에 IC 실장 시 언더필 공간(Underfill Void) 감소에 유리하다.
상술한 바와 같이, 본 발명은 IC가 실장 되는 범프가 높이 솟아 있기 때문에 전기검사에 유리할 뿐만 아니라 IC 실장 시 IC 범프와의 접촉 면적이 증가하여 밀착력을 향상시킬 수 있게 되어 인쇄회로기판의 신뢰성을 향상시킬 수 있다.
또한, 본 발명은 솔더 레지스터층과 절연층의 단차가 낮기 때문에 IC 실장 시 언더필 공간 감소에 유리하다.

Claims (18)

  1. 적어도 하나 이상의 비아 랜드를 포함하는 제 1 회로패턴이 상부 표면과 평평하도록 상부에 매립되고, 상기 비아 랜드와 대향 되는 위치에 형성된 제 2 회로패턴이 하부 표면과 평평하도록 하부에 매립된 절연층;
    상기 절연층 위에 적층 된 솔더 레지스터층;
    상기 비아 랜드와 상기 제 2 회로패턴을 전기적으로 접속하기 위해 상기 절연층에 형성된 비아홀; 및
    상기 제 2 회로패턴 위에 상기 비아홀 및 비아 랜드를 관통하는 일체형으로 형성되고 상기 솔더 레지스터층보다 높은 높이를 갖도록 상기 절연층 상부 면 위로 돌출되어 형성된 범프를 포함하는 것을 특징으로 하는 인쇄회로기판.
  2. 제 1 항에 있어서,
    상기 제 1 회로패턴의 하부와 상기 제 2 회로패턴의 상부는 요철형태를 갖도록 형성된 것을 특징으로 하는 인쇄회로기판.
  3. 제 1 항에 있어서,
    상기 범프는 상기 비아 랜드와 접촉되는 하단부가 상기 비아홀의 직경보다 크고 상기 비아 랜드보다 작도록 형성된 것을 특징으로 하는 인쇄회로기판.
  4. 제 3 항에 있어서,
    상기 범프의 상부 면은 평평하게 형성된 것을 특징으로 하는 인쇄회로기판.
  5. 제 3 항에 있어서,
    상기 범프의 상부 면은 그 중심부에 홈이 형성된 오목한 형태로 형성된 것을 특징으로 하는 인쇄회로기판.
  6. 제 1 항에 있어서,
    상기 범프의 상부는 오버행 형태로 형성된 것을 특징으로 하는 인쇄회로기판.
  7. 제 1 항에 있어서,
    상기 솔더 레지스터층은 상기 비아 랜드와 상기 범프 사이의 상기 비아 랜드의 일부를 덮도록 상기 절연층 상부에 적층 된 것을 특징으로 하는 인쇄회로기판.
  8. 제 1 항에 있어서,
    상기 솔더 레지스터층은 상기 비아 랜드를 제외한 상기 제 1 회로패턴을 덮도록 상기 절연층 상부에 적층 된 것을 특징으로 하는 인쇄회로기판.
  9. 제 1 항에 있어서,
    상기 범프 위에 형성된 도금층을 더 포함하는 것을 특징으로 하는 인쇄회로기판.
  10. 제 1 항에 있어서,
    상기 범프 위에 형성된 솔더층을 더 포함하는 것을 특징으로 하는 인쇄회로기판.
  11. 절연층;
    상기 절연층의 상부 표면과 평평하도록 상기 절연층 상부에 매립된 제 1 회로패턴;
    상기 절연층의 하부 표면과 평평하도록 상기 절연층 하부에 매립된 제 2 회로패턴;
    상기 제 2 회로패턴의 상부 표면이 노출되도록 상기 제 1 회로패턴과 제 1 회로패턴 사이의 상기 절연층에 형성된 비아홀;
    상기 비아홀을 제외한 나머지 부분의 상기 절연층 위에 적층 된 솔더 레지스터층; 및
    상기 제 2 회로패턴 위에 상기 비아홀을 관통하는 일체형으로 형성되고 상기 솔더 레지스터층보다 높은 높이를 갖도록 상기 절연층 상부 면 위로 돌출되어 형성된 범프를 포함하는 것을 특징으로 하는 인쇄회로기판.
  12. 제 11 항에 있어서,
    상기 제 1 회로패턴의 하부와 상기 제 2 회로패턴의 상부는 요철형태를 갖도록 형성된 것을 특징으로 하는 인쇄회로기판.
  13. 제 11 항에 있어서,
    상기 범프는 상기 절연층과 접촉되는 하단부가 상기 비아홀의 직경보다 큰 직경을 갖도록 형성된 것을 특징으로 하는 인쇄회로기판.
  14. 제 13 항에 있어서,
    상기 범프의 상부 면은 평평하게 형성된 것을 특징으로 하는 인쇄회로기판.
  15. 제 13 항에 있어서,
    상기 범프의 상부 면은 그 중심부에 홈이 형성된 오목한 형태로 형성된 것을 특징으로 하는 인쇄회로기판.
  16. 제 11 항에 있어서,
    상기 범프의 상부는 오버행 형태로 형성된 것을 특징으로 하는 인쇄회로기판.
  17. 제 11 항에 있어서,
    상기 범프 위에 형성된 도금층을 더 포함하는 것을 특징으로 하는 인쇄회로기판.
  18. 제 11 항에 있어서,
    상기 범프 위에 형성된 솔더층을 더 포함하는 것을 특징으로 하는 인쇄회로기판.
KR1020070060646A 2007-06-20 2007-06-20 인쇄회로기판 KR100832651B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020070060646A KR100832651B1 (ko) 2007-06-20 2007-06-20 인쇄회로기판
TW097113051A TW200901845A (en) 2007-06-20 2008-04-10 Printed circuit board
JP2008110433A JP2009004744A (ja) 2007-06-20 2008-04-21 プリント基板
US12/149,522 US8080741B2 (en) 2007-06-20 2008-05-02 Printed circuit board

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070060646A KR100832651B1 (ko) 2007-06-20 2007-06-20 인쇄회로기판

Publications (1)

Publication Number Publication Date
KR100832651B1 true KR100832651B1 (ko) 2008-05-27

Family

ID=39665322

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070060646A KR100832651B1 (ko) 2007-06-20 2007-06-20 인쇄회로기판

Country Status (4)

Country Link
US (1) US8080741B2 (ko)
JP (1) JP2009004744A (ko)
KR (1) KR100832651B1 (ko)
TW (1) TW200901845A (ko)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101043470B1 (ko) * 2008-06-24 2011-06-23 삼성전기주식회사 인쇄회로기판 및 그 제조방법
US8241968B2 (en) 2010-02-25 2012-08-14 Samsung Electronics Co., Ltd. Printed circuit board (PCB) including a wire pattern, semiconductor package including the PCB, electrical and electronic apparatus including the semiconductor package, method of fabricating the PCB, and method of fabricating the semiconductor package
KR101180366B1 (ko) 2011-02-25 2012-09-10 주식회사 심텍 회로기판 및 그 제조방법
KR101197514B1 (ko) * 2011-03-23 2012-11-09 주식회사 심텍 반도체 패키지 및 그 제조방법
KR101388831B1 (ko) * 2012-06-28 2014-04-23 삼성전기주식회사 인쇄회로기판 및 인쇄회로기판 제조 방법
WO2023282692A1 (ko) * 2021-07-08 2023-01-12 엘지이노텍 주식회사 회로기판
WO2023229350A1 (ko) * 2022-05-23 2023-11-30 엘지이노텍 주식회사 반도체 패키지

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100771467B1 (ko) * 2006-10-30 2007-10-30 삼성전기주식회사 회로기판 및 그 제조방법
KR101009110B1 (ko) 2008-11-12 2011-01-18 삼성전기주식회사 매립 솔더 범프를 갖는 인쇄회로기판 및 그 제조방법
KR20100065689A (ko) * 2008-12-08 2010-06-17 삼성전기주식회사 금속범프를 갖는 인쇄회로기판 및 그 제조방법
JP5147779B2 (ja) * 2009-04-16 2013-02-20 新光電気工業株式会社 配線基板の製造方法及び半導体パッケージの製造方法
JP2011035070A (ja) * 2009-07-30 2011-02-17 Toppan Printing Co Ltd 太陽電池モジュール用バックシートおよびその製造方法
TWI392425B (zh) * 2009-08-25 2013-04-01 Unimicron Technology Corp 內埋式線路板及其製造方法
KR20110037332A (ko) * 2009-10-06 2011-04-13 삼성전기주식회사 인쇄회로기판 및 그 제조방법
JP2011159725A (ja) * 2010-01-29 2011-08-18 Toppan Printing Co Ltd 太陽電池モジュール用基材とその製造方法、太陽電池モジュール
EP2645828B1 (en) 2010-12-24 2019-11-13 LG Innotek Co., Ltd. Printed circuit board
JP2012169591A (ja) * 2011-01-24 2012-09-06 Ngk Spark Plug Co Ltd 多層配線基板
JP5980634B2 (ja) 2012-09-14 2016-08-31 富士通コンポーネント株式会社 プリント基板
JP5862584B2 (ja) * 2013-03-08 2016-02-16 株式会社村田製作所 モジュールおよびこのモジュールの製造方法ならびにこのモジュールを備える電子装置
KR20140143567A (ko) * 2013-06-07 2014-12-17 삼성전기주식회사 반도체 패키지 기판 및 반도체 패키지 기판 제조 방법
WO2015170539A1 (ja) * 2014-05-08 2015-11-12 株式会社村田製作所 樹脂多層基板およびその製造方法
KR102268781B1 (ko) 2014-11-12 2021-06-28 삼성전자주식회사 인쇄회로기판 및 이를 포함하는 반도체 패키지
WO2016104519A1 (ja) * 2014-12-22 2016-06-30 学校法人関東学院 プリント配線板の製造方法
JP2017135193A (ja) * 2016-01-26 2017-08-03 イビデン株式会社 プリント配線板、及び、そのプリント配線板の製造方法
JP7299009B2 (ja) * 2018-10-18 2023-06-27 新光電気工業株式会社 多層基板、電子部品及び多層基板の製造方法
CN113838760A (zh) * 2020-06-23 2021-12-24 群创光电股份有限公司 电路架构及其制作方法
CN113594153B (zh) * 2021-07-30 2024-04-05 东莞记忆存储科技有限公司 一种存储芯片封装结构及其加工工艺方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030007103A (ko) * 2001-07-10 2003-01-23 가부시키가이샤후지쿠라 다층 회로 기판 어셈블리, 다층 회로 기판 어셈블리 부품및 그들의 제조 방법
KR20050076074A (ko) * 2004-01-19 2005-07-26 삼성전기주식회사 요철이 없는 블라인드 비아홀 형성 방법
KR20060018758A (ko) * 2004-08-25 2006-03-02 엘지전자 주식회사 인쇄회로기판의 제조방법
KR20060054578A (ko) * 2004-11-15 2006-05-23 삼성전기주식회사 고밀도 인쇄회로기판 제조방법

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62281356A (ja) * 1986-05-30 1987-12-07 Nec Corp 半導体装置の製造方法
JP3633252B2 (ja) * 1997-01-10 2005-03-30 イビデン株式会社 プリント配線板及びその製造方法
JP3051700B2 (ja) * 1997-07-28 2000-06-12 京セラ株式会社 素子内蔵多層配線基板の製造方法
JPH11111766A (ja) * 1997-09-30 1999-04-23 Kyocera Corp 配線基板およびその製造方法
JP2000160895A (ja) 1998-11-30 2000-06-13 Tokai Rika Co Ltd 車両用負荷制御装置
JP2000260895A (ja) * 1999-03-10 2000-09-22 Sumitomo Metal Electronics Devices Inc テープパッケージとその製造方法
TW512653B (en) * 1999-11-26 2002-12-01 Ibiden Co Ltd Multilayer circuit board and semiconductor device
US6678952B2 (en) * 2000-08-03 2004-01-20 Tessera, Inc. Method of making a microelectronic package including a component having conductive elements on a top side and a bottom side thereof
JP2003142811A (ja) * 2001-11-06 2003-05-16 Ngk Spark Plug Co Ltd 配線基板及び配線基板の製造方法
JP2005317901A (ja) * 2004-03-31 2005-11-10 Alps Electric Co Ltd 回路部品モジュールおよびその製造方法
JP4608297B2 (ja) * 2004-12-06 2011-01-12 インターナショナル・ビジネス・マシーンズ・コーポレーション 積層配線基板の製造方法
JP4291279B2 (ja) * 2005-01-26 2009-07-08 パナソニック株式会社 可撓性多層回路基板
JP4769056B2 (ja) * 2005-10-07 2011-09-07 日本特殊陶業株式会社 配線基板及びその製法方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030007103A (ko) * 2001-07-10 2003-01-23 가부시키가이샤후지쿠라 다층 회로 기판 어셈블리, 다층 회로 기판 어셈블리 부품및 그들의 제조 방법
KR20050076074A (ko) * 2004-01-19 2005-07-26 삼성전기주식회사 요철이 없는 블라인드 비아홀 형성 방법
KR20060018758A (ko) * 2004-08-25 2006-03-02 엘지전자 주식회사 인쇄회로기판의 제조방법
KR20060054578A (ko) * 2004-11-15 2006-05-23 삼성전기주식회사 고밀도 인쇄회로기판 제조방법

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101043470B1 (ko) * 2008-06-24 2011-06-23 삼성전기주식회사 인쇄회로기판 및 그 제조방법
US8241968B2 (en) 2010-02-25 2012-08-14 Samsung Electronics Co., Ltd. Printed circuit board (PCB) including a wire pattern, semiconductor package including the PCB, electrical and electronic apparatus including the semiconductor package, method of fabricating the PCB, and method of fabricating the semiconductor package
KR101180366B1 (ko) 2011-02-25 2012-09-10 주식회사 심텍 회로기판 및 그 제조방법
KR101197514B1 (ko) * 2011-03-23 2012-11-09 주식회사 심텍 반도체 패키지 및 그 제조방법
KR101388831B1 (ko) * 2012-06-28 2014-04-23 삼성전기주식회사 인쇄회로기판 및 인쇄회로기판 제조 방법
WO2023282692A1 (ko) * 2021-07-08 2023-01-12 엘지이노텍 주식회사 회로기판
WO2023229350A1 (ko) * 2022-05-23 2023-11-30 엘지이노텍 주식회사 반도체 패키지

Also Published As

Publication number Publication date
US20080314633A1 (en) 2008-12-25
US8080741B2 (en) 2011-12-20
TW200901845A (en) 2009-01-01
JP2009004744A (ja) 2009-01-08

Similar Documents

Publication Publication Date Title
KR100832651B1 (ko) 인쇄회로기판
US7586188B2 (en) Chip package and coreless package substrate thereof
JP4361826B2 (ja) 半導体装置
KR100877292B1 (ko) 부품 내장 모듈의 제조방법
CN107978569B (zh) 芯片封装结构及其制造方法
US20150022985A1 (en) Device-embedded package substrate and semiconductor package including the same
US8830689B2 (en) Interposer-embedded printed circuit board
KR101496920B1 (ko) 반도체 장치
US10342135B2 (en) Printed circuit board and manufacturing method thereof, and semiconductor package including the printed circuit board
KR20060101286A (ko) 배선 기판과 그 제조 방법
US6969674B2 (en) Structure and method for fine pitch flip chip substrate
JPH07302858A (ja) 半導体パッケージ
KR20080014004A (ko) 인터포저 및 반도체 장치
US20100244230A1 (en) Semiconductor device, electronic device, and manufacturing method of semiconductor device
TWI336515B (en) Circuit substrate and semiconductor device
KR101713458B1 (ko) 배선기판 및 그 제조방법
CN103797902A (zh) 多层布线基板
KR101139084B1 (ko) 다층 프린트 기판 및 그 제조 방법
JP2013065811A (ja) プリント回路基板及びその製造方法
KR100842518B1 (ko) 메인 보드
KR100650707B1 (ko) 임베디드 인쇄회로기판 및 그 제작 방법
KR101047136B1 (ko) 패키지 기판 및 패키지 기판의 제조방법
KR101097544B1 (ko) 반도체 패키지 및 그 제조방법
KR101966317B1 (ko) 인쇄회로기판의 제조방법
US20030054589A1 (en) Method of improving mount assembly in a multilayer PCB&#39;s

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130403

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20140325

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20170102

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20180403

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20190401

Year of fee payment: 12