JP5745668B2 - 半導体装置 - Google Patents
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Description
(1)ロジック回路とSRAM回路が混載されているLSIにおいて、スタンバイ時に、ロジック回路の電源はスイッチで遮断し、SRAM回路はリーク電流を低減できるようMOSトランジスタの基板電位を制御する。
(2)SRAM回路内のメモリセルにアクセスするための制御回路の電源を分割して遮断し消費電力を低減する。
(3)SRAM回路を分割して一部のSRAMでスタンバイ時にデータを保持し、データを保持しないSRAMは電源を遮断し、リーク電流を減らす。
図1に、本発明を用いたロジック回路とSRAM回路を混載したLSIの全体の構成を概略的に示す。図1において、混載LSIであるCHIPは、外部からの電源電位線VssQとVddQを動作電位とする入出力回路IO(IO回路)と、データに所定の処理を実行するロジック回路LOGICと、データを記憶するスタティックメモリ回路SRAMと、接地電位線Vssとロジック回路の低電位側の動作電位供給線Vsslの間でスイッチとなるnMOSトランジスタN1と、スタンバイ状態の間入力される信号stbyが入力されN1のゲート電極に接続されてN1を制御する信号cntnを出力する制御回路CNTSと、stbyが入力されるとSRAMの基板電位VbnおよびVbpを制御する基板バイアス制御回路VBBCを含む。以下、特に断らない場合には、Vddから始まる記号のついた電源は、高い電位(ハイ電位)を供給する電源、Vssから始まる記号のついた電源は低い電位(ロウ電位)を供給する電源とする。尚、IO回路に供給される動作電位差(VssQ−VddQ)は一般に規格により定まりロジック回路やSRAM回路の動作電位差(Vss−Vdd)よりも大きい。一例としてVddQに3.3V、Vddに1.2V、VssとVssQに0Vを供給することが挙げられる。制御回路CNTSに用いられる信号stbyはIO回路を介して用いられる。図1の回路の半導体チップ上のレイアウトを図2にしめす。入出力回路IO(IO回路)に囲まれた中にコア回路(ロジック回路やSRAM回路等)が配置されている。IO回路は入出力パッドに接続されている。IO回路には、コア回路で使用されているMOSトランジスタよりゲート絶縁膜厚の厚いMOSトランジスタが使用される。一般にIO回路ではコア回路より高い電源電圧が印加されるため、耐圧が要求されるためである。図1中の電源制御系POWに含まれた電源スイッチ、基板バイアス制御回路VBBC、電源スイッチ制御回路CNTSは纏めて配置することによって集積度を上げることができる。トランジスタサイズ(チャネル長、チャネル幅)がロジック回路やSRAM回路と異なるときに有利となる。尚、基板バイアス制御回路は制御スイッチ、チャージポンプ回路等で構成される。
<実施例2>
本実施例ではロジック回路に用いられる電源スイッチの変形例を示す。図10には、図1の回路でロジック回路部分の電源Vssにのみ搭載していた電源スイッチを電源VddおよびVssにつけた場合の回路ブロック図を示す。ロジック回路の2つの電源であるVddおよびVssにスイッチを設けて電源を遮断することによって、電源スイッチを設けることによる面積の増加は大きくなるが、より確実にスタンバイ時のリーク電流を遮断することが可能となる。尚、図1にはIO回路が図示されているが、図10では省略している。以下、他の図でもCHIP内のIO回路を省略して記載する。
図14に図13の実施例を中央演算処理装置を搭載したシステム(マイコン)に適用した例を上げる。システムLSIは、中央演算処理装置CPUと呼ばれるさまざまな演算が可能なロジック回路ブロックCPUとデジタル信号演算専用のロジック回路ブロックDSPとスタティックメモリブロックSRAM回路とそのブロックを接続しデータをやりとりするバスBUSとそのバスを制御する回路BSCNTおよび外部とデータをやりとりする回路IOで構成される。それぞれのブロックはアクティブ状態ではバスを通じてデータがやりとりされるため、バスの動作状態をモニターすることによって、そのブロックが動作しているかがわかる。例えば、回路全体が動作していない場合には、バスをコントロールする回路BSCNTからstat1という信号ですべてのブロックがスタンバイ状態にあることをスイッチの制御回路CNTS3に伝達すれば、CNTS3がcntn1およびcntn2をロウとしスイッチN2およびN3が遮断されロジック回路のリーク電流が低減できる。同時に、VBBCがSRAMの基板電位であるVbnおよびVbpを制御してSRAMのリーク電流を下げれば回路全体のリーク電流を低減できる。また例えば、CPUのみ動作していてDSPおよびSRAMへのバスを通じたアクセスがない場合には、BSCNTがその情報をstat1を通じて出力し、SRAMの基板電位をスタンバイ状態に、DSPの電源スイッチN3を遮断してDSPをスタンバイ状態に、CPUのみをアクティブ状態にする、という状態を作ることが可能となる。
<実施例3>
図15には、本発明を用いたロジック回路とSRAM回路を混載したLSIの全体の構成を概略的に示す。混載LSIであるCHIPは、ロジック回路LOGICと、スタティックメモリ回路SRAMと、外部からの接地電位線Vssとロジック回路の接地電位線Vsslの間でスイッチとなるnMOSトランジスタN1と、スタンバイ状態の間入力される信号stbyが入力されN1のゲート電極に接続されてN1を制御する信号cntnを出力する制御回路CNTSと、stbyが入力されるとSRAMの基板電位VbnおよびVbpを制御する基板バイアス制御回路VBBCと、stby信号によってSRAMの電源線Vddmを制御する回路CNTV1を含む。
<実施例4>
図18に、図7の回路の変形例を示す。図7では、メモリセルアレイの電源はVddmaおよびVssma、ビット線をドライブする回路を含んだ回路RWAMPの電源はVddampおよびVssamp、それ以外の回路の電源はVddperおよびVssperで、SRAM回路内の電源を3系統にわけ、ビット線の制御に用いられる周辺回路PERI2と低電位側の電源との間にNチャネル型MOSトランジスタからなるスイッチを、ワード線の制御に用いられる周辺回路PERI1と高電位側の電源との間にPチャネル型MOSトランジスタからなるスイッチを挿入したが、ここでは3系統にわけた電源の高電位側と低電位側それぞれにスイッチを入れて各電源をスタンバイ時に遮断できる構成としたものである。この回路では、すべての電源にMOSトランジスタで構成されたスイッチが入っており、スタンバイ時に、制御信号cntmp1および制御信号cntmp2をロウに、制御信号cntmp3をハイに、制御信号cntmn1および制御信号cntmn3をハイに、制御信号cntmn2をロウにすることによって、スイッチP6、P7、N6およびN8を導通させ、スイッチP8およびN7を遮断することによって、図7の構成を実現できる。また、P6とN6はSRAMメモリセルの情報保持のためにスタンバイ時でも導通しておく必要があるが、後に述べるSRAM回路をブロック分割した場合に、情報を保持する必要のないブロックにおいてはP6とN6を遮断する構成を採用することも低電力化において有効になる。スタンバイ時にVssampを制御するスイッチに印加される信号cntmn2をロウとする代わりに、cntmp2をハイにすれば、ビット線をロウにプリチャージする回路で使用されると考えられるリード・ライトアンプのVdd側の電源を遮断する回路が実現できる。このように、図18に示す回路では、制御信号の制御の仕方によって、いくつかの種類の回路を実現できる。
<実施例5>
図20に、図1のロジック回路とSRAM回路を混載したLSIにおいてSRAM回路だけでなくロジック回路にも基板バイアス制御を行った構成図を示す。混載LSIであるCHIPは、ロジック回路LOGICとスタティックメモリ回路SRAMと、ロジック回路の接地電位線Vsslの間でスイッチとなるnMOSトランジスタN1と、ロジック回路およびSRAM回路を構成するMOSトランジスタの基板電位線Vbnl、Vbpl、VbnmおよびVbpmが、VddおよびVssとVbnおよびVbpのどちらに接続されるかを選択するスイッチSW1と、N1を制御する信号cntnとスイッチSW1を制御する信号cntvbb1およびcntvbb2を出力する制御回路CNTS4と、基板バイアスVbnおよびVbpを発生する基板バイアス制御回路VBBC2を含む。
<実施例6>
図21に、図1のSRAM回路をブロックに分割した第1の変形例を示す。図24において、混載LSIであるCHIPは、ロジック回路LOGICと、スタティックメモリ回路SRAM1およびSRAM2と、電源Vssとロジック回路の接地電位線Vsslとの間でスイッチとなるnMOSトランジスタN9と、電源VssとSRAM1の接地電位線Vssm1との間でスイッチとなるnMOSトランジスタN10と、N9およびN10を制御する信号cntnを出力する制御回路CNTSと、基板バイアスVbnおよびVbpを発生する基板バイアス制御回路VBBCを含む。SRAM回路SRAM1とSRAM2は図7及び既に上げた図7の変形例と同様の構成をとることができる。
Claims (10)
- スタティックメモリセルがアレイ状に配列されたメモリセルアレイと、
対応する前記スタティックメモリセルに接続された複数のワード線と、
対応する前記スタティックメモリセルに接続された複数のビット線と、
対応する前記複数のワード線に接続された複数のワードドライバと、
対応する前記複数のビット線に接続された複数のリードライトアンプを含む周辺回路と、
第1電圧を供給する第1電源線と、
前記第1電圧より低い第2電圧を供給する第2電源線と、
前記複数のワード線に接続され、前記第1電圧及び前記第2電圧が供給されるロウデコーダと、
前記第1電源線と前記周辺回路との間に接続された第1スイッチと、
前記第1電源線と前記ワードドライバとの間に接続された第2スイッチとを有し、
前記スタティックメモリセルのデータが保持され、前記スタティックメモリセルへの読出しおよび書き込み動作が行なわれないスタンバイ状態において、前記第1スイッチにより前記周辺回路への前記第1電圧の供給を遮断し、前記第2電源線から前記周辺回路へ前記第2電圧を供給し、前記第2スイッチにより前記複数のワードドライバへの前記第1電圧の供給を遮断し、前記第2電源線から前記複数のワードドライバへの前記第2電圧を供給し、前記複数のワード線は前記第2電圧とされることを特徴とする半導体装置。 - 前記メモリセルは、第1インバータと、前記第1インバータの入力端子が出力端子に接続され、前記第1インバータの出力端子が入力端子に接続された第2インバータと、ソース端子が前記第1インバータの出力端子に接続された第1アクセスNMOSトランジスタと、ソース端子が前記第2インバータの出力端子に接続された第2アクセスNMOSトランジスタを有し、
前記第1および第2アクセスNMOSトランジスタのゲート端子は対応する前記複数のワード線に接続され、
前記スタンバイ状態において前記複数のワードドライバは、前記複数のワード線に前記第2電圧の信号を出力することを特徴とする請求項1に記載の半導体装置。 - 前記周辺回路は、前記複数のビット線に接続される複数のプリチャージ回路を含み、
前記スタンバイ状態において、前記複数のプリチャージ回路は前記複数のビット線へ前記第2電位を供給することを特徴とする請求項1又は2に記載の半導体装置。 - 前記スタンバイ状態において、
前記スタティックメモリセルを構成するMOSトランジスタのしきい値電圧の絶対値を上昇させるよう制御することを特徴とする請求項1乃至3のいずれか一項に記載の半導体装置。 - 前記第1スイッチおよび第2スイッチは、PMOSトランジスタであることを特徴とする請求項1乃至4のいずれか一項に記載の半導体装置。
- スタティックメモリセルがアレイ状に配列されたメモリセルアレイと、
対応する前記スタティックメモリセルに接続された複数のワード線と、
対応する前記スタティックメモリセルに接続された複数のビット線と、
対応する前記複数のワード線に接続された複数のワードドライバと、
対応する前記複数のビット線に接続された複数のリードライトアンプを含む周辺回路と、
第1電圧を供給する第1電源線と、
前記第1電圧より低い第2電圧を供給する第2電源線と
前記第2電源線と前記周辺回路との間に接続された第1スイッチと、
前記第1電源線と前記ワードドライバとの間に接続された第2スイッチとを有し、
前記スタティックメモリセルのデータが保持され、前記スタティックメモリセルへの読出しおよび書き込み動作が行なわれないスタンバイ状態において、前記第1スイッチにより前記周辺回路への前記第2電圧の供給を遮断し、前記第1電源線から前記周辺回路へ前記第1電圧を供給し、前記第2スイッチにより前記複数のワードドライバへの前記第1電圧の供給を遮断し、前記第2電源線から前記複数のワードドライバへの前記第2電圧を供給し、前記複数のビット線は前記第1電圧とされ、前記複数のワード線は前記第2電圧とされることを特徴とする半導体装置。 - 前記メモリセルは、第1インバータと、前記第1インバータの入力端子が出力端子に接続され、前記第1インバータの出力端子が入力端子に接続された第2インバータと、ソース端子が前記第1インバータの出力端子に接続された第1アクセスNMOSトランジスタと、ソース端子が前記第2インバータの出力端子に接続された第2アクセスNMOSトランジスタを有し、
前記第1および第2アクセスNMOSトランジスタのゲート端子は対応する前記複数のワード線に接続され、
前記スタンバイ状態において前記複数のワードドライバは、前記複数のワード線に前記第2電圧の信号を出力することを特徴とする請求項6に記載の半導体装置。 - 前記周辺回路は、前記複数のビット線に接続される複数のプリチャージ回路を含み、
前記スタンバイ状態において、前記複数のプリチャージ回路は前記複数のビット線へ前記第1電位を供給することを特徴とする請求項6又は7に記載の半導体装置。 - 前記スタンバイ状態において、
前記スタティックメモリセルを構成するMOSトランジスタのしきい値電圧の絶対値を上昇させるよう制御することを特徴とする請求項6乃至8のいずれか一項に記載の半導体装置。 - 前記第1スイッチは、NMOSトランジスタであり、前記第2スイッチは、PMOSトランジスタであることを特徴とする請求項6乃至9のいずれか一項に記載の半導体装置。
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