JP6103815B2 - 不揮発性メモリ回路、及び半導体装置 - Google Patents

不揮発性メモリ回路、及び半導体装置 Download PDF

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Description

本発明は、ツェナーザップ素子（以下、ZapFuseともいう）を用いた不揮発性メモリ回路（以下、ＰＲＯＭ回路ともいう）、及び半導体装置に係り、特に、読出し速度を低下させることなく大容量化を図るのに好適な不揮発性メモリ回路、及び半導体装置に関するものである。
ツェナーザップ素子は、例えば特許文献１に記載のように、Ｎ半導体層の表面層にＰウェル領域を形成し、当該Ｐウェル領域内にＰアノード領域とＮカソード領域を形成し、これらのＰアノード領域及びＮカソード領域にそれぞれアノード電極及びカソード電極を接続した構成からなるザップダイオードに、降伏電圧以上の逆バイアス電圧を印加することによりＰＮ接合を破壊して、アノード電極とカソード電極との間を短絡して抵抗とするものである。
ツェナーザップ素子を１ビット分の記憶ユニットに用いたＰＲＯＭ回路は、各ビットのツェナーザップ素子のザップを行ってデータを書込むモードと、書込んだデータを読出すモードとで動作する。読出しモードにおいては、全ビットのツェナーザップ素子に電流を印加して各ビットのデータを読出し、動作回路へ伝達する方法および回路構成が用いられている。
例えば特許文献２においては、一方が共通の書込み電流入力端子に接続され、他方がそれぞれの読出し端子に接続された複数のメモリ素子（ツェナーザップ素子）と、一方が複数の読出し端子にそれぞれ接続され、他方が共通の基準電圧端子に接続されたオン・オフ状態を制御できる複数のスイッチ素子（トランジスタ）と、複数の読出し端子と基準電圧端子との間にそれぞれ接続された複数の電流源と、書込み電流入力端子に一方が接続され、他方が電圧源に接続され、書込み時に電圧源に書込み電流が流れ込むのを阻止する方向に接続されたダイオードと、を備え、メモリ素子に選択的に書込むときは、スイッチ素子を選択的にオン状態とし、かつ、書込み電流入力端子と書込み電流吸収端子の間に電流を流し込むことによりメモリ素子に選択的に抵抗値の変化を発生させ、メモリ素子に書込まれた情報を読出すときは、複数のスイッチ素子を全てオフ状態とし、電圧源からダイオードと複数のメモリ素子を通して複数の電流源に流れる電流によってそれぞれのメモリ素子に生じる電圧降下の違いにより、複数の読出し端子（Ｐ２〜Ｐ３）に基準電圧端子に対する電圧の高低を発生させる構成としたＰＲＯＭ回路が記載されている。
この特許文献２のＰＲＯＭ回路によれば、従来の干渉防止用ダイオードを各ＰＲＯＭ素子に対して付加する必要がなくなり、大きな面積を要する素子はスイッチ素子１個のみで済むため、ＩＣ上の占有面積を小さくすることができる。また、書込み時にＰＲＯＭ素子の両端に大きな電圧が発生しても、選択的書込みのためのスイッチ素子に加わる電圧は低く、耐圧の大きな素子を用いる必要もない。さらに、ＰＲＯＭ素子の両端に発生する電圧により選択的書込みスイッチ素子の端子電位が上昇し、スイッチ素子の制御が困難となって十分な書込み電流が流せなくなることもなくすことができる。
しかしながら、この特許文献２のＰＲＯＭ回路では、通常の回路動作時において、ザップされたツェナーザップ素子には、リード電流が流れるためＡｌフィラメント線が断線しないよう常時１５０ｍＡ〜２００ｍＡ程度のザップ電流を印加して太いＡｌフィラメント線を形成する必要がある。
その結果、ザップ電流１５０ｍＡ〜２００ｍＡを印加させるためのトランジスタ、および流れ込み防止ダイオードのセルサイズが大きくなり、特にビット数が多くＰＲＯＭ回路の占有面積率が大きい場合には、製品のチップ面積が大きくなる、という問題点がある。
特許文献３においては、このような問題点を解決することを目的としたＰＲＯＭ回路の記載がある。この特許文献３のＰＲＯＭ回路は、１つのツェナーザップ素子に対して、通常モードにおける他ビットへの流れ込みを防止するためのダイオード、出力端子側の回路を保護するダイオード、書込み時にツェナーザップ素子を選択してザップ電流を印加するための第１のトランジスタ、読出し電流を制御するスイッチ素子としての第２のトランジスタ、読出し時の電圧降下を発生させるための抵抗、及び、リードモード時にツェナーザップ素子を介して読み込んだデータを保持するラッチ回路を備えた構成としている。
このような構成とすることにより、ザップされる臨界の低電流でザップした細いＡｌフィラメント線でも長期間使用ができ、セルサイズを小さくすることができ、チップサイズを小さくすることができるツェナーザップＰＲＯＭ回路を提供することが可能となる。
特開２００３−２０４０６９号公報 特開２００５−１８２８９９号公報 特開２００７−２６５５４０号公報
ツェナーザップ素子を１ビット分の記憶ユニットとして用いたＰＲＯＭ回路は、特許文献１等においても記載されているように、小規模で経済的、電気的に書込み可能で、書込み後の信頼性が高い等の特徴があり、さらに、上述したように、ＰＲＯＭ回路の大容量化に伴う面積の増大を回避するための従来技術が種々提案されている。
しかしながら、例えば特許文献３の技術では、ラッチ回路や流れ込み防止用のダイオード等が、記憶ユニット毎に設けられており、記憶ユニットを増やして大容量化を図る場合、レイアウト面積が増大してしまう。
また、各従来技術においては、書込み用の電源線と読出し用の電源線を各々個別に設け、さらに、読出し用の電流源を記憶ユニット毎に設けた構成となっており、記憶ユニットを増やして大容量化を図る場合、面積が増大してしまう。
また、各従来技術においては、記憶ユニットの出力をシリアルに読出す構成のＰＲＯＭ回路、すなわち、ツェナーザップ素子（ZapFuse）のカソードを共有接続し、ツェナーザップ素子とそのアノードを選択するトランジスタのみを並列接続して大容量化する構成とし、データの読出し時に、ツェナーザップ素子のカソードの電圧振幅を検出するＰＲＯＭ回路に関しての考慮がなされていない。このように記憶ユニットの出力をシリアルに読出す構成のＰＲＯＭ回路では、記憶ユニットを増やして大容量化を図る場合、カソードの容量の増大に伴い読出し時間の増大が発生して、読出し速度が低下してしまうという問題がある。
このように、従来技術では、特に記憶ユニットの出力をシリアルに読出す構成のＰＲＯＭ回路において、記憶ユニットを増やして大容量化を図る場合における面積の増大及び読出し時間の増大を回避することができない。
本発明は、上記問題点を解決するためのものであり、ツェナーザップ素子（ZapFuse）を用いた不揮発性メモリ回路（ＰＲＯＭ回路）の大容量化に伴う面積の増大及び読出し時間の増大を回避することを可能とすることを目的としている。
上記目的を達成するため、本発明の不揮発性メモリ回路は、ツェナーザップ素子、及びデータ読出し時に、前記ツェナーザップ素子のアノードを出力端に接続するスイッチ部を含む記憶素子部を複数備えた不揮発性メモリ回路であって、前記複数の記憶素子部の各々に含まれる前記ツェナーザップ素子のカソードを、前記複数の記憶素子部へデータを書き込む際の電圧を供給する書込み用電源または前記複数の記憶素子部からデータを読み出す際の電圧を供給する読出し用電源に接続されるように共通接続し、前記複数の記憶素子部の前記出力端をディテクターの入力端に共通接続し、データ読出し時に前記複数の記憶素子部の各々に含まれる前記ツェナーザップ素子のカソードに前記読出し用電源の電圧を供給してから所定期間経過した時点で、前記複数の記憶素子部の各々を選択する選択指示信号が順次入力されることで、選択された前記複数の記憶素子部の各々の前記スイッチ部をオンにし、前記複数の記憶素子部の各々に含まれる前記ツェナーザップ素子のアノードを、前記出力端を介して前記ディテクターの入力端に接続することを特徴とする。
一方、上記目的を達成するため、本発明の半導体装置は、前記不揮発性メモリ回路と、該不揮発性メモリ回路を用いてデータの書込み及び読出しの何れか一方又は双方を行なう中央処理装置と、を備えている。
本発明によれば、ツェナーザップ素子（ZapFuse）を用いた不揮発性メモリ回路（ＰＲＯＭ回路）の大容量化に伴う面積の増大及び読出し時間の増大を回避することが可能となり、本発明の不揮発性メモリ回路（ＰＲＯＭ回路）を設けた半導体装置及び電子機器の小型化と高速化を図ることができる。
実施の形態に係る不揮発性メモリ回路の構成例を示すブロック図である。 図１における不揮発性メモリ回路に用いられる記憶素子回路の構成例を示す回路図である。 図１における不揮発性メモリ回路に用いられるディテクターの構成例を示す回路図である。 図１における不揮発性メモリ回路の書込み処理時の動作例を示すタイミングチャートである。 図１における不揮発性メモリ回路の読出し処理時の動作例を示すタイミングチャートである。 実施の形態に係る他の不揮発性メモリ回路の構成例を示すブロック図である。 図６における不揮発性メモリ回路に用いられる記憶素子回路の構成例を示す回路図である。 実施の形態に係る不揮発性メモリ回路を具備した半導体装置の構成例を示すブロック図である。
以下、図を用いて本発明の実施の形態について説明する。
図１は、本実施の形態に係る不揮発性メモリ回路（図中、「ＰＲＯＭ」と記載）１０の構成を示しており、不揮発性メモリ回路１０は、書込み用電源供給回路２０、読出し用電源供給回路３０、書込み用電源供給回路２０からのデータ書込み用の電圧または読出し用電源供給回路３０からのデータ読出し用の電圧を選択的に供給するための電源線（以下、ノード０ともいう）１１、電源線１１と図示していない接地レベルに接続された基準電源線間に各々並列に接続された図２に詳細を示す１ビットのデータを記憶するｎ（ｎは２以上の整数）個の記憶素子部としてのユニットセル１２１〜１２ｎ、外部に設けられた制御部から入力される各信号（ｄｂ，ｒｄｂ，ｓｅｌｂ１〜ｓｅｌｂｎ）を各ユニットセル１２１〜１２ｎに入力する信号線１３,１４，１５１〜１５ｎ、及び、データの読出し時にユニットセル１２１〜１２ｎからの出力電流が出力線（以下、ノード１ともいう）１６を介して入力されるディテクター１７を備えている。
図１における不揮発性メモリ回路１０に設けられた記憶素子部としての各ユニットセル１２１〜１２ｎは同一の構成であるので、図２において、ｋ（＝１，２，…，ｎ）番目のユニットセルについて説明する。
ユニットセルは、ノード０（電源線１１）にカソードが接続されるツェナーザップ素子ＺＡＰｋ、ツェナーザップ素子ＺＡＰｋのアノードに接続されて、データ書込み時にツェナーザップ素子ＺＡＰｋを接地レベルの基準電位ＶＳＳの基準電源線に接続するＮＭＯＳトランジスタからなるトランジスタＮＭＯＳ０、及び、ツェナーザップ素子ＺＡＰｋのアノードに接続されて、データ読み出し時にツェナーザップ素子ＺＡＰｋをノード１（出力線１６）に接続するＮＭＯＳトランジスタからなるトランジスタＮＭＯＳ１を備えている。さらに、本例では、データの書込み動作と読み出し動作に応じてトランジスタＮＭＯＳ０とトランジスタＮＭＯＳ１を制御するＮＯＲ回路ＮＯＲ０とＮＯＲ回路ＮＯＲ１とを備えている。
このように、本例の１ビットの記憶素子部としてのユニットセルは、１つのツェナーザップ素子（ZapFuse）、２つのZapFuse選択トランジスタ、及び、２つのＮＯＲゲートを備えている。
図２における信号ｄｂは書込み指示信号、信号ｓｅｌｂｋはｋ番目のユニットセルを選択するための選択指示信号、及び信号ｒｄｂは読出し指示信号であり、各々、図示していない制御部から図１に示す信号線１３、信号線１５ｋ、信号線１４を介してＮＯＲ回路ＮＯＲ０とＮＯＲ回路ＮＯＲ１の各々の端子に入力される。
また、トランジスタＮＭＯＳ０とトランジスタＮＭＯＳ１はＮチャネルＭＯＳトランジスタであり、基準電位ＶＳＳは接地レベル（グラウンド）である。
ツェナーザップ素子ＺＡＰｋは、カソードが電源線（ノード０）、アノードがトランジスタＮＭＯＳ０とトランジスタＮＭＯＳ１の各々のドレインに共通に接続されている。
トランジスタＮＭＯＳ０のゲートは、ＮＯＲ回路ＮＯＲ０の出力端子と接続され、ソースは基準電源線１８を介して基準電位ＶＳＳ（接地レベル）に接続されている。トランジスタＮＭＯＳ１のゲートは、ＮＯＲ回路ＮＯＲ１の出力端子と接続され、ソースは出力線（ノード１）１６と接続されている。
ＮＯＲ回路ＮＯＲ０の一方の入力端子には信号ｄｂが入力され、他方の入力端子はＮＯＲ回路ＮＯＲ１の一方の入力端子と共通に接続され信号ｓｅｌｂｋが入力される。また、ＮＯＲ回路ＮＯＲ１の他方の入力端子には信号ｒｄｂが入力される。
なお、ＮＯＲ回路ＮＯＲ０及びＮＯＲ回路ＮＯＲ１を含む論理回路は、ユニットを選択する信号ｓｅｌｂｋに基づき書込み時には、対応するトランジスタＮＭＯＳ０をオンさせるように動作し、読出し時には、対応するトランジスタＮＭＯＳ１をオンさせるように動作するものであれば、当構成に限定されない。
ツェナーザップ素子ＺＡＰｋは、書込み前はダイオードとして動作するためカソードからアノードへ電流は流れず、書込み後はショートするため、カソードからアノードへ電流を流す。
ツェナーザップ素子ＺＡＰｋからのデータの読出し時には、カソードに、電源電圧よりも低い読出し用の電圧（以降、ＩＶＣともいう）を印加して、ツェナーザップ素子ＺＡＰｋに流れた電流を検出してデータを読出す。
また、ツェナーザップ素子ＺＡＰｋのデータの書込み時には、カソードに、電源電圧よりも高い書込み用の電圧（以降、ＨＶともいう）を印加してツェナー破壊させることでデータを書込む。
信号ｓｅｌｂｋは、ｋ番目のツェナーザップ素子ＺＡＰｋを選択する際に接地レベル（以降、Ｌともいう）となり、非選択時に電源電圧レベル（以降、Ｈともいう）となる。
信号ｄｂは、ツェナーザップ素子ＺＡＰｋの書込み時にＬ、それ以外の時にＨとなる。
信号ｒｄｂは、ツェナーザップ素子ＺＡＰｋ読出し時にＬ、それ以外の時にＨとなる。
ノード０（電源線１１）は、読出し時にＩＶＣ、書込み時にＨＶ、それ以外で接地レベルとなる。
ノード１（出力線１６）は、読出し時に０．３Ｖ程度のディテクター入力電圧レベル、それ以外で接地レベルとなる。
図１の不揮発性メモリ回路１０は、図２に示すユニットセルを、電源線１１（ノード０）と出力線１６（ノード１）との間にｎ個並列接続して構成されており、上述したように、ユニットセル１２１〜１２ｎ、書込み用電源供給回路２０、読出し用電源供給回路３０、ディテクター１７を備えている。
書込み用電源供給回路２０は、ツェナーザップ素子の書込み時に外部電源からの書込み用電圧（ＨＶ）を供給する回路であり、読出し用電源供給回路３０は、ツェナーザップ素子の読出し時に外部電源からの読出し用電圧（ＩＶＣ）を供給する回路である。ディテクター１７は、ツェナーザップ素子を流れた電流を検出して電圧に変換する回路である。
図１における信号ｄｂが伝送される信号線１３は、各ユニットセル１２１〜１２ｎの図２に例示するＮＯＲ回路ＮＯＲ０における信号ｄｂが入力される端子へ共通に接続され、信号ｓｅｌｂ１〜ｓｅｌｂｎが伝送される信号線１５１〜１５ｎは、ユニットセル１２１〜１２ｎの図２に例示するＮＯＲ回路ＮＯＲ０とＮＯＲ回路ＮＯＲ１における信号ｓｅｌｂｋが入力される各々の端子に接続され、信号ｒｄｂが伝送される信号線１４は、ユニットセル１２１〜１２ｎの図２に例示するＮＯＲ回路ＮＯＲ１における信号ｒｄｂが入力される端子へ共通に接続される。
電源線１１は、図２に例示するノード０として各ユニットセル１２１〜１２ｎに共通に接続され、出力線１６は、各ユニットセル１２１〜１２ｎとディテクター１７へ共通に接続される。
次に、図３を用いてディテクター１７の詳細について説明する。
図３は、ディテクター１７の回路構成を示しており、ＰチャネルＭＯＳトランジスタからなるトランジスタＰＭＯＳ０〜ＰＭＯＳ３、ＮチャネルＭＯＳトランジスタからなるトランジスタＮＭＯＳ２〜ＮＭＯＳ５を備えている。
図３における信号ｒｄｂとしては、図１，２における信号ｒｄｂが入力され、ＶＤＤは電源電圧、基準電位ＶＳＳは接地レベルである。
トランジスタＰＭＯＳ０、トランジスタＰＭＯＳ１、トランジスタＮＭＯＳ２、及び、トランジスタＮＭＯＳ３は直列に接続されており、トランジスタＰＭＯＳ０のソースはＶＤＤに、トランジスタＮＭＯＳ３のソースはＶＳＳに接続されている。
トランジスタＰＭＯＳ２、トランジスタＰＭＯＳ３、トランジスタＮＭＯＳ４、及び、トランジスタＮＭＯＳ５は直列に接続されており、トランジスタＰＭＯＳ２のソースはＶＤＤに、トランジスタＮＭＯＳ５のソースは基準電位ＶＳＳに接続されている。
トランジスタＰＭＯＳ０のゲートとトランジスタＰＭＯＳ２のゲートはそれぞれ共通に接続されて信号ｒｄｂが入力され、トランジスタＰＭＯＳ１とトランジスタＰＭＯＳ３のゲートはそれぞれ共通に基準電位ＶＳＳに接続されている。
トランジスタＮＭＯＳ２のゲート、トランジスタＮＭＯＳ４のゲート、及び、トランジスタＮＭＯＳ５のゲートはそれぞれ共通にトランジスタＮＭＯＳ４のドレイン（ノード４）に接続され、トランジスタＮＭＯＳ３のゲートはトランジスタＮＭＯＳ２のドレイン（ノード２）に接続されている。
図３において、ノード３は、読出し時、ツェナーザップ素子の書込み時であるか、または未書込みであるかを判別するための電流（以降、リファレンス電流）が流れ込むノードであり、ツェナーザップ素子書込み後に流れる電流の半分の電流がトランジスタＮＭＯＳ５に流れる。
ノード１とノード３は、読出し時に０．３Ｖ程度のディテクター入力電圧レベル、それ以外で接地レベルとなる。
ノード２とノード４は読出し時、それぞれ１．５Ｖ程度の中間電位となり、それ以外で接地レベルとなる。
次に、図１〜図３で示した構成からなる不揮発性メモリ回路１０の動作説明を行なう。
まず、書込み動作に関して、図２におけるツェナーザップ素子ＺＡＰｋにデータを書込む動作を例にして説明する。ここでは、図１のユニットセル１２ｋへのデータ書込み動作について説明する。
ツェナーザップ素子ＺＡＰｋへのデータの書込み時には、カソードに、電源電圧よりも高い書込み用の電圧（ＨＶ）を印加してツェナー破壊させるので、電源線１１（ノード０）を電圧ＨＶとする。そして、信号ｓｅｌｂｋを接地レベル（Ｌ）としてユニットセル１２ｋが選択されるようにし、信号ｄｂをＬ、信号ｒｄｂをＨとする。
このような信号状態の場合、図２におけるＮＯＲ回路ＮＯＲ０の出力はＨ、ＮＯＲ回路ＮＯＲ１の出力はＬとなり、トランジスタＮＭＯＳ０はオン、トランジスタＮＭＯＳ１はオフとなる。
これにより、ツェナーザップ素子ＺＡＰｋのアノードが接地レベルの基準電位ＶＳＳに接続され、ツェナーザップ素子ＺＡＰｋがツェナー破壊され、データが書込まれる。その他のツェナーザップ素子についても同様にデータの書込みを行なうことができる。
以下同様に、書込み対象のツェナーザップ素子のアノードを接地レベルの基準電位ＶＳＳに接続することで、書込み対象のツェナーザップ素子にデータが書き込まれる。
以下、図４を用いて、このような不揮発性メモリ回路１０の書込み動作について説明する。
まず、信号ｄｂ、信号ｒｄｂ、及び信号ｓｅｌｂ１〜ｓｅｌｂｎとしてそれぞれＨ信号が入力され、ノード０とノード１は接地レベル（Ｌ）である。
また、ユニットセル１２１〜１２ｎは、図２において、信号ｓｅｌｂｋがＨ、信号ｄｂがＨ、信号ｒｄｂがＨのため、ＮＯＲ回路ＮＯＲ０とＮＯＲ回路ＮＯＲ１は共にＬを出力し、トランジスタＮＭＯＳ０とトランジスタＮＭＯＳ１は共にオフ（ＯＦＦ）となる。この状態では、ツェナーザップ素子のデータに関わらず、ツェナーザップ素子の電流はディテクター１７へ流れない。
この状態から信号ｄｂとしてＬが入力されると（ｔ１）、書き込み用電源供給回路２０からノード０（電源線１１）にＨＶの電位が供給される。
次に、図１の信号ｓｅｌｂ１が信号線１５１を介してＬとして入力されるとする（ｔ２）。この場合、図１のユニットセル１２１では、図２において信号ｓｅｌｂｋがＬ、信号ｄｂはＬ、信号ｒｄｂはＨとなるため、ＮＯＲ回路ＮＯＲ０はＨを出力、ＮＯＲ回路ＮＯＲ１はＬを出力し、トランジスタＮＭＯＳ０はＯＮ、トランジスタＮＭＯＳ１はＯＦＦとなり、ユニットセル１２１のツェナーザップ素子にノード０（電源線１１）からの電圧ＨＶが印加され、当該ツェナーザップ素子に電流が流れ、ユニットセル１２１にデータが書込まれる。
次に、図１，２の構成における不揮発性メモリ回路１０の読出し動作に関して、ユニットセル１２ｋのツェナーザップ素子は書込み済み（以降、データ１）、ユニットセル１２ｋ＋１のツェナーザップ素子は未書込み（以降、データ０）の場合を例に説明する。
図１における信号ｄｂ、信号ｒｄｂ、及び信号ｓｅｌｂ１〜ｓｅｌｂｎとしてそれぞれＨの信号が入力され、電源線１１（ノード０）と出力線１６（ノード１）は接地レベルとする。
ユニットセル１２１〜１２ｎは、図２において、信号ｓｅｌｂｋがＨ、信号ｄｂがＨ、信号ｒｄｂがＨのため、ＮＯＲ回路ＮＯＲ０とＮＯＲ回路ＮＯＲ１は共にＬを出力し、トランジスタＮＭＯＳ０とトランジスタＮＭＯＳ１は共にオフ（以下、ＯＦＦともいう）となり、ツェナーザップ素子のデータに関わらず、ツェナーザップ素子の電流はディテクター１７へ流れない。
この状態から信号ｒｄｂとしてＬが入力されると、読出し用電源供給回路３０からノード０（電源線１１）にＩＶＣの電位が供給されると共に、ディテクター１７からノード１（出力線１６）に０．３Ｖ程度の電位が供給される。
この時、並列接続されているユニットセルの個数が多いほど、ノード０（電源線１１）とノード１（出力線１６）が所定の電位に到達する時間が長くなるが、本例の不揮発性メモリ回路１０ではディテクター１７により、以下のようにして、ノード０（電源線１１）とノード１（出力線１６）が所定の電位に到達後に行なわれるツェナーザップ素子を読み出す時間を短縮する。
信号ｒｄｂのＬ入力により、図３のディテクター１７を構成するトランジスタＰＭＯＳ０とトランジスタＰＭＯＳ２は電流を流し、また、ノード３からトランジスタＮＭＯＳ５を介してＶＳＳへリファレンス電流が流れる。
この時、ノード３は０．３Ｖ、ノード４は１．５Ｖの中間電位になるが、ノード１からトランジスタＮＭＯＳ３を介してＶＳＳへ流れる電流が無いため、ノード１は０．３Ｖよりも低い電位となり、それによりノード２は１．５Ｖよりも低い電圧となる。
ノード２とノード４は、図示していない差動電圧増幅回路に接続されており、ノード２がノード４よりも低い電位が差動電圧増幅回路において増幅されて出力（この場合Ｌが出力）される。
次に、図１の信号ｓｅｌｂｋが信号線１５ｋを介してＬとして入力されるとする。この場合、ユニットセル１２ｋ以外の各ユニットセルでは、図２において、信号ｓｅｌｂｋ以外の信号がＨ、信号ｄｂはＨ、信号ｒｄｂはＬのため、ＮＯＲ回路ＮＯＲ０とＮＯＲ回路ＮＯＲ１は共にＬを出力し、トランジスタＮＭＯＳ０とトランジスタＮＭＯＳ１は共にＯＦＦとなり、ツェナーザップ素子のデータに関わらず、ツェナーザップ素子の電流はディテクター１７へ流れない。
これに対して図１のユニットセル１２ｋでは、図２において信号ｓｅｌｂｋがＬ、信号ｄｂはＨ、信号ｒｄｂはＬのため、ＮＯＲ回路ＮＯＲ０はＬを出力、ＮＯＲ回路ＮＯＲ１はＨを出力し、トランジスタＮＭＯＳ０はＯＦＦ、トランジスタＮＭＯＳ１はＯＮとなり、ユニットセル１２ｋのツェナーザップ素子はデータ１のため、ノード１（出力線１６）に電流が流れる。
この時、ツェナーザップ素子を流れる電流はリファレンス電流の倍であるため、図３におけるノード１の電位は、ノード３における０．３Ｖよりも高い電位になる。
この場合、図３においてノード２も、ノード４における１．５Ｖより高い電位になり、その結果、ノード２がノード４より高い電位が、差動電圧増幅回路により増幅されて出力（この場合Ｈが出力）される。
この時、ノード２はトランジスタＮＭＯＳ３のゲートに接続されており、負帰還回路になっているため、ノード２の電圧が上昇するとトランジスタＮＭＯＳ３のＯＮ抵抗が小さくなる。その結果、ノード１とノード２の電圧上昇は抑えられる。
このように、ディテクター１７において、ノード２に対する負帰還回路を構成して、本発明の振幅制御部として動作させることにより、データの読み取り動作におけるノード１とノード２の電圧上昇を、予め定められた電圧振幅内の電圧に抑えことができる。
これにより、本例の不揮発性メモリ回路１０では、各読出し動作にかかる時間を短くすることができ、ユニットセルを増加させて大容量化を図ることが容易となる。
次に、図１における信号線１５ｋからユニットセル１２ｋに信号ｓｅｌｂｋとしてＨが入力され、信号線１５ｋ＋１からユニットセル１２ｋ＋１に信号ｓｅｌｂｋ＋１としてＬが入力されるとする。この場合、ユニットセル１２ｋ＋１以外の各ユニットセルでは、図２において信号ｓｅｌｂｋがＨ、信号ｄｂはＨ、信号ｒｄｂはＬのため、ＮＯＲ回路ＮＯＲ０とＮＯＲ回路ＮＯＲ１は共にＬを出力し、トランジスタＮＭＯＳ０とトランジスタＮＭＯＳ１は共にＯＦＦとなり、ツェナーザップ素子のデータに関わらず、ツェナーザップ素子の電流はディテクター１７へ流れない。
これに対してユニットセル１２ｋ＋１では、図２において、信号ｓｅｌｂｋ＋１がＬ、信号ｄｂはＨ、信号ｒｄｂはＬのため、ＮＯＲ回路ＮＯＲ０はＬを出力、ＮＯＲ回路ＮＯＲ１はＨを出力し、トランジスタＮＭＯＳ０はＯＦＦ、トランジスタＮＭＯＳ１はＯＮとなる。
ここで、ユニットセル１２ｋ＋１のツェナーザップ素子はデータ０のため電流は流れない。このため、図３においてノード１の電位は、ノード３における電位０．３Ｖよりも低い電位になる。
この場合、図３におけるノード２も、ノード４における電位１．５Ｖより低い電位になり、ノード２がノード４より低い電位が、差動電圧増幅回路により増幅され、その結果、Ｌが出力される。
この時、ノード２はトランジスタＮＭＯＳ３のゲートに接続されており、負帰還回路になっているため、ノード２の電圧が低下するとトランジスタＮＭＯＳ３のＯＮ抵抗が大きくなるため、結局、ノード１とノード２の電圧低下は抑えられる。
このように、ディテクター１７において、ノード２に対する負帰還回路を構成して、本発明の振幅制御部として動作させることにより、データの読み取り動作におけるノード１とノード２の電圧低下を、予め定められた電圧振幅内の電圧に抑えことができる。
これにより、本例の不揮発性メモリ回路１０では、各読出し動作にかかる時間を短くすることができ、ユニットセルを増加させて大容量化を図ることが容易となる。
以下同様に、読出し対象のツェナーザップ素子の選択信号をＬとすると共に、読出し対象のツェナーザップ素子以外のツェナーザップ素子の選択信号をＨとすることで、読出し対象のツェナーザップ素子に書き込まれたデータを読み出すことができる。
以上のように、本例の不揮発性メモリ回路１０によれば、ZapFuse選択用トランジスタ２つとＮＯＲゲート２つを必要とするが、従来の特許文献３に記載のＰＲＯＭ回路に比べ、ラッチ回路を１つ、ダイオードを２つ、抵抗を１つ減らすことができるため、大容量化に有利である。
また、信号ｒｄｂをＨからＬに切り替えた時に、電源線１１（ノード０）と出力線１６（ノード１）が所定の電位になるのに必要な時間は、ユニットセルが多いほど長くなるものの、信号ｓｅｌｂ１〜ｓｅｌｂｎを切り替えた時の読出しに対しては、出力線１６（ノード１）の電圧振幅がディテクター１７の負帰還回路（振幅制御部）により抑えられるため、ユニットセル数を増やすことによる読出し速度の低下を防ぐことができる。
以下、図５を用いて、図１及び図２で示した構成からなる不揮発性メモリ回路１０の読出し動作について説明する。
まず、信号ｄｂ、信号ｒｄｂ、及び信号ｓｅｌｂ１〜ｓｅｌｂｎとしてそれぞれＨ信号が入力され、ノード０とノード１は接地レベル（Ｌ）である。
また、ユニットセル１２１〜１２ｎは、図２において、信号ｓｅｌｂｋがＨ、信号ｄｂがＨ、信号ｒｄｂがＨのため、ＮＯＲ回路ＮＯＲ０とＮＯＲ回路ＮＯＲ１は共にＬを出力し、トランジスタＮＭＯＳ０とトランジスタＮＭＯＳ１は共にオフ（ＯＦＦ）となる。この状態では、ツェナーザップ素子のデータに関わらず、ツェナーザップ素子の電流はディテクター１７へ流れない。
この状態から信号ｒｄｂとしてＬが入力されると（Ｔ１）、読出し用電源供給回路３０からノード０（電源線１１）にＩＶＣの電位が供給されると共に、ディテクター１７からノード１（出力線１６）に０．３Ｖ程度の電位が供給される。
次に、図１の信号ｓｅｌｂ１が信号線１５１を介してＬとして入力されるとする（Ｔ２）。この場合、図１のユニットセル１２１では、図２において信号ｓｅｌｂｋがＬ、信号ｄｂはＨ、信号ｒｄｂはＬとなるため、ＮＯＲ回路ＮＯＲ０はＬを出力、ＮＯＲ回路ＮＯＲ１はＨを出力し、トランジスタＮＭＯＳ０はＯＦＦ、トランジスタＮＭＯＳ１はＯＮとなり、ユニットセル１２１のツェナーザップ素子はデータ１のため、ノード１（出力線１６）に電流が流れる。この時にツェナーザップ素子を流れる電流はリファレンス電流の倍であるため、ノード１の電位は０．３Ｖよりも高い電位になる。
なお、ユニットセル１２１以外の各ユニットセルでは、信号ｓｅｌｂ２〜ｓｅｌｂｎがＨ、信号ｄｂはＨ、信号ｒｄｂはＬのため、ＮＯＲ回路ＮＯＲ０とＮＯＲ回路ＮＯＲ１は共にＬを出力し、トランジスタＮＭＯＳ０とトランジスタＮＭＯＳ１は共にＯＦＦとなり、ツェナーザップ素子のデータに関わらず、ツェナーザップ素子の電流はディテクター１７へ流れない。
このように、複数のユニットセル（記憶素子部）１２１〜１２ｎの各々のツェナーザップ素子のカソードにＨ電位のノード０（電源線１１）を共通接続した状態で、信号ｓｅｌｂ１〜ｓｅｌｂｎに順次に切り替えてＬを入力させることにより、各ユニットセルの各々のトランジスタＮＭＯＳ０をオフした状態で、各々のトランジスタＮＭＯＳ１を順次にオフからオンに切り替え、各ユニットセル１２１〜１２ｎのツェナーザップ素子に流れる電流値をディテクター１７に順次に入力することで、データの読出し動作を行なうことができる。
次に、図６及び図７を用いて本発明に係る他の実施の形態例を説明する。
図６においては、他の本実施の形態に係る不揮発性メモリ回路（図中、「ＰＲＯＭ回路」と記載）１０ａの構成を示しており、不揮発性メモリ回路１０ａは、書込み用電源供給回路２０ａ、読出し用電源供給回路３０ａ、書込み用電源供給回路２０ａからのデータ書込み用の電圧及び読出し用電源供給回路３０ａからのデータ読出し用の電圧を選択的に供給する電源線（以下、ノード０ａともいう）１１ａ、電源線１１ａと図示していない接地レベルに接続された基準電源線間に各々並列に接続され１ビットのデータを記憶する図７にその詳細を示すｎ（ｎ２以上の整数）個の記憶素子部としてのユニットセル４２１〜４２ｎ、外部に設けられた制御部から入力される信号ｄｂ，信号ｒｄｂ，信号ｓｅｌ１〜ｓｅｌｎを各ユニットセル４２１〜４２ｎに入力する信号線１３ａ,１４ａ，４５１〜４５ｎ、及び、データの読出し時にユニットセル４２１〜４２ｎからの出力電流が第２の出力線（以下、ノード２ａともいう）４９と出力線１６ａ（以下、ノード１ａともいう）を介して入力されるディテクター１７ａを備えている。
また、不揮発性メモリ回路１０ａは、各ユニットセル４２１〜４２ｎとディテクター１７ａ間に、２つのＮチャネルＭＯＳトランジスタからなるトランジスタＮＭＯＳ６，７を備えており、トランジスタＮＭＯＳ６とトランジスタＮＭＯＳ７の各々のゲートは、インバータＩＮＶ０を介して接続されている。
トランジスタＮＭＯＳ６のゲートには信号ｄｂが直接入力され、トランジスタＮＭＯＳ７のゲートには、インバータＩＮＶ０を介して信号端子ｄｂが入力される。
また、トランジスタＮＭＯＳ６及びトランジスタＮＭＯＳ７のドレインは共に、出力線４９（ノード２ａ）を介して各ユニットセル４２１〜４２ｎに接続されており、トランジスタＮＭＯＳ６のソースは基準電源線ＶＳＳに接続され、トランジスタＮＭＯＳ７のソースは、信号線１６ａ（ノード１ａ）を介してディテクター１７ａに接続されている。
図６における各ユニットセル４２１〜４２ｎは同一の構成であるので、図７において、ｋ（＝１，２，…，ｎ）番目のユニットセルについて説明する。
図７におけるユニットセルは、ノード０（電源線１１）にカソードが接続されたツェナーザップ素子ＺＡＰｋａ、ツェナーザップ素子ＺＡＰｋａのアノードに接続されて、データ書込み時にツェナーザップ素子ＺＡＰｋａを第２の出力線４９（ノード２ａ）に接続するトランジスタＮＭＯＳ０ａを備えている。
このように、図７に示す本例の不揮発性メモリ回路１０ａに設けられた記憶素子部としてのユニットセルでは、図２で示した不揮発性メモリ回路１０に設けられた記憶素子部としてのユニットセルと比較して、ＮＯＲ回路ＮＯＲ０とＮＯＲ回路ＮＯＲ１を備えておらず、本例の記憶素子部としてのユニットセルは、１つのツェナーザップ素子（ZapFuse）、１つのZapFuse選択トランジスタを備えた構成となっている。
トランジスタＮＭＯＳ０ａはＮチャネルＭＯＳトランジスタであり、基準電位ＶＳＳは接地レベルであり、ツェナーザップ素子ＺＡＰｋａは、カソードが電源線（ノード０ａ）、アノードがＮＭＯＳトランジスタＮＭＯＳ０ａのドレインに接続されている。
トランジスタＮＭＯＳ０ａのゲートには、信号ｓｅｌｋが入力され、ソースは第２の出力線（ノード２ａ）４９と接続されている。
ツェナーザップ素子ＺＡＰｋａは、書込み前はダイオードとして動作するためカソードからアノードへ電流は流れず、書込み後はショートするため、カソードからアノードへ電流を流す。
ツェナーザップ素子ＺＡＰｋａからのデータの読出し時には、カソードに電源電圧より低い電圧（ＩＶＣ）を印加して、ツェナーザップ素子ＺＡＰｋａに流れた電流を検出してデータを読出す。
また、ツェナーザップ素子ＺＡＰｋａのデータの書込み時には、カソードに電源電圧より高い電圧（ＨＶ）を印加してツェナー破壊させることでデータを書込む。
信号ｓｅｌｋは、ツェナーザップ素子ＺＡＰｋの非選択時に接地レベル（以降、Ｌともいう）となり、選択時に電源電圧レベル（以降、Ｈともいう）となる信号である。
ノード０ａ（電源線１１ａ）は、読出し時にＩＶＣ、書込み時にＨＶ、それ以外で接地レベルとなる。
ノード２ａ（第２の出力線４９）は、読出し時に０．３Ｖ程度のディテクター入力電圧レベル、それ以外で接地レベルとなる。
図６の不揮発性メモリ回路１０ａは、図７に示すユニットセルをｎ個並列接続した構成を示しており、上述したように、ユニットセル４２１〜４２ｎ、書込み用電源供給回路２０ａ、読出し用電源供給回路３０ａ、ディテクター１７ａを備えており、信号ｓｅｌ１〜ｓｅｌｎは、図７の信号ｓｅｌｋと同じ機能を持つ信号である。
書込み用電源供給回路２０ａは、ツェナーザップ素子（ZapFuse）の書込み時にＨＶを供給する回路であり、読出し用電源供給回路３０ａは、ツェナーザップ素子の読出し時にＩＶＣを供給する回路である。ディテクター１７ａは、ツェナーザップ素子を流れた電流を検出して電圧に変換する回路である。
図６において、信号ｄｂは、各ユニットセル４２１〜４２ｎのツェナーザップ素子への書込み時にＬ、それ以外の時にＨとなる。信号ｓｅｌ１〜ｓｅｌｎは、ユニットセル４２１〜４２ｎの図７に例示する信号ｓｅｌｋと同じ機能を持つ信号で、各ユニットセル４２１〜４２ｎの選択に用いられる。信号ｒｄｂは、各ユニットセル４２１〜４２ｎからのデータの読出し時にＬ、それ以外の時にＨとなる。
電源線１１ａは、各ユニットセル４２１〜４２ｎにおける図７に例示するノード０ａへ共通に接続され、第２の出力線４９は、各ユニットセル４２１〜４２ｎにおける図７に例示するノード２ａへ共通に接続される。
なお、ディテクター１７ａは、図３で詳細を説明したディテクター１７と同じ機能を有する回路であり、ここでの詳細な説明は行なわない。
信号ｓｅｌ１〜ｓｅｌｎはユニットセル４２１〜４２ｎの図７に示す信号ｓｅｌｋとしてそれぞれ入力され、信号ｒｄｂはディテクター１７ａへ入力される。電源線１１ａ（ノード０ａ）は各ユニットセル４２１〜４２ｎのノード０ａへ共通に接続される。
図６の信号ｄｂはデータ書込み時にＬ、それ以外の時にＨとなる。信号ｓｅｌ１〜ｓｅｌｎは図７の信号ｓｅｌｋと同じ機能を有し、各ニットセル４２１〜４２ｎの選択に用いられる。信号ｒｄｂはデータ読出し時にＬ、それ以外の時にＨとなる。
次に、図６、及び図７で示した構成からなる不揮発性メモリ回路１０ａの動作の説明を行なう。
読出し動作に関して、ユニットセル４２１のツェナーザップ素子は書込み済み（データ１）、ユニットセル４２２のツェナーザップ素子は未書込み（データ０）の場合を例に説明する。
図６における信号ｄｂ、及び信号ｒｄｂはそれぞれＨの信号として入力され、信号ｓｅｌ１〜ｓｅｌｎはそれぞれＬの信号として入力されるとする。
この場合、トランジスタＮＭＯＳ７は、ゲートに信号ｄｂとしてＨ信号が入力されＯＮ（オン）となり、トランジスタＮＭＯＳ６は、ゲートに、インバータＩＮＶＯを介して信号ｄｂの反転信号が入力されるため、ＯＦＦ（オフ）となる。ノード０ａとノード１ａ、ノード２ａは接地レベルとなる。
ユニットセル４２１〜４２ｎは、図７の信号ｓｅｌｋとして入力される信号がＬのため、トランジスタＮＭＯＳ０ａはＯＦＦとなり、ツェナーザップ素子のデータに関わらず、ツェナーザップ素子の電流はディテクター１７ａへ流れない。
この状態から信号ｒｄｂとして信号Ｌが入力されると、読出し用電源供給回路３０ａから電源線１１ａ（ノード０ａ）にＩＶＣの電位が供給され、ディテクター１７ａからノード１ａに０．３Ｖ程度の電位が供給される。
この状態ではトランジスタＮＭＯＳ７はＯＮのため、ノード２ａもノード１ａと同じ電位が供給される。
この時、並列接続されているユニットセルの個数が多いほど、ノード０ａとノード１ａ、及びノード２ａが所定の電位に到達する時間が長くなる。
次に、図６のユニットセル４２１の信号ｓｅｌ１としてＨが入力されるとする。この場合、ユニットセル４２１以外のユニットセルでは、図７の信号ｓｅｌｋとして入力される信号がＬのため、トランジスタＮＭＯＳ０ａはＯＦＦとなり、ツェナーザップ素子のデータに関わらず、ツェナーザップ素子の電流はディテクター１７ａへ流れない。
これに対して、ユニットセル４２１では、図７の信号ｓｅｌｋとして入力される信号がＨのため、トランジスタＮＭＯＳ０ａはＯＮとなる。そして、ユニットセル４２１のツェナーザップ素子はデータ１のため電流が流れる。
この時、ツェナーザップ素子を流れる電流はリファレンス電流の倍であるため、ノード１ａの電位は０．３Ｖよりも高い電位になり、ディテクター１７ａからデータ１が出力される。
この際、図３で説明したように、ディテクター１７ａの入力側は負帰還回路の構成になっているため、ノード１ａの電位上昇は抑えられる。
このように、ディテクター１７ａにおいて、負帰還回路を構成して、本発明の振幅制御部として動作させることにより、データの読み取り動作におけるノード１ａの電圧上昇を、予め定められた電圧振幅内の電圧に抑えことができる。
これにより、本例の不揮発性メモリ回路１０ａでは、各読出し動作にかかる時間を短くすることができ、ユニットセルを増加させて大容量化を図ることが容易となる。
次に、図６のユニットセル４２１の信号ｓｅｌ１としてＬが入力され、ユニットセル４２２の信号ｓｅｌ２としてＨが入力されるとする。この場合、ユニットセル４２２以外のユニットセルでは、図７の信号ｓｅｌｋとして入力される信号がＬのため、トランジスタＮＭＯＳ０ａはＯＦＦとなり、ツェナーザップ素子のデータに関わらず、ツェナーザップ素子の電流はディテクター１７ａへ流れない。
これに対して、ユニットセル４２２では、図７の信号ｓｅｌｋとして入力される信号がＨのため、トランジスタＮＭＯＳ０ａはＯＮとなる。ここで、ユニットセル４２２のツェナーザップ素子はデータ０のため電流は流れない。
このため、図６のノード１ａ、すなわち、図３のノード１の電位は０．３Ｖよりも低い電位になり、ディテクター１７ａからデータ０（Ｌ）が出力される。上述したように、ディテクター１７ａの入力側は負帰還回路の構成になっているため、ノード１ａの電位低下は抑えられる。
このように、ディテクター１７ａにおいて、ノード１ａに対する負帰還回路を構成して、本発明の振幅制御部として動作させることにより、データの読み取り動作におけるノード１ａの電圧低下を、予め定められた電圧振幅内の電圧に抑えことができる。
これにより、本例の不揮発性メモリ回路１０ａでは、各読出し動作にかかる時間を短くすることができ、ユニットセルを増加させて大容量化を図ることが容易となる。
以上のように、図６，図７で示す不揮発性メモリ回路１０ａによれば、信号ｓｅｌ１〜ｓｅｌｎを切り替えた時の読出しに関して、図１〜図３で説明した不揮発性メモリ回路１０と同等の速度で読出すことができる。
さらに、図１に示す不揮発性メモリ回路１０に比べ、トランジスタＮＭＯＳ６，７の２つと、インバータを１つ必要とするが、ユニットセル内においては、ＮＯＲゲート２つ、ＮＭＯＳ１つを減らせることができるため、図１に示す不揮発性メモリ回路１０よりも大容量化に有利である。
次に、このような不揮発性メモリ回路１０，１０ａを用いた半導体装置に関して、図８を用いて説明する。
図８において、本例の半導体装置８０は、ＣＰＵ８１、ＲＡＭ８２、本発明に係るＰＲＯＭ８３、タイマー（図中、「ＴＩＭＥＲ」と記載）８４、シリアルインターフェース（図中、「ＳＥＲＩＡＬ ＩＦ」と記載）８５、パラレルインターフェース（図中、「ＰＡＲＡＬＬＥＬ ＩＦ」と記載）８６、ＡＤコンバータ（図中、「Ａ／Ｄ」と記載）８７、及びＤＡコンバータ（図中、「Ｄ／Ａ」と記載）８８が、ＢＵＳ８９を介して接続されている。
例えば、ＲＡＭ８２は１０２４バイト、ＰＲＯＭ８３は６０Ｋバイト等の容量からなり、ＣＰＵ８１（中央処理装置）は、シリアルインターフェース８５、またはパラレルインターフェース８６を介して接続された外部装置からの制御信号に基づき、ＰＲＯＭ８３に対してプログラム等の書込み及びデータの読出しを行なう。
このような半導体装置８０は、例えば、自動車制御用の各種コントロール基板、製造装置の各種コントロール基板、携帯電話等の各種電子機器に設けられる。
以上、図を用いて説明したように、本例の不揮発性メモリ回路１０，１０ａは、ツェナーザップ素子（ZapFuse）、及びデータ読出し時に、ツェナーザップ素子のアノードを出力端に接続するスイッチ部（トランジスタＮＭＯＳ１，１ａ）を含む記憶素子部（ユニットセル）を複数（ｎ個）備え、複数の記憶素子部の各々のツェナーザップ素子のカソードを、書込み用電源（書込み用電源供給回路２０，２０ａ）または読出し用電源（読出し用電源供給回路３０，３０ａ）に接続されるように共通接続し、複数の記憶素子部の出力端をディテクター１７，１７ａの入力端子に共通接続し、データ書込み時に記憶素子部のアノードを接地電位に接続すると共に、データ読出し時にスイッチ部をオンにして記憶素子部のアノードを、出力端を介してディテクターの入力端に接続した構成となっている。
なお、ディテクターは、データ読出し時に複数の記憶素子部から順次に出力される電流値を予め定められた振幅内の電圧に変換して出力する。
また、不揮発性メモリ回路１０においては、スイッチ部としてのトランジスタＮＭＯＳ１は、ドレインがツェナーザップ素子のアノードに接続され、ソースが出力端に接続され、データ読出し時にゲートに読み出し指示信号が入力され、かつ、記憶素子部としてのユニットセルの各々に、ドレインがツェナーザップ素子のアノードに接続され、ソースが接地され、データ書込み時にゲートに書込み指示信号が入力されるトランジスタＮＭＯＳ０を設けている。なお、トランジスタＮＭＯＳ０は、ゲートに書込み指示信号が入力されるとオンして、書込み用電源にカソードが接続されたツェナーザップ素子のアノードを接地する。
また、不揮発性メモリ回路１０ａにおいては、スイッチ部としてのトランジスタＮＭＯＳ１は、ドレインがツェナーザップ素子のアノードに接続され、ソースが出力端に接続され、データ読出し時にゲートに読出し指示信号が入力され、かつデータ書込み時にゲートに書込み指示信号が入力され、さらに、出力端とディテクター１７ａとの間に、データ書込み時に出力端を接地し、データ読出し時に出力端をディテクター１７ａの入力端に接続するように切り替える切替部を構成するトランジスタＮＭＯＳ６，７を設けている。
トランジスタＮＭＯＳ６は、ドレインが出力端に接続され、ソースが接地され、ゲートに書込み指示信号が入力され、トランジスタＮＭＯＳ７は、ドレインがトランジスタＮＭＯＳ６のドレインに接続され、ソースがディテクター１７ａの入力端に接続され、ゲートに読出し指示信号が入力される。なお、トランジスタＮＭＯＳ６は、データ書込み時にゲートに書込指示信号が入力されるとオンして、書込み用電源にカソードが接続されたユニットセルのツェナーザップ素子のアノードを接地し、トランジスタＮＭＯＳ７は、データ読出し時にゲートに読出し指示信号が入力されるとオンして、読出し用電源にツェナーザップ素子のカソードが接続されたユニットセルのアノードを出力端を介してディテクター１７ａの入力端に接続する。
このように、本例の不揮発性メモリ回路１０，１０ａでは、データの読出し制御時に、各ユニットセル（記憶素子部）の各々のツェナーザップ素子のカソードに読出し用電源を共通接続し、複数の記憶素子部の各々のスイッチ部を順次に制御して、複数の記憶素子部のツェナーザップ素子に流れる電流値をディテクター１７，１７ａに順次に入力し、ディテクター１７，１７ａは、データ読出し時に複数の記憶素子部から順次に出力される電流値を予め定められた振幅内の電圧に変換して出力する。
これにより、本例の不揮発性メモリ回路１０，１０ａでは、各読出し動作にかかる時間を短くすることができ、ユニットセルを増加させて大容量化を図ることが容易となる。
なお、本発明は、各図を用いて説明した例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。例えば、本例では、図１〜図３で説明した不揮発性メモリ回路１０においては、読出し動作と書込み動作以外の時、ノード０とノード１は接地レベルになる例を説明したが、書込み動作以外の時は常に、ノード０はＩＶＣ、ノード１は０．３Ｖ程度のディテクター入力電圧レベルとすることで、信号ｒｄｂとして入力される信号がＨからＬに切り替わった時の遅延時間を無くすこともできる。
また、図１〜図３で説明した不揮発性メモリ回路１０及び図４，５で説明した不揮発性メモリ回路１０ａでは、読出し時、図３に示すディテクター１７のノード１とノード３の電圧レベルを０．３Ｖ程度、ディテクター１７のノード２やノード４の電圧レベルを１．５Ｖ程度として説明したが、それ以外の電圧レベルでも良い。
また、不揮発性メモリ回路１０，１０ａでは、トランジスタＮＭＯＳとトランジスタＰＭＯＳで構成されたディテクター１７，１７ａで説明したが、抵抗のような素子でディテクター１７，１７ａを構成しても良い。
また、不揮発性メモリ回路１０，１０ａでは、書込み用電源供給回路２０，２０ａからＨＶ、読出し用電源供給回路３０，３０ａからＩＶＣを供給する例を説明したが、パッドから直接供給しても良い。
また、不揮発性メモリ回路１０ａでは、読出し動作と書込み動作以外の時、ノード０ａ、ノード１ａ、及びノード２ａは接地レベルになる例を説明したが、書込み動作以外の時は常に、ノード０ａはＩＶＣ、ノード１ａとノード２ａは０．３Ｖ程度のディテクター入力電圧レベルとすることで、信号ｒｄｂとして入力される信号がＨからＬに切り替わった時の遅延時間を無くすこともできる。
また、本例では、ディテクター１７，１７ａから出力された電圧を差分電圧増幅回路で増幅する構成としているが、ディテクター１７，１７ａ内に差分電圧増幅回路で設けた構成としても良い。
１０，１０ａ 不揮発性メモリ回路（ＰＲＯＭ回路）
１１，１１ａ 電源線
１３,１３ａ,１４，１４ａ，１５１〜１５ｎ 信号線
１６，１６ａ,４９ 出力線
１８ 基準電源線
２０，２０ａ 書込み用電源供給回路
３０，３０ａ 読出し用電源供給回路
１２１〜１２ｎ,４２１〜４２ｎ ユニットセル（記憶素子部）
１７，１７ａ ディテクター
ｄｂ,ｒｄｂ,ｓｅｌ１〜ｓｅｌｎ,ｓｅｌｋ,ｓｅｌｂ１〜ｓｅｌｂｎ,ｓｅｌｂｋ 信号
ＮＭＯＳ０〜ＮＭＯＳ７ トランジスタ（Ｎチャネルトランジスタ）
ＮＯＲ０，ＮＯＲ１ ＮＯＲ回路
ＰＭＯＳ０〜ＰＭＯＳ３ トランジスタ（Ｐチャネルトランジスタ）
ＶＳＳ 基準電位（接地レベル、グラウンド）
ＺＡＰｋ，ＺＡＰｋａ ツェナーザップ素子（ZapFuse）

Claims (6)

  1. ツェナーザップ素子、及びデータ読出し時に、前記ツェナーザップ素子のアノードを出力端に接続するスイッチ部を含む記憶素子部を複数備えた不揮発性メモリ回路であって、
    前記複数の記憶素子部の各々に含まれる前記ツェナーザップ素子のカソードを、前記複数の記憶素子部へデータを書き込む際の電圧を供給する書込み用電源または前記複数の記憶素子部からデータを読み出す際の電圧を供給する読出し用電源に接続されるように共通接続し、前記複数の記憶素子部の前記出力端をディテクターの入力端に共通接続し、
    データ読出し時に前記複数の記憶素子部の各々に含まれる前記ツェナーザップ素子のカソードに前記読出し用電源の電圧を供給してから所定期間経過した時点で、前記複数の記憶素子部の各々を選択する選択指示信号が順次入力されることで、選択された前記複数の記憶素子部の各々の前記スイッチ部をオンにし、前記複数の記憶素子部の各々に含まれる前記ツェナーザップ素子のアノードを、前記出力端を介して前記ディテクターの入力端に接続することを特徴とする不揮発性メモリ回路。
  2. データ書込み時に前記複数の記憶素子部の各々に含まれる前記ツェナーザップ素子のカソードに前記書込み用電源の電圧を供給してから所定期間経過した時点で、前記複数の記憶素子部のうち少なくともいずれか一つに前記選択指示信号が入力され、当該選択指示信号が入力された記憶素子部のアノードを接地電位に接続することを特徴とする
    請求項１記載の不揮発性メモリ回路。
  3. 前記スイッチ部は、ドレインが前記ツェナーザップ素子のアノードに接続され、ソースが前記出力端に接続され、データ読出し時にゲートに読み出し指示信号が入力される第１のトランジスタであり、
    前記記憶素子部の各々に、ドレインが前記ツェナーザップ素子のアノードに接続され、ソースが接地され、データ書込み時にゲートに書込み指示信号が入力される第２のトランジスタ
    を設けた請求項１または請求項２記載の不揮発性メモリ回路。
  4. 前記スイッチ部は、ドレインが前記ツェナーザップ素子のアノードに接続され、ソースが前記出力端に接続され、データ読出し時またはデータ書込み時に、ゲートに前記選択指示信号が入力される第１のトランジスタであり、
    前記出力端と前記ディテクターとの間に、データ書込み時に前記出力端を接地し、データ読出し時に前記出力端を前記ディテクターの入力端に接続するように切り替える切替部
    を設けた請求項１または請求項２記載の不揮発性メモリ回路。
  5. 前記切替部は、ドレインが前記出力端に接続され、ソースが接地され、ゲートに書込み指示信号が入力される第２のトランジスタと、
    ドレインが前記第２のトランジスタのドレインに接続され、ソースが前記ディテクターの入力端に接続され、ゲートに読出し指示信号が入力される第３のトランジスタと、
    を含む請求項４記載の不揮発性メモリ回路。
  6. 請求項１から請求項５のいずれか１項に記載の不揮発性メモリ回路と、該不揮発性メモリ回路を用いてデータの書込み及び読出しの何れか一方又は双方を行なう中央処理装置と、を備えた半導体装置。
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