JP2010140534A - 半導体記憶装置 - Google Patents
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Abstract
【課題】ライトマージンを維持しつつディスターブマージンを改善した半導体記憶装置を提供する。
【解決手段】メモリセルアレイ1は、一対のインバータINV1、INV2を交差接続してなるメモリセルMCをワード線WLとビット線対BL、/BLとの交点に配列してなる。ダミートランジスタQND1〜2は、メモリセルMCを構成するトランジスタの閾値電圧と一定の関係を有する閾値電圧を備えている。ダミービット線DBLは、ダミートランジスタDBLの一端に接続され所定の電位まで充電される。ワード線ドライバ2は、ダミービット線DBLの電圧の変化に応じてワード線WLの電圧の立ち上がり速度を変化させる。
【選択図】図1
【解決手段】メモリセルアレイ1は、一対のインバータINV1、INV2を交差接続してなるメモリセルMCをワード線WLとビット線対BL、/BLとの交点に配列してなる。ダミートランジスタQND1〜2は、メモリセルMCを構成するトランジスタの閾値電圧と一定の関係を有する閾値電圧を備えている。ダミービット線DBLは、ダミートランジスタDBLの一端に接続され所定の電位まで充電される。ワード線ドライバ2は、ダミービット線DBLの電圧の変化に応じてワード線WLの電圧の立ち上がり速度を変化させる。
【選択図】図1
Description
この発明は、半導体記憶装置に係り、より詳しくは、インバータを交差接続して形成されるメモリセルを備えたスタティック・ランダム・アクセス・メモリ(SRAM)に関する。
近年、半導体集積回路の高集積化や電源電圧の低減に伴い、これらの集積回路内部で利用されるSRAMの動作マージン不良の増加が問題となっている。SRAMセルのデータ読み出し時の安定性を示す指標にディスターブマージンがある。このディスターブマージンは、データ読み出し時においてメモリセルがデータを破壊することなく保持する能力を示している。高集積化によりメモリセルトランジスタの閾値電圧にバラツキが生じる一方で、電源電圧が低減されると、ワード線の電圧が立ち上がり転送トランジスタが導通するタイミングにメモリセル間でバラツキが生じ、これによりメモリセルが保持するデータが反転しデータが破壊されてしまう虞がある。
ディスターブマージンを改善する方法の一つとして、データ読み出し時に立ち上げるワード線信号の電位を2段階に切り換える方法が知られている(例えば非特許文献1参照)。また、別の方法としては、メモリセルアレイ中のメモリセルの閾値電圧のバラツキ(グローバルバラツキ)の度合に応じてワード線信号の電位を制御する方法などが提案されている(例えば非特許文献2参照)。
非特許文献1の方法では、2種類の電源電圧を必要とするため、チャージポンプ回路を2種類用意する必要が生じ、回路規模の増大が問題となる。
一方、非特許文献2の方法では、バラツキが大きい場合にワード線信号の電位を低く設定した場合において、ディスターブマージンは改善するが、データの書き込みやすさを示すライトマージンが悪化してしまい、ディスターブマージンの改善とライトマージンの改善の両立は困難であるという問題がある。
"A 1-V TFT-Load SRAM Using a Two-step Word-Voltage Method." K. Ishibashi, IEEE JOURNAL OF SOLID-STATE CIRCUITS. VOL 21, NO I I , NOVEMBER 1992 "A 65nm SoC Embedded 6T-SRAM Design for Manufacturing with Read and Write Cell Stabilizing Circuits." S. Ohbayashi, VLSI Circuits Digest of Technical Papers. 2006
"A 1-V TFT-Load SRAM Using a Two-step Word-Voltage Method." K. Ishibashi, IEEE JOURNAL OF SOLID-STATE CIRCUITS. VOL 21, NO I I , NOVEMBER 1992 "A 65nm SoC Embedded 6T-SRAM Design for Manufacturing with Read and Write Cell Stabilizing Circuits." S. Ohbayashi, VLSI Circuits Digest of Technical Papers. 2006
本発明は、ライトマージンを維持しつつディスターブマージンを改善した半導体記憶装置を提供することを目的とする。
本発明の一態様に係る半導体記憶装置は、一対のインバータを交差接続してなるメモリセルをワード線とビット線との交点に配列してなるメモリセルアレイと、前記メモリセルを構成するトランジスタの閾値電圧と一定の関係を有する閾値電圧を備えたダミートランジスタと、前記ダミートランジスタの一端に接続され所定の電位まで充電されるダミービット線と、前記ダミートランジスタを導通制御するダミートランジスタ制御回路と、選択された前記メモリセルが接続されるワード線にワード線電圧を供給するワード線ドライバとを備え、前記ワード線ドライバは、前記ダミービット線の電圧の変化に応じて前記ワード線電圧の立ち上がりの速度を変化させることが可能なように構成されたことを特徴とする。
この発明によれば、ライトマージンを維持しつつディスターブマージンを改善した半導体記憶装置を提供することができる。
次に、本発明の実施の形態を、図面を参照して詳細に説明する。
[第1の実施の形態]
まず、本発明の第1の実施の形態に係る半導体記憶装置を、図1を参照しつつ説明する。
まず、本発明の第1の実施の形態に係る半導体記憶装置を、図1を参照しつつ説明する。
(1)第1の実施の形態の構成
図1は、第1の実施の形態に係る半導体記憶装置の構成を示す概略図である。この半導体記憶装置は、メモリセルアレイ1、ワード線ドライバ2、ダミーセルアレイ3、及びダミートランジスタ制御回路4とから大略構成されている。この他、この半導体記憶装置は、ビット線の電位を検知するセンスアンプやロウデコーダ、カラムデコーダ等を備えているが、説明の簡単化のため、これらの説明は省略する。
図1は、第1の実施の形態に係る半導体記憶装置の構成を示す概略図である。この半導体記憶装置は、メモリセルアレイ1、ワード線ドライバ2、ダミーセルアレイ3、及びダミートランジスタ制御回路4とから大略構成されている。この他、この半導体記憶装置は、ビット線の電位を検知するセンスアンプやロウデコーダ、カラムデコーダ等を備えているが、説明の簡単化のため、これらの説明は省略する。
メモリセルアレイ1は、ビット線対BL、/BLとワード線WLとの交点に配置された複数のメモリセルMCを配列して構成される。以下では、説明の簡単のため、1対のビット線BL、/BLのみを示し、それに沿ってメモリセルMC1〜MCnが配列されているものとして説明を行う。本発明がこれに限定されるという趣旨でないことは言うまでもない。
メモリセルMCは、pMOSトランジスタQP1、nMOSトランジスタQN1を直列接続してなるインバータINV1と、pMOSトランジスタQP2、nMOSトランジスタQN2を直列接続してなるインバータINV2とを交差接続(一方の出力端子と他方の入力端子とを接続した構造)して形成される。
また、このメモリセルMCは、インバータINV1、INV2のノードN1,N2とビット線対BL、/BLとの間に接続された転送トランジスタQN3、QN4を有している。あるメモリセルMCが選択される場合、そのメモリセルMCに接続されるワード線WLの電圧が立ち上がり、これにより転送トランジスタQN3、QN4が導通し、ノードN1、N2の信号がビット線BL、/BLに向けて読み出され、図示しないセンスアンプにより増幅され、外部に出力される。
ワード線ドライバ2は、図示しないアドレスデコーダ、ロウデコーダを介して供給される選択信号WLinに従い、選択されたメモリセルMCに接続されたワード線WLを駆動するための回路である。このワード線ドライバ2は、後述するように、メモリセルMCを構成するトランジスタ、特にnMOSトランジスタQN1〜4の閾値電圧に応じて、ワード線WLの電圧の立ち上がりの速度(スルーレート)を変化させることができるように構成されている。より具体的には、ワード線ドライバ2は、ダミービット線DBLの電位の変化に応じて、ワード線WLのスルーレートを変化させるように構成されている。
ダミーセルアレイ3は、複数(ここでは2個)のダミートランジスタQND1、QND2を、ダミービット線DBLと接地端子との間に並列接続して構成される。
ダミートランジスタQND1、QND2は、メモリセルMCを構成するトランジスタ(特にトランジスタQN1〜4)の閾値電圧と一定の関係を有する閾値電圧を与えられたトランジスタである。たとえば、このダミートランジスタQND1、QND2を、トランジスタQN1、QN2と同一のゲート幅、ゲート長を有し、不純物注入等の条件も同一とすることにより、両者の閾値電圧を略等しくすることができる。
ダミートランジスタQND1、QND2は、ダミービット線DBLと接地端子との間に並列に接続されており、そのゲートの電圧は、ダミートランジスタ制御回路4により制御される。なお、ダミービット線DBLをあらかじめ所定の電圧まで充電するための構成として、pMOSトランジスタQPCが設けられている。このpMOSトランジスタQPCは、ダミートランジスタ制御回路4からの信号に従い導通し、ダミービット線DBLを所定の電位まで充電する。
(2)第1の実施の形態の動作
次に、この第1の実施の形態にかかる半導体記憶装置の動作を、図1及び図2を参照しつつ説明する。
次に、この第1の実施の形態にかかる半導体記憶装置の動作を、図1及び図2を参照しつつ説明する。
メモリセルMCを構成するpMOSトランジスタ、nMOSトランジスタは、製造工程のバラツキにより、閾値電圧にバラツキが生じる。メモリセル間で閾値電圧にバラツキがあるにも拘わらず、異なるメモリセル間で同一の立ち上がり速度(スルーレート)のワード線電圧を供給した場合、閾値電圧の低いメモリセルでは、誤書き込みが生じる虞がある。
そこで、本実施の形態では、図2に示すように、メモリセルMCを構成するトランジスタの閾値電圧を後述する方法により判定し、その閾値電圧の度合に応じて、ワード線WLの電圧の立ち上がり速度を変化させる。閾値電圧が基準値(通常の場合:実線のグラフ)よりも小さい場合には、ワード線WLの電圧の立ち上がり速度を緩やかにする(図2の一点鎖線のグラフ)。一方、閾値電圧が基準値よりも大である場合には、ワード線WLの電圧の立ち上がり速度を大きくする(図2の点線のグラフ)。
メモリセルMCを構成するトランジスタの閾値電圧の大小は、ダミービット線DBLの電圧の大きさに基づいて判断する。ダミービット線DBLには、ダミートランジスタQND1、QND2のドレインが接続されている。
あるメモリセルMCが選択され、ワード線ドライバ2が駆動を開始した場合、そのワード線ドライバ2からの駆動信号により、ダミートランジスタ制御回路4も動作を開始する。ダミートランジスタ制御回路4は、ワード線ドライバ2からの指令に基づき、トランジスタQPCを導通させてダミービット線DBLの充電を開始すると共に、ダミーセルアレイ3中のダミートランジスタQND1、QND2を導通させる。
メモリセルMCを構成するトランジスタQN1〜4の閾値電圧が基準値よりも大きい場合には、略同一の閾値電圧を有するダミートランジスタQND1、QND2は導通せず、従ってダミービット線DBLは放電されず高い電位を保つ。この場合、ワード線ドライバ2は、図2の点線で示すような、立ち上がり速度の大きいワード線信号(グラフ上、傾きが大きい)をワード線WLに供給する。
一方、メモリセルMCを構成するトランジスタQN1〜4の閾値電圧が基準値よりも小さい場合には、ダミートランジスタQND1、QND2は導通し、従ってダミービット線DBLは放電される。この場合、ワード線ドライバ2は、このダミービット線DBLの電位を検知して、図2の一点鎖線で示すような、立ち上がり速度の小さいワード線信号をワード線WLに供給する。
このように、本実施の形態によれば、メモリセルMCを構成するトランジスタQN1〜4の閾値電圧の大小が、ダミービット線DBLの電位に基づいて検知される。そして、この検知結果に基づき、ワード線ドライバ2が、ワード線WLの電圧の立ち上がり速度を制御する。
メモリセルMCを構成するトランジスタQN1〜4の閾値電圧が小さい場合には、ワード線WLの電圧の立ち上がり速度を小さくして、これにより転送トランジスタQN3、QN4が導通するタイミングを遅らせることができる。これにより、閾値電圧が小さい場合ことによるライトディスターブの発生を抑止することができる。
逆に、閾値電圧が大きい場合には、ワード線WLの電圧の立ち上がり速度を大きくしてこれにより転送トランジスタQN3、QN4が導通するタイミングを早めることができる。閾値電圧が大きい場合には、転送トランジスタQN3、QN4の導通するタイミングを早めてもライトディスターブが発生する虞は小さい。このようにライトディスターブの心配が無い場合に転送トランジスタQN3、QN4の導通するタイミングを早めることにより、ライトマージンを向上させることができる。
以上説明したように、本実施の形態によれば、ワード線WLの立ち上がり速度を最適化することにより、ライトマージンの向上を図りつつディスターブマージンの向上を図ることが可能になる。
[第2の実施の形態]
次に、本発明の第2の実施の形態に係る半導体記憶装置を、図3を参照しつつ説明する。図2において、第1の実施の形態と同一の構成要素に関しては同一の符号を付して、以下ではその詳細な説明は省略する。
次に、本発明の第2の実施の形態に係る半導体記憶装置を、図3を参照しつつ説明する。図2において、第1の実施の形態と同一の構成要素に関しては同一の符号を付して、以下ではその詳細な説明は省略する。
この第2の実施の形態では、ダミーセルアレイ3に配列されたダミートランジスタの構成が、第1の実施の形態と異なっている。すなわち、このダミーセルアレイ3では、ダミートランジスタQN1、QN2のソースが、直接接地されず、nMOSトランジスタQN3、QN4を介して接地端子に接続されている点で第1の実施の形態と異なっている。このnMOSトランジスタQN3、QN4は、ゲートに電源電圧を供給されて常時導通状態に保持されている。その他の点は第1の実施の形態と同様であるので、重複する説明は省略する。この実施の形態によれば、第1の実施の形態と同様の効果を得ることができる。
[第3の実施の形態]
次に、本発明の第3の実施の形態を、図4を参照して説明する。図4において、第1の実施の形態と同一の構成要素に関しては同一の符号を付して、以下ではその詳細な説明は省略する。
次に、本発明の第3の実施の形態を、図4を参照して説明する。図4において、第1の実施の形態と同一の構成要素に関しては同一の符号を付して、以下ではその詳細な説明は省略する。
この実施の形態の半導体記憶装置は、メモリセルアレイ1、ダミーセルアレイ3の構成は略第1の実施の形態と同様である。ただし、ダミートランジスタ制御回路4、及びワード線ドライバ2が図3に示すような構成を有している点に特徴を有している。
ワード線ドライバ2は、複数のインバータ21(ここでは21a〜21dの4個)を直列接続させたインバータチェーン回路により構成されている。このうち、インバータ21a、21b、21dは、1つのpMOSトランジスタと1つのnMOSトランジスタを直列接続させてゲートを共通接続させた一般的な構成を有している。一方、インバータ21c、すなわちインバータチェーン回路の最後段から1つ前のインバータは、1つのpMOSトランジスタと、並列接続させた2つのnMOSトランジスタQN21、QN22とを直列接続して構成されている。
nMOSトランジスタQN21のソースは直接接地端子に接続されているが、nMOSトランジスタQN22は、そのソースを別のnMOSトランジスタQN23のドレインに接続されている。このnMOSトランジスタQN23のソースは接地端子に接続されており、そのゲートはダミービット線DBLに接続されている。
また、ダミートランジスタ制御回路4は、pMOSトランジスタQP41、QP42、及びnMOSトランジスタQN41、QN42を備えている。pMOSトランジスタQP41、及びQP42は、電源電圧端子とノードN3との間に直列接続されている。このノードN3は、ダミーセルアレイ3中のトランジスタQPC、QND1、及びQND2のゲートに接続されている。また、nMOSトランジスタQN41、及びQN42は、このノードN3と接地端子との間に並列に接続されている。
pMOSトランジスタQP41、及びnMOSトランジスタQN41のゲートには、外部から制御信号PC_ASが入力されている。この制御信号PC_ASは、電源電圧が基準値より高く設定されている場合には”H”とされる一方、基準値よりも低く設定されている場合には”L”とされる。pMOSトランジスタQP42、及びnMOSトランジスタQN42はワード線ドライバ2の最前段のインバータ21aの出力信号をゲートに供給されている。
電源電圧が基準値よりも高いため制御信号PC_ASが”H”である場合には、pMOSトランジスタQP41が導通せず、逆にnMOSトランジスタQN41が導通し、ノードN3の電位は0Vとなる。従って、ダミートランジスタQND1、QND2は導通せず、ダミービット線DBLも高電位に維持されたままとなる。このため、ワード線ドライバ2も、メモリセルMCを構成するトランジスタの閾値電圧に拘わらず、ワード線WLの電圧の立ち上がり速度は均一となる。
他方、電源電圧が基準値よりも低いため制御信号PC_ASが”L”である場合には、pMOSトランジスタQP41、QP42が導通し、逆にnMOSトランジスタQN41、QN42が非導通状態とされ、ノードN3の電位は電源電圧VDDまで充電される。従って、ダミートランジスタQND1、QND2が導通し、その閾値電圧次第でダミービット線DBLは放電され低電位となる。このため、ワード線ドライバ2も、メモリセルMCを構成するトランジスタの閾値電圧の大小により、ワード線WLの電圧の立ち上がり速度を変化させる。
このように、本実施の形態では、電源電圧の大小により、ワード線ドライバ2の動作が変化し、電源電圧が大である場合にはワード線WLの電圧の立ち上がり速度の制御がされないようになっており、この点第1の実施の形態と異なっている。電源電圧が基準値より高い場合には、ライトディスターブが生じる可能性も小さいため、ワード線WLの電圧の立ち上がり速度を制御する必要もないためである。
次に、この第3の実施の形態の不揮発性半導体装置の動作を説明する。制御信号PC_ASが”L”の場合、ダミートランジスタQND1、QND2が導通し、その閾値電圧次第で(すなわち、メモリセルMCを構成するトランジスタの閾値電圧次第で)ダミービット線DBLの電位が低下する。この場合、ワード線ドライバ2中のインバータ21cを構成するnMOSトランジスタ23が導通状態から非導通状態に切り替わり、これによりインバータ21cの駆動力が低下する。インバータ21cの駆動力の低下により、ワード線WLの電圧の立ち上がり速度が低下する。閾値電圧が高い場合には、ダミービット線DBLの電位が低下せず、従ってワード線WLの立ち上がり速度は高くされる。本実施の形態では、このようなワード線WLの立ち上がり速度の調整が、インバータ21cの駆動力の変更により実行される。
なお、図4では、インバータ21cはインバータチェーン回路の最後段から1つ前のインバータとされていたが、本発明はこれに限定されるものではなく、更に前段のインバータをインバータ21cのように構成してもよい。また、インバータ21c中の並列接続されるnMOSトランジスタの数は2個に限らず、3個以上であってもよく、その場合に非導通に切り換えるnMOSトランジスタの数も1個に限らず2個以上であってもよい。さらに、nMOSトランジスタQN22を非導通状態にする方法も、図4に示されるものに限られない。例えば、nMOSトランジスタQN23は、インバータ21cの出力端子とnMOSトランジスタQN23との間に接続されていてもよい。
[第4の実施の形態]
次に、本発明の第4の実施の形態を、図5を参照して説明する。この第4の実施の形態は、次に説明する相違点を除き、第3の実施の形態と同一である。図5において、第3の実施の形態と同一の構成要素に関しては同一の符号を付して、以下ではその詳細な説明は省略する。
次に、本発明の第4の実施の形態を、図5を参照して説明する。この第4の実施の形態は、次に説明する相違点を除き、第3の実施の形態と同一である。図5において、第3の実施の形態と同一の構成要素に関しては同一の符号を付して、以下ではその詳細な説明は省略する。
この実施の形態では、駆動力を変化可能なインバータ21cが、nMOSトランジスタQN22の代わりに、pMOSトランジスタQP22を備えている点で第3の実施の形態と異なっている。このpMOSトランジスタQP22は、pMOSトランジスタQP21とゲートを共通に接続され、そのソースはpMOSトランジスタQP21のドレインに接続され、そのソースは別のpMOSトランジスタQP23に接続されている。pMOSトランジスタQP23のソースは電源電圧に接続され、そのゲートはインバータ21eを介してダミービット線DBLに接続されている。
この実施の形態では、ダミートランジスタQND1、QND2の閾値電圧が低い場合に、pMOSトランジスタQP23が非導通状態となり、これによりインバータ21cの駆動力が低下し、ワード線WLの電圧の立ち上がり速度が低下する。すなわち、第3の実施の形態と同様の効果を得ることができる。
なお、pMOSトランジスタQP23は、nMOSトランジスタで置き換えることができる。その場合、インバータ21eは不要であり、nMOSトランジスタのゲートはダミービット線DBLに直接接続することができる。
また、インバータ21cはインバータチェーン回路の最後段から1つ前のインバータに限るものでないこと、インバータ21c中の並列接続されるnMOSトランジスタの数は2個に限らず、3個以上であってもよいこと等は、第3の実施の形態と同様である。
[第5の実施の形態]
次に、本発明の第2の実施の形態に係る半導体記憶装置を、図6を参照しつつ説明する。図6において、第1の実施の形態(図1)と同一の構成要素に関しては同一の符号を付して、以下ではその詳細な説明は省略する。
次に、本発明の第2の実施の形態に係る半導体記憶装置を、図6を参照しつつ説明する。図6において、第1の実施の形態(図1)と同一の構成要素に関しては同一の符号を付して、以下ではその詳細な説明は省略する。
この実施の形態では、図6に示すように、ダミーセルアレイ3が、多数のダミートランジスタQNDi(ここではi=1〜8の8個)を備え、しかも、同時に導通させるダミートランジスタQNDiの個数を、制御信号PC_ASnに基づいて変更可能である点が、第1の実施の形態と異なっている。
同時に動作させるダミートランジスタQNDiの個数が不変の場合の動作は、第1の実施の形態と同様(図2参照)である。しかし、制御信号PC_ASnにより、同時に動作されるダミートランジスタQNDiの個数が、例えば2個、4個、8個と変化されると、閾値電圧が同じ場合であっても、ワード線WLの立ち上がり速度が図7に示すように変化する。このようにワード線WLの立ち上がり速度を調整することにより、より一層ディスターブマージンの向上とライトマージンの向上との両立を図ることができる。
以上、発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、種々の変更、追加等が可能である。例えば、上記の実施の形態では、1つのメモリセルMCが図1に示すような6つのトランジスタにより構成される例を示したが、本発明はこれに限定されるものでないことは言うまでもない。
また、ワード線ドライバ2は、図4に具体的に示された回路に限定されるものではなく、ダミービット線DBLの電位の低下の度合に従いワード線WLの立ち上がり速度を調整できるものであればよい。例えば、ダミービット線DBLの電位低下に従い時定数を増加させる遅延素子を有することにより、ワード線WLの立ち上がり速度を制御するようなものも可能である。或いは、ダミービット線DBLの電位低下に従い、インバータチェーン回路の段数を増加させるような回路を構成してもよい。
更に、ダミーセルアレイ3も、上記の実施の形態ではビット線対BL、/BLに沿った複数のメモリセルMCに対し共通のダミーセルを用いるようにしているが、例えばメモリセル1つに対し1つのダミーセルを設けることも可能である。
1・・・メモリセルアレイ、 MC・・・メモリセル、 2・・・ワード線ドライバ、 3・・・ダミーセルアレイ、 QND1〜8・・・ダミーセルトランジスタ、 4・・・ダミートランジスタ制御回路、 21a〜21d・・・インバータ。
Claims (5)
- 一対のインバータを交差接続してなるメモリセルをワード線とビット線との交点に配列してなるメモリセルアレイと、
前記メモリセルを構成するトランジスタの閾値電圧と一定の関係を有する閾値電圧を備えたダミートランジスタと、
前記ダミートランジスタの一端に接続され所定の電位まで充電されるダミービット線と、
前記ダミートランジスタを導通制御するダミートランジスタ制御回路と、
選択された前記メモリセルが接続されるワード線にワード線電圧を供給するワード線ドライバと
を備え、
前記ワード線ドライバは、前記ダミービット線の電圧の変化に応じて前記ワード線電圧の立ち上がりの速度を変化させることが可能なように構成された
ことを特徴とする半導体記憶装置。 - 前記ワード線ドライバは、複数のインバータを直列接続して構成され、
前記複数のインバータのうちのいずれか1つの駆動力が、前記ダミービット線の電圧の変化に応じて変化するように構成されたことを特徴とする請求項1記載の半導体記憶装置。 - 前記複数のインバータのうちのいずれか1つは、第1導電型トランジスタと、並列接続された複数の第2導電型トランジスタとを直列接続すると共にそのゲートを共通接続して構成され、
前記複数の第2導電型のトランジスタのうちの少なくとも1つは、前記ダミービット線の電圧の変化に応じて非導通状態に切り替わるようにされたことを特徴とする請求項2記載の半導体記憶装置。 - 複数個の前記ダミートランジスタが、前記ダミービット線と接地端子との間に並列に接続され、前記ダミートランジスタ制御回路は、個数制御信号に基づき、同時に導通させる前記複数のダミートランジスタの個数を変更可能に構成された請求項1記載の半導体記憶装置。
- 前記ダミートランジスタ制御回路は、動作のための電源電圧が所定値以下に低下した場合において前記ダミートランジスタを動作させることを特徴とする請求項1記載の半導体記憶装置。
Priority Applications (2)
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