JP2009537074A - パワーｍｏｓｆｅｔのコンタクトメタライゼーション - Google Patents
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- 238000001465 metallisation Methods 0.000 title claims description 18
- 239000004065 semiconductor Substances 0.000 claims abstract description 27
- 239000012212 insulator Substances 0.000 claims abstract description 25
- 239000000758 substrate Substances 0.000 claims abstract description 12
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims abstract description 9
- 229910052721 tungsten Inorganic materials 0.000 claims abstract description 9
- 239000010937 tungsten Substances 0.000 claims abstract description 9
- 229910052782 aluminium Inorganic materials 0.000 claims abstract description 8
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims abstract description 8
- 238000000034 method Methods 0.000 claims description 31
- 230000004888 barrier function Effects 0.000 claims description 9
- 238000000151 deposition Methods 0.000 claims description 7
- 229910044991 metal oxide Inorganic materials 0.000 claims description 6
- 150000004706 metal oxides Chemical class 0.000 claims description 6
- 238000005229 chemical vapour deposition Methods 0.000 claims description 5
- 238000005530 etching Methods 0.000 claims description 5
- 230000005669 field effect Effects 0.000 claims description 5
- 238000010276 construction Methods 0.000 claims 1
- 238000000206 photolithography Methods 0.000 description 8
- 238000004519 manufacturing process Methods 0.000 description 6
- 239000000463 material Substances 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 238000005389 semiconductor device fabrication Methods 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- GDFCWFBWQUEQIJ-UHFFFAOYSA-N [B].[P] Chemical compound [B].[P] GDFCWFBWQUEQIJ-UHFFFAOYSA-N 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
Images
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/7684—Smoothing; Planarisation
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
- H01L23/53204—Conductive materials
- H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
- H01L23/53214—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being aluminium
- H01L23/53223—Additional layers associated with aluminium layers, e.g. adhesion, barrier, cladding layers
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
- H01L23/53204—Conductive materials
- H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
- H01L23/53257—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being a refractory metal
- H01L23/53266—Additional layers associated with refractory-metal layers, e.g. adhesion, barrier, cladding layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- Engineering & Computer Science (AREA)
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- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
構造は、好ましくは、基板に形成された半導体デバイスと、半導体デバイスに隣接する絶縁体と、半導体デバイスに電気的に結合された電気コンタクトであって、好ましくはタングステンを含む電気コンタクトと、電気コンタクトに結合された電気コネクタであって、好ましくはアルミニウムを含む電気コネクタと、を含む。絶縁体の表面および電気コンタクトの表面は、好ましくは、略平坦面を形成する。
Description
本出願は、本出願と同一譲受人に譲渡された、２００６年５月１２日出願の「Ｐｏｗｅｒ ＭＯＳＦＥＴ Ｃｏｎｔａｃｔ Ｍｅｔａｌｌｉｚａｔｉｏｎ」と称する同時係属米国特許仮出願第６０／７９９８６８号（代理人整理番号ＶＩＳＨ−８７３４。ＰＲＯ）からの優先権を主張し、その全体は参照によって本明細書に組み込まれる。
本明細書に記載する実施形態は、一般的に半導体デバイスに関し、特にパワー金属酸化物半導体電界効果トランジスタ（パワーＭＯＳＦＥＴ）に関する。
フォトリソグラフィは、半導体デバイスを作製するために一般的に使用される。フォトリソグラフィでは、マスクのパターンが表面に転写される。光はマスクを通過して仕向けられ、表面上に集束する。半導体デバイスの特徴がますます微細化されるにつれて、焦点合わせはいっそう重要になっている。
微細な特徴を持つ半導体デバイスを作製するためにフォトリソグラフィの使用を容易化する方法および／またはシステムがあれば、有利である。本発明に係る実施形態は、この利点および他の利点をもたらすものである。
一実施形態では、構造は、好ましくは、基板に形成された半導体デバイスと、半導体デバイスに隣接する絶縁体と、半導体デバイスに電気的に結合された電気コンタクトであって、好ましくはタングステンを含む電気コンタクトと、電気コンタクトに結合された電気コネクタであって、好ましくはアルミニウムを含む電気コネクタと、を含む。
一実施形態では、好ましくは、絶縁体の表面および電気コンタクトの表面は、実質的に平坦な面を形成する。この実質的に平坦な面はフォトリソグラフィ中の焦点合わせを改善するので、より微細な寸法の特徴を表面に形成することができる。
本発明のこれらおよび他の所望の目的、ならびに所望の利点は、種々の図面に示される以下の詳細な説明を読めば、当業者には理解される。
本明細書に組み込まれ、その一部を形成する、添付の図面は、本発明の実施形態を図解するものであり、本書の記述と共に、本発明の原理を説明するのに役立つ。
本発明の以下の詳細な説明では、本発明を完全に理解するべく、多くの具体的な詳細を記載する。しかし、本発明はこれらの具体的な詳細無しで、またはそれらと均等のものを用いて実施することができることを、当業者は理解する。また、周知の方法、手順、構成要素、および回路については、本発明の態様を不必要に不明瞭にしないように、詳細には説明していない。
以下の詳細な説明の幾つかの部分は、半導体デバイスを作製するための作業の手順、論理ブロック、プロセス、および他の象徴的な表現で提示されている。これらの説明および表現は、半導体デバイス作製の技術分野の当業者が、彼らの仕事を他の当業者に最も効果的に伝達するために使用する手段である。本出願では、手順、論理ブロック、プロセス等は、所望の結果を導く、首尾一貫した一連のステップまたは指示であると考えられる。ステップは、物理量の物理的操作を必要とするものである。しかし、これらおよび同様の用語は全て、適切な物理量に関連付けられるべきものであって、これらの量に適用される単なる簡便なラベルにすぎないことを念頭に置くべきである。以下の記述から明らかであるように特に明記しない限り、本出願全体を通して、「形成する（forming）」、「実行する(performing)」、「生成する(producing)」、「堆積する(depositing)」、「エッチングする(etching)」等のような用語を利用する記述は、半導体デバイス作製の実行およびプロセス（例えば図２のプロセス２００）を指していることを理解されたい。
図は縮尺では描かれておらず、また、描写される構造の一部分のみが、これらの構造を形成する種々の層と共に示されていることを理解されたい。説明および図解を簡素化するために、１つまたは２つのトランジスタのプロセスを記載するが、実際には１つまたは２つより多いトランジスタが形成されてもよい。
さらに、本明細書に記載するプロセスおよびステップと共に、他の作製プロセスおよびステップが実行されてもよいことを理解されたい。すなわち、本明細書に図示しかつ記載するステップの前、途中、および／または後に、多数のプロセスおよびステップが存在してもよい。重要なことは、本発明の実施形態が、これらの他の（おそらく従来の）プロセスおよびステップを著しく混乱させることなく、それらと共に実現することができることである。一般的に言うと、本発明の種々の実施形態は、周辺プロセスおよびステップに顕著な影響を及ぼすことなく、従来のプロセスの一部分に取って代わることができる。
図１は、本発明の一実施形態に係る構造１０の選択された層を示す断面図である。上述の通り、構造１０は、図示し記述する以外の他のデバイス、要素、および層を含むことができる。
図１の実施例では、２つのデバイス１４および１６が基板１２内に形成される。一実施形態では、基板１２はシリコン基板である。
デバイス１４および１６は一般的に、相補型金属酸化物半導体（ＣＭＯＳ）デバイスである。さらに詳しくは、一実施形態では、デバイス１４および／または１６はパワー金属酸化物半導体電界効果トランジスタ（パワーＭＯＳＦＥＴ）である。デバイス１４および１６の詳細は図示または記載しない。パワーＭＯＳＦＥＴのようなデバイスは当業界で公知であり、本発明に係る実施形態は、種々の異なるパワーＭＯＳＦＥＴに対応することができる。一実施形態では、デバイス１４および／または１６はトレンチパワーＭＯＳＦＥＴである。
図１の実施例では、コンタクト２２はデバイス１４とデバイス１６との間に、これらのデバイスが相互にまたは他のデバイスと電気的に接触することができるように配置される。そして、コネクタ２４がコンタクト２２と電気的に接触する。一実施形態では、本発明はそのように限定されるものではないが、コンタクト２２はタングステンから構成され、コネクタ２４はアルミニウムから構成される。
本実施形態では、絶縁体１８および２０がデバイス１４および１６にそれぞれ隣接する。絶縁体１８および２０は、本発明はそのように限定されるものではないが、二酸化シリコンまたはホウ素リンシリケートガラス（ＢＰＳＧ）から構成される。絶縁体１８および２０はデバイス１４および１６を隔離するように働くが、デバイス１４および１６の一方または両方がコンタクト２２と電気的に結合される。換言すると、デバイス１４から、かつ／またはデバイス１６からコンタクト２２への特定の導電路が存在する。
図１のように配向された構造１０では、コンタクト２２の上面は、プリメタル誘電体（ＰＭＤ）表面２６と本質的に同じ高さである。コンタクト２２および絶縁体１８および２０の上面は実質的な平坦面を形成する。以下の記述から分かるように、コンタクト２２ならびに絶縁体１８および２０によって形成される実質的な平坦な表面は、より小さいサイズの特徴、特に、コンタクト２２およびコネクタ２４のようなより小さいサイズの素子の作製を容易化する。
図２は、本発明の一実施形態に係る図１の構造１０の作製に使用されるプロセスのフローチャート２００である。特定のステップが図２に開示されているが、そのようなステップは例示である。すなわち、本発明は、種々の他のステップ、または図２に列挙するステップの変形を実行するのにもよく適している。図２について、本発明の実施形態に係る図１の構造１０の作製における選択された段階を示す断面図である、図３、図４、および図５と連携して説明する。
図３にも関連して、図２のブロック２０１で、デバイス１４を含む構造が作製されるか、またはそのように作製された構造が受け入れられる。一実施形態では、第１障壁層３０が絶縁体１８および２０の上、ならびに基板１２の絶縁体１８と２０との間の領域の上に堆積される。絶縁体１８と２０との間の領域は、図１のコンタクト２２が形成されるコンタクト領域である。一実施形態では、第１障壁層３０は窒化チタン（ＴｉＮ）から構成される。
図３にも関連して、図２のブロック２０２で、第１メタライズ層３２が第１障壁層３０の上に堆積される。第１メタライズ層３２は、絶縁体１８および２０の上、ならびに絶縁体１８と２０との間のコンタクト領域の上に堆積される。一実施形態では、第１メタライズ層３２はタングステンを含む。代わりに銅のような別の材料を使用することもできる。一実施形態では、第１メタライズ層３２は化学気相成長法（ＣＶＤ）を用いて堆積される。
図４にも関連して、図２のブロック２０３で、第１メタライズ層３２は一実施形態では、図１のＰＭＤ表面２６までエッチングされる（プレーナエッチング）。換言すると、第１メタライズ層３２の残部の上面が絶縁体１８および２０の上面と本質的に同じ高さになるように、第１メタライズ層３２は第１障壁層３０までエッチバックされる。したがって、実質的な平坦面４０（これはＰＭＤ表面２６と一致する）が絶縁体１８および２０にわたって、かつ絶縁体１８と２０との間のコンタクト領域にわたって形成される。
そのように形成された表面４０は、フォトリソグラフィ中の焦点合わせを改善するのに十分に平坦である。すなわち、表面にでこぼこが多すぎると、表面の一部分は焦点が合うが、表面の他の部分は焦点が合わないかもしれない。しかし、本発明の実施形態によると、表面４０は十分に平坦であるので、表面における目的とする部分はフォトリソグラフィ中に焦点を合わせ続けることが可能である。表面全体にわたってフォーカスを改善することによって、より微細サイズの特徴（例えば図１のコネクタ２４）を表面４０に形成することができる。
さらに、コンタクト領域の幅（図４に寸法Ｄとして示される）を縮小することができる。コンタクト領域を縮小する１つの利点は、デバイス（例えば図１のデバイス１４および１６）の密度を高めることができることである。幅Ｄのサイズが縮小されるにつれて、アルミニウムのような材料はもはや、適切なコンタクトを形成するためにコンタクト領域に充填するのに適さなくなるかもしれない。本発明の実施形態によると、より微細なコンタクト領域を適切に充填し、適切なコンタクト２２を形成するために、第１メタライズ層３２のＣＶＤ、一実施形態ではタングステンのＣＶＤが使用される。一実施形態では、寸法Ｄは約０．３５〜０．５０ミクロンの範囲である。
図５にも関連して、図２のブロック２０４で、一実施形態では、第２障壁層３３が表面４０の上に堆積される。一実施形態では、第２障壁層３３はチタンから構成される。
図５にも関連して、図２のブロック２０５で、第２メタライズ層３４が第２障壁層３３の上に堆積される。一実施形態では、第２メタライズ層３４はアルミニウムを含む。
図２のブロック２０６では、フォトリソグラフィのプロセスに従って、マスク（図示せず）を使用して第２メタライズ層３４をパターン形成する。第２メタライズ層３４をエッチングして図１のコネクタ２４を形成する。
図６は、本発明の一実施形態に係る図１の構造１０の上面図である。図６の実施例では、ブロック２０６のエッチングプロセス（図２）の後、コネクタ２４は複数の個別コンタクト２２を横断する。図６には個別コンタクト２２が図示されているが、本発明に係る実施形態はそのように限定されない。例えば、本発明に係る実施形態は、連続コンタクトを利用することもできる（すなわち、あたかも個別コンタクト２２が接合されて単一のコンタクトを形成するかのように）。
図７は、本発明の別の実施形態に係る構造７０の選択された層を示す断面図である。プレーナコンタクトと呼ぶことのできる、図１の構造１０のコンタクト２２とは対照的に、図７のコンタクト７１は基板１２内に延出する。コンタクト７１はトレンチコンタクトと呼ぶことができる。図７のように配向された構造７０では、コンタクト７１は基板１２の上面７２より下に延びる。
構造７０のコンタクト７１およびコネクタ２４は、図２のプロセス２００を用いて形成することができる。図３にも関連して、図２のブロック２０１で、デバイス１４と、デバイス１４に隣接するトレンチとを含む構造が作製されるか、またはそのように作製された構造が受け入れられる。次いでプロセス２００の残りのステップが、上述したように実行される。
要するに、本発明に係る実施形態は、より微細な特徴を持つ半導体デバイスを作製するために、フォトリソグラフィの使用を容易化する。タングステンのような材料をより微細なコンタクト領域に堆積することによって、より微細なコンタクトを形成することができる。結果として得られる構造をエッチングして、実質的に平坦な面を形成する。表面の相対的な平坦性は焦点合わせを改善し、縮小されたサイズの特徴を表面に形成することを可能にする。
本発明の実施形態はこのように説明される。本発明を特定の実施形態で説明したが、本発明はそのような実施形態によって限定されると解釈すべきではなく、むしろ添付する特許請求の範囲の記載に従って解釈すべきであることを理解されたい。
Claims (20)
- 半導体デバイスを含む構造を作製する方法であって、
絶縁体および前記絶縁体に隣接するコンタクト領域を含むでこぼこの表面上に第１メタライズ層を堆積するステップと、
前記第１メタライズ層をエッチングして、前記コンタクト領域に電気コンタクトを形成し、前記絶縁体の表面および前記電気コンタクトの表面が実質的に平坦な面を形成するステップと、
を含む方法。 - 前記第１メタライズ層がタングステンを含む、請求項１に記載の方法。
- 前記第１メタライズ層が化学気相成長法を用いて堆積される、請求項１に記載の方法。
- 前記半導体デバイスがパワー金属酸化物半導体電界効果トランジスタを含む、請求項１に記載の方法。
- 前記第１メタライズ層を堆積する前に、前記でこぼこの表面上に障壁層を堆積するステップをさらに含む、請求項１に記載の方法。
- 前記エッチングの後に、前記実質的に平坦な面の上に障壁層を堆積するステップをさらに含む、請求項１に記載の方法。
- 前記エッチングの後に第２メタライズ層を堆積するステップと、
前記第２メタライズ層をエッチングして、前記電気コンタクトと結合される電気コネクタを形成するステップと、
をさらに含む、請求項１に記載の方法。 - 前記第２メタライズ層がアルミニウムを含む、請求項７に記載の方法。
- 基板に形成された半導体デバイスと、
前記半導体デバイスに結合された絶縁体と、
前記絶縁体に結合された電気コンタクトと、
を含み、
前記絶縁体の表面および前記電気コンタクトの表面が実質的に平坦な面を形成する、
構造。 - 前記半導体デバイスがパワー金属酸化物半導体電界効果トランジスタを含む、請求項９に記載の構造。
- 前記電気コンタクトがタングステンを含む、請求項９に記載の構造。
- 前記電気コンタクトに結合された電気コネクタをさらに含む、請求項９に記載の構造。
- 前記電気コネクタがアルミニウムを含む、請求項９に記載の構造。
- 前記電気コンタクトが約０．３５〜０．５０ミクロンの範囲の寸法を有する、請求項９に記載の構造。
- 基板に形成された半導体デバイスと、
前記半導体デバイスに結合された絶縁体と、
前記半導体デバイスに電気的に結合された電気コンタクトであって、タングステンを含む電気コンタクトと、
前記電気コンタクトに結合された電気コネクタであって、アルミニウムを含む電気コネクタと、
を含む構造。 - 前記半導体デバイスがパワー金属酸化物半導体電界効果トランジスタを含む、請求項１５に記載の構造。
- 前記電気コンタクトが約０．３５〜０．５０ミクロンの範囲の寸法を有する、請求項１５に記載の構造。
- 前記絶縁体の表面および前記電気コンタクトの表面が実質的に平坦な面を形成する、請求項１５に記載の構造。
- 前記電気コンタクトが前記基板内には延びないプレーナコンタクトである、請求項１５に記載の構造。
- 前記電気コンタクトが前記基板内に延びるトレンチコンタクトである、請求項１５に記載の構造。
Applications Claiming Priority (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US79986806P | 2006-05-12 | 2006-05-12 | |
| US60/799,868 | 2006-05-12 | ||
| US11/799,889 US8471390B2 (en) | 2006-05-12 | 2007-05-02 | Power MOSFET contact metallization |
| US11/799,889 | 2007-05-02 | ||
| PCT/US2007/011377 WO2007139681A2 (en) | 2006-05-12 | 2007-05-11 | Power mosfet contact metallization |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2009537074A true JP2009537074A (ja) | 2009-10-22 |
| JP5417169B2 JP5417169B2 (ja) | 2014-02-12 |
Family
ID=38779137
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2009509873A Active JP5417169B2 (ja) | 2006-05-12 | 2007-05-11 | パワーｍｏｓｆｅｔのコンタクトメタライゼーション |
Country Status (5)
| Country | Link |
|---|---|
| US (2) | US8471390B2 (ja) |
| EP (1) | EP2018662B1 (ja) |
| JP (1) | JP5417169B2 (ja) |
| KR (1) | KR20090007567A (ja) |
| WO (1) | WO2007139681A2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10600902B2 (en) | 2008-02-13 | 2020-03-24 | Vishay SIliconix, LLC | Self-repairing field effect transisitor |
| US9306056B2 (en) | 2009-10-30 | 2016-04-05 | Vishay-Siliconix | Semiconductor device with trench-like feed-throughs |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07153841A (ja) * | 1993-11-30 | 1995-06-16 | Nec Corp | 半導体装置およびその製造方法 |
| JPH0817925A (ja) * | 1994-06-27 | 1996-01-19 | Yamaha Corp | 半導体装置とその製法 |
| JP2001094094A (ja) * | 1999-09-21 | 2001-04-06 | Hitachi Ltd | 半導体装置およびその製造方法 |
| JP2003289075A (ja) * | 2002-01-22 | 2003-10-10 | Elpida Memory Inc | 半導体装置及びその製造方法 |
| JP2003318396A (ja) * | 2002-04-24 | 2003-11-07 | Nec Electronics Corp | 縦型ｍｏｓｆｅｔとその製造方法 |
| JP2005243664A (ja) * | 2004-02-24 | 2005-09-08 | Renesas Technology Corp | 半導体装置およびその製造方法 |
Family Cites Families (86)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57206073A (en) | 1981-06-12 | 1982-12-17 | Hitachi Ltd | Mis semiconductor device |
| NL8302092A (nl) | 1983-06-13 | 1985-01-02 | Philips Nv | Halfgeleiderinrichting bevattende een veldeffekttransistor. |
| JPH0612828B2 (ja) | 1983-06-30 | 1994-02-16 | 株式会社東芝 | 半導体装置 |
| JPS60136378A (ja) | 1983-12-26 | 1985-07-19 | Hitachi Ltd | 半導体装置およびその製造方法 |
| US4837606A (en) | 1984-02-22 | 1989-06-06 | General Electric Company | Vertical MOSFET with reduced bipolar effects |
| JPS60196974A (ja) | 1984-03-19 | 1985-10-05 | Toshiba Corp | 導電変調型ｍｏｓｆｅｔ |
| GB2165090A (en) | 1984-09-26 | 1986-04-03 | Philips Electronic Associated | Improving the field distribution in high voltage semiconductor devices |
| JPS6239069A (ja) | 1985-08-13 | 1987-02-20 | Mitsubishi Electric Corp | 電界効果型半導体装置 |
| DE3689680T2 (de) | 1985-09-30 | 1994-06-23 | Toshiba Kawasaki Kk | Mittels Steuerelektrode abschaltbarer Thyristor mit unabhängigen Zünd-/Lösch-Kontrolltransistoren. |
| US4779123A (en) | 1985-12-13 | 1988-10-18 | Siliconix Incorporated | Insulated gate transistor array |
| IT1204243B (it) | 1986-03-06 | 1989-03-01 | Sgs Microelettronica Spa | Procedimento autoallineato per la fabbricazione di celle dmos di piccole dimensioni e dispositivi mos ottenuti mediante detto procedimento |
| IT1213411B (it) | 1986-12-17 | 1989-12-20 | Sgs Microelettronica Spa | Struttura mos di potenza con dispositivo di protezione contro le sovratensioni e processo per lasua fabbricazione. |
| US4775879A (en) | 1987-03-18 | 1988-10-04 | Motorola Inc. | FET structure arrangement having low on resistance |
| JPS63252480A (ja) | 1987-04-09 | 1988-10-19 | Mitsubishi Electric Corp | 縦形モス電界効果トランジスタ |
| US5283201A (en) | 1988-05-17 | 1994-02-01 | Advanced Power Technology, Inc. | High density power device fabrication process |
| US5072266A (en) | 1988-12-27 | 1991-12-10 | Siliconix Incorporated | Trench DMOS power transistor with field-shaping body profile and three-dimensional geometry |
| DE69029180T2 (de) | 1989-08-30 | 1997-05-22 | Siliconix Inc | Transistor mit Spannungsbegrenzungsanordnung |
| US5023196A (en) | 1990-01-29 | 1991-06-11 | Motorola Inc. | Method for forming a MOSFET with substrate source contact |
| JPH064769A (ja) | 1992-06-19 | 1994-01-14 | Sharp Corp | 電子式金銭登録機 |
| US5326711A (en) | 1993-01-04 | 1994-07-05 | Texas Instruments Incorporated | High performance high voltage vertical transistor and method of fabrication |
| US5410170A (en) | 1993-04-14 | 1995-04-25 | Siliconix Incorporated | DMOS power transistors with reduced number of contacts using integrated body-source connections |
| JPH07122749A (ja) | 1993-09-01 | 1995-05-12 | Toshiba Corp | 半導体装置及びその製造方法 |
| DE69330603T2 (de) | 1993-09-30 | 2002-07-04 | Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno, Catania | Verfahren zur Metallisierung und Verbindung bei der Herstellung von Leistungshalbleiterbauelementen |
| JP3338178B2 (ja) | 1994-05-30 | 2002-10-28 | 株式会社東芝 | 半導体装置およびその製造方法 |
| JP3291958B2 (ja) | 1995-02-21 | 2002-06-17 | 富士電機株式会社 | バックソースｍｏｓｆｅｔ |
| TW290731B (ja) * | 1995-03-30 | 1996-11-11 | Siemens Ag | |
| US6049108A (en) | 1995-06-02 | 2000-04-11 | Siliconix Incorporated | Trench-gated MOSFET with bidirectional voltage clamping |
| JP3850054B2 (ja) | 1995-07-19 | 2006-11-29 | 三菱電機株式会社 | 半導体装置 |
| US5539255A (en) | 1995-09-07 | 1996-07-23 | International Business Machines Corporation | Semiconductor structure having self-aligned interconnection metallization formed from a single layer of metal |
| US6133587A (en) | 1996-01-23 | 2000-10-17 | Denso Corporation | Silicon carbide semiconductor device and process for manufacturing same |
| US5742076A (en) | 1996-06-05 | 1998-04-21 | North Carolina State University | Silicon carbide switching devices having near ideal breakdown voltage capability and ultralow on-state resistance |
| EP2043158B1 (en) | 1996-07-19 | 2013-05-15 | SILICONIX Incorporated | Trench DMOS transistor with trench bottom implant |
| JP3725266B2 (ja) | 1996-11-07 | 2005-12-07 | 株式会社半導体エネルギー研究所 | 配線形成方法 |
| JPH10172969A (ja) | 1996-12-06 | 1998-06-26 | Nec Corp | 半導体装置の製造方法 |
| TW468253B (en) * | 1997-01-13 | 2001-12-11 | Hitachi Ltd | Semiconductor memory device |
| US6057558A (en) | 1997-03-05 | 2000-05-02 | Denson Corporation | Silicon carbide semiconductor device and manufacturing method thereof |
| US5899738A (en) * | 1997-05-23 | 1999-05-04 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for making metal plugs in stacked vias for multilevel interconnections and contact openings while retaining the alignment marks without requiring extra masking steps |
| US6346438B1 (en) | 1997-06-30 | 2002-02-12 | Kabushiki Kaisha Toshiba | Method of manufacturing a semiconductor device |
| US6175154B1 (en) * | 1997-12-16 | 2001-01-16 | Texas Instruments Incorporated | Fully encapsulated metal leads for multi-level metallization |
| US20010003367A1 (en) | 1998-06-12 | 2001-06-14 | Fwu-Iuan Hshieh | Trenched dmos device with low gate charges |
| US6329282B1 (en) | 1998-09-11 | 2001-12-11 | Texas Instruments Incorporated | Method of improving the texture of aluminum metallization for tungsten etch back processing |
| KR100284905B1 (ko) | 1998-10-16 | 2001-04-02 | 윤종용 | 반도체 장치의 콘택 형성 방법 |
| US5998833A (en) | 1998-10-26 | 1999-12-07 | North Carolina State University | Power semiconductor devices having improved high frequency switching and breakdown characteristics |
| US6621121B2 (en) | 1998-10-26 | 2003-09-16 | Silicon Semiconductor Corporation | Vertical MOSFETs having trench-based gate electrodes within deeper trench-based source electrodes |
| US6413822B2 (en) | 1999-04-22 | 2002-07-02 | Advanced Analogic Technologies, Inc. | Super-self-aligned fabrication process of trench-gate DMOS with overlying device layer |
| US6476456B1 (en) * | 1999-06-10 | 2002-11-05 | International Rectifier Corporation | Integrated radiation hardened power mosgated device and schottky diode |
| GB9916868D0 (en) | 1999-07-20 | 1999-09-22 | Koninkl Philips Electronics Nv | Trench-gate field-effect transistors and their manufacture |
| US6211018B1 (en) | 1999-08-14 | 2001-04-03 | Electronics And Telecommunications Research Institute | Method for fabricating high density trench gate type power device |
| JP2001085685A (ja) | 1999-09-13 | 2001-03-30 | Shindengen Electric Mfg Co Ltd | トランジスタ |
| US7186609B2 (en) | 1999-12-30 | 2007-03-06 | Siliconix Incorporated | Method of fabricating trench junction barrier rectifier |
| US6407435B1 (en) | 2000-02-11 | 2002-06-18 | Sharp Laboratories Of America, Inc. | Multilayer dielectric stack and method |
| US6246090B1 (en) | 2000-03-14 | 2001-06-12 | Intersil Corporation | Power trench transistor device source region formation using silicon spacer |
| JP3910335B2 (ja) | 2000-03-22 | 2007-04-25 | セイコーインスツル株式会社 | 縦形ｍｏｓトランジスタ及びその製造方法 |
| GB0010041D0 (en) | 2000-04-26 | 2000-06-14 | Koninkl Philips Electronics Nv | Trench semiconductor device manufacture |
| EP1170803A3 (en) | 2000-06-08 | 2002-10-09 | Siliconix Incorporated | Trench gate MOSFET and method of making the same |
| US6872668B1 (en) | 2000-09-26 | 2005-03-29 | Integrated Device Technology, Inc. | Multi-step tungsten etchback process to preserve barrier integrity in an integrated circuit structure |
| US6525372B2 (en) | 2000-11-16 | 2003-02-25 | Silicon Wireless Corporation | Vertical power devices having insulated source electrodes in discontinuous deep trenches |
| DE10056871B4 (de) * | 2000-11-16 | 2007-07-12 | Advanced Micro Devices, Inc., Sunnyvale | Feldeffekttransistor mit verbessertem Gatekontakt und Verfahren zur Herstellung desselben |
| KR100375230B1 (ko) * | 2000-12-20 | 2003-03-08 | 삼성전자주식회사 | 매끄러운 텅스텐 표면을 갖는 반도체 장치의 배선 제조방법 |
| JP2002270840A (ja) | 2001-03-09 | 2002-09-20 | Toshiba Corp | パワーｍｏｓｆｅｔ |
| JP4852792B2 (ja) | 2001-03-30 | 2012-01-11 | 株式会社デンソー | 半導体装置の製造方法 |
| JP4421144B2 (ja) | 2001-06-29 | 2010-02-24 | 株式会社東芝 | 半導体装置 |
| US6569738B2 (en) | 2001-07-03 | 2003-05-27 | Siliconix, Inc. | Process for manufacturing trench gated MOSFET having drain/drift region |
| US6882000B2 (en) | 2001-08-10 | 2005-04-19 | Siliconix Incorporated | Trench MIS device with reduced gate-to-drain capacitance |
| US7067920B2 (en) | 2002-01-22 | 2006-06-27 | Elpida Memory, Inc. | Semiconductor device and method of fabricating the same |
| DE10212144B4 (de) | 2002-03-19 | 2005-10-06 | Infineon Technologies Ag | Transistoranordnung mit einer Struktur zur elektrischen Kontaktierung von Elektroden einer Trench-Transistorzelle |
| US6838722B2 (en) | 2002-03-22 | 2005-01-04 | Siliconix Incorporated | Structures of and methods of fabricating trench-gated MIS devices |
| KR100564605B1 (ko) | 2004-01-14 | 2006-03-28 | 삼성전자주식회사 | 반도체 소자의 금속 배선 형성 방법 |
| US6746954B2 (en) | 2002-07-02 | 2004-06-08 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method of reworking tungsten particle contaminated semiconductor wafers |
| DE10239310B4 (de) | 2002-08-27 | 2005-11-03 | Infineon Technologies Ag | Verfahren zur Herstellung einer elektrisch leitenden Verbindung zwischen einer ersten und einer zweiten vergrabenen Halbleiterschicht |
| US6919248B2 (en) | 2003-03-14 | 2005-07-19 | International Rectifier Corporation | Angled implant for shorter trench emitter |
| JP3964819B2 (ja) | 2003-04-07 | 2007-08-22 | 株式会社東芝 | 絶縁ゲート型半導体装置 |
| US6974750B2 (en) | 2003-06-11 | 2005-12-13 | International Rectifier Corporation | Process for forming a trench power MOS device suitable for large diameter wafers |
| JP3703816B2 (ja) | 2003-06-18 | 2005-10-05 | 株式会社東芝 | 半導体装置 |
| US7008871B2 (en) * | 2003-07-03 | 2006-03-07 | International Business Machines Corporation | Selective capping of copper wiring |
| US7279743B2 (en) | 2003-12-02 | 2007-10-09 | Vishay-Siliconix | Closed cell trench metal-oxide-semiconductor field effect transistor |
| JP4829473B2 (ja) | 2004-01-21 | 2011-12-07 | オンセミコンダクター・トレーディング・リミテッド | 絶縁ゲート型半導体装置およびその製造方法 |
| US20050199918A1 (en) | 2004-03-15 | 2005-09-15 | Daniel Calafut | Optimized trench power MOSFET with integrated schottky diode |
| US8183629B2 (en) | 2004-05-13 | 2012-05-22 | Vishay-Siliconix | Stacked trench metal-oxide-semiconductor field effect transistor device |
| US6906380B1 (en) | 2004-05-13 | 2005-06-14 | Vishay-Siliconix | Drain side gate trench metal-oxide-semiconductor field effect transistor |
| JP2006012967A (ja) | 2004-06-23 | 2006-01-12 | Toshiba Corp | 半導体装置 |
| US7439580B2 (en) | 2004-09-02 | 2008-10-21 | International Rectifier Corporation | Top drain MOSgated device and process of manufacture therefor |
| US20060273390A1 (en) | 2005-06-06 | 2006-12-07 | M-Mos Sdn. Bhd. | Gate contact and runners for high density trench MOSFET |
| US7687851B2 (en) * | 2005-11-23 | 2010-03-30 | M-Mos Semiconductor Sdn. Bhd. | High density trench MOSFET with reduced on-resistance |
| US7586147B2 (en) * | 2006-04-17 | 2009-09-08 | Taiwan Semiconductor Manufacturing Co. Ltd. | Butted source contact and well strap |
| JP2010541212A (ja) | 2007-09-21 | 2010-12-24 | フェアチャイルド・セミコンダクター・コーポレーション | 電力デバイスのための超接合構造及び製造方法 |
-
2007
- 2007-05-02 US US11/799,889 patent/US8471390B2/en active Active
- 2007-05-11 KR KR1020087025665A patent/KR20090007567A/ko not_active Application Discontinuation
- 2007-05-11 EP EP07809066.9A patent/EP2018662B1/en active Active
- 2007-05-11 WO PCT/US2007/011377 patent/WO2007139681A2/en active Application Filing
- 2007-05-11 JP JP2009509873A patent/JP5417169B2/ja active Active
-
2012
- 2012-10-17 US US13/654,230 patent/US8697571B2/en active Active
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07153841A (ja) * | 1993-11-30 | 1995-06-16 | Nec Corp | 半導体装置およびその製造方法 |
| JPH0817925A (ja) * | 1994-06-27 | 1996-01-19 | Yamaha Corp | 半導体装置とその製法 |
| JP2001094094A (ja) * | 1999-09-21 | 2001-04-06 | Hitachi Ltd | 半導体装置およびその製造方法 |
| JP2003289075A (ja) * | 2002-01-22 | 2003-10-10 | Elpida Memory Inc | 半導体装置及びその製造方法 |
| JP2003318396A (ja) * | 2002-04-24 | 2003-11-07 | Nec Electronics Corp | 縦型ｍｏｓｆｅｔとその製造方法 |
| JP2005243664A (ja) * | 2004-02-24 | 2005-09-08 | Renesas Technology Corp | 半導体装置およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| WO2007139681A9 (en) | 2008-12-18 |
| US8471390B2 (en) | 2013-06-25 |
| EP2018662A2 (en) | 2009-01-28 |
| EP2018662B1 (en) | 2019-05-01 |
| JP5417169B2 (ja) | 2014-02-12 |
| WO2007139681A2 (en) | 2007-12-06 |
| US8697571B2 (en) | 2014-04-15 |
| KR20090007567A (ko) | 2009-01-19 |
| US20130040457A1 (en) | 2013-02-14 |
| WO2007139681A3 (en) | 2008-03-20 |
| US20070284754A1 (en) | 2007-12-13 |
| EP2018662A4 (en) | 2011-06-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120302 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20120308 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120531 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120621 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120918 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20121018 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20131007 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20131118 |
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