JP2003318396A - 縦型ｍｏｓｆｅｔとその製造方法 - Google Patents
縦型ｍｏｓｆｅｔとその製造方法Info
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
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- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
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Abstract
(57)【要約】
【課題】 ＵＭＯＳＦＥＴにおいて、Ｖｔやソース抵抗
を増大させずにセルサイズを小型化した縦型ＭＯＳＦＥ
Ｔとその製造方法を提供する。 【解決手段】 半導体基板１に設けられたトレンチ型の
ゲート６，７，８で囲まれた領域にユニットセルが構成
され、当該ユニットセル内にベース層９及びソース層１
０が形成され、当該ユニットセルの中央に基板の表面側
からソース層及びベース層にわたってトレンチ型のコン
タクト１２，１７が形成され、基板の表面にコンタクト
につながるソース電極１８が形成され、基板の裏面にド
レイン電極１９が形成されているＵＭＯＳＦＥＴにおい
て、コンタクトはベース層の不純物濃度のピーク深さと
異なる深さに形成され、コンタクトの底部にはベースコ
ンタクト層１４が形成される。
を増大させずにセルサイズを小型化した縦型ＭＯＳＦＥ
Ｔとその製造方法を提供する。 【解決手段】 半導体基板１に設けられたトレンチ型の
ゲート６，７，８で囲まれた領域にユニットセルが構成
され、当該ユニットセル内にベース層９及びソース層１
０が形成され、当該ユニットセルの中央に基板の表面側
からソース層及びベース層にわたってトレンチ型のコン
タクト１２，１７が形成され、基板の表面にコンタクト
につながるソース電極１８が形成され、基板の裏面にド
レイン電極１９が形成されているＵＭＯＳＦＥＴにおい
て、コンタクトはベース層の不純物濃度のピーク深さと
異なる深さに形成され、コンタクトの底部にはベースコ
ンタクト層１４が形成される。
Description
【０００１】
【発明の属する技術分野】本発明はセルの小型化を図っ
た縦型ＭＯＳＦＥＴに関し、特にＵ字型のトレンチ溝に
ゲート電極を形成したＭＯＳＦＥＴ（ＵＭＯＳＦＥＴ）
とその製造方法を提供するものである。
た縦型ＭＯＳＦＥＴに関し、特にＵ字型のトレンチ溝に
ゲート電極を形成したＭＯＳＦＥＴ（ＵＭＯＳＦＥＴ）
とその製造方法を提供するものである。
【０００２】
【従来の技術】縦型電界効果トランジスタ（ＭＯＳＦＥ
Ｔ）は、パワーエレクトロニクス分野で用いられるデバ
イスである。応用機器により数１０〜数１００Ｖの耐電
圧（ドレイン・ソース間耐圧：ＢＶｄｓｓ）が要求され
るとともに、オン時（動作時）の抵抗（オン抵抗：Ｒｏ
ｎ）低減による低消費電力対応、寄生容量・寄生抵抗の
低減による高速動作対応、過酷な動作環境における破壊
対量の向上、及びそれら諸特性間のトレードオフ改善
が、技術トレンドとなっている。
Ｔ）は、パワーエレクトロニクス分野で用いられるデバ
イスである。応用機器により数１０〜数１００Ｖの耐電
圧（ドレイン・ソース間耐圧：ＢＶｄｓｓ）が要求され
るとともに、オン時（動作時）の抵抗（オン抵抗：Ｒｏ
ｎ）低減による低消費電力対応、寄生容量・寄生抵抗の
低減による高速動作対応、過酷な動作環境における破壊
対量の向上、及びそれら諸特性間のトレードオフ改善
が、技術トレンドとなっている。
【０００３】必要な耐圧を維持しつつ、オン抵抗を低減
するためには、縦型ＭＯＳＦＥＴ構造における各抵抗成
分をそれぞれ低減することが必要である。従来からある
Ｎチャネル二重拡散型ＭＯＳＦＥＴ（ＤＭＯＳＦＥＴ）
の場合、オン抵抗Ｒｏｎの構成成分は式（１）で示され
ることが、Power Semiconductor Devices(1996年,PWSPU
BLISH COMPANY) に記述されている。 Ｒｏｎ＝Ｒ（Ｎ＋）＋Ｒ（ＣＨ）＋Ｒ（Ａ）＋Ｒ（Ｊ）＋Ｒ（Ｄ）＋Ｒ（Ｓ）… （１） ここで、Ｒ（Ｎ＋）はＮ+ ソース層、Ｒ（ＣＨ）はチャ
ネル領域、Ｒ（Ｊ）は寄生ジャンクションＦＥＴ領域、
Ｒ（Ｄ）はドレインドリフト層、Ｒ（Ｓ）はシリコン基
板領域におけるそれぞれの抵抗成分である。ただし、実
際は、Ｒ（Ｎ＋）、Ｒ（Ａ）は他の抵抗成分と比べると
寄与が小さいことがわかっている。
するためには、縦型ＭＯＳＦＥＴ構造における各抵抗成
分をそれぞれ低減することが必要である。従来からある
Ｎチャネル二重拡散型ＭＯＳＦＥＴ（ＤＭＯＳＦＥＴ）
の場合、オン抵抗Ｒｏｎの構成成分は式（１）で示され
ることが、Power Semiconductor Devices(1996年,PWSPU
BLISH COMPANY) に記述されている。 Ｒｏｎ＝Ｒ（Ｎ＋）＋Ｒ（ＣＨ）＋Ｒ（Ａ）＋Ｒ（Ｊ）＋Ｒ（Ｄ）＋Ｒ（Ｓ）… （１） ここで、Ｒ（Ｎ＋）はＮ+ ソース層、Ｒ（ＣＨ）はチャ
ネル領域、Ｒ（Ｊ）は寄生ジャンクションＦＥＴ領域、
Ｒ（Ｄ）はドレインドリフト層、Ｒ（Ｓ）はシリコン基
板領域におけるそれぞれの抵抗成分である。ただし、実
際は、Ｒ（Ｎ＋）、Ｒ（Ａ）は他の抵抗成分と比べると
寄与が小さいことがわかっている。
【０００４】また、近年、従来のＤＭＯＳＦＥＴに比べ
てオン抵抗が低減できることから製品化が増えてきてい
る、Ｕ字型のトレンチ溝にゲート電極を形成したＭＯＳ
ＦＥＴ（ＵＭＯＳＦＥＴ）では、構造上Ｒ（Ｊ）が存在
せず、式（１）を重要な項のみにすると、式（２）のよ
うに表すことができる。 Ｒｏｎ≒Ｒ（ＣＨ）＋Ｒ（Ｄ）＋Ｒ（Ｓ）…（２） 実際は、チップレイアウトに依存するソースＡｌ（アル
ミニウム）抵抗、実装時のボンディングワイヤー抵抗な
どが製品レベルでは存在するが、チップレベルでの規格
化された性能比較においては、式（２）の成分で議論さ
れることが多い。
てオン抵抗が低減できることから製品化が増えてきてい
る、Ｕ字型のトレンチ溝にゲート電極を形成したＭＯＳ
ＦＥＴ（ＵＭＯＳＦＥＴ）では、構造上Ｒ（Ｊ）が存在
せず、式（１）を重要な項のみにすると、式（２）のよ
うに表すことができる。 Ｒｏｎ≒Ｒ（ＣＨ）＋Ｒ（Ｄ）＋Ｒ（Ｓ）…（２） 実際は、チップレイアウトに依存するソースＡｌ（アル
ミニウム）抵抗、実装時のボンディングワイヤー抵抗な
どが製品レベルでは存在するが、チップレベルでの規格
化された性能比較においては、式（２）の成分で議論さ
れることが多い。
【０００５】各抵抗成分を低減する手法の例を次に示
す。Ｒ（ＣＨ）は、並列に接続されるＭＯＳＦＥＴセル
の小型化を図ることで、単位面積あたりの電流密度を向
上させることができるので、結果として低減することが
可能となる。Ｒ（Ｄ）は、通常シリコン基板上に成長さ
せたエピタキシャル層をドリフト層として用いるため、
このエピタキシャル層を薄くするか、不純物濃度を高く
することで低減が可能となる。ただし、同時に耐圧を維
持する工夫が不可欠となる。Ｒ（Ｓ）はシリコン基板を
薄くするか、不純物濃度を高くすることで低減が可能と
なる。比較的使用電圧の高い応用分野（例えば１００Ｖ
以上）では、Ｒ（Ｄ）の占める割合が非常に大きいのに
大して、比較的使用電圧の低い応用分野（例えば１００
Ｖ以下）では、Ｒ（ＣＨ）とＲ（Ｄ）がともに支配的と
なり、さらに低い電圧ではＲ（ＣＨ）の占める割合が一
番大きくなってくる。
す。Ｒ（ＣＨ）は、並列に接続されるＭＯＳＦＥＴセル
の小型化を図ることで、単位面積あたりの電流密度を向
上させることができるので、結果として低減することが
可能となる。Ｒ（Ｄ）は、通常シリコン基板上に成長さ
せたエピタキシャル層をドリフト層として用いるため、
このエピタキシャル層を薄くするか、不純物濃度を高く
することで低減が可能となる。ただし、同時に耐圧を維
持する工夫が不可欠となる。Ｒ（Ｓ）はシリコン基板を
薄くするか、不純物濃度を高くすることで低減が可能と
なる。比較的使用電圧の高い応用分野（例えば１００Ｖ
以上）では、Ｒ（Ｄ）の占める割合が非常に大きいのに
大して、比較的使用電圧の低い応用分野（例えば１００
Ｖ以下）では、Ｒ（ＣＨ）とＲ（Ｄ）がともに支配的と
なり、さらに低い電圧ではＲ（ＣＨ）の占める割合が一
番大きくなってくる。
【０００６】以上の各抵抗成分のうち、主としてＲ（Ｃ
Ｈ）を低減する手法であるセルの小型化については様々
な構造・製法が提案されているが、例えば、電気学会研
究会資料ＥＤＤ−９０−５２、IEEE Transaction on El
ectron Devicees,Vol.41,No.5 には、トレンチ溝をゲー
ト電極にしたＵＭＯＳＦＥＴ構造に加え、ソース拡散層
にも溝を形成してＷ（タングステン）を埋め込んだソー
スコンタクト構造により、セルピッチ３〜４μｍを実現
した技術が提案されている。この技術を用いたＵＭＯＳ
ＦＥＴの構造の一例を、図１０の断面図により説明す
る。
Ｈ）を低減する手法であるセルの小型化については様々
な構造・製法が提案されているが、例えば、電気学会研
究会資料ＥＤＤ−９０−５２、IEEE Transaction on El
ectron Devicees,Vol.41,No.5 には、トレンチ溝をゲー
ト電極にしたＵＭＯＳＦＥＴ構造に加え、ソース拡散層
にも溝を形成してＷ（タングステン）を埋め込んだソー
スコンタクト構造により、セルピッチ３〜４μｍを実現
した技術が提案されている。この技術を用いたＵＭＯＳ
ＦＥＴの構造の一例を、図１０の断面図により説明す
る。
【０００７】図１０において、Ｎ+ 型シリコン基板４０
１表面に形成されたＮ- 型エピタキシャル層４０２表面
に、Ｐ型ベース層４０９、Ｎ+ 型ソース層４１０が形成
され、Ｐ型ベース層４０９を貫通してＮ- 型エピタキシ
ャル層４０２に達するトレンチ溝内には、ゲート酸化膜
４０７及びポリシリコン４０８が埋め込まれている。ゲ
ート電極となるポリシリコン４０８上には選択酸化（Ｌ
ＯＣＯＳ）による酸化膜４１１が形成され、トレンチゲ
ート間にはＮ+ 型ソース層４１０を貫通してＰ型ベース
層４０９に達するコンタクトホール４１２が形成されて
いる。コンタクトホール４１２直下にはＰ+ 型ベースコ
ンタクト層４１４が形成され、またコンタクトホール４
１２内部には選択ＣＶＤによるＷ４１７が埋め込まれ、
酸化膜２０及びＷ４１７上に、Ａｌからなるソース電極
４１８が形成されている。またＮ + 型シリコン基板４０
１の裏面にはＣｒ−Ｎｉ−Ａｇ（クロム・ニッケル・
銀）からなるドレイン電極４１９が形成されている。
１表面に形成されたＮ- 型エピタキシャル層４０２表面
に、Ｐ型ベース層４０９、Ｎ+ 型ソース層４１０が形成
され、Ｐ型ベース層４０９を貫通してＮ- 型エピタキシ
ャル層４０２に達するトレンチ溝内には、ゲート酸化膜
４０７及びポリシリコン４０８が埋め込まれている。ゲ
ート電極となるポリシリコン４０８上には選択酸化（Ｌ
ＯＣＯＳ）による酸化膜４１１が形成され、トレンチゲ
ート間にはＮ+ 型ソース層４１０を貫通してＰ型ベース
層４０９に達するコンタクトホール４１２が形成されて
いる。コンタクトホール４１２直下にはＰ+ 型ベースコ
ンタクト層４１４が形成され、またコンタクトホール４
１２内部には選択ＣＶＤによるＷ４１７が埋め込まれ、
酸化膜２０及びＷ４１７上に、Ａｌからなるソース電極
４１８が形成されている。またＮ + 型シリコン基板４０
１の裏面にはＣｒ−Ｎｉ−Ａｇ（クロム・ニッケル・
銀）からなるドレイン電極４１９が形成されている。
【０００８】この構造における利点は、ＬＯＣＯＳセル
フアラインでソースコンタクト領域が決定でき、さらに
Ｐ+ 型ベースコンタクト層４１４もそのコンタクトとセ
ルフアラインで形成することができるため、２回のマス
クを必要とするフォトリソグラフィ工程が不要となるこ
とである。そのため、パターンずれを考慮することなく
トレンチゲート・コンタクト間隔を設計でき、結果とし
てセルの小型化が可能となる。また、Ｗを埋め込むこと
でコンタクト幅を小さくすることも可能としている。そ
の一方で、問題点としては、トレンチ溝内のポリシリコ
ン及びゲート酸化膜は、実際には表面に凹凸が残るた
め、ＬＯＣＯＳ形成自体が困難であるか、または厚さ制
御が困難であることが挙げられる。また、通常のＬＯＣ
ＯＳのバーズビークは、ほぼ厚さと同等の長さに形成さ
れるため、トレンチゲート・コンタクト間隔に制限が生
じる。また、Ｗの選択ＣＶＤにはＴｉ（チタン）、Ｍｏ
（モリブデン）等による下地パターンが必要であり、こ
の形成にフォトリソグラフィ工程が必要となってしま
う。
フアラインでソースコンタクト領域が決定でき、さらに
Ｐ+ 型ベースコンタクト層４１４もそのコンタクトとセ
ルフアラインで形成することができるため、２回のマス
クを必要とするフォトリソグラフィ工程が不要となるこ
とである。そのため、パターンずれを考慮することなく
トレンチゲート・コンタクト間隔を設計でき、結果とし
てセルの小型化が可能となる。また、Ｗを埋め込むこと
でコンタクト幅を小さくすることも可能としている。そ
の一方で、問題点としては、トレンチ溝内のポリシリコ
ン及びゲート酸化膜は、実際には表面に凹凸が残るた
め、ＬＯＣＯＳ形成自体が困難であるか、または厚さ制
御が困難であることが挙げられる。また、通常のＬＯＣ
ＯＳのバーズビークは、ほぼ厚さと同等の長さに形成さ
れるため、トレンチゲート・コンタクト間隔に制限が生
じる。また、Ｗの選択ＣＶＤにはＴｉ（チタン）、Ｍｏ
（モリブデン）等による下地パターンが必要であり、こ
の形成にフォトリソグラフィ工程が必要となってしま
う。
【０００９】一方、Proceedings of International Sym
posium On Power Semiconductor Devices and ICs(1999
年) にも前述と同様なＵＭＯＳＦＥＴのソースコンタク
ト部において、高温プロセス（〜５００℃）によりアル
ミニウムを埋め込んだ構造が示されていて、セルピッチ
が従来構造の１／２になることが記述されている。ま
た、特開２０００−２２３７０８号公報にも、このアル
ミニウム埋め込み構造と同様なＵＭＯＳＦＥＴ構造及び
製造方法が示されている。この技術を用いたＵＭＯＳＦ
ＥＴの構造を、図１１の断面図により説明する。図１１
において、Ｎ+ 型シリコン基板５０１表面に形成された
Ｎ- 型エピタキシャル層５０２表面に、Ｐ型ベース層５
０９、Ｎ+ 型ソース層５１０が形成され、Ｐ型ベース層
５０９を貫通してＮ- 型エピタキシャル層５０２に達す
るトレンチ溝内には、ゲート酸化膜５０７及びポリシリ
コン５０８が埋め込まれている。ゲート電極となるポリ
シリコン５０８上には層間酸化膜５１１が形成され、ト
レンチゲート間にはＮ+ 型ソース層５１０を貫通してＰ
型ベース層５０９に達するコンタクトホール５１２が形
成されている。コンタクトホール５１２直下にはＰ+ 型
ベースコンタクト層５１４が形成され、コンタクトホー
ル５１２内部には層間酸化膜５１１上にまで延在するＴ
ｉＷ（チタンタングステン）５１６が堆積され、その表
面上にはＡｌからなるソース電極５１８が形成されてい
る。またＮ+ 型シリコン基板５０１の裏面にはドレイン
電極５１９が形成されている。
posium On Power Semiconductor Devices and ICs(1999
年) にも前述と同様なＵＭＯＳＦＥＴのソースコンタク
ト部において、高温プロセス（〜５００℃）によりアル
ミニウムを埋め込んだ構造が示されていて、セルピッチ
が従来構造の１／２になることが記述されている。ま
た、特開２０００−２２３７０８号公報にも、このアル
ミニウム埋め込み構造と同様なＵＭＯＳＦＥＴ構造及び
製造方法が示されている。この技術を用いたＵＭＯＳＦ
ＥＴの構造を、図１１の断面図により説明する。図１１
において、Ｎ+ 型シリコン基板５０１表面に形成された
Ｎ- 型エピタキシャル層５０２表面に、Ｐ型ベース層５
０９、Ｎ+ 型ソース層５１０が形成され、Ｐ型ベース層
５０９を貫通してＮ- 型エピタキシャル層５０２に達す
るトレンチ溝内には、ゲート酸化膜５０７及びポリシリ
コン５０８が埋め込まれている。ゲート電極となるポリ
シリコン５０８上には層間酸化膜５１１が形成され、ト
レンチゲート間にはＮ+ 型ソース層５１０を貫通してＰ
型ベース層５０９に達するコンタクトホール５１２が形
成されている。コンタクトホール５１２直下にはＰ+ 型
ベースコンタクト層５１４が形成され、コンタクトホー
ル５１２内部には層間酸化膜５１１上にまで延在するＴ
ｉＷ（チタンタングステン）５１６が堆積され、その表
面上にはＡｌからなるソース電極５１８が形成されてい
る。またＮ+ 型シリコン基板５０１の裏面にはドレイン
電極５１９が形成されている。
【００１０】この構造における利点は、コンタクトホー
ル５１２の側面でＮ+ 型ソース層５１０とのコンタクト
を、また、コンタクトホール５１２の底面でＰ+ 型ベー
スコンタクト層５１４とのコンタクトを、すなわちＰ型
ベース層５０９とコンタクトを取ることができるため、
Ｐ+ 型ベースコンタクト層５１４を形成するフォトリソ
グラフィ工程が不要となることである。しかしながら、
問題点としては、Ａｌ形成に高温プロセスを用いる場
合、特殊な工程が必要になることと、例えば通常の１０
０〜３００℃程度でのＡｌスパッタの場合はカバレッジ
が悪く、コンタクトホールが小さいとボイド（「す」）
ができてしまい、十分に埋め込みができないため、結局
コンタクト幅の設計に制限がかかるということが挙げら
れる。また、どうにか埋め込めたにしても、Ａｌカバレ
ッジが悪いと表面形状が凸凹になり、チップレイアウト
に依存するソースＡｌ抵抗の増大が懸念される。
ル５１２の側面でＮ+ 型ソース層５１０とのコンタクト
を、また、コンタクトホール５１２の底面でＰ+ 型ベー
スコンタクト層５１４とのコンタクトを、すなわちＰ型
ベース層５０９とコンタクトを取ることができるため、
Ｐ+ 型ベースコンタクト層５１４を形成するフォトリソ
グラフィ工程が不要となることである。しかしながら、
問題点としては、Ａｌ形成に高温プロセスを用いる場
合、特殊な工程が必要になることと、例えば通常の１０
０〜３００℃程度でのＡｌスパッタの場合はカバレッジ
が悪く、コンタクトホールが小さいとボイド（「す」）
ができてしまい、十分に埋め込みができないため、結局
コンタクト幅の設計に制限がかかるということが挙げら
れる。また、どうにか埋め込めたにしても、Ａｌカバレ
ッジが悪いと表面形状が凸凹になり、チップレイアウト
に依存するソースＡｌ抵抗の増大が懸念される。
【００１１】
【発明が解決しようとする課題】以上のように、図１０
及び図１１の構造では利点がある一方で前述したような
問題点も残されており、さらに、両者に共通の問題点と
しては、Ｐ+ 型コンタクト層をコンタクトホール底部に
形成する際、横方向への拡散によりチャネル部の不純物
濃度が高くなるため、しきい値電圧（Ｖｔ）が増加する
という問題があることである。このＶｔを増加させない
ためには、トレンチゲート・コンタクト間隔を広く取る
必要があり、結果としてセルの小型化ができなくなる。
また、コンタクトホールの側面でＮ＋ ソースのコンタ
クトを取るため、側面では表面より不純物濃度が低下す
るためにコンタクト抵抗の増大が懸念される。すなわ
ち、式（１）の説明で、他の抵抗成分と比べると寄与が
小さいとされるＲ（Ｎ＋）が無視できなくなり、Ｒｏｎ
の増加につながってしまうことになる。
及び図１１の構造では利点がある一方で前述したような
問題点も残されており、さらに、両者に共通の問題点と
しては、Ｐ+ 型コンタクト層をコンタクトホール底部に
形成する際、横方向への拡散によりチャネル部の不純物
濃度が高くなるため、しきい値電圧（Ｖｔ）が増加する
という問題があることである。このＶｔを増加させない
ためには、トレンチゲート・コンタクト間隔を広く取る
必要があり、結果としてセルの小型化ができなくなる。
また、コンタクトホールの側面でＮ＋ ソースのコンタ
クトを取るため、側面では表面より不純物濃度が低下す
るためにコンタクト抵抗の増大が懸念される。すなわ
ち、式（１）の説明で、他の抵抗成分と比べると寄与が
小さいとされるＲ（Ｎ＋）が無視できなくなり、Ｒｏｎ
の増加につながってしまうことになる。
【００１２】本発明の目的は、縦型ＭＯＳＦＥＴとして
のＵＭＯＳＦＥＴにおいて、ソース層とベース層にも溝
を形成するトレンチコンタクト構造を用いる場合におい
て、Ｖｔやソース抵抗を増大させずにセルサイズを小型
化した縦型ＭＯＳＦＥＴとその製造方法を提供するもの
である。
のＵＭＯＳＦＥＴにおいて、ソース層とベース層にも溝
を形成するトレンチコンタクト構造を用いる場合におい
て、Ｖｔやソース抵抗を増大させずにセルサイズを小型
化した縦型ＭＯＳＦＥＴとその製造方法を提供するもの
である。
【００１３】
【課題を解決するための手段】本発明は、半導体基板に
設けられたトレンチ型のゲートで囲まれた領域にユニッ
トセルが構成され、当該ユニットセル内にベース層及び
ソース層が形成され、当該ユニットセルの中央に基板の
表面側からソース層及びベース層にわたってトレンチ型
のコンタクトが形成され、基板の表面にコンタクトにつ
ながるソース電極が形成され、基板の裏面にドレイン電
極が形成されているＵＭＯＳＦＥＴにおいて、コンタク
トはベース層の不純物濃度のピーク深さと異なる深さに
形成され、かつコンタクトの底部にベースコンタクト層
が形成されていることを特徴とする。
設けられたトレンチ型のゲートで囲まれた領域にユニッ
トセルが構成され、当該ユニットセル内にベース層及び
ソース層が形成され、当該ユニットセルの中央に基板の
表面側からソース層及びベース層にわたってトレンチ型
のコンタクトが形成され、基板の表面にコンタクトにつ
ながるソース電極が形成され、基板の裏面にドレイン電
極が形成されているＵＭＯＳＦＥＴにおいて、コンタク
トはベース層の不純物濃度のピーク深さと異なる深さに
形成され、かつコンタクトの底部にベースコンタクト層
が形成されていることを特徴とする。
【００１４】ここで、半導体基板の表面からのコンタク
トの深さｄと、同じく半導体基板の表面からのベース層
の不純物濃度のピークの深さｚとの間には、ｄ≦ｚ−
０．１μｍまたはｄ≧ｚ＋０．１μｍの関係を有する。
また、コンタクトの側壁にはベースコンタクト層が形成
されていない。なお、コンタクトの底面及び側壁には金
属シリサイドが形成されていることが好ましい。また、
コンタクト内には金属が埋設されて表面が平坦化され、
この平坦化された表面上にソース電極が形成されてその
表面が平坦化される。さらに、コンタクトは表面から裏
面側に向けて開口寸法が徐々に低減するテーパ状に形成
される。
トの深さｄと、同じく半導体基板の表面からのベース層
の不純物濃度のピークの深さｚとの間には、ｄ≦ｚ−
０．１μｍまたはｄ≧ｚ＋０．１μｍの関係を有する。
また、コンタクトの側壁にはベースコンタクト層が形成
されていない。なお、コンタクトの底面及び側壁には金
属シリサイドが形成されていることが好ましい。また、
コンタクト内には金属が埋設されて表面が平坦化され、
この平坦化された表面上にソース電極が形成されてその
表面が平坦化される。さらに、コンタクトは表面から裏
面側に向けて開口寸法が徐々に低減するテーパ状に形成
される。
【００１５】本発明の製造方法は、ＵＭＯＳＦＥＴの製
造方法において、ソース層及びベース層にトレンチ型の
コンタクトを形成するためのコンタクトホールをベース
層の不純物濃度のピーク深さと異なる深さに形成した
後、当該コンタクトホールの内面に酸化膜を形成し、当
該酸化膜を介して前記コンタクトホールの底面に不純物
をイオン注入してベースコンタクト層を形成することを
特徴とする。
造方法において、ソース層及びベース層にトレンチ型の
コンタクトを形成するためのコンタクトホールをベース
層の不純物濃度のピーク深さと異なる深さに形成した
後、当該コンタクトホールの内面に酸化膜を形成し、当
該酸化膜を介して前記コンタクトホールの底面に不純物
をイオン注入してベースコンタクト層を形成することを
特徴とする。
【００１６】ここで、コンタクトホールは表面から裏面
側に向けて開口寸法が徐々に低減するテーパ状に形成す
る。また、当該コンタクトホールの底面に対して垂直方
向、あるいは垂直方向から若干傾いた角度方向からイオ
ン注入する。また、コンタクトホールの底面及び側壁に
金属シリサイドを形成する工程を含むことが好ましい。
さらに、コンタクトホールを形成した後、当該コンタク
トホール内に金属を埋設し、かつ当該金属の表面を平坦
化した後にソース電極を形成する工程を含むことが好ま
しい。
側に向けて開口寸法が徐々に低減するテーパ状に形成す
る。また、当該コンタクトホールの底面に対して垂直方
向、あるいは垂直方向から若干傾いた角度方向からイオ
ン注入する。また、コンタクトホールの底面及び側壁に
金属シリサイドを形成する工程を含むことが好ましい。
さらに、コンタクトホールを形成した後、当該コンタク
トホール内に金属を埋設し、かつ当該金属の表面を平坦
化した後にソース電極を形成する工程を含むことが好ま
しい。
【００１７】本発明によれば、コンタクトの深さをベー
ス層の不純物濃度のピーク深さと異なる深さに形成する
ことで、コンタクトの底面に形成されるベースコンタク
ト層の不純物によるチャネル部への影響を抑制し、Ｖｔ
を増大させずにセルサイズを小型化することができる。
また、コンタクトの側壁にベースコンタクト層が存在し
ないため、ソース層抵抗を増加させることはない。さら
に、ソース電極の表面を平坦化することが可能になり、
ボンディング抵抗を低減することが可能になる。
ス層の不純物濃度のピーク深さと異なる深さに形成する
ことで、コンタクトの底面に形成されるベースコンタク
ト層の不純物によるチャネル部への影響を抑制し、Ｖｔ
を増大させずにセルサイズを小型化することができる。
また、コンタクトの側壁にベースコンタクト層が存在し
ないため、ソース層抵抗を増加させることはない。さら
に、ソース電極の表面を平坦化することが可能になり、
ボンディング抵抗を低減することが可能になる。
【００１８】
【発明の実施の形態】次に、本発明の実施形態を図面を
参照して説明する。図１及び図２は、本発明の実施例を
説明するための、ＵＭＯＳＦＥＴチップにおけるセルの
平面図である。図１（ａ）は複数個の四角形セルを行列
配置した場合、図１（ｂ）は同じ四角形セルの行方向の
配列位置を相違させて行列配置した場合、また、図２
（ａ）は六角形セルを配置した場合、図２（ｂ）は細長
いセルを列方向に配置した場合の例を示している。各図
のセルにおいて、セルの構成単位であるユニットセル１
０１，２０１，３０１はゲート電極が形成されるトレン
チ１０６，２０６，３０６によって便宜的に分離して定
義することができる。各ユニットセル１０１，２０１，
３０１の中央にはコンタクトホール１１２，２１２，３
１２が配置されるが、形状は四角形、六角形、八角形、
円形など、どれであっても良く、コンタクトホールが十
分小さい場合は、フォトリソグラフィの解像力にもよる
が、角が取れてほぼ円形になる。また、各図のセルのい
ずれにおいても、Ａ−Ａ’線での断面構造は同様とな
り、その詳細な断面構造を図３に示す。
参照して説明する。図１及び図２は、本発明の実施例を
説明するための、ＵＭＯＳＦＥＴチップにおけるセルの
平面図である。図１（ａ）は複数個の四角形セルを行列
配置した場合、図１（ｂ）は同じ四角形セルの行方向の
配列位置を相違させて行列配置した場合、また、図２
（ａ）は六角形セルを配置した場合、図２（ｂ）は細長
いセルを列方向に配置した場合の例を示している。各図
のセルにおいて、セルの構成単位であるユニットセル１
０１，２０１，３０１はゲート電極が形成されるトレン
チ１０６，２０６，３０６によって便宜的に分離して定
義することができる。各ユニットセル１０１，２０１，
３０１の中央にはコンタクトホール１１２，２１２，３
１２が配置されるが、形状は四角形、六角形、八角形、
円形など、どれであっても良く、コンタクトホールが十
分小さい場合は、フォトリソグラフィの解像力にもよる
が、角が取れてほぼ円形になる。また、各図のセルのい
ずれにおいても、Ａ−Ａ’線での断面構造は同様とな
り、その詳細な断面構造を図３に示す。
【００１９】図３（ａ）は本発明の第１の実施形態の断
面図であり、Ｎ+ 型シリコン基板１表面に形成されたＮ
- 型エピタキシャル層２表面に、Ｐ型ベース層９、Ｎ+
型ソース層１０が形成され、Ｐ型ベース層９を貫通して
Ｎ- 型エピタキシャル層２にするトレンチ６内には、ゲ
ート酸化膜７及びポリシリコン８が埋め込まれている。
ゲート電極となるポリシリコン８上には層間酸化膜１１
が形成され、隣接するトレンチゲート間にはＮ+ 型ソー
ス層１０を貫通してＰ型ベース層９に達する所要深さの
コンタクトホール１２が形成されている。コンタクトホ
ール１２直下にはＰ+ 型ベースコンタクト層１４が形成
されている。コンタクトホール１２内には層間酸化膜１
１上にまで延在するバリアメタル１６が堆積され、その
表面上のコンタクトホール１２の直上部分にはＷ１７が
埋め込まれ、さらにその表面上にはソース電極１８が形
成されている。またＮ+ 型シリコン基板１の裏面にはド
レイン電極１９が形成されている。
面図であり、Ｎ+ 型シリコン基板１表面に形成されたＮ
- 型エピタキシャル層２表面に、Ｐ型ベース層９、Ｎ+
型ソース層１０が形成され、Ｐ型ベース層９を貫通して
Ｎ- 型エピタキシャル層２にするトレンチ６内には、ゲ
ート酸化膜７及びポリシリコン８が埋め込まれている。
ゲート電極となるポリシリコン８上には層間酸化膜１１
が形成され、隣接するトレンチゲート間にはＮ+ 型ソー
ス層１０を貫通してＰ型ベース層９に達する所要深さの
コンタクトホール１２が形成されている。コンタクトホ
ール１２直下にはＰ+ 型ベースコンタクト層１４が形成
されている。コンタクトホール１２内には層間酸化膜１
１上にまで延在するバリアメタル１６が堆積され、その
表面上のコンタクトホール１２の直上部分にはＷ１７が
埋め込まれ、さらにその表面上にはソース電極１８が形
成されている。またＮ+ 型シリコン基板１の裏面にはド
レイン電極１９が形成されている。
【００２０】このＵＭＯＳＦＥＴでは、ポリシリコン８
に接続された図には表れないゲート電極にＶｔ以上の電
圧が印加されると、トレンチ６の側壁に接するＰ型ベー
ス層９が反転してチャネルとなり、ドレイン電流が流れ
る。詳細に説明すると、オン時の電流経路には、ソース
電極１８、Ｗ１７、バリアメタル１６、シリサイド１
５、ソース層１０、前記チャネル領域、Ｎ- 型エピタキ
シャル層２、Ｎ+ 型シリコン基板１、ドレイン電極１９
が存在する。また、オフ時（ゲート電極に電圧を加えな
い状態）は、ドレイン電極１９とソース電極１８間に高
電圧をかけることが可能で、主としてＮ- 型エピタキシ
ャル層２とＰ型ベース層９のＰＮ接合に空乏層が形成さ
れ、耐圧を越えるとブレークダウンしてアバランシェ電
流がドレイン・ソース間に流れる。
に接続された図には表れないゲート電極にＶｔ以上の電
圧が印加されると、トレンチ６の側壁に接するＰ型ベー
ス層９が反転してチャネルとなり、ドレイン電流が流れ
る。詳細に説明すると、オン時の電流経路には、ソース
電極１８、Ｗ１７、バリアメタル１６、シリサイド１
５、ソース層１０、前記チャネル領域、Ｎ- 型エピタキ
シャル層２、Ｎ+ 型シリコン基板１、ドレイン電極１９
が存在する。また、オフ時（ゲート電極に電圧を加えな
い状態）は、ドレイン電極１９とソース電極１８間に高
電圧をかけることが可能で、主としてＮ- 型エピタキシ
ャル層２とＰ型ベース層９のＰＮ接合に空乏層が形成さ
れ、耐圧を越えるとブレークダウンしてアバランシェ電
流がドレイン・ソース間に流れる。
【００２１】図４〜図６は図２のＵＭＯＳＦＥＴの製造
方法を説明するための工程断面図である。まず、図４
（ａ）に示すように、Ｎ+ 型シリコン基板１表面に、Ｎ
- 型エピタキシャル層２を成長させる。Ｎ+ 型シリコン
基板１は結晶面｛１００｝で、Ａｓ（ヒ素）が１Ｅ１９
〜８Ｅ１９／ｃｍ3 ドープされたものが好ましく、その
厚さは、例えば６インチ径ウェハの場合６００〜７００
μｍである。Ｎ- 型エピタキシャル層２の厚さと不純物
濃度は、ＭＯＳＦＥＴの耐圧やオン抵抗特性によって決
定する必要があるが、例えば、Ｐ（リン）が２Ｅ１６／
ｃｍ3 程度ドープされた、厚さ約５μｍの層とする。
方法を説明するための工程断面図である。まず、図４
（ａ）に示すように、Ｎ+ 型シリコン基板１表面に、Ｎ
- 型エピタキシャル層２を成長させる。Ｎ+ 型シリコン
基板１は結晶面｛１００｝で、Ａｓ（ヒ素）が１Ｅ１９
〜８Ｅ１９／ｃｍ3 ドープされたものが好ましく、その
厚さは、例えば６インチ径ウェハの場合６００〜７００
μｍである。Ｎ- 型エピタキシャル層２の厚さと不純物
濃度は、ＭＯＳＦＥＴの耐圧やオン抵抗特性によって決
定する必要があるが、例えば、Ｐ（リン）が２Ｅ１６／
ｃｍ3 程度ドープされた、厚さ約５μｍの層とする。
【００２２】次に図４（ｂ）に示すように、熱酸化によ
り厚さ１０〜５０ｎｍの酸化膜（ＳｉＯ2 ）３を形成
後、ＣＶＤにより厚さ１００〜２００ｎｍの窒化膜（Ｓ
ｉ3 Ｎ 4 ）４及び厚さ１００〜２００ｎｍの酸化膜５を
堆積し、これら複合膜をフォトリソグラフィ技術により
パターニングする。その後それら複合膜をマスクにして
シリコンエッチングを行い、Ｎ- 型エピタキシャル層２
にトレンチ６を形成する。このトレンチ６の深さ、幅、
隣接トレンチ間の距離は、ＭＯＳＦＥＴの耐圧やオン抵
抗特性を左右するため、最適な寸法とする必要がある
が、後で形成する不純物拡散層の形成状態ともかかわり
があり、ある程度の自由度もある。トレンチ幅は、今日
の微細加工技術では０．５μｍ以下とすることが可能で
ある。トレンチ深さは、Ｎ- 型エピタキシャル層２の厚
さより浅く、後で形成するＰ型ベース層より深いことが
好ましく、例えば１〜１．５μｍ程度とする。また、ト
レンチ６の底面に対するトレンチ６側壁の角度（テーパ
角度）は９０°以下とすることが望ましい。
り厚さ１０〜５０ｎｍの酸化膜（ＳｉＯ2 ）３を形成
後、ＣＶＤにより厚さ１００〜２００ｎｍの窒化膜（Ｓ
ｉ3 Ｎ 4 ）４及び厚さ１００〜２００ｎｍの酸化膜５を
堆積し、これら複合膜をフォトリソグラフィ技術により
パターニングする。その後それら複合膜をマスクにして
シリコンエッチングを行い、Ｎ- 型エピタキシャル層２
にトレンチ６を形成する。このトレンチ６の深さ、幅、
隣接トレンチ間の距離は、ＭＯＳＦＥＴの耐圧やオン抵
抗特性を左右するため、最適な寸法とする必要がある
が、後で形成する不純物拡散層の形成状態ともかかわり
があり、ある程度の自由度もある。トレンチ幅は、今日
の微細加工技術では０．５μｍ以下とすることが可能で
ある。トレンチ深さは、Ｎ- 型エピタキシャル層２の厚
さより浅く、後で形成するＰ型ベース層より深いことが
好ましく、例えば１〜１．５μｍ程度とする。また、ト
レンチ６の底面に対するトレンチ６側壁の角度（テーパ
角度）は９０°以下とすることが望ましい。
【００２３】次に、図４（ｃ）に示すように、前記複合
膜をエッチングにより除去した後、トレンチ６の開口部
コーナー及び底部コーナーを丸める。この丸めの方法と
しては、例えば特開平１０−２２３８９１号公報に記載
されているように、酸素雰囲気、約１１００℃でシリコ
ン表面に犠牲酸化膜を成長した後、これをエッチング除
去する方法や、例えば、Proceedings of International
Symposium On PowerSemiconductor Devices and ICs(2
000年) に記述されているような、水素雰囲気、約９５
０℃で熱処理を行う方法がある。
膜をエッチングにより除去した後、トレンチ６の開口部
コーナー及び底部コーナーを丸める。この丸めの方法と
しては、例えば特開平１０−２２３８９１号公報に記載
されているように、酸素雰囲気、約１１００℃でシリコ
ン表面に犠牲酸化膜を成長した後、これをエッチング除
去する方法や、例えば、Proceedings of International
Symposium On PowerSemiconductor Devices and ICs(2
000年) に記述されているような、水素雰囲気、約９５
０℃で熱処理を行う方法がある。
【００２４】次に、図４（ｄ）に示すように、熱酸化に
より厚さ１０〜１００ｎｍのゲート酸化膜７をＮ- 型エ
ピタキシャル層２表面及びトレンチ６内部に形成後、Ｃ
ＶＤによりポリシリコン８を堆積する。ポリシリコン８
をトレンチ内に十分に埋め込むため、その厚さはトレン
チ６の開口幅以上にする必要があり、例えばトレンチ６
の開口幅が０．３５μｍの場合、０．３５〜０．７μｍ
の厚さとする。トレンチ６の丸め処理によっては、トレ
ンチ６の開口幅が大きくなることを考慮している。ま
た、ポリシリコン８はゲート電極として用いられるた
め、低抵抗であることが好ましく、堆積後にＰやＡｓ拡
散を行い高濃度Ｎ型にするか、それら不純物をドープし
ながら堆積する方法が用いられる。
より厚さ１０〜１００ｎｍのゲート酸化膜７をＮ- 型エ
ピタキシャル層２表面及びトレンチ６内部に形成後、Ｃ
ＶＤによりポリシリコン８を堆積する。ポリシリコン８
をトレンチ内に十分に埋め込むため、その厚さはトレン
チ６の開口幅以上にする必要があり、例えばトレンチ６
の開口幅が０．３５μｍの場合、０．３５〜０．７μｍ
の厚さとする。トレンチ６の丸め処理によっては、トレ
ンチ６の開口幅が大きくなることを考慮している。ま
た、ポリシリコン８はゲート電極として用いられるた
め、低抵抗であることが好ましく、堆積後にＰやＡｓ拡
散を行い高濃度Ｎ型にするか、それら不純物をドープし
ながら堆積する方法が用いられる。
【００２５】次に、図５（ａ）に示すように、ポリシリ
コン８をエッチバックして、トレンチ６内部にのみ残る
ように形成する。ただし、ＭＯＳＦＥＴチップ構造にお
いては、ポリシリコン６によるゲート電極の引出しが必
要であり、セル領域外の場所では図には表れないがフォ
トリソグラフィによるパターニングが必要である。続い
て、Ｂ（ボロン）またはＢＦ2 （弗化ボロン）イオンの
注入及び酸素雰囲気あるいは窒素雰囲気での熱処理を行
い、トレンチ６よりも浅い深さでＰ型ベース層９を形成
する。例えば、Ｂイオンを、３０〜８０ｋｅＶのエネル
ギー、５Ｅ１２〜５Ｅ１３／ｃｍ2 のドーズ量で注入
し、１１００〜１１５０℃、数１０分の熱処理を行うこ
とで、０．５〜１．５μｍ程度の深さに形成することが
できる。さらにＰ型ベース層９の表面には、Ａｓイオン
の注入及び窒素雰囲気での熱処理を行い、Ｎ+ 型ソース
層１０を形成する。例えば、Ａｓイオンを、３０〜１０
０ｋｅＶのエネルギー、１Ｅ１５〜５Ｅ１６／ｃｍ2 の
ドーズ量で注入し、８００〜９００℃、数分〜数１０分
の熱処理を行うことで、０．１〜０．５μｍ程度の深さ
に形成することができる。なお、ＢまたはＡｓのイオン
注入前には、ゲート酸化膜７がシリコン表面に残ってい
るが、イオン注入条件に合わせ、酸化膜の付け直し（厚
さを変えるなど）を行っても良い。
コン８をエッチバックして、トレンチ６内部にのみ残る
ように形成する。ただし、ＭＯＳＦＥＴチップ構造にお
いては、ポリシリコン６によるゲート電極の引出しが必
要であり、セル領域外の場所では図には表れないがフォ
トリソグラフィによるパターニングが必要である。続い
て、Ｂ（ボロン）またはＢＦ2 （弗化ボロン）イオンの
注入及び酸素雰囲気あるいは窒素雰囲気での熱処理を行
い、トレンチ６よりも浅い深さでＰ型ベース層９を形成
する。例えば、Ｂイオンを、３０〜８０ｋｅＶのエネル
ギー、５Ｅ１２〜５Ｅ１３／ｃｍ2 のドーズ量で注入
し、１１００〜１１５０℃、数１０分の熱処理を行うこ
とで、０．５〜１．５μｍ程度の深さに形成することが
できる。さらにＰ型ベース層９の表面には、Ａｓイオン
の注入及び窒素雰囲気での熱処理を行い、Ｎ+ 型ソース
層１０を形成する。例えば、Ａｓイオンを、３０〜１０
０ｋｅＶのエネルギー、１Ｅ１５〜５Ｅ１６／ｃｍ2 の
ドーズ量で注入し、８００〜９００℃、数分〜数１０分
の熱処理を行うことで、０．１〜０．５μｍ程度の深さ
に形成することができる。なお、ＢまたはＡｓのイオン
注入前には、ゲート酸化膜７がシリコン表面に残ってい
るが、イオン注入条件に合わせ、酸化膜の付け直し（厚
さを変えるなど）を行っても良い。
【００２６】次に、図５（ｂ）に示すように、ＣＶＤに
より０．５〜１μｍの厚さで層間酸化膜１１を堆積す
る。層間酸化膜としては、ＴＥＯＳ（テトラエトキシシ
ラン）ガスを用いたＳｉＯ2 やＢＰＳＧ（ボロンリンケ
イ酸ガラス）が一般的である。次に、図５（ｃ）に示す
ように、フォトリソグラフィーによりパターニングを行
い、層間酸化膜１１のエッチングを行い、連続してＮ+
型ソース層１０を貫通してＰ型ベース層９まで達する深
さにシリコンをエッチングして、コンタクトホール１２
を形成する。ここで、シリコン表面からコンタクトホー
ル１２の底部までの深さｄは、図３（ｂ）に示したＸ−
Ｘ’線でのＰ型ベース層９の不純物濃度プロファイルに
よるピーク深さｚとの関係において、当該ピーク深さｚ
と異なる深さにすることが好ましい。特に、ｄ≦ｚ−
０．１μｍまたはｄ≧ｚ＋０．１μｍとすることが好ま
しい。
より０．５〜１μｍの厚さで層間酸化膜１１を堆積す
る。層間酸化膜としては、ＴＥＯＳ（テトラエトキシシ
ラン）ガスを用いたＳｉＯ2 やＢＰＳＧ（ボロンリンケ
イ酸ガラス）が一般的である。次に、図５（ｃ）に示す
ように、フォトリソグラフィーによりパターニングを行
い、層間酸化膜１１のエッチングを行い、連続してＮ+
型ソース層１０を貫通してＰ型ベース層９まで達する深
さにシリコンをエッチングして、コンタクトホール１２
を形成する。ここで、シリコン表面からコンタクトホー
ル１２の底部までの深さｄは、図３（ｂ）に示したＸ−
Ｘ’線でのＰ型ベース層９の不純物濃度プロファイルに
よるピーク深さｚとの関係において、当該ピーク深さｚ
と異なる深さにすることが好ましい。特に、ｄ≦ｚ−
０．１μｍまたはｄ≧ｚ＋０．１μｍとすることが好ま
しい。
【００２７】また、前記コンタクトホール１２におい
て、図７（ａ）に示すように、シリコン表面であるＮ+
型ソース層１０表面とコンタクトホール１２のなすテー
パ角度θ１は、θ１＜９０°、また、コンタクトホール
１２の底部と側壁のなすテーパ角度θ２は、θ２＜９０
°であることが望ましい。これは、後でソース電極また
はそれに接続される材料を埋め込む際のカバレッジを考
慮してのことであり、θ１，θ２ともに小さい程、埋め
込みは容易となる。ただし、θ１，θ２が小さ過ぎる
と、逆に埋め込み材料にボイドができたり、また、トレ
ンチ６とコンタクトホール１２の間隔が狭くなりゲート
・ソース間ショートが起きやすくなるなどの弊害がある
ため、その点では、θ１＞８０°、θ２＞８０°が許容
範囲となる。
て、図７（ａ）に示すように、シリコン表面であるＮ+
型ソース層１０表面とコンタクトホール１２のなすテー
パ角度θ１は、θ１＜９０°、また、コンタクトホール
１２の底部と側壁のなすテーパ角度θ２は、θ２＜９０
°であることが望ましい。これは、後でソース電極また
はそれに接続される材料を埋め込む際のカバレッジを考
慮してのことであり、θ１，θ２ともに小さい程、埋め
込みは容易となる。ただし、θ１，θ２が小さ過ぎる
と、逆に埋め込み材料にボイドができたり、また、トレ
ンチ６とコンタクトホール１２の間隔が狭くなりゲート
・ソース間ショートが起きやすくなるなどの弊害がある
ため、その点では、θ１＞８０°、θ２＞８０°が許容
範囲となる。
【００２８】次に、図５（ｄ）に示すように、ＣＶＤに
より酸化膜１３を５〜３０ｎｍの厚さで堆積後、ＢＦ2
イオンの注入を及び窒素雰囲気での熱処理による活性化
を行い、Ｐ+型ベースコンタクト層１４をコンタクトホ
ール１２の底部下に形成する。この時、熱処理をかけす
ぎると、不純物が横方向と下方向に拡散が進み、Ｐ+型
ベースコンタクト層が拡がってしまうため、イオンの活
性化に必要な最小限の熱処理時間、温度に抑える必要が
ある。例えば、ＢＦ2 イオンを、１５〜８０ｋｅＶのエ
ネルギー、５Ｅ１４〜５Ｅ１５／ｃｍ2 のドーズ量で注
入し、８００〜９００℃、数分〜数１０分の熱処理、ま
たは９００〜１０５０℃、数秒〜数１０秒のＲＴＡ（Ra
pid Thermal Anealling)を行う。
より酸化膜１３を５〜３０ｎｍの厚さで堆積後、ＢＦ2
イオンの注入を及び窒素雰囲気での熱処理による活性化
を行い、Ｐ+型ベースコンタクト層１４をコンタクトホ
ール１２の底部下に形成する。この時、熱処理をかけす
ぎると、不純物が横方向と下方向に拡散が進み、Ｐ+型
ベースコンタクト層が拡がってしまうため、イオンの活
性化に必要な最小限の熱処理時間、温度に抑える必要が
ある。例えば、ＢＦ2 イオンを、１５〜８０ｋｅＶのエ
ネルギー、５Ｅ１４〜５Ｅ１５／ｃｍ2 のドーズ量で注
入し、８００〜９００℃、数分〜数１０分の熱処理、ま
たは９００〜１０５０℃、数秒〜数１０秒のＲＴＡ（Ra
pid Thermal Anealling)を行う。
【００２９】次に、前記酸化膜１３を除去した後、図６
（ａ）に示すように、スパッタによりＴｉとＴｉＮ（窒
化チタン）からなるバリアメタル１６を堆積した後、Ｃ
ＶＤによりＷ１７を堆積する。Ｗ１７の厚さは、コンタ
クトホール１２の開口幅以上にする。次に、図６（ｂ）
に示すように、Ｗ１７をエッチバックしてコンタクトホ
ール１２内にプラグ状に残す。次に、図６（ｃ）に示す
ように、スパッタによりＡｌＳｉ（アルミシリコン）ま
たはＡｌＳｉＣｕ（アルミ銅シリコン）を堆積し、ソー
ス電極１８を形成する。ソース電極１８の厚さはＡｌＳ
ｉまたはＡｌＳｉＣｕの抵抗成分を減らすためには厚い
ほど好ましく、実際には４〜６μｍ程度に形成する。Ａ
ｌＳｉまたはＡｌＳｉＣｕは、ＭＯＳＦＥＴチップ構造
において、ソース電極１９以外に、ポリシリコン８に接
続するゲート電極としても使用されるため、セル領域外
の場所でフォトリソグラフィーによるパターニング及
び、エッチングが必要である（図示無し）。続いて、表
面保護膜として、ＰＳＧや窒化膜などのカバー材を堆積
して、ボンディング領域の形成などのためフォトリソグ
ラフィーによるパターニング及び、エッチングを行う
（図示無し）。最後にＮ +シリコン基板１の裏面を所望
の厚さ分だけ研削し、数種のメタルを蒸着することでド
レイン電極１９を形成する。
（ａ）に示すように、スパッタによりＴｉとＴｉＮ（窒
化チタン）からなるバリアメタル１６を堆積した後、Ｃ
ＶＤによりＷ１７を堆積する。Ｗ１７の厚さは、コンタ
クトホール１２の開口幅以上にする。次に、図６（ｂ）
に示すように、Ｗ１７をエッチバックしてコンタクトホ
ール１２内にプラグ状に残す。次に、図６（ｃ）に示す
ように、スパッタによりＡｌＳｉ（アルミシリコン）ま
たはＡｌＳｉＣｕ（アルミ銅シリコン）を堆積し、ソー
ス電極１８を形成する。ソース電極１８の厚さはＡｌＳ
ｉまたはＡｌＳｉＣｕの抵抗成分を減らすためには厚い
ほど好ましく、実際には４〜６μｍ程度に形成する。Ａ
ｌＳｉまたはＡｌＳｉＣｕは、ＭＯＳＦＥＴチップ構造
において、ソース電極１９以外に、ポリシリコン８に接
続するゲート電極としても使用されるため、セル領域外
の場所でフォトリソグラフィーによるパターニング及
び、エッチングが必要である（図示無し）。続いて、表
面保護膜として、ＰＳＧや窒化膜などのカバー材を堆積
して、ボンディング領域の形成などのためフォトリソグ
ラフィーによるパターニング及び、エッチングを行う
（図示無し）。最後にＮ +シリコン基板１の裏面を所望
の厚さ分だけ研削し、数種のメタルを蒸着することでド
レイン電極１９を形成する。
【００３０】この第１の実施形態によれば、コンタクト
ホール１２の基板表面からの深さｄをＰ型ベース層９の
不純物濃度ピークの基板表面からの深さｚとは異なる深
さに形成することで、すなわち、前述のように深さｄを
不純物濃度ピーク深さｚに対し、ｄ≦ｚ−０．１μｍま
たはｄ≧ｚ＋０．１μｍとしているので、コンタクトホ
ール１２の底部に形成したベースコンタクト用の不純物
拡散層１４が熱処理により下方向及び横方向に拡がって
いる場合でも、Ｖｔに影響を与えるチャネル部の不純物
濃度ピークをほとんど変えることなく、ゲート電極とし
てのトレンチ６とコンタクトホール１２との間隔を詰め
ることが可能になり、セルサイズの小型化に有効とな
る。なお、本発明者の実験によれば、ある耐圧をもつＭ
ＯＳＦＥＴにおいては、ｄ＝ｚ−０．１μｍ、あるいは
ｄ＝ｚ＋０．１μｍにおいて好ましい結果が得られてい
る。ＭＯＳＦＥＴの耐圧が相違する場合には深さｄは変
化するが、前記範囲内に設定することで好ましい結果が
得られている。因みに、コンタクトホール１２の深さｄ
がＰ型ベース層９の不純物濃度ピーク深さｚに対して前
述の範囲以外の深さにあると、特に、トレンチ６とコン
タクトホール１２との間隔が狭い場合にはベースコンタ
クト用の不純物拡散層１４の拡散により不純物濃度ピー
クが高くなり、チャネル部での不純物濃度に影響を与
え、Ｖｔを増加させてしまうことになる。
ホール１２の基板表面からの深さｄをＰ型ベース層９の
不純物濃度ピークの基板表面からの深さｚとは異なる深
さに形成することで、すなわち、前述のように深さｄを
不純物濃度ピーク深さｚに対し、ｄ≦ｚ−０．１μｍま
たはｄ≧ｚ＋０．１μｍとしているので、コンタクトホ
ール１２の底部に形成したベースコンタクト用の不純物
拡散層１４が熱処理により下方向及び横方向に拡がって
いる場合でも、Ｖｔに影響を与えるチャネル部の不純物
濃度ピークをほとんど変えることなく、ゲート電極とし
てのトレンチ６とコンタクトホール１２との間隔を詰め
ることが可能になり、セルサイズの小型化に有効とな
る。なお、本発明者の実験によれば、ある耐圧をもつＭ
ＯＳＦＥＴにおいては、ｄ＝ｚ−０．１μｍ、あるいは
ｄ＝ｚ＋０．１μｍにおいて好ましい結果が得られてい
る。ＭＯＳＦＥＴの耐圧が相違する場合には深さｄは変
化するが、前記範囲内に設定することで好ましい結果が
得られている。因みに、コンタクトホール１２の深さｄ
がＰ型ベース層９の不純物濃度ピーク深さｚに対して前
述の範囲以外の深さにあると、特に、トレンチ６とコン
タクトホール１２との間隔が狭い場合にはベースコンタ
クト用の不純物拡散層１４の拡散により不純物濃度ピー
クが高くなり、チャネル部での不純物濃度に影響を与
え、Ｖｔを増加させてしまうことになる。
【００３１】なお、コンタクトホール１２の深さｄは、
Ｎ+ 型ソース層１０の深さよりも深く形成することが必
要であり、特に、ソース層１０の底部の不純物濃度が逆
導電型であるＰ型ベース層９に打ち消されてソース抵抗
Ｒ（Ｎ＋）が上昇する懸念があるため、ソース層１０の
深さ＋０．１μｍ程度よりも深く形成することが好まし
い。また、深さｄは最大でＰ型ベース層９とＮ- 型エピ
タキシャル層２の接合部まで深く形成することが可能で
あるが、当該接合部とコンタクトホール１２の底部との
間隔がソース・ドレイン間耐圧に関係するために、当該
接合部の深さよりも０．３μｍ程度浅く形成することが
好ましい。
Ｎ+ 型ソース層１０の深さよりも深く形成することが必
要であり、特に、ソース層１０の底部の不純物濃度が逆
導電型であるＰ型ベース層９に打ち消されてソース抵抗
Ｒ（Ｎ＋）が上昇する懸念があるため、ソース層１０の
深さ＋０．１μｍ程度よりも深く形成することが好まし
い。また、深さｄは最大でＰ型ベース層９とＮ- 型エピ
タキシャル層２の接合部まで深く形成することが可能で
あるが、当該接合部とコンタクトホール１２の底部との
間隔がソース・ドレイン間耐圧に関係するために、当該
接合部の深さよりも０．３μｍ程度浅く形成することが
好ましい。
【００３２】また、この第１の実施形態では、コンタク
トホール１２のテーパ角度θ２、コンタクトホール１２
内に不純物をイオン注入する際に形成する酸化膜厚ｔ、
注入するイオンの飛程（Ｒｐ＋ΔＲｐ）の関係が、（Ｒ
ｐ＋ΔＲｐ）＜ｔ／ｃｏｓ（θ２）となるようにして製
造を行っているため、前述のようにコンタクトホール１
２をＰ型ベース層９内に所要の深さで形成した場合にお
いても、コンタクトホール１２の側壁にベースコンタク
ト用の不純物拡散層１４が存在することはなく、ソース
コンタクト抵抗の増大を抑制し、オン抵抗の増大を抑制
することが可能である。すなわち、コンタクトホール１
２の側壁にソース拡散層１４の一部が拡散していると、
ソースコンタクト抵抗が増大し、オン抵抗の増大を招い
てしまう。また、このようなコンタクトホール１２の側
壁に拡散している不純物はチャネル部へ拡散され、Ｖｔ
を増加させる原因となる。
トホール１２のテーパ角度θ２、コンタクトホール１２
内に不純物をイオン注入する際に形成する酸化膜厚ｔ、
注入するイオンの飛程（Ｒｐ＋ΔＲｐ）の関係が、（Ｒ
ｐ＋ΔＲｐ）＜ｔ／ｃｏｓ（θ２）となるようにして製
造を行っているため、前述のようにコンタクトホール１
２をＰ型ベース層９内に所要の深さで形成した場合にお
いても、コンタクトホール１２の側壁にベースコンタク
ト用の不純物拡散層１４が存在することはなく、ソース
コンタクト抵抗の増大を抑制し、オン抵抗の増大を抑制
することが可能である。すなわち、コンタクトホール１
２の側壁にソース拡散層１４の一部が拡散していると、
ソースコンタクト抵抗が増大し、オン抵抗の増大を招い
てしまう。また、このようなコンタクトホール１２の側
壁に拡散している不純物はチャネル部へ拡散され、Ｖｔ
を増加させる原因となる。
【００３３】さらに、この第１の実施形態では、コンタ
クトホール１２内にＷ１７がプラグとして埋設され、そ
の上でソース電極１８が形成されているため、最終的に
ソース電極１８の表面が平坦に形成されている。そのた
め、ソース電極１８の抵抗成分が低減可能になるととも
に、平坦な表面のソース電極１８は、当該表面に対して
施されるワイヤボンディングやクリップボンディングに
おいて接触面積を大きくでき、実装後の全体でのオン抵
抗を低減することができる。また、表面に凹凸のあるソ
ース電極では形成困難なバンプ接続によるチップ実装も
可能となる。
クトホール１２内にＷ１７がプラグとして埋設され、そ
の上でソース電極１８が形成されているため、最終的に
ソース電極１８の表面が平坦に形成されている。そのた
め、ソース電極１８の抵抗成分が低減可能になるととも
に、平坦な表面のソース電極１８は、当該表面に対して
施されるワイヤボンディングやクリップボンディングに
おいて接触面積を大きくでき、実装後の全体でのオン抵
抗を低減することができる。また、表面に凹凸のあるソ
ース電極では形成困難なバンプ接続によるチップ実装も
可能となる。
【００３４】なお、前記第１の実施形態において、図５
（ｃ）の工程で形成したコンタクトホール１２における
テーパ角が、９０°＞θ２＞８０°の場合、その直後の
工程の後形成する酸化膜１３の厚さをｔ、ＢＦ2 イオン
の注入角度を０°、注入エネルギーに対するイオンの飛
程（分散を含む）を（Ｒｐ＋ΔＲｐ）とすると、（Ｒｐ
＋ΔＲｐ）＜ｔ／ｃｏｓ（θ２）となるように、それぞ
れを設定すればよい。例えば、θ２＞８０°、ｔ＝１０
ｎｍの時、コンタクトホール１２の側壁酸化膜１３の垂
直方向の厚さは最大で約５７．６ｎｍとなるので、注入
エネルギー４５ＫｅＶであれば、（Ｒｐ＋ΔＲｐ）≒
（３６＋１７）＝５３ｎｍのため、側壁にはイオン注入
されない
（ｃ）の工程で形成したコンタクトホール１２における
テーパ角が、９０°＞θ２＞８０°の場合、その直後の
工程の後形成する酸化膜１３の厚さをｔ、ＢＦ2 イオン
の注入角度を０°、注入エネルギーに対するイオンの飛
程（分散を含む）を（Ｒｐ＋ΔＲｐ）とすると、（Ｒｐ
＋ΔＲｐ）＜ｔ／ｃｏｓ（θ２）となるように、それぞ
れを設定すればよい。例えば、θ２＞８０°、ｔ＝１０
ｎｍの時、コンタクトホール１２の側壁酸化膜１３の垂
直方向の厚さは最大で約５７．６ｎｍとなるので、注入
エネルギー４５ＫｅＶであれば、（Ｒｐ＋ΔＲｐ）≒
（３６＋１７）＝５３ｎｍのため、側壁にはイオン注入
されない
【００３５】図８は本発明の第２の実施形態を示す図で
あり、図１及び図２のＡ−Ａ’線に相当する箇所の断面
図である。図８において、図３（ａ）と等価な部分には
同一符号を付して詳細な説明は省略する。この第２の実
施形態では、コンタクトホール１２の底面及び側壁、す
なわちＰ型ベース層９及びＮ+ 型ソース層１０に接する
部分にシリサイド層１５を設けたことが第１の実施形態
と異なる特徴である。
あり、図１及び図２のＡ−Ａ’線に相当する箇所の断面
図である。図８において、図３（ａ）と等価な部分には
同一符号を付して詳細な説明は省略する。この第２の実
施形態では、コンタクトホール１２の底面及び側壁、す
なわちＰ型ベース層９及びＮ+ 型ソース層１０に接する
部分にシリサイド層１５を設けたことが第１の実施形態
と異なる特徴である。
【００３６】図９は第２の実施形態の製造工程の工程一
部の断面図である。第１の実施形態と同じ工程の図４
（ａ）〜図５（ｃ）の工程を行い、さらに、図５（ｄ）
に示したように、酸化膜１３を通して、Ａｓを１Ｅ１４
〜３Ｅ１４／ｃｍ2 程度のドーズ量で注入し、コンタク
トホール１２に接するＮ+ 型ソース層１０、Ｐ+ 型ベー
スコンタクト層１４、Ｐ型ベース層９の表面を非晶質化
する。その後、酸化膜１３はエッチングにより除去す
る。ここでは、コンタクトホール１２の底部はもとよ
り、側壁も非晶質化することが重要であり、図７（ｂ）
を参照すると、コンタクトホール１２におけるテーパ角
度をθ２、酸化膜１３の厚さをｔ、Ａｓイオンの注入角
度をλとすると、（Ｒｐ＋ΔＲｐ）＞ｔ／ｓｉｎ（λ）
となるように、それぞれを設定する。例えば、θ２＜９
０°、ｔ＝１０ｎｍ、λ＞１０°の時、コンタクトホー
ル１２の側壁酸化膜１３の垂直方向の厚さは約５７．６
ｎｍとなるので、注入エネルギー１００ＫｅＶであれ
ば、（Ｒｐ＋ΔＲｐ）≒（４７＋１５）＝６２ｎｍのた
め、側壁にＡｓイオン注入される。また、Ａｓイオンは
コンタクトホール１２の側壁全体に注入するため、回転
させながら注入する。
部の断面図である。第１の実施形態と同じ工程の図４
（ａ）〜図５（ｃ）の工程を行い、さらに、図５（ｄ）
に示したように、酸化膜１３を通して、Ａｓを１Ｅ１４
〜３Ｅ１４／ｃｍ2 程度のドーズ量で注入し、コンタク
トホール１２に接するＮ+ 型ソース層１０、Ｐ+ 型ベー
スコンタクト層１４、Ｐ型ベース層９の表面を非晶質化
する。その後、酸化膜１３はエッチングにより除去す
る。ここでは、コンタクトホール１２の底部はもとよ
り、側壁も非晶質化することが重要であり、図７（ｂ）
を参照すると、コンタクトホール１２におけるテーパ角
度をθ２、酸化膜１３の厚さをｔ、Ａｓイオンの注入角
度をλとすると、（Ｒｐ＋ΔＲｐ）＞ｔ／ｓｉｎ（λ）
となるように、それぞれを設定する。例えば、θ２＜９
０°、ｔ＝１０ｎｍ、λ＞１０°の時、コンタクトホー
ル１２の側壁酸化膜１３の垂直方向の厚さは約５７．６
ｎｍとなるので、注入エネルギー１００ＫｅＶであれ
ば、（Ｒｐ＋ΔＲｐ）≒（４７＋１５）＝６２ｎｍのた
め、側壁にＡｓイオン注入される。また、Ａｓイオンは
コンタクトホール１２の側壁全体に注入するため、回転
させながら注入する。
【００３７】次に、図９（ａ）に示すように、スパッタ
によりＴｉを堆積し、ＲＴＡによりシリコンとＴｉをシ
リサイド反応させ、余剰Ｔｉをエッチング除去すること
により、シリサイド（チタンシリサイド）１５を形成す
る。一連のシリサイド化プロセスは、例えば０．３５μ
ｍの設計ルールのＬＳＩプロセスで用いられる一般的な
手法で実現できる。なお、Ｔｉのカバレッジを良くする
ためにＣＶＤを用いる方法もある。しかる後、図９
（ｂ）〜図９（ｄ）に示した工程によりＵＭＯＳＦＥＴ
を完成させる。この工程は第１の実施形態の図６（ａ）
〜（ｃ）に示した工程と同じであるので、詳細な説明は
省略する。
によりＴｉを堆積し、ＲＴＡによりシリコンとＴｉをシ
リサイド反応させ、余剰Ｔｉをエッチング除去すること
により、シリサイド（チタンシリサイド）１５を形成す
る。一連のシリサイド化プロセスは、例えば０．３５μ
ｍの設計ルールのＬＳＩプロセスで用いられる一般的な
手法で実現できる。なお、Ｔｉのカバレッジを良くする
ためにＣＶＤを用いる方法もある。しかる後、図９
（ｂ）〜図９（ｄ）に示した工程によりＵＭＯＳＦＥＴ
を完成させる。この工程は第１の実施形態の図６（ａ）
〜（ｃ）に示した工程と同じであるので、詳細な説明は
省略する。
【００３８】この第２の実施形態では、コンタクトホー
ル１２の底面及び側壁にはシリサイド１５が形成されて
いるので、第１の実施形態に比較して当該シリサイド１
５によりコンタクトホール１２の側壁におけるソースコ
ンタクト抵抗の増大を抑制することができる。また、コ
ンタクトホール１２の深さｄを第１の実施形態と同様の
深さに形成し、かつコンタクトホール１２の側壁にベー
スコンタクト層１４が存在してないことにより、さらに
ソース電極１８の表面が平坦化されていることにより、
それぞれ第１の実施形態と同様に、Ｖｔに影響を与える
ことなくセルサイズの小型化に有効となり、また、実装
用ボンディングでの接触面積を大きくして、実装後の全
体でのオン抵抗を低減し、かつバンプ接続によるチップ
実装も可能となる等の作用効果が得られる。
ル１２の底面及び側壁にはシリサイド１５が形成されて
いるので、第１の実施形態に比較して当該シリサイド１
５によりコンタクトホール１２の側壁におけるソースコ
ンタクト抵抗の増大を抑制することができる。また、コ
ンタクトホール１２の深さｄを第１の実施形態と同様の
深さに形成し、かつコンタクトホール１２の側壁にベー
スコンタクト層１４が存在してないことにより、さらに
ソース電極１８の表面が平坦化されていることにより、
それぞれ第１の実施形態と同様に、Ｖｔに影響を与える
ことなくセルサイズの小型化に有効となり、また、実装
用ボンディングでの接触面積を大きくして、実装後の全
体でのオン抵抗を低減し、かつバンプ接続によるチップ
実装も可能となる等の作用効果が得られる。
【００３９】なお、前記各実施形態では本発明をＮチャ
ネル型ＭＯＳＦＥＴ構造について示したが、導電型を逆
にすることでＰチャネル型ＭＯＳＦＥＴ構造についても
実施可能であることは言うまでもない。また、本発明に
おけるＵＭＯＳＦＥＴのトレンチは必ずしもＵ字型であ
る必要はなく、これに近い形状のＶ字型、矩形型であっ
ても同様に適用できることは言うまでもない。
ネル型ＭＯＳＦＥＴ構造について示したが、導電型を逆
にすることでＰチャネル型ＭＯＳＦＥＴ構造についても
実施可能であることは言うまでもない。また、本発明に
おけるＵＭＯＳＦＥＴのトレンチは必ずしもＵ字型であ
る必要はなく、これに近い形状のＶ字型、矩形型であっ
ても同様に適用できることは言うまでもない。
【００４０】
【発明の効果】以上説明したように本発明は、ＵＭＯＳ
ＦＥＴの、コンタクトの深さをベース層の不純物濃度の
ピーク深さとは異なる深さに形成することで、コンタク
トの底面に形成されるベースコンタクト層の不純物によ
るチャネル部への影響を抑制し、Ｖｔを増大させずにセ
ルサイズを小型化することができる。また、コンタクト
の側壁にベースコンタクト層が存在しないため、ソース
層抵抗を増加させることはない。さらに、ソース電極の
表面を平坦化することが可能になり、ボンディング抵抗
を低減することが可能になる。
ＦＥＴの、コンタクトの深さをベース層の不純物濃度の
ピーク深さとは異なる深さに形成することで、コンタク
トの底面に形成されるベースコンタクト層の不純物によ
るチャネル部への影響を抑制し、Ｖｔを増大させずにセ
ルサイズを小型化することができる。また、コンタクト
の側壁にベースコンタクト層が存在しないため、ソース
層抵抗を増加させることはない。さらに、ソース電極の
表面を平坦化することが可能になり、ボンディング抵抗
を低減することが可能になる。
【図１】本発明の縦型ＭＯＳＦＥＴのセルの平面レイア
ウト図である。
ウト図である。
【図２】図１とは異なるセルの平面レイアウト図であ
る。
る。
【図３】第１の実施形態における図１及び図２のＡ−
Ａ’線に沿う断面図と、本図のＸ−Ｘ’線に沿う不純物
の濃度プロファイル図である。
Ａ’線に沿う断面図と、本図のＸ−Ｘ’線に沿う不純物
の濃度プロファイル図である。
【図４】第１の実施形態の製造方法を工程順に示す断面
図のその１である。
図のその１である。
【図５】第１の実施形態の製造方法を工程順に示す断面
図のその２である。
図のその２である。
【図６】第１の実施形態の製造方法を工程順に示す断面
図のその３である。
図のその３である。
【図７】コンタクトホール内へのイオン注入の状態を示
す模式断面図である。
す模式断面図である。
【図８】第２の実施形態における図１及び図２のＡ−
Ａ’線に沿う断面図である。
Ａ’線に沿う断面図である。
【図９】第２の実施形態の製造方法の工程一部を示す断
面図である。
面図である。
【図１０】従来の縦型ＭＯＳトランジスタの第１の例の
断面図である。
断面図である。
【図１１】従来の縦型ＭＯＳトランジスタの第２の例の
断面図である。
断面図である。
１０１，２０１，３０１ ユニットセル
１０６，２０６，３０６ トレンチ（ゲート）
１１２，２１２，３１２ コンタクトホール
１ Ｎ+ 型シリコン基板
２ Ｎ- 型エピタキシャル層
６ トレンチ（ゲート）
７ ゲート酸化膜
８ ポリシリコン
９ Ｐ型ベース層
１０ Ｎ+ 型ソース層
１１ 層間酸化膜
１２ コンタクトホール
１３ 酸化膜
１４ Ｐ+ 型ベースコンタクト層
１５ シリサイド
１６ バリアメタル
１７ Ｗ（タングステン）
１８ ソース電極
１９ ドレイン電極
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 29/417 Ｈ０１Ｌ 29/58 Ｇ
29/423 29/78 ６５８Ａ
29/49
Ｆターム(参考） 4M104 AA01 BB01 BB03 BB14 BB25
BB40 CC01 CC05 DD12 DD16
DD26 DD37 DD43 DD55 DD64
DD65 DD78 DD84 FF01 FF17
FF18 FF22 GG09 GG10 GG14
HH12 HH14 HH15
Claims (11)
- 【請求項１】 半導体基板に設けられたトレンチ型のゲ
ートで囲まれた領域にユニットセルが構成され、当該ユ
ニットセル内にベース層及びソース層が形成され、当該
ユニットセルの中央に基板の表面側から前記ソース層及
びベース層にわたってトレンチ型のコンタクトが形成さ
れ、前記基板の表面に前記コンタクトにつながるソース
電極が形成され、前記基板の裏面にドレイン電極が形成
されている縦型ＭＯＳＦＥＴにおいて、前記コンタクト
は前記ベース層の不純物濃度のピーク深さと異なる深さ
に形成され、かつ前記コンタクトの底部にベースコンタ
クト層が形成されていることを特徴とする縦型ＭＯＳＦ
ＥＴ。 - 【請求項２】 前記半導体基板の表面からの前記コンタ
クトの深さｄと、同じく前記ベース層の不純物濃度のピ
ークの深さｚとの間に、ｄ≦ｚ−０．１μｍまたはｄ≧
ｚ＋０．１μｍの関係があることを特徴とする請求項１
に記載の縦型ＭＯＳＦＥＴ。 - 【請求項３】 前記コンタクトの側壁には前記ベースコ
ンタクト層が形成されていないことを特徴とする請求項
１または２に記載の縦型ＭＯＳＦＥＴ。 - 【請求項４】 前記コンタクト内には金属が埋設されて
表面が平坦化され、この平坦化された表面上に前記ソー
ス電極が形成されてその表面が平坦化されていることを
特徴とする請求項１ないし３のいずれかに記載の縦型Ｍ
ＯＳＦＥＴ。 - 【請求項５】 前記コンタクトの底面及び側壁には金属
シリサイドが形成されていることを特徴とする請求項１
ないし４のいずれかに記載の縦型ＭＯＳＦＥＴ。 - 【請求項６】 前記コンタクトは表面から裏面側に向け
て開口寸法が徐々に低減するテーパ状に形成されている
ことを特徴とする請求項１ないし５のいずれかに記載の
縦型ＭＯＳＦＥＴ。 - 【請求項７】 半導体基板に設けられたトレンチ型のゲ
ートで囲まれた領域にユニットセルが構成され、当該ユ
ニットセル内にベース層及びソース層が形成され、当該
ユニットセルの中央に基板の表面側から前記ソース層及
びベース層にわたってトレンチ型のコンタクトが形成さ
れ、前記基板の表面に前記コンタクトにつながるソース
電極が形成され、前記基板の裏面にドレイン電極が形成
されている縦型ＭＯＳＦＥＴの製造方法において、前記
トレンチ型のコンタクトを形成するためのコンタクトホ
ールを前記ベース層の不純物のピークの深さとは異なる
深さまで形成した後、当該コンタクトホールの内面に酸
化膜を形成し、前記酸化膜を介して前記コンタクトホー
ルの底面に不純物をイオン注入してベースコンタクト層
を形成することを特徴とする縦型ＭＯＳＦＥＴの製造方
法。 - 【請求項８】 前記コンタクトホールは表面から裏面側
に向けて開口寸法が徐々に低減するテーパ状に形成する
ことを特徴とする請求項７に記載の縦型ＭＯＳＦＥＴの
製造方法。 - 【請求項９】 前記当該コンタクトホールの底面に対し
て垂直方向、あるいは垂直方向から若干傾いた角度方向
からイオン注入することを特徴とする請求項８に記載の
縦型ＭＯＳＦＥＴの製造方法。 - 【請求項１０】 前記コンタクトホールの底面及び側壁
に金属シリサイドを形成する工程を含むことを特徴とす
る請求項７ないし９のいずれかに記載の縦型ＭＯＳＦＥ
Ｔの製造方法。 - 【請求項１１】 前記コンタクトホールを形成した後、
当該コンタクトホール内に金属を埋設し、かつ当該金属
の表面を平坦化した後にソース電極を形成することを特
徴とする請求項１ないし１０のいずれかに記載の縦型Ｍ
ＯＳＦＥＴの製造方法。
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|---|---|---|---|
| JP2002121979A JP4004843B2 (ja) | 2002-04-24 | 2002-04-24 | 縦型ｍｏｓｆｅｔの製造方法 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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| Publication Number | Publication Date |
|---|---|
| JP2003318396A true JP2003318396A (ja) | 2003-11-07 |
| JP4004843B2 JP4004843B2 (ja) | 2007-11-07 |
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| Application Number | Title | Priority Date | Filing Date |
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| JP2002121979A Expired - Fee Related JP4004843B2 (ja) | 2002-04-24 | 2002-04-24 | 縦型ｍｏｓｆｅｔの製造方法 |
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|---|---|
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Cited By (41)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005322723A (ja) * | 2004-05-07 | 2005-11-17 | Nec Electronics Corp | 半導体装置およびその製造方法 |
| JP2006059940A (ja) * | 2004-08-19 | 2006-03-02 | Fuji Electric Device Technology Co Ltd | 半導体装置 |
| JP2006100494A (ja) * | 2004-09-29 | 2006-04-13 | Nec Electronics Corp | 縦型ｍｏｓｆｅｔ |
| JP2006135038A (ja) * | 2004-11-04 | 2006-05-25 | Nec Electronics Corp | 半導体装置およびその製造方法 |
| JP2006165441A (ja) * | 2004-12-10 | 2006-06-22 | Nec Electronics Corp | 半導体装置及びその製造方法 |
| JP2006294853A (ja) * | 2005-04-11 | 2006-10-26 | Nec Electronics Corp | 電界効果トランジスタ |
| JP2007096138A (ja) * | 2005-09-29 | 2007-04-12 | Denso Corp | 半導体基板の製造方法、半導体基板、縦型スーパージャンクションｍｏｓデバイス、半導体基板の評価方法 |
| JP2008042056A (ja) * | 2006-08-09 | 2008-02-21 | Renesas Technology Corp | 半導体装置およびその製造方法 |
| JP2008078396A (ja) * | 2006-09-21 | 2008-04-03 | Nec Electronics Corp | 半導体装置 |
| JP2009049315A (ja) * | 2007-08-22 | 2009-03-05 | Rohm Co Ltd | 半導体装置および半導体装置の製造方法 |
| JP2009537074A (ja) * | 2006-05-12 | 2009-10-22 | ビシェイ−シリコニクス | パワーｍｏｓｆｅｔのコンタクトメタライゼーション |
| JP2009246225A (ja) * | 2008-03-31 | 2009-10-22 | Rohm Co Ltd | 半導体装置 |
| JP2010510662A (ja) * | 2006-11-16 | 2010-04-02 | アルファ アンド オメガ セミコンダクター，リミテッド | 垂直方向過渡電圧サプレッサ（ｔｖｓ）とｅｍｉフィルタのための回路構成と製造処理 |
| JP2010118642A (ja) * | 2008-10-14 | 2010-05-27 | Denso Corp | 半導体装置 |
| DE102010042929A1 (de) | 2009-10-26 | 2011-05-05 | Mitsubishi Electric Corporation, Tokyo | Halbleitervorrichtung und deren Herstellungsverfahren |
| JP2011097027A (ja) * | 2009-09-29 | 2011-05-12 | Denso Corp | 半導体装置の金属電極形成方法及び金属電極形成装置 |
| KR101088207B1 (ko) * | 2008-11-14 | 2011-11-30 | 주식회사 동부하이텍 | 반도체 소자의 제조 방법 |
| JP2012049573A (ja) * | 2011-12-06 | 2012-03-08 | Fuji Electric Co Ltd | 半導体装置およびその製造方法 |
| US8169023B2 (en) | 2008-07-16 | 2012-05-01 | Kabushiki Kaisha Toshiba | Power semiconductor device |
| JP2012124430A (ja) * | 2010-12-10 | 2012-06-28 | Rohm Co Ltd | 半導体装置および半導体パッケージ |
| JPWO2010119789A1 (ja) * | 2009-04-13 | 2012-10-22 | ローム株式会社 | 半導体装置および半導体装置の製造方法 |
| US8441036B2 (en) | 2006-03-22 | 2013-05-14 | Nissan Motor Co., Ltd. | Semiconductor device and method of manufacturing the same |
| WO2013081089A1 (ja) * | 2011-11-30 | 2013-06-06 | ローム株式会社 | 半導体装置 |
| TWI404170B (zh) * | 2006-05-12 | 2013-08-01 | Vishay Siliconix | 功率金屬氧化物半導體場效電晶體 |
| JP2013539906A (ja) * | 2010-09-14 | 2013-10-28 | シーエスエムシー テクノロジーズ ファブ１ カンパニー リミテッド | トレンチ垂直の二重拡散金属酸化物半導体トランジスター |
| WO2014073127A1 (ja) * | 2012-11-09 | 2014-05-15 | パナソニック株式会社 | 半導体装置及びその製造方法 |
| JP2014192351A (ja) * | 2013-03-27 | 2014-10-06 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JP2015070152A (ja) * | 2013-09-30 | 2015-04-13 | トヨタ自動車株式会社 | 半導体装置とその製造方法 |
| JP2015222830A (ja) * | 2015-07-23 | 2015-12-10 | ローム株式会社 | 半導体装置および半導体パッケージ |
| US9306056B2 (en) | 2009-10-30 | 2016-04-05 | Vishay-Siliconix | Semiconductor device with trench-like feed-throughs |
| US9362370B2 (en) | 2012-10-30 | 2016-06-07 | Panasonic Intellectual Property Management Co., Ltd. | Silicon carbide semiconductor device having nitrogen-containing silicon alloy for ohmic contact to P-type impurity region |
| JPWO2017010393A1 (ja) * | 2015-07-16 | 2017-11-02 | 富士電機株式会社 | 半導体装置および半導体装置の製造方法 |
| JP2018056570A (ja) * | 2008-12-25 | 2018-04-05 | ローム株式会社 | 半導体装置 |
| WO2019049572A1 (ja) * | 2017-09-05 | 2019-03-14 | 富士電機株式会社 | 炭化珪素半導体装置および炭化珪素半導体装置の製造方法 |
| US10693001B2 (en) | 2008-12-25 | 2020-06-23 | Rohm Co., Ltd. | Semiconductor device |
| JP2020098820A (ja) * | 2018-12-17 | 2020-06-25 | 三菱電機株式会社 | 半導体装置 |
| USRE48072E1 (en) | 2008-12-25 | 2020-06-30 | Rohm Co., Ltd. | Semiconductor device |
| JP2020167337A (ja) * | 2019-03-29 | 2020-10-08 | ローム株式会社 | 半導体装置 |
| US10978308B2 (en) | 2018-05-31 | 2021-04-13 | Renesas Electronics Corporation | Method for manufacturing a semiconductor device |
| CN113396481A (zh) * | 2019-02-04 | 2021-09-14 | 住友电气工业株式会社 | 碳化硅半导体器件 |
| JP2022049608A (ja) * | 2020-09-16 | 2022-03-29 | 株式会社東芝 | 半導体装置 |
Families Citing this family (59)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4860102B2 (ja) * | 2003-06-26 | 2012-01-25 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| JP4059846B2 (ja) * | 2003-12-26 | 2008-03-12 | Ｎｅｃエレクトロニクス株式会社 | 半導体装置及びその製造方法 |
| KR100540490B1 (ko) * | 2003-12-29 | 2006-01-11 | 주식회사 하이닉스반도체 | 플러그이온주입을 포함하는 반도체소자의 콘택 형성 방법 |
| US20060273384A1 (en) * | 2005-06-06 | 2006-12-07 | M-Mos Sdn. Bhd. | Structure for avalanche improvement of ultra high density trench MOSFET |
| US7566622B2 (en) * | 2005-07-06 | 2009-07-28 | International Rectifier Corporation | Early contact, high cell density process |
| JP4928753B2 (ja) * | 2005-07-14 | 2012-05-09 | 株式会社東芝 | トレンチゲート型半導体装置 |
| US7851349B2 (en) * | 2005-09-26 | 2010-12-14 | Infineon Technologies Austria Ag | Method for producing a connection electrode for two semiconductor zones arranged one above another |
| US7939886B2 (en) * | 2005-11-22 | 2011-05-10 | Shindengen Electric Manufacturing Co., Ltd. | Trench gate power semiconductor device |
| CN100446198C (zh) * | 2005-12-09 | 2008-12-24 | 上海华虹Nec电子有限公司 | 大功率mos器件防止钴污染的方法 |
| JP5034461B2 (ja) * | 2006-01-10 | 2012-09-26 | 株式会社デンソー | 半導体装置 |
| US8022482B2 (en) * | 2006-02-14 | 2011-09-20 | Alpha & Omega Semiconductor, Ltd | Device configuration of asymmetrical DMOSFET with schottky barrier source |
| US8618601B2 (en) * | 2009-08-14 | 2013-12-31 | Alpha And Omega Semiconductor Incorporated | Shielded gate trench MOSFET with increased source-metal contact |
| US8193580B2 (en) | 2009-08-14 | 2012-06-05 | Alpha And Omega Semiconductor, Inc. | Shielded gate trench MOSFET device and fabrication |
| US7629646B2 (en) * | 2006-08-16 | 2009-12-08 | Force Mos Technology Co., Ltd. | Trench MOSFET with terraced gate and manufacturing method thereof |
| US20080042208A1 (en) * | 2006-08-16 | 2008-02-21 | Force Mos Technology Co., Ltd. | Trench mosfet with esd trench capacitor |
| US20080042222A1 (en) * | 2006-08-16 | 2008-02-21 | Force Mos Technology Co., Ltd. | Trench mosfet with copper metal connections |
| JP2008160039A (ja) * | 2006-12-26 | 2008-07-10 | Nec Electronics Corp | 半導体装置及びその製造方法 |
| US9437729B2 (en) * | 2007-01-08 | 2016-09-06 | Vishay-Siliconix | High-density power MOSFET with planarized metalization |
| US7872306B2 (en) * | 2007-01-16 | 2011-01-18 | Fu-Yuan Hsieh | Structure of trench MOSFET and method for manufacturing the same |
| US9947770B2 (en) * | 2007-04-03 | 2018-04-17 | Vishay-Siliconix | Self-aligned trench MOSFET and method of manufacture |
| JP4492735B2 (ja) | 2007-06-20 | 2010-06-30 | 株式会社デンソー | 半導体装置及び半導体装置の製造方法 |
| DE102007046556A1 (de) * | 2007-09-28 | 2009-04-02 | Infineon Technologies Austria Ag | Halbleiterbauelement mit Kupfermetallisierungen |
| US9484451B2 (en) * | 2007-10-05 | 2016-11-01 | Vishay-Siliconix | MOSFET active area and edge termination area charge balance |
| KR100922556B1 (ko) * | 2007-12-27 | 2009-10-21 | 주식회사 동부하이텍 | 반도체 소자의 금속 컨택 형성 방법 |
| US7629634B2 (en) * | 2008-02-23 | 2009-12-08 | Force Mos Technology Co., Ltd. | Trenched MOSFET with trenched source contact |
| US8067798B2 (en) * | 2008-03-31 | 2011-11-29 | Rohm Co., Ltd. | Semiconductor device |
| US7608908B1 (en) * | 2008-05-22 | 2009-10-27 | Freescale Semiconductor, Inc. | Robust deep trench isolation |
| US8269273B2 (en) * | 2008-09-25 | 2012-09-18 | Force Mos Technology Co., Ltd. | Trench MOSFET with etching buffer layer in trench gate |
| TW201015718A (en) * | 2008-10-03 | 2010-04-16 | Sanyo Electric Co | Semiconductor device and method for manufacturing the same |
| JP4544360B2 (ja) * | 2008-10-24 | 2010-09-15 | トヨタ自動車株式会社 | Ｉｇｂｔの製造方法 |
| US7786528B2 (en) * | 2009-01-14 | 2010-08-31 | Force Mos Technology Co., Ltd. | Metal schemes of trench MOSFET for copper bonding |
| US20110006362A1 (en) * | 2009-07-10 | 2011-01-13 | Force Mos Technology Co. Ltd. | Trench MOSFET with on-resistance reduction |
| US9443974B2 (en) | 2009-08-27 | 2016-09-13 | Vishay-Siliconix | Super junction trench power MOSFET device fabrication |
| JP5739813B2 (ja) | 2009-09-15 | 2015-06-24 | 株式会社東芝 | 半導体装置 |
| JP2011071161A (ja) * | 2009-09-24 | 2011-04-07 | Toshiba Corp | 半導体素子及びその製造方法 |
| US9431530B2 (en) * | 2009-10-20 | 2016-08-30 | Vishay-Siliconix | Super-high density trench MOSFET |
| US8680610B2 (en) * | 2009-12-17 | 2014-03-25 | Force Mos Technology Co., Ltd. | Trench MOSFET having floating dummy cells for avalanche improvement |
| US8264035B2 (en) * | 2010-03-26 | 2012-09-11 | Force Mos Technology Co., Ltd. | Avalanche capability improvement in power semiconductor devices |
| US8378392B2 (en) * | 2010-04-07 | 2013-02-19 | Force Mos Technology Co., Ltd. | Trench MOSFET with body region having concave-arc shape |
| US9653597B2 (en) | 2010-05-20 | 2017-05-16 | Infineon Technologies Americas Corp. | Method for fabricating a shallow and narrow trench FET and related structures |
| US8497551B2 (en) | 2010-06-02 | 2013-07-30 | Taiwan Semiconductor Manufacturing Company, Ltd. | Self-aligned contact for trench MOSFET |
| CN102403256B (zh) * | 2010-09-08 | 2014-02-26 | 上海华虹宏力半导体制造有限公司 | 赝埋层及制造方法、深孔接触及三极管 |
| US9431249B2 (en) | 2011-12-01 | 2016-08-30 | Vishay-Siliconix | Edge termination for super junction MOSFET devices |
| US9614043B2 (en) | 2012-02-09 | 2017-04-04 | Vishay-Siliconix | MOSFET termination trench |
| US9842911B2 (en) | 2012-05-30 | 2017-12-12 | Vishay-Siliconix | Adaptive charge balanced edge termination |
| TW201403782A (zh) * | 2012-07-04 | 2014-01-16 | Ind Tech Res Inst | 基底穿孔的製造方法、矽穿孔結構及其電容控制方法 |
| JP5831526B2 (ja) * | 2013-01-17 | 2015-12-09 | 株式会社デンソー | 半導体装置およびその製造方法 |
| US9196701B2 (en) * | 2013-03-11 | 2015-11-24 | Alpha And Omega Semiconductor Incorporated | High density MOSFET array with self-aligned contacts enhancement plug and method |
| US9508596B2 (en) | 2014-06-20 | 2016-11-29 | Vishay-Siliconix | Processes used in fabricating a metal-insulator-semiconductor field effect transistor |
| US9887259B2 (en) | 2014-06-23 | 2018-02-06 | Vishay-Siliconix | Modulated super junction power MOSFET devices |
| US9882044B2 (en) | 2014-08-19 | 2018-01-30 | Vishay-Siliconix | Edge termination for super-junction MOSFETs |
| CN115483211A (zh) | 2014-08-19 | 2022-12-16 | 维西埃-硅化物公司 | 电子电路 |
| JP6639365B2 (ja) | 2016-09-16 | 2020-02-05 | 株式会社東芝 | 半導体装置 |
| US10403751B2 (en) * | 2017-01-13 | 2019-09-03 | Samsung Electronics Co., Ltd. | Semiconductor device and method of manufacturing the same |
| DE102017118352A1 (de) * | 2017-08-11 | 2019-02-14 | Infineon Technologies Ag | Halbleiterbauelement mit grabenstrukturen und herstellungsverfahren hierfür |
| JP7043773B2 (ja) | 2017-10-03 | 2022-03-30 | 株式会社デンソー | 半導体装置 |
| US10438813B2 (en) | 2017-11-13 | 2019-10-08 | Alpha And Omega Semiconductor (Cayman) Ltd. | Semiconductor device having one or more titanium interlayers and method of making the same |
| CN113097126A (zh) * | 2020-01-09 | 2021-07-09 | 珠海格力电器股份有限公司 | 芯片、功率器件及芯片的制作方法 |
| JP7319496B2 (ja) | 2020-03-17 | 2023-08-02 | 株式会社東芝 | 半導体装置 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6603173B1 (en) * | 1991-07-26 | 2003-08-05 | Denso Corporation | Vertical type MOSFET |
| JP3087674B2 (ja) | 1997-02-04 | 2000-09-11 | 日本電気株式会社 | 縦型ｍｏｓｆｅｔの製造方法 |
| JP3748337B2 (ja) | 1999-02-04 | 2006-02-22 | 株式会社東芝 | 半導体装置 |
| US20030060013A1 (en) | 1999-09-24 | 2003-03-27 | Bruce D. Marchant | Method of manufacturing trench field effect transistors with trenched heavy body |
| JP4371521B2 (ja) | 2000-03-06 | 2009-11-25 | 株式会社東芝 | 電力用半導体素子およびその製造方法 |
-
2002
- 2002-04-24 JP JP2002121979A patent/JP4004843B2/ja not_active Expired - Fee Related
-
2003
- 2003-04-24 US US10/421,830 patent/US6888196B2/en not_active Expired - Lifetime
Cited By (62)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005322723A (ja) * | 2004-05-07 | 2005-11-17 | Nec Electronics Corp | 半導体装置およびその製造方法 |
| JP2006059940A (ja) * | 2004-08-19 | 2006-03-02 | Fuji Electric Device Technology Co Ltd | 半導体装置 |
| JP2006100494A (ja) * | 2004-09-29 | 2006-04-13 | Nec Electronics Corp | 縦型ｍｏｓｆｅｔ |
| JP2006135038A (ja) * | 2004-11-04 | 2006-05-25 | Nec Electronics Corp | 半導体装置およびその製造方法 |
| JP2006165441A (ja) * | 2004-12-10 | 2006-06-22 | Nec Electronics Corp | 半導体装置及びその製造方法 |
| JP2006294853A (ja) * | 2005-04-11 | 2006-10-26 | Nec Electronics Corp | 電界効果トランジスタ |
| US7705408B2 (en) | 2005-04-11 | 2010-04-27 | Nec Electronics Corporation | Vertical field effect transistor |
| JP2007096138A (ja) * | 2005-09-29 | 2007-04-12 | Denso Corp | 半導体基板の製造方法、半導体基板、縦型スーパージャンクションｍｏｓデバイス、半導体基板の評価方法 |
| US8441036B2 (en) | 2006-03-22 | 2013-05-14 | Nissan Motor Co., Ltd. | Semiconductor device and method of manufacturing the same |
| JP2009537074A (ja) * | 2006-05-12 | 2009-10-22 | ビシェイ−シリコニクス | パワーｍｏｓｆｅｔのコンタクトメタライゼーション |
| US8697571B2 (en) | 2006-05-12 | 2014-04-15 | Vishay-Siliconix | Power MOSFET contact metallization |
| TWI404170B (zh) * | 2006-05-12 | 2013-08-01 | Vishay Siliconix | 功率金屬氧化物半導體場效電晶體 |
| US8471390B2 (en) | 2006-05-12 | 2013-06-25 | Vishay-Siliconix | Power MOSFET contact metallization |
| JP2008042056A (ja) * | 2006-08-09 | 2008-02-21 | Renesas Technology Corp | 半導体装置およびその製造方法 |
| JP2008078396A (ja) * | 2006-09-21 | 2008-04-03 | Nec Electronics Corp | 半導体装置 |
| JP2010510662A (ja) * | 2006-11-16 | 2010-04-02 | アルファ アンド オメガ セミコンダクター，リミテッド | 垂直方向過渡電圧サプレッサ（ｔｖｓ）とｅｍｉフィルタのための回路構成と製造処理 |
| JP2009049315A (ja) * | 2007-08-22 | 2009-03-05 | Rohm Co Ltd | 半導体装置および半導体装置の製造方法 |
| JP2009246225A (ja) * | 2008-03-31 | 2009-10-22 | Rohm Co Ltd | 半導体装置 |
| US8169023B2 (en) | 2008-07-16 | 2012-05-01 | Kabushiki Kaisha Toshiba | Power semiconductor device |
| JP2010118642A (ja) * | 2008-10-14 | 2010-05-27 | Denso Corp | 半導体装置 |
| KR101088207B1 (ko) * | 2008-11-14 | 2011-11-30 | 주식회사 동부하이텍 | 반도체 소자의 제조 방법 |
| USRE48289E1 (en) | 2008-12-25 | 2020-10-27 | Rohm Co., Ltd. | Semiconductor device |
| USRE48072E1 (en) | 2008-12-25 | 2020-06-30 | Rohm Co., Ltd. | Semiconductor device |
| US11152501B2 (en) | 2008-12-25 | 2021-10-19 | Rohm Co., Ltd. | Semiconductor device |
| US10693001B2 (en) | 2008-12-25 | 2020-06-23 | Rohm Co., Ltd. | Semiconductor device |
| JP2018056570A (ja) * | 2008-12-25 | 2018-04-05 | ローム株式会社 | 半導体装置 |
| US11804545B2 (en) | 2008-12-25 | 2023-10-31 | Rohm Co., Ltd. | Semiconductor device |
| JPWO2010119789A1 (ja) * | 2009-04-13 | 2012-10-22 | ローム株式会社 | 半導体装置および半導体装置の製造方法 |
| JP2011097027A (ja) * | 2009-09-29 | 2011-05-12 | Denso Corp | 半導体装置の金属電極形成方法及び金属電極形成装置 |
| US8723254B2 (en) | 2009-10-26 | 2014-05-13 | Mitsubishi Electric Corporation | Semiconductor device and manufacturing method thereof |
| JP2011091283A (ja) * | 2009-10-26 | 2011-05-06 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| DE102010042929A1 (de) | 2009-10-26 | 2011-05-05 | Mitsubishi Electric Corporation, Tokyo | Halbleitervorrichtung und deren Herstellungsverfahren |
| US9306056B2 (en) | 2009-10-30 | 2016-04-05 | Vishay-Siliconix | Semiconductor device with trench-like feed-throughs |
| US10032901B2 (en) | 2009-10-30 | 2018-07-24 | Vishay-Siliconix | Semiconductor device with trench-like feed-throughs |
| JP2013539906A (ja) * | 2010-09-14 | 2013-10-28 | シーエスエムシー テクノロジーズ ファブ１ カンパニー リミテッド | トレンチ垂直の二重拡散金属酸化物半導体トランジスター |
| JP2012124430A (ja) * | 2010-12-10 | 2012-06-28 | Rohm Co Ltd | 半導体装置および半導体パッケージ |
| US9490242B2 (en) | 2010-12-10 | 2016-11-08 | Rohm Co., Ltd. | Semiconductor device and semiconductor package |
| US9496384B2 (en) | 2011-11-30 | 2016-11-15 | Rohm Co., Ltd. | Semiconductor device |
| WO2013081089A1 (ja) * | 2011-11-30 | 2013-06-06 | ローム株式会社 | 半導体装置 |
| JP2013115385A (ja) * | 2011-11-30 | 2013-06-10 | Rohm Co Ltd | 半導体装置 |
| US10553713B2 (en) | 2011-11-30 | 2020-02-04 | Rohm Co., Ltd. | Semiconductor device |
| JP2012049573A (ja) * | 2011-12-06 | 2012-03-08 | Fuji Electric Co Ltd | 半導体装置およびその製造方法 |
| US9362370B2 (en) | 2012-10-30 | 2016-06-07 | Panasonic Intellectual Property Management Co., Ltd. | Silicon carbide semiconductor device having nitrogen-containing silicon alloy for ohmic contact to P-type impurity region |
| WO2014073127A1 (ja) * | 2012-11-09 | 2014-05-15 | パナソニック株式会社 | 半導体装置及びその製造方法 |
| JP5526291B1 (ja) * | 2012-11-09 | 2014-06-18 | パナソニック株式会社 | 半導体装置及びその製造方法 |
| US8847238B2 (en) | 2012-11-09 | 2014-09-30 | Panasonic Corporation | Semiconductor device which can withstand high voltage or high current and method for fabricating the same |
| JP2014192351A (ja) * | 2013-03-27 | 2014-10-06 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JP2015070152A (ja) * | 2013-09-30 | 2015-04-13 | トヨタ自動車株式会社 | 半導体装置とその製造方法 |
| JPWO2017010393A1 (ja) * | 2015-07-16 | 2017-11-02 | 富士電機株式会社 | 半導体装置および半導体装置の製造方法 |
| US10211299B2 (en) | 2015-07-16 | 2019-02-19 | Fuji Electric Co., Ltd. | Semiconductor device and semiconductor device manufacturing method |
| JP2015222830A (ja) * | 2015-07-23 | 2015-12-10 | ローム株式会社 | 半導体装置および半導体パッケージ |
| JPWO2019049572A1 (ja) * | 2017-09-05 | 2019-12-26 | 富士電機株式会社 | 炭化珪素半導体装置および炭化珪素半導体装置の製造方法 |
| US11145724B2 (en) | 2017-09-05 | 2021-10-12 | Fuji Electric Co., Ltd. | Silicon carbide semiconductor device and method of manufacturing silicon carbide semiconductor device |
| WO2019049572A1 (ja) * | 2017-09-05 | 2019-03-14 | 富士電機株式会社 | 炭化珪素半導体装置および炭化珪素半導体装置の製造方法 |
| US10978308B2 (en) | 2018-05-31 | 2021-04-13 | Renesas Electronics Corporation | Method for manufacturing a semiconductor device |
| JP2020098820A (ja) * | 2018-12-17 | 2020-06-25 | 三菱電機株式会社 | 半導体装置 |
| JP7085975B2 (ja) | 2018-12-17 | 2022-06-17 | 三菱電機株式会社 | 半導体装置 |
| CN113396481A (zh) * | 2019-02-04 | 2021-09-14 | 住友电气工业株式会社 | 碳化硅半导体器件 |
| JP2020167337A (ja) * | 2019-03-29 | 2020-10-08 | ローム株式会社 | 半導体装置 |
| JP7405517B2 (ja) | 2019-03-29 | 2023-12-26 | ローム株式会社 | 半導体装置 |
| JP2022049608A (ja) * | 2020-09-16 | 2022-03-29 | 株式会社東芝 | 半導体装置 |
| JP7427566B2 (ja) | 2020-09-16 | 2024-02-05 | 株式会社東芝 | 半導体装置 |
Also Published As
| Publication number | Publication date |
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