CN103579087B - 一种三维集成电路结构的制作方法和三维集成电路结构 - Google Patents

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Abstract

本发明公开了一种三维集成电路结构的制作方法和三维集成电路结构。该方法包括：提供基底；在基底上形成第一芯片介电层，在第一芯片介电层中形成第一芯片凹槽，在第一芯片凹槽中嵌入第一芯片；在第一芯片介电层上形成第一通孔介电层，在第一通孔介电层内形成第一导电通孔和第一导电沟槽；在第一通孔介电层上形成第二芯片介电层，在第二芯片介电层中形成第二芯片凹槽，在第二芯片凹槽中嵌入第二芯片；在第二芯片介电层上形成第二通孔介电层，在第二通孔介电层内形成第二导电通孔、在第二芯片介电层和第二通孔介电层内形成第三导电通孔，在第二通孔介电层内形成第二导电沟槽。该制作方法能够降低三维集成电路结构的制作成本。

Description

一种三维集成电路结构的制作方法和三维集成电路结构
技术领域
本发明涉及半导体制造工艺，尤其涉及一种三维集成电路结构的制作方法和三维集成电路结构。
背景技术
随着半导体产业的快速发展，集成电路的集成密度不断提高。这种集成密度的提高主要来自于特征尺寸的减小，其允许更多的器件集成在一个给定的区域中。
这些集成密度的提高基本上是在二维集成电路的基础上。虽然光刻技术的改进已经促进二维集成电路的重大改进，但是仍存在对集成密度的限制。一方面的限制在于成熟的光刻技术下特征尺寸很难有突破性的缩小；另一方面的限制在于将更多的器件集成在一个芯片上需要更复杂的设计。
在进一步提高集成密度的研究中，已经开发出三维集成电路。图1为现有的三维集成电路的剖视图。如图1所示，芯片120、130、140和150依次叠放在基底110上，位于中间的芯片120-140中形成有穿透硅通孔(ThroughSiliconVias，TSV)160。相邻的芯片之间以及最底层的芯片120与基底110之间通过凸块(Bump)将穿透硅通孔160连接在一起，以使堆叠的多个芯片110-150之间形成电连接。
堆叠结构中的每个芯片都是在半导体衬底上单独形成的。形成这些芯片的半导体衬底的厚度与芯片本身相比厚度较大，而穿透硅通孔160的尺寸非常小，大约为几十到几百纳米。如果想利用光刻技术在半导体衬底中形成通孔，并填充硅以形成穿透硅通孔160，则需要对每个芯片的半导体衬底进行减薄，然后再经过刻蚀、填充等工艺形成穿透硅通孔160。因此，制作这种三维集成电路结构的成本较高，不利于量产。
因此，目前急需一种三维集成电路结构的制作方法和三维集成电路结构，以解决上述问题。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
为了解决现有技术中存在的问题，本发明提出了一种三维集成电路结构的制作方法，包括：步骤A，提供基底；步骤B，在所述基底上形成第一芯片介电层，在所述第一芯片介电层中形成第一芯片凹槽，在所述第一芯片凹槽中嵌入第一芯片，所述第一芯片的上表面具有第一焊垫；步骤C，在所述第一芯片介电层上形成第一通孔介电层，在所述第一通孔介电层内形成第一导电通孔和第一导电沟槽，其中所述第一导电通孔与所述第一焊垫电连接，所述第一导电沟槽位于所述第一通孔介电层的上表面将所述第一导电通孔的顶部连接；步骤D，在所述第一通孔介电层上形成第二芯片介电层，在所述第二芯片介电层中形成第二芯片凹槽，在所述第二芯片凹槽中嵌入第二芯片，所述第二芯片的上表面具有第二焊垫；以及步骤E，在所述第二芯片介电层上形成第二通孔介电层，在所述第二通孔介电层内形成第二导电通孔、在所述第二芯片介电层和所述第二通孔介电层内形成第三导电通孔，在所述第二通孔介电层内形成第二导电沟槽，其中所述第二导电通孔与所述第二焊垫电连接，所述第三导电通孔与所述第一导电沟槽电连接，所述第二导电沟槽与所述第二导电通孔和所述第三导电通孔的顶部连接。
优选地，所述第一芯片介电层与所述基底之间形成有垫氧化物层。
优选地，所述第一通孔介电层与所述第二芯片介电层之间形成刻蚀停止层。
优选地，所述刻蚀停止层为含氮的碳化硅层。
优选地，所述第一导电沟槽包括***导电沟槽，所述***导电沟槽嵌入在所述第一通孔介电层的上表面不对应于所述第一芯片的区域内。
优选地，所述第一芯片上形成有覆盖所述第一焊垫的第一覆盖层，所述第二芯片上形成有覆盖所述第二焊垫的第二覆盖层。
优选地，所述第一覆盖层和所述第二覆盖层为含氮的碳化硅层或氧化物层。
优选地，所述第一芯片介电层、所述第一通孔介电层、所述第二芯片介电层和/或所述第二通孔介电层为低k介电层。
优选地，所述制作方法还包括重复上述步骤D和E，以在所述基底上形成多个堆叠的芯片。
优选地，所述基底为硅晶片。
优选地，所述第一芯片介电层的厚度大于所述第一芯片的厚度，所述第二芯片介电层的厚度大于所述第二芯片的厚度。
优选地，所述第一通孔介电层、所述第二通孔介电层、所述第一芯片介电层和所述第二芯片介电层的材料相同。
本发明还提供一种三维集成电路结构，所述三维集成电路结构是如上所述任一种方法制成的。
本发明提供的三维集成电路结构的制作方法无需进行半导体衬底的减薄工艺和穿透硅通孔刻蚀工艺，因此降低了三维集成电路结构的制作成本。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。在附图中，
图1为现有的三维集成电路的剖视图；
图2为根据本发明一个实施方式的制作三维集成电路结构的流程图；
图3A-3J为根据本发明一个实施方式制作三维集成电路结构过程中各步骤所获得的器件的剖视图。
具体实施方式
接下来，将结合附图更加完整地描述本发明，附图中示出了本发明的实施例。但是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。
本发明提供一种三维集成电路结构的制作方法。图2为根据本发明一个实施方式的制作三维集成电路结构的流程图，图3A-3J为根据本发明一个实施方式制作三维集成电路结构过程中各步骤所获得的器件的剖视图。下面将结合图2和图3A-3J对本发明的方法进行详细描述。
执行步骤201，提供基底。
如图3A所示，提供基底301。基底301可以是以下所提到的材料中的至少一种：硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。优选地，所述基底301为硅基底。
执行步骤202，在基底上形成第一芯片介电层，在第一芯片介电层中形成第一芯片凹槽，在第一芯片凹槽中嵌入第一芯片，第一芯片的上表面具有第一焊垫。
继续参见图3A，在基底301上形成第一芯片介电层303，第一芯片介电层303的材料可以为氧化物、氮化物等。优选地，在基底301与第一芯片介电层303之间还形成有垫氧化物层302，该垫氧化物层302可以作为基底301与第一芯片介电层303的过渡层。为了降低器件的寄生电容，优选地，第一芯片介电层303的材料可以为低k介电材料。
如图3B所示，在第一芯片介电层303中形成第一芯片凹槽304。作为示例，可以在第一芯片介电层303上形成具有图案的光刻胶层，然后刻蚀形成第一芯片凹槽304。
如图3C所示，将第一芯片305嵌入在第一芯片凹槽304内。由于第一芯片305要容纳在第一芯片介电层303中的第一芯片凹槽304内，因此，第一芯片介电层303的厚度可以基本等于第一芯片305的厚度。第一芯片305的厚度可以控制在小于50微米，而依赖于新技术和新工艺，应当允许第一芯片介电层303具有一定的余量(例如900埃)，以能够容纳嵌入工程中引起的误差。第一芯片305的上表面形成有第一焊垫306，第一芯片305通过该第一焊垫306与外部电路电连接。优选地，第一芯片305上形成有覆盖第一焊垫306的第一覆盖层307，该第一覆盖层307可以用作后续工艺的刻蚀停止层。优选地，第一覆盖层307为含氮的碳化硅层或氧化物层。
执行步骤203，在第一芯片介电层上形成第一通孔介电层，在第一通孔介电层内形成第一导电通孔和第一导电沟槽，其中第一导电通孔与第一焊垫电连接，第一导电沟槽位于第一通孔介电层的上表面。
如图3D所示，在第一芯片介电层303上形成第一通孔介电层308。为了降低器件的寄生电容，优选地，第一通孔介电层308的材料可以为低k介电材料。
如图3E所示，在第一通孔介电层308中形成第一导电通孔309a和第一导电沟槽309b。第一导电通孔309a与第一焊垫306电连接，第一导电沟槽309b位于第一通孔介电层308的上表面。第一导电沟槽309b在第一通孔介电层308的上表面将第一导电通孔309a的顶部连接，并形成互连结构，为了将该互连结构与外部电路电连接，第一导电沟槽309b还包括***导电沟槽，该***导电沟槽嵌入在第一通孔介电层308的上表面不对应于第一芯片305的区域内。***导电沟槽竖直向下在基底301上的投影与第一芯片305竖直向下在基底301上的投影不重叠，以方便后续工艺形成连接第一导电沟槽309b的连接结构。
第一导电通孔309a和第一导电沟槽309b可以采用本领域内常用的方法来形成的。作为示例，通过刻蚀工艺在对应第一焊垫306的位置处形成与第一焊垫306连通的通孔；然后根据需要可以在通孔的顶部以及未形成有通孔的位置处形成沟槽，以形成互连结构；最后在通孔和沟槽内填充金属(例如铜或钨等)，以形成第一导电通孔309a和第一导电沟槽309b。
执行步骤204，在第一通孔介电层上形成第二芯片介电层，在第二芯片介电层中形成第二芯片凹槽，在第二芯片凹槽中嵌入第二芯片，第二芯片的上表面具有第二焊垫。
优选地，在形成第二芯片介电层之前，可以在第一通孔介电层308上形成刻蚀停止层310(如图3F所示)，其可以用作刻蚀形成连通第一导电沟槽309b的刻蚀停止层。优选地，刻蚀停止层310可以为含氮的碳化硅层。
该步骤与步骤203基本相同，下面将将结合附图对形成步骤204进行简单介绍。如图3G所示，在第一通孔介电层308上形成第二芯片介电层311(可以理解的是，当存在刻蚀停止层310时，第二芯片介电层311形成在该刻蚀停止层310上)，第二芯片介电层311的材料可以为氧化物、氮化物等。为了降低器件的寄生电容，优选地，第二芯片介电层311的材料可以为低k介电材料。采用光刻技术在第二芯片介电层311中形成第二芯片凹槽，然后将第二芯片312嵌入在该第二芯片凹槽内。同样地，第二芯片312的厚度可以控制在小于50微米，而依赖于新技术和新工艺，应当允许第二芯片介电层311具有一定的余量(例如900埃)，以能够容纳嵌入工程中引起的误差。第二芯片312的上表面形成有第二焊垫313，第二芯片312通过该第二焊垫313与外部电路电连接。优选地，第二芯片312上形成有覆盖第二焊垫313的第二覆盖层314，该第二覆盖层314可以用作后续工艺的刻蚀停止层。优选地，第二覆盖层314为含氮的碳化硅层或氧化物层。
执行步骤205，在第二芯片介电层上形成第二通孔介电层，在第二通孔介电层内形成第二导电通孔、在第二芯片介电层和第二通孔介电层内形成第三导电通孔，在第二通孔介电层内形成第二导电沟槽，其中第二导电通孔与第二焊垫电连接，第三导电通孔与第一导电沟槽电连接。
如图3H所示，在第二芯片介电层311上形成第二通孔介电层315。为了降低器件的寄生电容，优选地，第二通孔介电层315的材料可以为低k介电材料。
如图3I所示，在第二通孔介电层315中形成第二导电通孔316a和第三导电通孔316b。第二导电通孔316a形成在第二通孔介电层315中，与第二焊垫313电连接，第三导电通孔316b形成在第二芯片介电层311和第二通孔介电层315中，与第一导电沟槽309b电连接。第二导电通孔316a和第三导电通孔316b可以采用本领域内常用的方法来形成的。作为示例，通过刻蚀工艺在对应第二焊垫313和第一导电沟槽309b的位置处形成分别与第二焊垫313和第一导电沟槽309b连通的通孔，其中对应于第二焊垫313处的通孔仅形成在第二通孔介电层315中，对应于第一导电沟槽309b处的通孔形成在第二芯片介电层311和第二通孔介电层315中；然后根据需要可以在通孔的顶部以及未形成有通孔的位置处形成沟槽，以形成互连结构；最后在通孔和沟槽内填充金属(例如铜或钨等)，以形成第二导电通孔316a和第三导电通孔316b。优选地，第一通孔介电层308、第二通孔介电层315、第一芯片介电层303和第二芯片介电层311的材料相同。
当然，本发明提供的方法不限于仅集成两个芯片，还可以形成多于2个芯片的集成电路。在此情况下，该制作方法还包括重复上述步骤204和步骤205，以在基底301上形成多个堆叠的芯片。
优选地，在芯片和通孔结构层与第二通孔层之间以及相邻的芯片和通孔结构层之间形成有刻蚀停止层(参照图3J中所示的刻蚀停止层317)。
本发明还提供一种三维集成电路结构，该三维集成电路结构是由如上所述的方法制成的。
本发明提供的三维集成电路结构的制作方法无需进行半导体衬底的减薄工艺和穿透硅通孔刻蚀工艺，因此降低了三维集成电路结构的制作成本。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (13)

1.一种三维集成电路结构的制作方法，其特征在于，包括：
步骤A，提供基底；
步骤B，在所述基底上形成第一芯片介电层，在所述第一芯片介电层中形成第一芯片凹槽，在所述第一芯片凹槽中嵌入第一芯片，所述第一芯片的上表面具有第一焊垫；
步骤C，在所述第一芯片介电层上形成第一通孔介电层，在所述第一通孔介电层内形成第一导电通孔和第一导电沟槽，其中所述第一导电通孔与所述第一焊垫电连接，所述第一导电沟槽位于所述第一通孔介电层的上表面将所述第一导电通孔的顶部连接；
步骤D，在所述第一通孔介电层上形成第二芯片介电层，在所述第二芯片介电层中形成第二芯片凹槽，在所述第二芯片凹槽中嵌入第二芯片，所述第二芯片的上表面具有第二焊垫；以及
步骤E，在所述第二芯片介电层上形成第二通孔介电层，在所述第二通孔介电层内形成第二导电通孔、在所述第二芯片介电层和所述第二通孔介电层内形成第三导电通孔，在所述第二通孔介电层内形成第二导电沟槽，其中所述第二导电通孔与所述第二焊垫电连接，所述第三导电通孔与所述第一导电沟槽电连接，所述第二导电沟槽位于所述第二导电通孔和所述第三导电通孔的顶部上。
2.如权利要求1所述的制作方法，其特征在于，所述第一芯片介电层与所述基底之间形成有垫氧化物层。
3.如权利要求1所述的制作方法，其特征在于，所述第一通孔介电层与所述第二芯片介电层之间形成刻蚀停止层。
4.如权利要求3所述的制作方法，其特征在于，所述刻蚀停止层为含氮的碳化硅层。
5.如权利要求1所述的制作方法，其特征在于，所述第一导电沟槽包括***导电沟槽，所述***导电沟槽嵌入在所述第一通孔介电层的上表面不对应于所述第一芯片的区域内。
6.如权利要求1所述的制作方法，其特征在于，所述第一芯片上形成有覆盖所述第一焊垫的第一覆盖层，所述第二芯片上形成有覆盖所述第二焊垫的第二覆盖层。
7.如权利要求6所述的制作方法，其特征在于，所述第一覆盖层和所述第二覆盖层为含氮的碳化硅层或氧化物层。
8.如权利要求1所述的制作方法，其特征在于，所述第一芯片介电层、所述第一通孔介电层、所述第二芯片介电层和/或所述第二通孔介电层为低k介电层。
9.如权利要求1所述的制作方法，其特征在于，所述制作方法还包括重复上述步骤D和E，以在所述基底上形成多个堆叠的芯片。
10.如权利要求1所述的制作方法，其特征在于，所述基底为硅晶片。
11.如权利要求1所述的制作方法，其特征在于，所述第一芯片介电层的厚度大于所述第一芯片的厚度，所述第二芯片介电层的厚度大于所述第二芯片的厚度。
12.如权利要求1所述的制作方法，其特征在于，所述第一通孔介电层、所述第二通孔介电层、所述第一芯片介电层和所述第二芯片介电层的材料相同。
13.一种三维集成电路结构，其特征在于，所述三维集成电路结构是由权利要求1-12中任一项所述的方法制成的。
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