JPH10172969A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH10172969A JPH10172969A JP8326932A JP32693296A JPH10172969A JP H10172969 A JPH10172969 A JP H10172969A JP 8326932 A JP8326932 A JP 8326932A JP 32693296 A JP32693296 A JP 32693296A JP H10172969 A JPH10172969 A JP H10172969A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
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Abstract
(57)【要約】
【課題】絶縁膜中にプラグを形成し、このプラグに接続
する配線を形成する場合、プラグと配線との接続部の抵
抗が増加し、しかも工程が複雑である。 【解決手段】半導体基板1上の絶縁膜2にコンタクトホ
ール3を形成したのち、全面にAl膜4を後工程で形成
する配線の厚さ以上に堆積する。次でこのAl膜4をC
MP法で研磨し所定の厚さにしたのちパターニングし、
Al配線4Aを形成する。
する配線を形成する場合、プラグと配線との接続部の抵
抗が増加し、しかも工程が複雑である。 【解決手段】半導体基板1上の絶縁膜2にコンタクトホ
ール3を形成したのち、全面にAl膜4を後工程で形成
する配線の厚さ以上に堆積する。次でこのAl膜4をC
MP法で研磨し所定の厚さにしたのちパターニングし、
Al配線4Aを形成する。
Description
【0001】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、特にプラグ及び配線の形成方法に関する。
法に関し、特にプラグ及び配線の形成方法に関する。
【0002】
【従来の技術】従来、半導体基板に形成した拡散層と配
線とを接続する方法としては、たとえば特開平5−27
5366号公報に示されるように、絶縁膜中に導電性プ
ラグを埋め込み、埋め込んだ後のプラグ上部と絶縁膜の
表面を平坦にした後、配線用導電膜を堆積する方法が多
く用いられている。以下図3を用いて説明する。
線とを接続する方法としては、たとえば特開平5−27
5366号公報に示されるように、絶縁膜中に導電性プ
ラグを埋め込み、埋め込んだ後のプラグ上部と絶縁膜の
表面を平坦にした後、配線用導電膜を堆積する方法が多
く用いられている。以下図3を用いて説明する。
【0003】先ず、図3(a)に示すように、半導体基
板1上に設けられた絶縁膜2Aにコンタクトホール3を
開口した後、CVD法によりタングステン(W)膜7を
堆積する。次に図3(b)に示すように、絶縁膜に対し
てタングステンを優先的に削る第一の化学機械研磨(C
MP)法により、絶縁膜2Aの上部に堆積したタングス
テン膜7を完全に研磨除去する。この時コンタクトホー
ル3内のタングステンプラグ7Aの上部には削り過ぎに
よるリセス8を生じ、絶縁膜表面より低くなる。
板1上に設けられた絶縁膜2Aにコンタクトホール3を
開口した後、CVD法によりタングステン(W)膜7を
堆積する。次に図3(b)に示すように、絶縁膜に対し
てタングステンを優先的に削る第一の化学機械研磨(C
MP)法により、絶縁膜2Aの上部に堆積したタングス
テン膜7を完全に研磨除去する。この時コンタクトホー
ル3内のタングステンプラグ7Aの上部には削り過ぎに
よるリセス8を生じ、絶縁膜表面より低くなる。
【0004】次に図3(c)に示すように、タングステ
ンプラグ上部と絶縁膜表面とを同じ高さにするために絶
縁膜2Aを優先的に削り取る条件の第二のCMP法で平
坦化を行う。このように絶縁膜中に導電性プラグ7Aが
形成された後、特開平5−275336号公報には示さ
れていないが、図3(d)に示すように、全面に配線用
導電性膜9を堆積し、配線をパターニングするという方
法が用いられている。
ンプラグ上部と絶縁膜表面とを同じ高さにするために絶
縁膜2Aを優先的に削り取る条件の第二のCMP法で平
坦化を行う。このように絶縁膜中に導電性プラグ7Aが
形成された後、特開平5−275336号公報には示さ
れていないが、図3(d)に示すように、全面に配線用
導電性膜9を堆積し、配線をパターニングするという方
法が用いられている。
【0005】
【発明が解決しようとする課題】第一の問題点は、導電
性プラグ上端と絶縁膜表面の高さを合わせるために工程
が複雑化するということである。その理由は、導電性プ
ラグ形成のためにCMP法により絶縁膜上の導電性膜を
完全に除去すると必ず、プラグ上にリセスを生じてしま
うからである。
性プラグ上端と絶縁膜表面の高さを合わせるために工程
が複雑化するということである。その理由は、導電性プ
ラグ形成のためにCMP法により絶縁膜上の導電性膜を
完全に除去すると必ず、プラグ上にリセスを生じてしま
うからである。
【0006】第二の問題点は、工程数が多いということ
である。その理由は、プラグ形成のために金属膜の堆積
とCMP法による研磨を行い、さらに配線用導電性膜を
堆積するためである。
である。その理由は、プラグ形成のために金属膜の堆積
とCMP法による研磨を行い、さらに配線用導電性膜を
堆積するためである。
【0007】第三の問題点はプラグと配線との接続部で
抵抗増加や接続不良を起こしやすいということである。
その理由は、プラグ形成と配線形成が別工程で行われる
ため接続の問題を生じるからである。
抵抗増加や接続不良を起こしやすいということである。
その理由は、プラグ形成と配線形成が別工程で行われる
ため接続の問題を生じるからである。
【0008】本発明の第1の目的は、プラグと配線間の
接続部の抵抗増加や接続不良を回避できる半導体装置の
製造方法を提供することにある。本発明の他の目的はプ
ラグと配線の形成の工程数を削減できる半導体装置の製
造方法を提供することにある。
接続部の抵抗増加や接続不良を回避できる半導体装置の
製造方法を提供することにある。本発明の他の目的はプ
ラグと配線の形成の工程数を削減できる半導体装置の製
造方法を提供することにある。
【0009】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体基板上に形成された絶縁膜にスルーホ
ールを形成する工程と、全面に導電性膜を後工程で形成
する配線の厚さ以上に堆積し前記スルーホールを埋める
工程と、前記導電性膜をCMP法により研磨し所定の厚
さにする工程と、研磨された前記導電性膜をパターニン
グし配線を形成する工程とを含むことを特徴とするもの
である。
造方法は、半導体基板上に形成された絶縁膜にスルーホ
ールを形成する工程と、全面に導電性膜を後工程で形成
する配線の厚さ以上に堆積し前記スルーホールを埋める
工程と、前記導電性膜をCMP法により研磨し所定の厚
さにする工程と、研磨された前記導電性膜をパターニン
グし配線を形成する工程とを含むことを特徴とするもの
である。
【0010】
【作用】プラグ埋め込み時に過剰に金属膜を堆積させ、
これを配線用金属膜として使用することにより、プラグ
と一体的に配線を形成する。
これを配線用金属膜として使用することにより、プラグ
と一体的に配線を形成する。
【0011】
【発明の実施の形態】次に本発明について図面を用いて
説明する。図1(a)〜(c)は本発明の第1の実施の
形態を説明する為の半導体チップの断面図である。
説明する。図1(a)〜(c)は本発明の第1の実施の
形態を説明する為の半導体チップの断面図である。
【0012】先ず、図1(a)に示すように、拡散層等
が形成されたシリコン等の半導体基板1上に絶縁膜2と
してCVD法によりSiO2 膜を約100nm堆積し、
レジストパターンを形成した後エッチングによりコンタ
クトホール3を形成した。この時、絶縁膜としてSiO
2 を用いたがこの他SiF4 +SiH4 +O2 を原料ガ
スとするSiOF膜や回転塗布法によるベンゾシクロブ
テン膜やポリイミド膜等の有機膜などを用いてもかまわ
ない。
が形成されたシリコン等の半導体基板1上に絶縁膜2と
してCVD法によりSiO2 膜を約100nm堆積し、
レジストパターンを形成した後エッチングによりコンタ
クトホール3を形成した。この時、絶縁膜としてSiO
2 を用いたがこの他SiF4 +SiH4 +O2 を原料ガ
スとするSiOF膜や回転塗布法によるベンゾシクロブ
テン膜やポリイミド膜等の有機膜などを用いてもかまわ
ない。
【0013】次に図1(b)に示すように、導電性膜と
してAl膜4を(CH3 )2 AlHを原料とするCVD
法により150℃で10分間成膜を行った。堆積する膜
厚はコンタクトホールを埋め込みコンタクトプラグを形
成すると共に、絶縁膜2の表面より配線用導電性膜厚5
00nmを上回るように約1000nm堆積した。この
時、コンタクトホール3を完全に埋め込むためにCVD
法によりAlを堆積したが、材料及び成膜法はこれに限
定するものではない。
してAl膜4を(CH3 )2 AlHを原料とするCVD
法により150℃で10分間成膜を行った。堆積する膜
厚はコンタクトホールを埋め込みコンタクトプラグを形
成すると共に、絶縁膜2の表面より配線用導電性膜厚5
00nmを上回るように約1000nm堆積した。この
時、コンタクトホール3を完全に埋め込むためにCVD
法によりAlを堆積したが、材料及び成膜法はこれに限
定するものではない。
【0014】次に図1(c)に示すように、研磨材とし
て酸化剤及びアルミナ又はシリカ等を含むスラリーを用
いるCMP法によりAl膜4の表面の凹凸をなくしなが
ら配線用に必要な膜厚まで研削した。研磨はあらかじめ
求めておいた研磨レート200nm/minより2.5
分行った。研磨精度は±10%である。この後、Al膜
4をパターニングしAl配線4Aを形成した。
て酸化剤及びアルミナ又はシリカ等を含むスラリーを用
いるCMP法によりAl膜4の表面の凹凸をなくしなが
ら配線用に必要な膜厚まで研削した。研磨はあらかじめ
求めておいた研磨レート200nm/minより2.5
分行った。研磨精度は±10%である。この後、Al膜
4をパターニングしAl配線4Aを形成した。
【0015】このように第1の実施の形態によれば、コ
ンタクトホール内に形成したプラグと一体的にAl配線
4Aを形成できる為、プラグと配線の接続部の抵抗増加
や接続不良をなくし、工程数を削減できる。
ンタクトホール内に形成したプラグと一体的にAl配線
4Aを形成できる為、プラグと配線の接続部の抵抗増加
や接続不良をなくし、工程数を削減できる。
【0016】図2(a)〜(c)は本発明の第2の実施
の形態を説明する為の半導体チップの断面図である。先
ず、図2(a)に示すように、半導体基板1上に絶縁膜
2としてSiO2 膜を約100nm堆積し、レジストパ
ターンを形成した後エッチングによりコンタクトホール
3を形成した。この時、絶縁膜としてSiO2 を用いた
がこの他SiOF膜や有機膜などを用いてもかまわな
い。次に導電性膜の下地層としてTiN膜を50nm堆
積した。この下地膜はこの後に堆積する導電性膜の拡散
バリア、密着層、シードレイヤとして作用する。この下
地層はTiNに限らずTiW、TiWN、Taなどの有
効な材料を用いてもよい。
の形態を説明する為の半導体チップの断面図である。先
ず、図2(a)に示すように、半導体基板1上に絶縁膜
2としてSiO2 膜を約100nm堆積し、レジストパ
ターンを形成した後エッチングによりコンタクトホール
3を形成した。この時、絶縁膜としてSiO2 を用いた
がこの他SiOF膜や有機膜などを用いてもかまわな
い。次に導電性膜の下地層としてTiN膜を50nm堆
積した。この下地膜はこの後に堆積する導電性膜の拡散
バリア、密着層、シードレイヤとして作用する。この下
地層はTiNに限らずTiW、TiWN、Taなどの有
効な材料を用いてもよい。
【0017】次に図2(b)に示すように、導電性膜と
してCu膜6を銅ヘキサフロロアセチルアセトナトート
リメチルビニルシランを原料とするCVD法により17
0℃で20分間成膜を行った。堆積する膜厚はコンタク
トホール3を埋め込みコンタクトプラグを形成すると共
に、TiN膜5の表面より配線用導電性膜厚500nm
を上回るように約1000nm堆積した。この時、コン
タクトホールを完全に埋め込むためCVD法によりCu
膜を堆積したが、材料及び成膜法はこれに限定するもの
ではない。
してCu膜6を銅ヘキサフロロアセチルアセトナトート
リメチルビニルシランを原料とするCVD法により17
0℃で20分間成膜を行った。堆積する膜厚はコンタク
トホール3を埋め込みコンタクトプラグを形成すると共
に、TiN膜5の表面より配線用導電性膜厚500nm
を上回るように約1000nm堆積した。この時、コン
タクトホールを完全に埋め込むためCVD法によりCu
膜を堆積したが、材料及び成膜法はこれに限定するもの
ではない。
【0018】次に図2(c)に示すように、CMP法に
よりCu膜6の表面の凹凸をなくしながら配線用に必要
な膜厚まで研削した。研磨はあらかじめ求めておいた研
磨レート400nm/minより1.25分行った。こ
の後、Cu膜6をパターンニングしCu配線6Aを形成
した。本第2の実施の形態においても第1の実施の形態
の場合と同様の効果がある。
よりCu膜6の表面の凹凸をなくしながら配線用に必要
な膜厚まで研削した。研磨はあらかじめ求めておいた研
磨レート400nm/minより1.25分行った。こ
の後、Cu膜6をパターンニングしCu配線6Aを形成
した。本第2の実施の形態においても第1の実施の形態
の場合と同様の効果がある。
【0019】尚、上記実施の形態ではコンタクトプラグ
及びその上層配線の形成法について説明したが、より上
層のビアプラグ及びその上層配線であっても全く同様に
本発明の方法を適用できる。又導電性膜としてAl膜と
Cu膜について説明したが、Al膜とCu膜をスパッタ
法で形成してもよく、又W膜をCVD法又はスパッタ法
により形成してもよい。これらの導電性はいずれもCM
P法により精度良く研磨できる。
及びその上層配線の形成法について説明したが、より上
層のビアプラグ及びその上層配線であっても全く同様に
本発明の方法を適用できる。又導電性膜としてAl膜と
Cu膜について説明したが、Al膜とCu膜をスパッタ
法で形成してもよく、又W膜をCVD法又はスパッタ法
により形成してもよい。これらの導電性はいずれもCM
P法により精度良く研磨できる。
【0020】
【発明の効果】以上説明したように本発明は、絶縁膜に
スルーホールを形成したのち、導電性膜を配線の厚さ以
上に堆積してスルーホールを埋めてプラグを形成し、次
でこの導電性膜をCMP法で研磨したのち配線を形成す
ることにより、プラグと配線とを一体的に形成できる。
この為、プラグと配線との接続部の抵抗増加や断線をな
くし、工程数を削減できるという効果がある。更に、半
導体装置を高速動作させることが可能になると共に、半
導体装置の信頼性を向上させることができる。
スルーホールを形成したのち、導電性膜を配線の厚さ以
上に堆積してスルーホールを埋めてプラグを形成し、次
でこの導電性膜をCMP法で研磨したのち配線を形成す
ることにより、プラグと配線とを一体的に形成できる。
この為、プラグと配線との接続部の抵抗増加や断線をな
くし、工程数を削減できるという効果がある。更に、半
導体装置を高速動作させることが可能になると共に、半
導体装置の信頼性を向上させることができる。
【図1】本発明の第1の実施の形態を説明する為の半導
体チップの断面図。
体チップの断面図。
【図2】本発明の第2の実施の形態を説明する為の半導
体チップの断面図。
体チップの断面図。
【図3】従来例を説明する為の半導体チップの断面図。
1 半導体基板 2,2A 絶縁膜 3 コンタクトホール 4 Al膜 4A Al配線 5 TiN膜 6 Cu膜 6A Cu配線 7 W膜 7A プラグ 8 リセス 9 配線用導電膜
Claims (7)
- 【請求項1】 半導体基板上に形成された絶縁膜にスル
ーホールを形成する工程と、全面に導電性膜を後工程で
形成する配線の厚さ以上に堆積し前記スルーホールを埋
める工程と、前記導電性膜をCMP法により研磨し所定
の厚さにする工程と、研磨された前記導電性膜をパター
ニングし配線を形成する工程とを含むことを特徴とする
半導体装置の製造方法。 - 【請求項2】 導電性膜としてCu膜をCVD法により
堆積する請求項1記載の半導体装置の製造方法。 - 【請求項3】 導電性膜としてAl膜をCVD法により
堆積する請求項1記載の半導体装置の製造方法。 - 【請求項4】 導電性膜としてW膜をCVD法により堆
積する請求項1記載の半導体装置の製造方法。 - 【請求項5】 導電性膜としてCu膜をスパッタ法によ
り堆積する請求項1記載の半導体装置の製造方法。 - 【請求項6】 導電性膜としてAl膜をスパッタ法によ
り堆積する請求項1記載の半導体装置の製造方法。 - 【請求項7】 導電性膜としてW膜をスパッタ法により
堆積する請求項1記載の半導体装置の製造方法。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8326932A JPH10172969A (ja) | 1996-12-06 | 1996-12-06 | 半導体装置の製造方法 |
US08/980,287 US6184120B1 (en) | 1996-12-06 | 1997-11-28 | Method of forming a buried plug and an interconnection |
KR1019970066320A KR100324148B1 (ko) | 1996-12-06 | 1997-12-05 | 반도체장치의제조방법 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8326932A JPH10172969A (ja) | 1996-12-06 | 1996-12-06 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH10172969A true JPH10172969A (ja) | 1998-06-26 |
Family
ID=18193385
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8326932A Pending JPH10172969A (ja) | 1996-12-06 | 1996-12-06 | 半導体装置の製造方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US6184120B1 (ja) |
JP (1) | JPH10172969A (ja) |
KR (1) | KR100324148B1 (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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