WO2014038244A1 - グラフェン構造及びその製造方法 - Google Patents
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Definitions
- the present invention relates to a graphene structure and a manufacturing method thereof.
- CNT Carbon-NanoTube
- Graphene graphene
- the present invention has been made in view of the above problems, and an object of the present invention is to provide a highly reliable graphene structure in which graphene grows in a desired fine region with a sufficiently high density and a method for manufacturing the same. To do.
- the graphene structure of the present invention includes a base, a base formed above the base, and vertical graphene that grows from the base and stands upright in a direction perpendicular to the base surface and is densely superimposed.
- the method for producing a graphene structure of the present invention includes a step of forming a base above a base, and a step of growing vertical graphene that stands upright in the vertical direction with respect to the surface of the base and is densely superimposed using the base Including.
- FIG. 1A is a schematic cross-sectional view illustrating the method of manufacturing the graphene structure according to the first embodiment in the order of steps.
- FIG. 1B is a schematic cross-sectional view illustrating the manufacturing method of the graphene structure according to the first embodiment in the order of steps, following FIG. 1A.
- FIG. 1C is a schematic cross-sectional view subsequent to FIG. 1B, illustrating the graphene structure manufacturing method according to the first embodiment in the order of steps.
- FIG. 2 is a schematic diagram showing a vacuum process system for performing a consistent vacuum process in the first embodiment.
- FIG. 3A is a schematic cross-sectional view illustrating the method of manufacturing the MOS transistor according to the second embodiment in the order of steps.
- FIG. 3B is a schematic cross-sectional view subsequent to FIG. 3A, illustrating the MOS transistor manufacturing method according to the second embodiment in the order of steps.
- FIG. 3C is a schematic cross-sectional view subsequent to FIG. 3B, illustrating the method of manufacturing the MOS transistor according to the second embodiment in the order of steps.
- FIG. 4 is an enlarged schematic cross-sectional view showing a state in the contact hole in the MOS transistor according to the second embodiment.
- FIG. 5 is a schematic plan view showing an enlarged view of the vertical graphene in the contact hole in the MOS transistor according to the second embodiment.
- FIGS. 1A to 1C are schematic cross-sectional views illustrating a method of manufacturing a graphene structure according to the first embodiment in the order of steps.
- FIG. 2 is a schematic diagram showing a vacuum process system for performing a consistent vacuum process.
- This vacuum process system includes a transfer chamber 101 provided in the center, a load lock chamber 102 for taking in and out a growth substrate, a deposition chamber 103 for forming a base, and a CVD chamber 104 for growing graphene. Yes.
- the growth substrate is vacuum-transferred to each desired chamber by a robot arm provided in the transfer chamber 101.
- each process can be performed in-situ consistently without exposing the growth substrate to the outside air.
- a base 2 is formed on a silicon substrate 1.
- a silicon substrate 1 is prepared as a growth substrate.
- the silicon substrate 1 is transferred to the deposition chamber 103 of the vacuum process system.
- the first layer 2a, the second layer 2b, and the third layer 2c are sequentially stacked on the silicon substrate 1 by vacuum deposition, sputtering, atomic layer deposition (ALD), or the like. To do.
- the first layer 2a is at least one selected from titanium nitride (TiN), titanium oxide (TiO 2 ), tantalum nitride (TaN), and tantalum oxide (TaO 2 ). It is formed. For example, TaN is deposited to a thickness of about 15 nm to form the first layer 2a.
- the first layer 2a has a function of preventing the constituent elements of the second layer 2b and the third layer 2c from diffusing to the silicon substrate 1 side.
- the second layer 2b is at least one selected from titanium (Ti), titanium nitride (TiN), titanium oxide (TiO 2 ), niobium (Nb), and vanadium (V), and has a film shape. It is formed. For example, Ti is deposited to a thickness of about 0.5 nm to 1.5 nm to form the second layer 2b.
- the second layer 2b has a close contact function with the first layer 2a of the third layer 2c.
- the third layer 2c is at least one selected from cobalt (Co), nickel (Ni), and iron (Fe), and has a film shape immediately after formation.
- Co is deposited to a thickness of about 2 nm to 5 nm to form the third layer 2c.
- the third layer 2c has a direct catalytic function for graphene growth.
- an integrated structure of horizontal graphene and vertical graphene is continuously formed.
- the silicon substrate 1 is transferred to the CVD chamber 104.
- a source gas is introduced into the CVD chamber 104.
- acetylene (C 2 H 2 ) gas is used as the source gas.
- the flow rate of C 2 H 2 gas is set to about 50 sccm.
- the growth temperature (environment temperature in the CVD method 104) is set to a value within a low temperature range of 400 ° C. to 450 ° C., here about 450 ° C.
- Graphene grows in the horizontal direction (lateral direction) with respect to the surface of the silicon substrate 1 using the Co film of the third layer 2c as a catalyst.
- This graphene is referred to as lateral graphene 3.
- the lateral graphene 3 is stacked in one or more layers. The situation at this time is shown in FIG. 1B.
- the Co film of the third layer 2c aggregates to become particulate or island-shaped Co.
- the Co of the third layer 2c is in the form of particles or islands
- graphene grows in a direction perpendicular to the surface of the silicon substrate 1 (longitudinal direction). This graphene is called longitudinal graphene 4.
- the vertical graphene 4 is integrally formed with the horizontal graphene 3 connected at the top end, and is stacked in a plurality of layers standing upright in the vertical direction and densely superimposed. The state at this time is shown in FIG. 1C.
- the integrated structure of the lateral graphene 3 and the longitudinal graphene 4 can be formed in one continuous process, and the longitudinal graphene 4 stacked at an extremely high density. Can be obtained.
- FIG. 3A to FIG. 3C and FIG. 4 are schematic cross-sectional views showing the MOS transistor manufacturing method according to the second embodiment in the order of steps.
- a transistor element 20 is formed as a functional element on a silicon substrate 10.
- the element isolation structure 11 is formed on the surface layer of the silicon substrate 10 by, for example, the STI (Shallow Trench Isolation) method to determine the element active region.
- an impurity of a predetermined conductivity type is ion-implanted into the element active region to form the well 12.
- a gate insulating film 13 is formed in the element active region by thermal oxidation or the like, a polycrystalline silicon film and a film thickness such as a silicon nitride film are deposited on the gate insulating film 13 by a CVD method, and a silicon nitride film or a polycrystalline silicon film is deposited.
- the gate electrode 14 is patterned on the gate insulating film 13 by processing the film and the gate insulating film 13 into an electrode shape by lithography and subsequent dry etching.
- a cap film 15 made of a silicon nitride film is patterned on the gate electrode 14.
- an impurity having a conductivity type opposite to that of the well 12 is ion-implanted into the element active region to form a so-called extension region 16.
- a silicon oxide film is deposited on the entire surface by the CVD method, and this silicon oxide film is so-called etched back, thereby leaving the silicon oxide film only on the side surfaces of the gate electrode 14 and the cap film 15 to form the sidewall insulating film 17. Form.
- the transistor element 20 is formed.
- an interlayer insulating film 19 is formed. Specifically, for example, silicon oxide is deposited so as to cover the transistor element 20, and the interlayer insulating film 21 is formed. The surface of the interlayer insulating film 19 is polished by CMP.
- a contact hole 19 a is formed in the interlayer insulating film 19.
- a resist is applied on the interlayer insulating film 19, and the resist is processed by lithography.
- a resist mask having an opening in a portion aligned with the source / drain region 18 is formed.
- the interlayer insulating film 19 is dry-etched using the source / drain region 18 as an etching stopper until a part of the surface of the source / drain region 18 is exposed.
- a contact hole 19 a is formed in the interlayer insulating film 21.
- the contact hole 19a is formed with an opening diameter of about 10 nm to 30 nm, here about 10 nm.
- the contact hole 19a is embedded with an integrated structure of horizontal graphene and vertical graphene.
- the catalyst formation process, the vertical graphene formation process, and the horizontal graphene formation process are performed in-situ as an integrated vacuum process. To do.
- the base 2 described in the first embodiment is formed at the bottom of the contact hole 19a.
- the silicon substrate 1 is transferred to the deposition chamber 103 of the vacuum process system.
- the first layer 2a, the second layer 2b, and the third layer 2c are sequentially stacked on the bottom of the contact hole 19a by vacuum deposition, sputtering, ALD, or the like.
- the first layer 2a is formed by depositing, for example, TaN in a film shape with a thickness of about 15 nm.
- the second layer 2b deposits Ti, for example, in a film shape with a thickness of about 0.5 nm to 1.5 nm.
- the third layer 2c deposits, for example, Co in a film shape with a thickness of about 2 nm to 5 nm.
- an integrated structure of the lateral graphene 3 and the longitudinal graphene 4 is continuously formed in the contact hole 19a under the growth conditions described in the first embodiment.
- the contact hole 19 a is embedded by an integral structure of the lateral graphene 3 and the longitudinal graphene 4 grown at a high density.
- the vertical graphene 4 stands up in the vertical direction and is densely superimposed.
- the lateral graphene 3 formed on the interlayer insulating film 19 may be processed into a wiring shape by lithography and dry etching and used as a wiring.
- the lateral graphene 3 formed on the interlayer insulating film 19 can be removed by etching, and a wiring can be formed using a desired conductive material.
- a MOS transistor having a highly reliable wiring structure in which graphene is grown in a contact hole that is a fine region with a sufficiently high density is realized.
- the integrated structure of the lateral graphene and the longitudinal graphene disclosed in the first embodiment can be applied not only to the LSI wiring structure but also to a heat dissipation mechanism.
Abstract
グラフェン構造は、基体(1)と、基体(1)の上方に形成された下地(2)と、下地(2)から成長した、基体(1)の表面に対して垂直方向に起立して稠密に重畳された垂直グラフェン(4)と、垂直グラフェン(4)の上部先端に接続して垂直グラフェン(4)と一体形成されてなる、基体(1)の表面に対して水平方向に成長した水平グラフェン(3)とを含み構成される。これにより、グラフェンが十分に高い密度で所期の微細領域に成長してなる信頼性の高いグラフェン構造が実現する。
Description
本発明は、グラフェン構造及びその製造方法に関するものである。
近年、半導体デバイスにおける配線の微細化に伴い、従来の銅配線において信頼性の低下が懸案となっている。そこで、銅に置き換わる材料として、炭素原子からなる材料であるカーボンナノチューブ(CNT:Carbon NanoTube)やグラフェン(Graphene)の利用が提案されている。グラフェンは、層状の結晶であるグラファイト(Graphite)の1層であって、炭素(C)原子が六角形に結合した理想的な2次元結晶であり、移動度が観測されており、バリスティック伝導が発現する。これらの材料は、ナノカーボン材料として注目されている。配線の微細化が10nm程度まで進行すると、銅からナノカーボン材料に置き換えることが予測される。CNTは、配線と接続されるビアと呼ばれる基板表面に垂直な方向の配線(縦配線)で研究が進んでいる。グラフェンは、透明電極等へ適用する研究が盛んである。
K. S. Novoselov, et al.,"Electronic Field Effect in Atomically Thin Carbon Films", Science,306, 2004, 666
従来の技術では、CNTを用いて縦配線を形成することは可能である。ところがこの場合、ビア孔内におけるCNTの密度が不十分であり、抵抗値が高く電流密度が低いという問題がある。
本発明は、上記の課題に鑑みてなされるものであり、グラフェンが十分に高い密度で所期の微細領域に成長してなる信頼性の高いグラフェン構造及びその製造方法を提供することを目的とする。
本発明のグラフェン構造は、基体と、前記基体の上方に形成された下地と、前記下地から成長した、前記基体表面に対して垂直方向に起立して稠密に重畳された垂直グラフェンとを含む。
本発明のグラフェン構造の製造方法は、基体の上方に下地を形成する工程と、前記下地を用いて、前記基体表面に対して垂直方向に起立して稠密に重畳された垂直グラフェンを成長する工程とを含む。
本発明によれば、グラフェンが十分に高い密度で所期の微細領域に成長してなる信頼性の高いグラフェン構造が実現する。
以下、本発明を適用した具体的な諸実施形態について、図面を参照しながら詳細に説明する。
(第1の実施形態)
本実施形態では、グラフェン構造について、その製造方法と共に開示する。図1A~図1Cは、第1の実施形態によるグラフェン構造の製造方法を工程順に示す概略断面図である。
本実施形態では、グラフェン構造について、その製造方法と共に開示する。図1A~図1Cは、第1の実施形態によるグラフェン構造の製造方法を工程順に示す概略断面図である。
本実施形態では、後述する触媒の形成工程、縦方向グラフェン及び横方向グラフェンの形成工程(図1A~図1Cの全工程)を、真空一貫プロセスとして、in-situで行う。図2は、真空一貫プロセスを行うための真空プロセスシステムを示す模式図である。この真空プロセスシステムは、中央部に設けられた搬送室101と、成長用基板の出し入れを行うロードロック室102と、下地形成を行う堆積室103と、グラフェン成長を行うCVD室104とを備えている。成長用基板は、搬送室101に設けられたロボットアームにより、所期の各室に真空搬送される。真空プロセスシステムでは、成長用基板を外気に晒すことなく、各工程を一貫してin-situで行うことができる。
先ず、図1Aに示すように、シリコン基板1上に下地2を形成する。
詳細には、成長用基板として、例えばシリコン基板1を用意する。このシリコン基板1を真空プロセスシステムの堆積室103に搬送する。堆積室103において、真空蒸着法又はスパッタ法、原子層堆積法(Atomic Layer Deposition:ALD法)等により、シリコン基板1上に第1層2a、第2層2b、及び第3層2cを順次積層する。
詳細には、成長用基板として、例えばシリコン基板1を用意する。このシリコン基板1を真空プロセスシステムの堆積室103に搬送する。堆積室103において、真空蒸着法又はスパッタ法、原子層堆積法(Atomic Layer Deposition:ALD法)等により、シリコン基板1上に第1層2a、第2層2b、及び第3層2cを順次積層する。
第1層2aは、チタン窒化物(TiN)、チタン酸化物(TiO2)、タンタル窒化物(TaN)、タンタル酸化物(TaO2)のうちから選ばれた少なくとも1種であり、膜状に形成される。例えばTaNを15nm程度の厚みに堆積し、第1層2aが形成される。第1層2aは、第2層2b及び第3層2cの構成元素のシリコン基板1側への拡散を防止する機能を有している。
第2層2bは、チタン(Ti)、チタン窒化物(TiN)、チタン酸化物(TiO2)、ニオブ(Nb)、バナジウム(V)のうちから選ばれた少なくとも1種であり、膜状に形成される。例えばTiを0.5nm~1.5nm程度の厚みに堆積し、第2層2bが形成される。第2層2bは、第3層2cの第1層2aとの密着機能を有している。
第3層2cは、コバルト(Co)、ニッケル(Ni)、鉄(Fe)のうちから選ばれた少なくとも1種であり、形成直後は膜状となる。例えばCoを2nm~5nm程度の厚みに堆積し、第3層2cが形成される。第3層2cは、グラフェン成長の直接的な触媒機能を有する。
続いて、横方向グラフェンと縦方向グラフェンとの一体構造を連続的に形成する。
詳細には、シリコン基板1をCVD室104に搬送する。CVD室104内に原料ガスを導入する。原料ガスとしては、アセチレン(C2H2)ガスを用いる。C2H2ガスの流量を50sccm程度とする。成長温度(CVD法104内の環境温度)は、400℃~450℃の低温範囲内の値、ここでは450℃程度に設定する。
詳細には、シリコン基板1をCVD室104に搬送する。CVD室104内に原料ガスを導入する。原料ガスとしては、アセチレン(C2H2)ガスを用いる。C2H2ガスの流量を50sccm程度とする。成長温度(CVD法104内の環境温度)は、400℃~450℃の低温範囲内の値、ここでは450℃程度に設定する。
第3層2cのCo膜を触媒として、シリコン基板1の表面に対して水平方向(横方向)にグラフェンが成長する。このグラフェンを横方向グラフェン3と呼ぶ。横方向グラフェン3は、1層乃至複数層に積層される。このときの様子を図1Bに示す。
横方向グラフェン3の成長が進むと、第3層2cのCo膜が凝集してゆき、粒子状又は島状のCoとなる。この場合、第3層2cのCoが粒子状又は島状であるため、シリコン基板1の表面に対して垂直方向(縦方向)にグラフェンが成長する。このグラフェンを縦方向グラフェン4と呼ぶ。縦方向グラフェン4は、横方向グラフェン3と上部先端で接続して一体形成され、垂直方向に起立して稠密に重畳された複数層に積層される。このときの様子を図1Cに示す。
以上のようにして、横方向グラフェン3と縦方向グラフェン4との一体構造が形成される。当該一体構造では、横方向グラフェン3下で複数枚の縦方向グラフェン4が極めて高密度で形成されることが確認された。
以上説明したように、本実施形態によれば、横方向グラフェン3と縦方向グラフェン4との一体構造を、連続した一工程で形成することができ、極めて高密度で積層された縦方向グラフェン4を得ることができる。
(第2の実施形態)
本実施形態では、第1の実施形態で開示した横方向グラフェンと縦方向グラフェンとの一体構造を、MOSトランジスタの配線構造に適用する場合を例示する。
図3A~図3C及び図4は、第2の実施形態によるMOSトランジスタの製造方法を工程順に示す概略断面図である。
本実施形態では、第1の実施形態で開示した横方向グラフェンと縦方向グラフェンとの一体構造を、MOSトランジスタの配線構造に適用する場合を例示する。
図3A~図3C及び図4は、第2の実施形態によるMOSトランジスタの製造方法を工程順に示す概略断面図である。
先ず、図3Aに示すように、シリコン基板10上に機能素子としてトランジスタ素子20を形成する。
詳細には、シリコン基板10の表層に例えばSTI(Shallow Trench Isolation)法により素子分離構造11を形成し、素子活性領域を確定する。
次に、素子活性領域に所定の導電型の不純物をイオン注入し、ウェル12を形成する。
詳細には、シリコン基板10の表層に例えばSTI(Shallow Trench Isolation)法により素子分離構造11を形成し、素子活性領域を確定する。
次に、素子活性領域に所定の導電型の不純物をイオン注入し、ウェル12を形成する。
次に、素子活性領域に熱酸化等によりゲート絶縁膜13を形成し、ゲート絶縁膜13上にCVD法により多結晶シリコン膜及び膜厚例えばシリコン窒化膜を堆積し、シリコン窒化膜、多結晶シリコン膜、及びゲート絶縁膜13をリソグラフィー及びそれに続くドライエッチングにより電極形状に加工することにより、ゲート絶縁膜13上にゲート電極14をパターン形成する。このとき同時に、ゲート電極14上にはシリコン窒化膜からなるキャップ膜15がパターン形成される。
次に、キャップ膜15をマスクとして素子活性領域にウェル12と逆導電型の不純物をイオン注入し、いわゆるエクステンション領域16を形成する。
次に、全面に例えばシリコン酸化膜をCVD法により堆積し、このシリコン酸化膜をいわゆるエッチバックすることにより、ゲート電極14及びキャップ膜15の側面のみにシリコン酸化膜を残してサイドウォール絶縁膜17を形成する。
次に、キャップ膜15及びサイドウォール絶縁膜17をマスクとして素子活性領域にエクステンション領域16と同じ導電型の不純物をイオン注入し、エクステンション領域16と重畳されるソース/ドレイン領域18を形成する。以上により、トランジスタ素子20が形成される。
続いて、図3Bに示すように、層間絶縁膜19を形成する。
詳細には、トランジスタ素子20を覆うように、例えばシリコン酸化物を堆積し、層間絶縁膜21を形成する。層間絶縁膜19は、CMPによりその表面を研磨する。
詳細には、トランジスタ素子20を覆うように、例えばシリコン酸化物を堆積し、層間絶縁膜21を形成する。層間絶縁膜19は、CMPによりその表面を研磨する。
続いて、図3Cに示すように、層間絶縁膜19にコンタクト孔19aを形成する。
詳細には、先ず、層間絶縁膜19上にレジストを塗布し、レジストをリソグラフィーにより加工する。これにより、ソース/ドレイン領域18に位置整合する部分に開口を有するレジストマスクが形成される。
次に、上記のレジストマスクを用い、ソース/ドレイン領域18をエッチングストッパーとして、ソース/ドレイン領域18の表面の一部が露出するまで層間絶縁膜19をドライエッチングする。これにより、層間絶縁膜21にコンタクト孔19aが形成される。コンタクト孔19aは、その開口径が10nm~30nm程度、ここでは10nm程度に形成される。
詳細には、先ず、層間絶縁膜19上にレジストを塗布し、レジストをリソグラフィーにより加工する。これにより、ソース/ドレイン領域18に位置整合する部分に開口を有するレジストマスクが形成される。
次に、上記のレジストマスクを用い、ソース/ドレイン領域18をエッチングストッパーとして、ソース/ドレイン領域18の表面の一部が露出するまで層間絶縁膜19をドライエッチングする。これにより、層間絶縁膜21にコンタクト孔19aが形成される。コンタクト孔19aは、その開口径が10nm~30nm程度、ここでは10nm程度に形成される。
続いて、コンタクト孔19aを、横方向グラフェンと縦方向グラフェンとの一体構造で埋め込む。
本実施形態では、図2の真空プロセスシステムを用いて、触媒の形成工程、縦方向グラフェン及び横方向グラフェンの形成工程(図1A~図1Cの全工程)を、真空一貫プロセスとして、in-situで行う。
本実施形態では、図2の真空プロセスシステムを用いて、触媒の形成工程、縦方向グラフェン及び横方向グラフェンの形成工程(図1A~図1Cの全工程)を、真空一貫プロセスとして、in-situで行う。
先ず、コンタクト孔19aの底部に、第1の実施形態で説明した下地2を形成する。
シリコン基板1を真空プロセスシステムの堆積室103に搬送する。堆積室103において、真空蒸着法又はスパッタ法、ALD法等により、コンタクト孔19aの底部に第1層2a、第2層2b、及び第3層2cを順次積層する。ここでは、第1の実施形態と同様に、第1層2aは、例えばTaNを15nm程度の厚みに膜状に堆積する。第2層2bは、例えばTiを0.5nm~1.5nm程度の厚みに膜状に堆積する。第3層2cは、例えばCoを2nm~5nm程度の厚みに膜状に堆積する。
シリコン基板1を真空プロセスシステムの堆積室103に搬送する。堆積室103において、真空蒸着法又はスパッタ法、ALD法等により、コンタクト孔19aの底部に第1層2a、第2層2b、及び第3層2cを順次積層する。ここでは、第1の実施形態と同様に、第1層2aは、例えばTaNを15nm程度の厚みに膜状に堆積する。第2層2bは、例えばTiを0.5nm~1.5nm程度の厚みに膜状に堆積する。第3層2cは、例えばCoを2nm~5nm程度の厚みに膜状に堆積する。
次に、コンタクト孔19a内に、第1の実施形態で説明した成長条件で、横方向グラフェン3と縦方向グラフェン4との一体構造を連続的に形成する。図4に示すように、コンタクト孔19aは、横方向グラフェン3と、高密度に成長した縦方向グラフェン4との一体構造により埋め込まれる。縦方向グラフェン4は、図5に示すように、垂直方向に起立して稠密に重畳されて形成されている。
本実施形態では、層間絶縁膜19上に形成された横方向グラフェン3を、リソグラフィー及びドライエッチングにより配線形状に加工し、配線として用いて良い。また、層間絶縁膜19上に形成された横方向グラフェン3をエッチングで除去し、所期の導電材料を用いて配線を形成することも可能である。
以上説明したように、本実施形態によれば、グラフェンが十分に高い密度で微細領域であるコンタクト孔内に成長してなる信頼性の高い配線構造を備えたMOSトランジスタが実現する。
なお、第1の実施形態で開示した横方向グラフェンと縦方向グラフェンとの一体構造は、LSIの配線構造のみならず、放熱機構等に適用することも可能である。
本発明によれば、グラフェンが十分に高い密度で所期の微細領域に成長してなる信頼性の高いグラフェン構造が実現する。
Claims (10)
- 基体と、
前記基体の上方に形成された下地と、
前記下地から成長した、前記基体表面に対して垂直方向に起立して稠密に重畳された垂直グラフェンと
を含むことを特徴とするグラフェン構造。 - 前記垂直グラフェンの上部先端に接続して当該垂直グラフェンと一体形成されてなる、前記基体表面に対して水平方向に成長した水平グラフェンを更に含むことを特徴とする請求項1に記載のグラフェン構造。
- 前記下地は、第1層、第2層、及び第3層が順次積層されてなり、
前記第1層は、膜状であって、前記第2層及び前記第3層の構成元素の前記基体側への拡散を防止する機能を有しており、
前記第2層は、膜状であって、前記第3層の前記第1層との密着機能を有しており、
前記第3層は、島状であって、グラフェン成長の直接的な触媒機能を有することを特徴とする請求項1に記載のグラフェン構造。 - 前記第1層は、チタン窒化物、チタン酸化物、タンタル窒化物、タンタル酸化物のうちから選ばれた少なくとも1種であり、
前記第2層は、チタン、チタン窒化物、チタン酸化物、ニオブ、バナジウムのうちから選ばれた少なくとも1種であり、
前記第3層は、コバルト、ニッケル、鉄のうちから選ばれた少なくとも1種であることを特徴とする請求項3に記載のグラフェン構造。 - 基体の上方に下地を形成する工程と、
前記下地を用いて、前記基体表面に対して垂直方向に起立して稠密に重畳された垂直グラフェンを成長する工程と
を含むことを特徴とするグラフェン構造の製造方法。 - 前記下地を用いて、前記基体表面に対して水平方向に水平グラフェンを成長し、前記水平グラフェン下に当該水平グラフェンと上部先端で接続して一体形成されてなる前記垂直グラフェンを成長することを特徴とする請求項5に記載のグラフェン構造の製造方法。
- 前記下地は、第1層、第2層、及び第3層が順次積層されてなり、
前記第1層は、膜状であって、前記第2層及び前記第3層の構成元素の前記基体側への拡散を防止する機能を有しており、
前記第2層は、膜状であって、前記第3層の前記第1層との密着機能を有しており、
前記第3層は、島状であって、グラフェン成長の直接的な触媒機能を有することを特徴とする請求項5に記載のグラフェン構造の製造方法。 - 前記第1層は、チタン窒化物、チタン酸化物、タンタル窒化物、タンタル酸化物のうちから選ばれた少なくとも1種であり、
前記第2層は、チタン、チタン窒化物、チタン酸化物、ニオブ、バナジウムのうちから選ばれた少なくとも1種であり、
前記第3層は、コバルト、ニッケル、鉄のうちから選ばれた少なくとも1種であることを特徴とする請求項7に記載のグラフェン構造の製造方法。 - グラフェン成長の処理温度が400℃~450℃の範囲内の値であることを特徴とする請求項5に記載のグラフェン構造の製造方法。
- 前記各工程を、所定の真空状態で一貫したin-situで行うことを特徴とする請求項5に記載のグラフェン構造の製造方法。
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Legal Events
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---|---|---|---|
121 | Ep: the epo has been informed by wipo that ep was designated in this application |
Ref document number: 13834879 Country of ref document: EP Kind code of ref document: A1 |
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NENP | Non-entry into the national phase |
Ref country code: DE |
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122 | Ep: pct application non-entry in european phase |
Ref document number: 13834879 Country of ref document: EP Kind code of ref document: A1 |