JP2008514962A - 半導体デバイスのテスト方法およびその装置 - Google Patents

Abstract

集積回路デバイスをテストし、さらなるテストのためにこのようなデバイスをテスト基板（１４５）内にロードする方法、およびその装置が開示される。この方法により、２つの動作モード間での選択が可能になる。第１のモードにおいて、集積回路デバイスは、さらなるテストのためにテスト基板（１４５）内に配置される前に電気テスト（１４４）が施される。第２のモードにおいて、集積回路デバイスは、テスト基板（１４５）に配置された後にテストされる。この装置により、第１のモードと第２のモード間での選択が可能になる。いずれのモードにおいても、テスト基板（１４５）をインテリジェントにロードするために、テストされたデバイスと、テスト基板（１４５）にあるソケットに関する情報が使用される。インテリジェントにロードするという意味は、すなわち、テスト下にあるデバイス（ＤＵＴ）が、不良ソケットに配置されず、テスト不良であったデバイスが、テスト基板から除去され、テスト基板（１４５）のＤＵＴの後続する環境テストが実行される前に、不合格ＤＵＴを別のＤＵＴと置き換えるというオプションを備えているということである。

Description

関連出願の相互参照
本出願は、２００４年９月３０日に出願された米国特許出願第１０／９５４，９２０号の出願日の利益を主張し、同出願の内容全体は、参照して本明細書に組み込まれるものとする。

発明の分野
本発明は、一般に、半導体デバイスのテスト装置およびその方法に関する。さらに詳しく言えば、本発明は、テスト装置の様々な場所間、およびそれらの中でデバイスを移送するためにピックアンドプレース機構を利用するパッケージングされた半導体デバイス用のテスト装置に関する。

集積回路（ＩＣ）デバイスには、作製後に種々のテストが施される。これらのテストは、ＩＣのパッケージング前とＩＣのパッケージング後に行われる。これらのテストの目的は、ＩＣが性能および寿命の仕様を満たすかどうかを決定することである。

ＩＣデバイスをテストするための装置には、様々な異なる構成を備えたものが使用されている。Ｏｈｂａ ｅｔ ａｌ．，の米国特許第６，３２３，６６６号に記載された装置などの多くの装置において、ＩＣは、環境テスト用のある種のテスト基板にロードされる。典型的に、この装置は、デバイスに環境テストを施す前に、何らかの初期電気テストをＩＣに実行する。そうすると、初期テストに合格したＩＣには、より高コストで時間のかかる環境テストしか実行されない。Ｇｕｓｓｍａｎの米国特許第４，９０２，９６９号およびＭａｅｎｇの米国特許第６，５６３，３３１号に、環境テスト前にＩＣに何らかの電気テストを実行する装置について記載する他の装置について記載されている。

環境テストは、典型的に、バーンインテスト(burn-in test)と呼ばれている。このテストは、高温で実行されるため、バーンインと描写される。バーンインは、典型的に、本明細書において、テスト基板と呼ぶプリント回路基板上に多数の集積回路（ＩＣ）デバイスを配置する。基板は、環境条件、特に、温度が制御されるチャンバに配置される。次いで、ＩＣデバイスには、ＩＣの個々の接合部に順バイアスおよび逆バイアスをかけるためにＤＣ電流を印加したり、ＩＣを最大定格条件に能動的にクロッキングさせたりなどの電気テストが施される。高温でこれらのテストを行うことで、最小の仕様に従って実行しないＩＣが特定される。

このようなテストに関連する目的には、２つの主要な目的がある。１つ目の最も重要な目的は、不合格ＩＣまたは不合格の可能性があるＩＣを確実に見つけ出し、使用されないようにすることである（少なくとも、不合格の可能性があると特定された場合の応用において）。不合格ＩＣは、特定されると、再利用、修理、再テストなどがなされることもある。２つ目の同等に重要な目的は、良好なＩＣが不良のＩＣとして間違って特定されないようにすることである。このような誤った分類には、多くのマイナス面がある。第１に、意図した目的で良好なＩＣを使用できなくなることで、良好なＩＣが無駄になってしまう。第２に、誤った不合格品が続くと、擬似的に高い故障率の印象を与えてしまいかねない。これにより、故障率の１つまたは複数の原因を探し出すために、不要なコストや時間がかかってしまう。

不合格ＩＣをさらに正確に特定し、装置そのものの何らかの欠陥や障害により不良品として不適切に特定されることがないようにするために、これまで多くの装置が提案されてきた。Ｏｈｂａ ｅｔ ａｌ．，の米国特許第６，３２３，６６６号に、このようなアプローチの１つが記載されている。図１を参照すると、テストバーンインシステムハンドラ１０が略図的に図示されている。ＩＣテスト回路２のテスト信号とバーンイン基板チェッカ３のテスト信号との間の切り換えを行うために、電子スイッチ４が設けられる。ＩＣテスト回路２、バーンイン基板チェッカ３、および電気スイッチ４は、１つのユニットとして構成される。

ＩＣテスト回路２は、テスト下にあるデバイスとしてＩＣ１Ａの予備テストを実行するために使用される。バーンイン基板チェッカ３は、バーンイン基板１をテストして、パターンの断線、はんだの不良、短絡、または他の欠陥を検出するためのものである。整列ステージ６は、ＩＣ１Ａの態勢をまっすぐにするために使用される。

ハンドラ１０は、以下のようにして動作される。キャリアラック８は、複数のバーンイン基板１を有し、ハンドラ１０内にロードされるとき、基板１は、ＩＣデバイスを含まない。バーンイン基板１は、連続して挿入され、各バーンイン基板１は、バーンインボード１が、不良ＩＣソケットを含むかどうかを決定するために、バーンイン基板チェッカ３によってテストされる。バーンイン基板は、この位置で、ＩＣ１Ａを受けるために待機する。

ＩＣは、トレイ５から整列ステージ６へ１つずつ移送される。整列ステージ６で、ＩＣの態勢がまっすぐにされた後、ＩＣ１Ａは、バーンイン基板１内に実装される。バーンイン基板が欠陥ソケットを有していれば、ロードソフトウェアは、ＩＣを有する該当するソケットを実装しないように命令される。

バーンイン基板がロードされた後、ＩＣテスト回路２を作動させるために、スイッチ４が配備される。バーンイン基板１を実装するＩＣに、単純な機能テストが実行される。電気予備テストの後、欠陥であると決定されたＩＣは、バーンイン基板１から除去され、予備テストを合格したデバイスは残る。バーンイン基板１の正常なソケットのすべてに、欠陥でないと決定されたＩＣがロードされると、バーンイン基板は、キャリアラック８に戻される。キャリアラック８にバーンイン基板１のすべてが満たされると、キャリアラックは、バーンイン装置に移送される。

上述の装置は、ＩＣのロード前にバーンイン基板にある個々のソケットをテストすることによって、ある程度の効率および精度を達成するが、ＩＣ不良品が、ＩＣデバイスに適切に起因するものであって、実際に、不良バーンイン基板ソケットや他の関係のない理由の結果に起因しないようにしたまま、このようなテスト装置のさらなる高い効率および柔軟性が求められる。

本発明の１つの態様によれば、集積回路デバイスに環境テストを施す前に、集積回路デバイスをテストする自動テストハンドラシステムが提供される。テストハンドラは、少なくとも２つの動作モードを与える。第１のモードにおいて、テスト下にある個々の集積回路（ＩＣ）デバイス（以下、ＤＵＴ）が、テスト基板に配置される前に電気的にテストされる。第２のモードにおいて、ＤＵＴは、テスト基板にある間に電気的にテストされる。テスト基板にある場合のＤＵＴのテストを、以下、パラレルテストと呼ぶ。さらなる第３のモードにおいて、ＤＵＴは、テスト基板に配置される前に個々にテストされ、この場合も、パラレルテストが施される。

少なくとも２つの動作モードにより、従来技術の方法および装置より優れたいくつかの利点が得られる。本発明のこの態様によるテストハンドラシステムの動作において、ユーザーは、高い故障率が見込まれる場合のモード（例えば、新製品や試作品のデバイスをテストしている場合、ハード故障デバイスの数は高くなりがちである）と、より低い故障率が見込まれる場合のモード（例えば、しばらくの間製造されていたデバイス）との間を選択できる。第１のモードにおいて、テスト基板に配置される前にＤＵＴに、個別電気テストが実行される。これにより、ＤＵＴがハード故障を受ければ、他のＤＵＴのテストが悪影響を受けることがなくなる（ハード故障は、信号線をプルダウンし、テスト実行を停止する）。また、個別電気テストは、テストパラメータが非常に厳しい許容誤差や厳密なテスト規格を要求されれば、実行することもできる。前述したように、ある実施形態において、ＤＵＴには、個別電気テストとパラレルテストの両方が施される。

本発明のテストハンドラシステムにより、ＩＣをテストする際の有益な柔軟性が得られる。パラレルテストステーションおよび個別テストステーションという２つのテストステーションを設けることによって、システムは、必要に応じて、個々のＤＵＴに高度で厳密な電気テストの両方を実行できるが、複数のＤＵＴに基本的な電気テストを同時に実行することもできる。電気テストに対するソケットの応答をトラッキングし（ソケットは、プローブタイプデバイスを使用する空の場合か、または以下に詳細に記載するように、ＤＵＴが実装されている場合のいずれかでテストすることができる）、デバイステストの結果をテストが実行されたソケットにリンクすることによって、本発明のこの態様による装置は、テスト基板のロードおよびアンロード、および個別の場合と、テスト基板にソケットを実装している場合の両方でのＩＣのテストをインテリジェントにかつより効率的に管理できる。

テストハンドラシステムは、単一装置からなってもよく、または協調させて動作する装置のセットからなってもよいハンドリング装置を含む。ハンドリング装置は、ＤＵＴのテストおよび配置を管理するために使用される。テストおよびハンドリング装置は、典型的に、単一のハウジングを有し、そのハウジング内では、ＤＵＴが十分にクリーンな環境に保たれる。ＤＵＴはパッケージングされることになるが、周囲条件にある粒子や湿気がＤＵＴに悪影響を及ぼす可能性があるため、ＤＵＴを保護することがさらに望ましい。

ハンドリング装置は、ピックアンドプレース機構を有することが望ましい。ピックアンドプレース機構は、システム内のある場所から別の場所へとＤＵＴを搬送する。ピックアンドプレース機構は、当業者に周知のロボット機構であるため、本明細書において詳細に記載しない。ピックアンドプレース機構は、ボールグリッドアレイ（ＢＧＡ）やチップスケールパッケージ（ＣＳＰ）などの表面実装技術（ＳＭＴ）を使用してパッケージングされる集積回路（ＩＣ）デバイスを搬送するために適したものであることも知られている。本明細書においてピックアンドプレース装置と呼ぶ場合、この用語は、個々の集積回路デバイスを、ある場所から別の場所へ移動させるためのすべての機械的方法を包含することが意図されている。また、ピックアンドプレース装置という用語を単数形で使用されるが、互いに協働して動作する複数の装置を含むことが意図されている。例えば、テスト基板をロードするために、第１のピックアンドプレース装置を使用し、テスト基板をアンロードするために、第２の装置を使用することもできる。しかしながら、これらの装置は、テスト基板のロードおよびアンロードを達成するために、互いに協働して働いているため、これらの装置を単一の装置として呼ぶ。

ハンドリング装置はまた、典型的に、自動テストハンドラシステムにテスト基板をロードするためのローダを有する。１つの好ましい実施形態において、ローダは、保管カセット構成に複数のテスト基板を格納するための機構を有する。このような構成により、複数の空のテスト基板を装置内に連続して導入することができるようになる。この装置によってテスト基板にデバイスが実装され、これらのデバイスがテストされると、テスト基板は、保管カセットに戻されて、別の空のカセットがシステム内に導入される。このプロセスは、すべてのデバイスがテストされるまで、またはすべてのカセットに完全に実装されたテスト基板が満たされるまで繰り返される。

テスト基板には、複数のソケットがある。ソケットは、ＤＵＴを受けるように適応される。テスト基板は、ＤＵＴをパラレルテスタのテスト回路に電気的に相互接続するように構成される。パラレルテスタのテスト回路は、必要に応じて、ＤＵＴが実行中／実行する予定であるかを決定するようにされた条件下で、ＤＵＴの性能を評価するために使用される。このようなテストを多数実行することができ、本発明は、特定の電気テストに限定されるものではない。

上述のパラレルテストの他にも、テストハンドラシステムは、製造元の要求に応じて、他のより厳格な電気テストをＤＵＴに施すことができるように構成されることが有益である。これらのより厳格な電気テストのことを、本明細書において個別デバイステストと呼ぶが、これは、このようなテスト、例えば、ＤＣおよび／またはパラメトリックテストが、完全に隔離されたテスト回路を要求し、したがって、他のデバイスを有するテスト基板にＤＵＴが実装されているときに実行することができないためである。テスト基板にソケットを実装しているデバイスで完全に隔離されたテスト回路を要求するテストを実行することは、デバイスを１つずつ除去し、テストし、置き換える必要があるため煩雑である。このように、テスト基板にＤＵＴを実装しているときにＤＵＴにＤＣ／パラメトリックテストを施すと、テストプロセスに著しい遅延が生じてしまう。

テストシステムは、インボードテストと同時に個別デバイステストを行うように構成されてもよい。すなわち、ある基板がテストされている間（ロードされているか空のいずれか）、ＤＵＴが第２の基板内に配置されるときに、ＤＵＴに個別デバイステストが行われている。個別テスト（入力トレイからテスト基板への途中）と、パラレルテスト（テスト基板内に実装され、基板がパラレルテスタに配置された後）との両方を、個々のＤＵＴに連続して施すことができる。テストされているＤＵＴの一部しか個別テストを要求しなければ、これは特に有益である。このような状況において、別のテスト基板（ＤＵＴが実装されている）が、パラレルテスタでテストされている間、基板ロードプロセスの一環として、個別テストを行うことができる。

また、テストハンドラシステムのハンドリング装置は、ＤＵＴを受けるように適応されたＤＵＴインプット機構を有することが望ましい。典型的に、ＤＵＴは、ＤＵＴキャリア（例えば、ＪＥＤＥＣトレイ）にあるテスト装置内に導入される。ハンドリング装置は、このようなＤＵＴキャリアを受け、ロボット式のピックアンドプレース機構のキャリアヘッドによって、ＤＵＴキャリアからＤＵＴを除去できる装置のある場所に、ＤＵＴキャリアを運ぶように構成される。例えば、複数のＤＵＴキャリアが、割出しされ、装置内に連続供給することもできる。キャリアヘッドは、典型的に、キャリアからＤＵＴを引き寄せる真空ヘッドである。キャリアヘッドのピッチは、ＤＵＴキャリアのピッチに対応するようなものである。これにより、ロボット式のピックアンドプレース機構の各ヘッドは、ＤＵＴキャリアからＤＵＴを確実に抜き出すことができる。

ＤＵＴがＤＵＴキャリアから除去されると、装置によって実行されるテスト中にＤＵＴが適切に電気的に接触するように、ＤＵＴのコンタクトを位置付ける整列ステップがＤＵＴに施される。すべてのＤＵＴが、このような整列ステップを受ける。１つの実施形態において、テストシステムには、ＤＵＴを整列させて配置するプリサイザステーションが装備される。整列は、パラレルテスト基板にＤＵＴを配置する前に実行される（または、個別デバイステストを実行する場合は、その前に）。

テストハンドラシステムには、典型的に、個別デバイステストを実行するためのＩＣテストプレートが装備されている。ＩＣテストプレートは、該インプットトレイ／プリサイザステーションに近接していることが望ましい。ＩＣテストプレートは、個別デバイステストを実行するためのテスト用電子機器と電気的通信状態にある。テストプレートは、ＤＵＴを受けるように適応されたテストソケットを有するように構成される。１つの好ましい実施形態において、ＩＣテストプレートは、上部整列プレートと、テストピンマトリックスボックスとを有する。上部整列プレートには複数のキャビティがあり、各キャビティは、個々のＤＵＴを受けるように適応される。キャビティの数とそれらのピッチは、ピックアンドプレース機構のキャリアヘッドの数とそれらのピッチに合うように選択される。テストピンマトリックスブロックは、ＤＵＴとテスト回路との間を電気的に相互接続するように構成される。テストピンマトリックスブロックは、ばね付きピンのマトリックスを有する。マトリックスは、ＤＵＴコンタクトのピッチ（すなわち、間隔）に対応するように構成される。例えば、ＤＵＴがＢＧＡであれば、マトリックスは、ＢＧＡのボールピッチに対応するように構成される。

前述したテスト基板キャリアは、ＩＣテストプレートに近接して配置される。キャリアは、ローダからテスト基板を受けるために、ローダと連通するように構成される。テスト基板キャリアは、ハウジング内の少なくとも２つの位置にテスト基板を配置するように構成される。第１の位置は、テスト基板ロード位置である。この位置において、ピックアンドプレース機構は、ＤＵＴをテスト基板に実装する。第２の位置は、ＤＵＴ、テスト基板ソケット、またはソケットとＤＵＴの両方のいずれかが、周囲温度で電気的にテストされるパラレルテスト位置である。

ピックアンドプレース装置は、テスト基板が、第１の位置においてテスト基板キャリア上に位置付けられると、インプットトレイと、ＩＣテストプレートと、テスト基板との間、およびそれらの中でＤＵＴを移送するように構成される。当業者であれば、この目的にあった必須レンジでピックアンドプレース装置を構成できるであろう。１つの実施形態において、ピックアンドプレース装置は、インプットトレイ、ＤＵＴテストプレート、およびテスト基板キャリアの上方に取り付けられたレールを有する。このレールにより、レール上でのロボットアームの位置を横方向に調節できるようになる。ロボットアームが複数あれば、これらのアームによって実行される様々な機能（例えば、インプットトレイにあるキャリアからＤＵＴをアンロード、テスト基板にＤＵＴをロードなど）を同時に行えるため有益である。

テストシステムのパラレルテスト特徴により、テスト基板とテスト回路との間が電気的通信状態になる。このようにして、パラレルテスタは、前記テスト基板が前記第２の位置にあるとき、ソケットの１つ（プローブを使用）、前記ソケットにあるＤＵＴ、またはＤＵＴとソケットの両方をテスト可能である。ＤＵＴおよびソケットに施される電気テストは、主として、デザイン選択の問題である。典型的なテストは、クロッキングやパターンテストなどの機能テストを含む。

テストハンドラシステムは、前述したプリサイザプレートを含むことが望ましい。プリサイザプレートとは、本明細書で使用する場合、整列機能を実行するデバイスである。プリサイザは、表面実装技術を用いてパッケージングされた（すなわち、リードフレームなしのパッケージ）ＤＵＴに対して整列を実行するように適応されることが好ましい。このようなデバイスをテストする場合、ＤＵＴは、テスト基板上のソケットに配置されるときに特定の方向に配向されなければならない。適切な位置整列は、表面実装デバイスにとって重要である。ＤＵＴが、適切な配向でテスト基板のソケットに配置されなければ、ＤＵＴは、適切にテストされなくなる。これにより、ＤＵＴ自体ではなく、接続が不完全であるために、ＤＵＴはテストに不合格になってしまう。このような状況において、良好なＤＵＴが廃棄されることにもなりかねず、これは明らかに望ましくない結果である。

本発明の別の実施形態において、パラレルテストの結果、または空のテスト基板（すなわち、テスト基板にデバイスが実装されていない）にあるソケットのテスト結果は、ピックアンドプレース機構がテスト基板にＤＵＴを実装しているときに使用される。テストシステムには、この目的に合わせて、テスト基板実装コントローラが装備されている。コントローラは、パラレルテストステーションからテスト情報を受信する。受信したテスト情報は、テスト基板にあるソケットに関連するテスト情報である。テスト結果（すなわち、テストされたソケットが良好であるか不良であるか、または良好になるか、または不良になることが想定される）は、メモリに格納され、該当する特定のソケットに関連付けられる。その後、該当するソケットを含む基板が、再度ロード用に適所に配置されると、コントローラは、該当するテスト基板にあるソケットに関する情報をメモリに質問する。テスト基板に１つ以上の不良ソケットがあれば、コントローラは、これらのソケットにＤＵＴを実装しないようにピックアンドプレース装置に命令を伝える。

１つの好ましい実施形態において、テストハンドラシステムには、モードコントローラが装備される。モードコントローラにより、スイッチが第１のモードから第２のモードへの装置の動作モードになる。第１のモードにおいて、ＤＵＴの少なくとも一部が、テスト基板内に実装される前に、個別デバイステストを受ける。このモードにおいて、個別テストで不合格になったＤＵＴは、まず基板内に実装されたままである。しかしながら、この不合格のＤＵＴと、テスト基板でのその場所の真相は、メモリ内に格納される。テスト基板からＩＣデバイスをアンロード／除去するために使用されるピックアンドプレース機構の部分は、不合格ＤＵＴを除去し、これらのＤＵＴをアウトプットトレイ上のキャリアに配置するように命令される。テスト基板は、ＤＵＴがテストプレートにおいてテストされるときに第１の位置にある。既知の良好なソケットに既知の良好なデバイスが実装された後、テスト基板は、必要に応じて、インボードテスト用に第２の位置に移動される。そうでなければ、ロードされたテスト基板は、キャリアに戻される。

第２のモードにおいて、ＤＵＴは、テストプレートにおいて個別にテストされない。より正確に言えば、テスト基板には、ピックアンドプレース機構によって、インプットキャリアトレイからプリサイザ、次いで、テスト基板へと移送されるＤＵＴが実装される。ピックアンドプレース機構によってテスト基板にＤＵＴが実装されると、テスト基板は、基板にあるＤＵＴのすべてに、電気テストが同時に施される第２の位置へ移動される。このモードにおいて、テスト基板が第１の位置にあるときに、不良ＤＵＴが除去されないため、第１のモードで装置が動作するときにデバイスを廃棄するために使用されるアウトプットトレイは、テスト基板内へのＤＵＴの実装を加速するために、インプットトレイとして使用することもできる。

前述したように、実装コントローラは、ＤＵＴに関して得られたテスト情報と、ＤＵＴが実装される予定のソケットに関して得られたテスト情報とを用いて、インテリジェントにテスト基板をロードする。これは、ＤＵＴに関する個別電気テストからの情報を含む。さらに詳しく言えば、テスト基板内にＤＵＴがロードされる前に行われた個別電気テストの結果は、保存され、このようなテストに合格した後にＤＵＴが配置されるソケットに関連付けられる（不合格になったＤＵＴは、最終的に、既知の良好なデバイスとは別にされる）。次いで、個別電気テストが施された１つ以上のＤＵＴを有するテスト基板が、第２の位置に移動され、再度テストされると、個別テストの結果はメモリからアクセスされる。次いで、個別テストの結果は、基板テストの結果と比較される。個別テストに合格したＩＣが、基板テストに不合格になれば、これは、ＤＵＴではなくソケットが不良であることを示す。この情報は、メモリ内に格納され、実装コントローラは、テスト基板を次にロードしている間にこのソケットにＤＵＴをロードするか否かのクエリを実行するとき、このソケットを実装しないようにピックアンドプレース機構に命令する。

また、不良ソケットは、ロードされたテスト基板をテストし、同じロードされたテスト基板の前の電気テストと比較することによって検出される。前の電気テストの結果は、メモリに格納され、その情報は、同じテスト基板の次の電気テスト中にアクセスされる。所与のソケットが、ＤＵＴが不合格になった複数の以前のテストに関連付けられれば、その関連は、ソケットが不良であることを示す。

さらなる別の実施形態において、ＤＵＴが、パラレルテスタにおいて実行された電気テストに不合格であれば、テスト基板は、不合格のＤＵＴが除去され、空になったソケットに別のデバイスが再度満たされる第１の位置まで戻され得る。次いで、テスト基板は、第２の位置に戻され、その位置でＤＵＴに再度電気テストが施される。このサイクルは、すべての利用可能なソケットに、パラレルテストステーションで電気テストに合格したＤＵＴが満たされるまで繰り返され得る。これにより、環境テストに送られたすべてのデバイスが、周囲温度での最初のあまり厳格ではないテストに少なくとも合格したことが保証される。

さらなる別の実施形態において、テストハンドラシステムは、環境テストから戻ってきた実装基板をアンロードするソータモードを有する。環境テストに不合格になったＤＵＴは、環境テストに合格したものから選り分けられる。

図２Ａ〜図２Ｃのプロセスフロー図を参照しながら、本発明のプロセスの１つの実施形態について記載する。図２Ａを参照すると、ピックアンドプレース装置に、ＤＵＴが供給されるキャリアトレイ（例えば、ＪＤＥＣトレイ）からＤＵＴをピックアップさせ、プリサイザプレートと呼ばれる整列ステージにＤＵＴを配置させることからプロセスが開始される。プリサイザプレートにおいて、ＤＵＴは回転され（その配向がテストソケットに適切に配置するのに適していなければ）、整列される。整列後、ピックアンドプレース装置の次のステップは、テストモードでの命令に依存する。テストモードが、ＤＵＴに個別電気テストを施すように要求するものであれば、ピックアンドプレース装置は、プリサイザからＤＵＴを除去し、隔離された電気回路を要求する個別電気テスト用にＤＵＴをテストプレート内に配置する。個別テストが実行された後、ピックアンドプレース機構は、テストプレートからＤＵＴを取り出し、テスト基板にあるソケット内に差し込む。

装置が、ＤＵＴに個別電気テストを施すように要求するモードで動作されなければ、ピックアンドプレース機構は、プリサイザからＤＵＴを取り出し、テスト基板内にＤＵＴを直接差し込む。

図２Ｂを参照すると、ピックアンドプレース機構は、テスト基板をインテリジェントにロードする。すなわち、装置は、ソケットに関する特定の情報を格納するメモリを有する。この実施形態において、メモリは、ソケットが以前にテストされて不良であったか否かに関する情報を格納し、その場合、ソケット内にはＤＵＴが実装されない。メモリはまた、既知の良好なＤＵＴ（すなわち、個別電気テストを施したときに良好であるとテストされたＤＵＴ）が、ソケットに電気テストが施されたときに不良であるとテストされたか否かに関する情報を格納する。いずれかのクエリへの応答がはいであれば、ピックアンドプレース機構は、そのソケットにＤＵＴを実装しない。両方のクエリへの応答がいいえであれば、ソケットにＤＵＴが実装される。

次に、ソケット内にロードされるＤＵＴがさらにあるかどうか、およびテスト基板上に実装する良好なソケットがあるか否かに関するクエリが実行される。両方のクエリへの応答がはいであれば、ピックアンドプレース機構は、上述のソケットをインテリジェントにロードするためのシーケンスを繰り返しながら、次の利用可能なソケット内に別のＤＵＴをロードする。いずれかのクエリへの応答がいいえであれば、テスト基板にあるが、個別電気テストに不合格になった（実行された場合）任意のＤＵＴを特定するために、別のクエリが実行される。このようなＤＵＴが特定されれば、ピックアンドプレース機構は、それらを除去するために命令される。クエリへの応答がいいえであり、テスト基板上のすべての既知の良好なソケットが満たされていれば、テスト基板は、パラレルテスト位置へと移動される。より多くの良好のソケットが満たされていれば、残りの良好なソケットの間、ロードサイクルが繰り返される。

図２Ｃを参照すると、動作モードに応じて、ロードされた回路基板は、パラレルテストステーションに搬送されるか、またはテスト基板保管カセットに戻されるかのいずれかである。テスト基板が、パラレルテストステーションに搬送されれば、ＤＵＴには、そのパラレルテストステーションで電気テストが施される。すべてのＤＵＴが電気テストに合格すれば、ロードされたテスト基板は、テスト基板保管カセットに戻される。１つ以上のＤＵＴがテストに不合格になれば、装置内にプログラミングされた命令に応じて、ＤＵＴは、除去されるか、または除去されないかのいずかである。この命令が、ＤＵＴを除去しないものであれば、ロードされたテスト基板は、テスト基板保管カセットに戻される。命令が、不合格のＤＵＴを除去するものであれば、テスト基板は、装置のＤＵＴロード／アンロード位置に戻される。その場合、ピックアンドプレース機構は、テスト基板から不合格のＤＵＴを除去する。除去したＤＵＴは、不合格ＤＵＴ用の保管レセプタクルに配置される。

装置のプログラミングに応じて、空のソケットには、テストされていないＤＵＴで再度満たされる場合があり、その場合、テストシーケンスが再開される。ソケットが再度満たされなければ、テスト基板は保管カセットに戻される。この柔軟性により、多くの利点が得られる。テストに不合格になったＤＵＴの数がわずか数個しかなければ、ロジックは、テスト基板が単にカセットに戻され、さらなるＤＵＴを再度満たして再度テストすることなく、さらなるバーンインテスト用に送り続けられることを命令することもある。しかしながら、不合格のＤＵＴが数個よりも多ければ、ロジックは、さらなるＤＵＴでこれらのソケットを再度満たし、テストシーケンスを再開するためにさらなる時間をかける価値があると命令することもある。

テスト基板がカセットに戻される場合、装置は、カセットに空のテスト基板があるか否か質問するようにプログラミングされる。このクエリへの応答がはいであれば、別の空のテスト基板をテスト基板キャリアに供給するために、カセット回転ラックが回転される。次いで、上記のテストシーケンスが繰り返される。すべてのテスト基板がいっぱいであれば、装置は、シーケンスの終わりに到達し、このように指示する信号が、オペレータまたはコントローラに送信される。次いで、カセットが取り外され、さらなる処理（典型的に、テスト基板を実装するＤＵＴのバーンインテスト）用に除去される。

図３を参照すると、テスト装置１０１を組み込んだテストおよびバーンインシステム１００の略図が示されている。テスト装置１０１の他にも、システムは、環境テスト（例えば、バーンインテストチャンバ）１０２と、システム１０１の様々な機能を自動制御するためのコントローラ１０３とを有する。

テスト装置のこの実施形態は、複数のテスト基板（図示せず）をロードすることができる回転ラック（図示せず）を含む保管カセット１１０を有する。保管カセット１１０は、ロードおよびテストチャンバ１１５へ空のテスト基板をロードし、このチャンバ１１５から満たしたテスト基板をアンロードするために、装置のＤＵＴロード・テストチャンバ１１５と協働する。

ロード・テストチャンバ１１５は、テスト用にＤＵＴを操作する。ロード・テストチャンバは、このような目的に合わせてピックアンドプレース機構を採用する。ピックアンドプレース機構は、必要に応じて、チャンバ１１５内に投入されたＤＵＴをそれらのキャリアからアンロードし、プリサイザと、個別デバイステストステーションと、テスト基板との間、およびそれらの中でＤＵＴを移動させるための、センサ、空気圧式シリンダ、サーボモータ、およびステッピングモータのシステムである。

チャンバ１１５は、ブロック１２０および１２５として示されている２つの電気テスト環境を有する。ブロック１２０は、（隔離されたテスト回路および前述した他の要求に対する必要性により）ＤＵＴの個別テストを命じるより要求が高い電気テストを実行する。このように、ブロック１２０は、上述の個別デバイステストの略図的ブロック図である。ブロック１２５は、テスト基板内にロードしたときのＤＵＴに対する電気テスト回路である。この電気テストは、環境テストチャンバ１０２にあるときにＤＵＴに実行された電気テストを似たものであることが有益である。同じテストハードウェアを採用することによって、テストの相関がより効率的であり、テストの不一致が低減されることで、テスト結果の精度が高まり、良好なデバイスを不良であると間違って特定することなく、確実に不良デバイスが特定される。このようにして、ブロック１２５は、前述したロードされた基板テスト用の略図的ブロックである。

また、装置１０１には、ソータ１３０が装備される。システムサーバ１０３、または他の制御プログラムはテストが完了した後、良好なＤＵＴと不良のものとを物理的に分けるために、装置１０１と環境テストチャンバ１０２との両方において、テストの結果を使用する。

装置１０１にテスト基板がロードされると、ロードされたテスト基板を有するカセット１１０は、環境テストチャンバ１０２に移動される。この目的のために、自動誘導車（図示せず）または手動操作トロリー（図示せず）を使用することもできる。装置１０１と環境テストチャンバ１０２との間でのカセットの移動は、バーンインサーバ／コントローラ１０３によって制御される。サーバ／コントローラ１０３はまた、故障率のモニタ、時間、ロットなどの関数としての故障のマッピング、およびバーンインおよびテストプロセスに関する他の情報などのデータベース管理機能を実行する。

図４は、図３の装置１０１のより詳細な略図である。装置は、複数のピックアンドプレースヘッド１４０を有する。ピックアンドプレースヘッド１４０は、ＤＵＴキャリアインプット１４１と、ＤＵＴアウトプットトレイ１４２と、プリサイザ１４３と、テストプレート１４４と、パラレルテスト基板１４５と、ソーティングプレート１４６と、ソーティングヘッド１４７と、ソーティングトレイ１４８との間、およびそれらの中でＤＵＴを移送するために使用される。ピックアンドプレースヘッド１４０は、詳細に図示していない。１つの実施形態において、ピックアンドプレースヘッド１４０は、少なくとも３つの垂直方向の可動部材を有し、各部材は、その移動可能な端部で吸引デバイスを有する。吸引デバイスは、ＤＵＴをピックアップし保持するように適応される。ピックアンドプレースヘッドはまた、ＤＵＴを解除するための解除機構（例えば、吸引をやめるための機構）を有する。

ピックアンドプレースヘッド間のピッチ（すなわち、距離）は、調節可能であることが好ましい。このように調節可能であることで、ヘッドをＤＵＴキャリアトレイのピッチまたはテスト基板にあるソケットのピッチに調節することができる。

１つの有益な構成において、可動部材が移行する行程は、２つの部分で制御される。行程のほとんどは、ＤＵＴに近い部材を移動させるステッピングモータによって制御される。行程の残りの部分は、空気圧によって制御される。これにより、ＤＵＴにかかる圧力量を制御でき、過度の力が確実に回避される。

前述したように、保管カセットは、テスト基板をテストチャンバ１１５内に供給する。テスト基板は、キャリアプレート１５０に１つずつ供給される。キャリアプレート１５０は、テスト基板ソケットロード位置Ａおよびインボードテスト位置Ｂへテスト基板１４５を搬送する。上述の例示的なプロセスフローにおいて、テスト基板１４５は、カセット１１０から、ソケットにＤＵＴが実装される位置Ａへ移動される。テスト基板１４５のソケットがロードされた後、テスト基板１４５は、ソケット／ＤＵＴに電気テストが施される位置Ｂへ移動される。

インプットトレイ１４１、１４２は、ＤＵＴキャリアを受けるように適応される（例えば、ＪＥＤＥＣトレイ）。インプットトレイは、受け入れ端部１４１Ａ、１４２Ａと、アウトプット端部１４１Ｂ、１４２Ｂとを有するように構成される。ＤＵＴキャリア（図示せず）は、受け入れ端部でテストチャンバ１１５を入れ、アンロードするためにピックアンドプレースヘッド１４０の最も近くに移動される。アンロード後、ＤＵＴキャリアは、空のＤＵＴキャリアが積層されたアウトプット端部に移動される。複数のトレイは、テスト基板のロード速度を速めるために使用することもできる。

ピックアンドプレースヘッド１４０は、ＤＵＴをトレイ１４１、１４２から取り出し、これらをプリサイザプレート１４３内に配置するために使用される。プリサイザプレート１４３は、個別デバイステスタ１４４またはテスト基板１４５にあるソケットのいずれか内に配置するためにデバイスを整列するキャビティを有する。プリサイザプレート１４３はまた、ピンが確実に適切に整列されるようにデバイスを回転する。示した実施形態において、ＤＵＴをプリサイザ１４３からテスト基板１４５へ移動させ、ＤＵＴをプリサイザ１４３から個別デバイステスタ１４４へ移動させるための専用ヘッドを有するのに十分なピックアンドプレースヘッド１４０が存在する。

ＤＵＴが、ピックアンドプレース機構によって適切な「落高」にもたらされ、プリサイザプレート１４３のレセプタクル内に自由落下できるようにされれば有益である。プリサイザプレート１４３のレセプタクルは、プリサイザレセプタクルのピッチが、ピックアンドプレース機構のピッチと一致するように自己調節する。プリサイザレセプタクルのピッチはまた、回路基板にあるソケットのピッチと一致する。

プリサイザ１４３は、個別デバイステスタ１４４またはテスト基板１４５にあるソケットのピン整列を一致させるために、ＤＵＴを回転させるための能力を有する。プリサイザ１４３の回転は、ソフトウェアによって制御される。例えば、プリサイザは、デバイスにおけるテストピン（例えば、ピン−１）の配置を感知する。次いで、ソフトウェアは、感知した場所と、プリサイザからソケット下流（すなわち、ＤＵＴテスタまたはテスト基板のいずれかのソケット）にあるピン−１の場所とを比較する。ソフトウェアは、この比較に基づいて、ＤＵＴが、回転せずにソケット下流内に適切に差し込まれているか、または回転が要求されているかを決定する。回転が要求されていれば、ソフトウェアは、回転度を決定する（正方形または矩形のＤＵＴに対して、回転度のオプションは、＋／−９０度および１８０度である）。

プリサイザにおける整列が完了すると、ＤＵＴは、装置１０１への特定の命令に応じて、個別デバイステスタ１４４またはテスト基板１４５のいずれかに移動される。いずれの場合においても、ピックアンドプレースヘッド１４０は、プリサイザ１４３から次のテストサイトへＤＵＴを移動させるために使用される。次のサイトが個別デバイステスタ１４４であれば、ＤＵＴは、プリサイザプレート１４３から除去され、個別デバイステスタ１４４の情報のテスト高さまでピックアンドプレースヘッド１４０によって位置付けられる。次いで、ピックアンドプレースヘッド１４０は、ＤＵＴを個別デバイステスタ１４４内へ押し入れる。

個別デバイステスタ１４４は、この実施形態において、３つのレセプタクル１６１を有するテストプレートとして示されている。テスタ１４４のレセプタクルは、ＤＵＴにＤＣおよび／またはパラメトリックテストを実行するために、回路１２０と接続される。

図５を参照すると、テスタ１４４は、３つのレセプタクル１６１を有する上部整列プレート１６０からなる。レセプタクルは、ＤＵＴを受けるようなサイズにされる（典型的に、ボールグリッドアレイ（ＢＧＡ）またはチップスケールパッケージ（ＣＳＰ））。ピックアンドプレースヘッド１４０（図４）の数が、テスタ１４４にあるレセプタクル１６１の数に対応すれば有益である。上部整列プレート１６０は、テストピンマトリックスブロック１６５上にあり、そのブロック１６５によって支持される。テストピンマトリックスブロックは、ばね付きテストピン１７５のマトリックス（図６）を有する。ピックアンドプレース機構１４０は、電気テストをオンに切り換えるのに十分な力で、ＤＵＴをレセプタクル内に押し入れる。次いで、制御プログラムが、指定の電気テストを実行させる。テストピンは、ケーブル１７０を経由してテスト回路１２０に電気的に接続される。ばね付きテストピン１７５により、ＤＵＴは、テスト回路１２０によって実行された電気テストを実行するために適切に着座する。

図６は、レセプタクル１６１の平面図である。ピン１７５のマトリックスは容易に観察される。レセプタクル１６１は、特定のＤＵＴのサイズおよび構成に容易に適応される。これは、開口１７６のサイズを変えることによって達成される。便宜上、これは、整列プレート１６０を単に除去し、そのプレートを、適切なサイズの開口１６１を有する異なる整列プレート１６０に置き換えることによって行うことができる。

個別ＤＵＴテストが完了すると、ＤＵＴは、前述したように、テスト基板１４５に配置される。ＤＵＴがテストに不合格であれば、テスト基板１４５から、不合格デバイスを受けるように構成されたトレイ１４８内に移動させることができる。図４に示す装置は、テスト基板１４５からＤＵＴを取り出し、プリサイザ１４３にあるＤＵＴをテスト基板１４５の右側へ配置するために、ピックアンドプレースヘッド１４０を使用して、この移動を達成するように構成される。次いで、最初にソートプレート１４６内にデバイスを移動させるために、別のピックアンドプレースヘッド１４０が使用される。ソートプレース１４６は、ピックアンドプレースソートヘッド１４７によってピックアップを待機するために、不合格のＤＵＴのための一時的な保持ステージである。次いで、ソートヘッド１４７は、ソートプレート１４６から不合格ＤＵＴトレイ１４８へ不合格ＤＵＴを移動させるために使用される。

このように、ＤＵＴに個別テスト１２０を施す第１のモードでの動作時、ＤＵＴは、トレイ１４１を経由してチャンバ１１５内にロードされる。ピックアンドプレースヘッド１４０は、ＤＵＴをトレイ１４１からトレイ１４１に近接したプリサイザ１４３へ移動させるために使用される。そこから、ピックアンドプレースヘッド１４０は、ＤＵＴを個別デバイステスタ１４４に移動させ、この場所で、上述の電気テスト１２０が実行される。次いで、ＤＵＴは、テスタ１４４からテスト基板１４５へ移送される。この移送には、ソケットをテスト基板１４５に開いて保持するために、プレスバー１８０が使用される。また、次の列のソケットが、それに先行する列にＤＵＴが満たされたときに確実に開くようにするために、第２のプレスバー１８１が設けられる。プレスバー１８０、１８１の動作は、ピックアンドプレースヘッド１４０によってテスト基板１４５をロードする際の遅延を回避するように、ソフトウェアによって制御される。

前述したように、個別デバイステスト１２０に不合格であったＤＵＴは、ピックアンドプレースヘッド１４０およびプリサイザ１４３を使用して、テスト基板１４５の右側にテスト基板１４５から「移動」させられる。プリサイザから、これらの不合格デバイスは、一時保管用にソートプレート１４６に移動される。次いで、ピックアンドプレースソータヘッド１４７は、これらの不合格ＤＵＴをソートプレート１４６から不合格ＤＵＴトレイ１４８へ移動させる。

１つのオプションの実施形態において、装置は、ソートモードで動作させることもできる。ソートモードにおいて、装置のソータ１３０は、顕著に現れている。この実施形態において、位置Ａに、すべて実装されたテスト基板が配置される。この例示的な実施形態において、完全にロードされたテスト基板は、環境テストチャンバ１０２における環境テスト後、装置１０１に戻されている。サーバ１０３は、環境テストの結果を保持しており、その結果には、ＤＵＴが環境テストを合格したか、または不合格であったかの結果（およびテスト基板におけるそれらの場所）が含まれている。ロードされたテスト基板は、装置１０１から環境テストチャンバ１０２へロードされたテスト基板を搬送するための前述した機構を使用して、装置１０１に搬送される。次いで、ロードされたテスト基板は、前述した機構を使用して、テストチャンバ１１５の位置Ａに搬送される。

次いで、サーバ１０３は、テスト基板１４５の実装をどのように減らすかに関して、ピックアンドプレース装置１４０に命令する。テスト基板１４５からのＤＵＴの配置は、特定のＤＵＴが前のテストに合格したか、または不合格であったかに依存することになる。ＤＵＴが合格していれば、ＤＵＴは、トレイ１４２に位置付けられたキャリアトレイ（図示せず）内にアンロードされる。ＤＵＴが前のテストに不合格であれば、ＤＵＴは、ソートプレート１４６上に配置され、ソートヘッド１４７が、ソートプレート１４６から不合格ＤＵＴトレイ１４８内へＤＵＴを移動できるまでその場所に保持される。

さらなる別の実施形態において、ＤＵＴに個別テストが施されていないモードで装置が動作されるとき、ＤＵＴは、トレイ１４１および１４２を経由してチャンバ１１５内に導入され得る。これにより、ＤＵＴが左側と右側の両方からテスト基板内に導入されるため、テスト基板１４５のロードが促進される。

テスト基板ソケットにＤＵＴが実装された後、テスト基板は、位置Ａから位置Ｂに移される。位置Ｂにおいて、テスト基板にあるＤＵＴをパラレルテスト回路１２５に電気的に接続するために、電気接続１８５が使用される。前述したように、１つ以上のデバイスがこのテストに不合格であれば、テスト基板１４５は、位置Ａに戻され、不合格ＤＵＴは、除去されて、上述の方法で別のＤＵＴに置き換えられる。

前述したように、本発明の好ましい形態において、この装置により多くの利点が得られ、そのうちの主要な利点は、ユーザーにとっての柔軟性である。このような装置により、ユーザーは、より多くの時間がかかる個別ＤＵＴテストと、テスト基板１４５内に実装されたＤＵＴのあまり時間のかからないテストとの間で実行するテストを選択することができる。より時間のかかる電気テストは、典型的に、新しいデバイスタイプまたは試作品に実行され、より高い故障率が想定される。これらのタイプのデバイスの場合、ハード故障の可能性が高い。深刻な障害を有するハード故障は、信号線を中断させ、このようなテストの実行を停止してしまう可能性がある。これにより、動作に遅延が生じる。この装置は、個別電気テストを必要とするモードと必要としないモードとの間の選択が可能なモードスイッチが装備されている。

本明細書において、特定の実施形態を参照しながら本発明について記載してきたが、これらの実施形態は、本発明の原理および応用の例示にすぎないことを理解されたい。したがって、添付の特許請求に範囲に規定されているような本発明の精神および範囲から逸脱することなく、多数の修正が、例示的な実施形態になされてもよく、他の配置が考案されてもよいことを理解されたい。

従来技術の環境テスト用のテストハンドラ装置の略図である。 本発明の１つの実施形態によるＩＣテストプロセスのフローチャートである。 他の環境テスト装置と一体化させた本発明の１つの実施形態によるテスト装置の略図である。 図３に示すテスト装置のさらに詳細な図である。 集積回路テストプレートの上面斜視図である。 図５の集積回路テストプレートにある単一のソケットの図である。

Claims (30)

1. 集積回路デバイス用の自動テストハンドラシステムであって、
   制御されたテスト環境を提供するように構成されたハウジングと、
   前記ハウジング内に配置されたピックアンドプレース装置と、
   個々が集積回路デバイスを受けるように適応された複数のソケットを有するテスト基板を、前記ハウジングの内部に導入するように構成されたコンベヤを備え、前記コンベヤが前記ハウジングの内部と連通状態にある、ローダと、
   前記ハウジング内に配置され、テストされる集積回路デバイスを受けるように適応されたインプット機構と、
   集積回路デバイスを受け、前記集積回路デバイスとテスト電子機器とを電気的に接続するように適応されたテストソケットとともに構成された、前記インプットトレイに近接した位置にある集積回路テストプレートと、
   前記ローダから前記テスト基板を受け、少なくとも、前記テスト基板に前記集積回路デバイスが実装された前記ハウジング内の第１のロード位置と、前記ソケット、前記ソケットにある集積回路デバイス、または前記ソケットと前記集積回路デバイスの両方のいずれか１つに電気テストが施される第２のパラレルテスト位置へ、前記テスト基板を搬送するように構成された、前記テストプレートに近接した位置にあるテスト基板キャリアと、
   前記キャリアが前記第１の位置にあるとき、前記インプットトレイと、前記集積回路テストプレートと、前記テスト基板との間、およびそれらの中で、前記集積回路デバイスを移送するように構成された前記ピックアンドプレース装置と、
   前記テスト基板が前記第２の位置にあるとき、前記テスト基板にある前記ソケットと、電気テスト回路との間の電気的接続と、前記テスト基板にある前記集積回路デバイスと、電気テスト回路との間の電気的接続を与えるように、前記テスト基板と協働するように適応されたパラレルテストステーションとを備える、自動テストハンドラシステム。
2. 前記インプットトレイに近接した位置にあり、前記ハウジングに配置され、整列キャビティを有するプリサイザプレートをさらに備える、請求項１に記載のテストハンドラシステム。
3. 前記ピックアンドプレース装置が、前記集積回路デバイスを前記プリサイザプレート内に配置し、前記集積回路デバイスを前記プリサイザプレートから除去するようにさらに構成される、請求項２に記載のテストハンドラシステム。
4. 前記パラレルテストステーションからテスト情報を受信するためのレシーバを備えるテスト基板実装コントローラと、前記テスト情報が受信された前記テスト基板にある前記ソケットに関連付けられたテスト情報である、前記パラレルテストステーションからの前記情報を格納するためのメモリと、前記メモリにある前記情報を扱うクエリ機構と、前記ソケットに関連付けられた前記テスト情報に基づいたソケット実装命令を前記ピックアンドプレース機構に伝達する命令機構とをさらに備える、請求項１に記載のテストハンドラシステム。
5. 前記パラレルテストステーションからの前記テスト情報が、前記ソケットにある前記集積回路に関する電気テスト情報を備え、前記メモリが、前記電気テスト情報と、前記集積回路デバイスが配置された前記テスト基板にある前記ソケットとを関連付ける、請求項４に記載のテストハンドラシステム。
6. 前記集積回路テストプレートが、整列キャビティと、テストピンマトリックスブロックとをさらに備える、請求項１に記載のテストハンドラシステム。
7. 前記整列キャビティが、前記テストピンマトリックスボックスと着脱可能に係合した状態にある、請求項６に記載のテストハンドラシステム。
8. 前記ローダが、複数のテスト基板コンパートメントを有する保管カセットと、一連の位置、そのうちの１つがアンロード位置である一連の位置を通って前記テスト基板コンパートメントを移動させる前記複数のテスト基板コンパートメント用の回転ラックとをさらに備える、請求項７に記載のテストハンドラシステム。
9. 前記ローダが、前記ハウジングと着脱可能に係合した状態にある、請求項８に記載のテストハンドラシステム。
10. 前記集積回路テストプレート、前記パラレルテストステーション、またはそれらの両方のうちの１つで実行される電気テストに不合格であった集積回路デバイスを受けるように適応されたソータモジュールをさらに備える、請求項１に記載のテストハンドラシステム。
11. 少なくとも２つのテストモードである第１のテストモードと第２のテストモード間で、前記装置を切り換えるモードコントローラをさらに備える、請求項１に記載のテストハンドラシステム。
12. 前記モードセレクタに応答する前記ピックアンドプレース機構用の集積回路配置セレクタをさらに備える、請求項１１に記載のテストハンドラシステム。
13. 前記装置が、前記第１のテストモードにあるとき、前記集積回路配置セレクタが、前記集積回路デバイスを前記テスト基板にあるソケットに差し込む前に、電気テスト用の前記集積回路テストプレートに集積回路デバイスを配置するように、前記ピックアンドプレース機構に命令する、請求項１２に記載のテストハンドラシステム。
14. 前記装置が、前記第２のテストモードにあるとき、前記集積回路配置セレクタが、前記テストプレートを回避して、前記プリサイザから前記テスト基板にあるソケットに直接集積回路デバイスを配置するように、前記ピックアンドプレース機構に命令する、請求項１３に記載のテストハンドラシステム。
15. 前記テスト基板キャリアに近接した集積回路アンローダ／ローダトレイをさらに備え、前記ピックアンドプレース装置が、前記デバイスが前記第１のモードで動作しているとき、前記テストハンドラシステムから除去するために集積回路を前記トレイに配置するように構成され、前記ピックアンドプレース装置が、前記テストハンドラシステムが前記第２のモードで動作しているとき、前記テストハンドラシステムにおいてテストするために、前記アンローダ／ローダトレイから前記集積回路デバイスを除去するように構成される、請求項１１に記載のテストハンドラシステム。
16. ソータをさらに備える、請求項１に記載のテストハンドラシステム。
17. 前記ソータが、前記集積回路を合格または不合格表示と関連付けるソートコントローラをさらに備え、前記ピックアンドプレース装置が、前記ソートコントローラからの命令に基づいて、合格表示を有する集積回路デバイスを第１の場所に配置し、不合格表示に関連付けられた集積回路デバイスを第２の場所に配置するように構成された、請求項１６に記載のテストハンドラシステム。
18. 集積回路デバイスの作製プロセスであって、
    テスト用の装置内に集積回路デバイスを導入するステップと、
    集積回路デバイスが個別にテストされる第１のテストステーションを提供するステップと、
    テスト基板に複数のソケットを実装するステップと、
    前記テスト基板に実装されている間、デバイスがテストされる第２のテストステーションを提供するステップと、
    前記第１のテストステーション、前記第２のテストステーション、またはそれらの両方のいずれか１つで、集積回路デバイスに電気テストを実行するように選択するステップと、を備える、プロセス。
19. 前記第１のテストステーションに近接した第１の位置から、前記第２のテストステーションに近接した第２の位置へ、前記実装されたテスト基板を移動させるステップと、
    前記テスト基板が前記第１の位置にあるとき、前記テスト基板に前記集積回路デバイスを実装するステップと、
    前記デバイスが前記テスト基板にある間、前記第２の位置で電気テストを実行するステップと、
    をさらに備える、請求項１８に記載のプロセス。
20. 前記第１のステーションで前記集積回路デバイスに前記電気テストを実行するように選択した後、
    前記デバイスが前記電気テストに合格したか、または不合格であったかどうかを決定し、前記第１のステーションで前記電気テストに合格した集積回路デバイスのみを前記テスト基板に実装するステップをさらに備える、請求項１８に記載のプロセス。
21. 前記集積回路デバイスを前記テスト基板に実装するとき、前の電気テストの結果を含むデータベースにクエリをサブミットし、前記結果が、前記電気テストに関連付けられた特定のテスト基板に特定のソケットによってデータベースに特定され、前記クエリが、前記クエリが発行された特定の回路基板における特定のソケットを特定するステップと、
    前記クエリに対する応答を受信するステップと、
    前記クエリに対する前記応答に基づいて、前記集積回路デバイスを前記ソケットに実装するように決定するステップと、
    をさらに備える、請求項２０に記載のプロセス。
22. 前記クエリに対する前記応答が、前記ソケットが前の電気テストに不合格であったことを示せば、前記集積回路が前記ソケット内に実装されない、請求項２１に記載のプロセス。
23. 前記クエリに対する前記応答が、前記ソケットにあるとき、既知の良好な集積回路が電気テストに不合格であったことを示せば、前記集積回路が前記ソケット内に実装されない、請求項２１に記載のプロセス。
24. 前記クエリに対する前記応答が、前記ソケットが良好であることを示せば、前記ソケットを実装するために前記集積回路が使用される、請求項２１に記載のプロセス。
25. 集積回路デバイスと、各々が複数のソケットを有する複数のテスト基板とともに使用するためのテストハンドラシステムであって、前記複数のソケットの個々のソケットが、個々の集積回路デバイスを受けるように適応され、
    （ｉ）前記パラレルテストデバイスに受けたテスト基板のソケットと、（ｉｉ）前記テストデバイスにあるソケットを実装する集積回路デバイスと、（ｉｉｉ）前記ソケットと、前記ソケットを実装する前記集積回路デバイスの両方からなる群の少なくとも１つをテストするように動作するパラレルテスタと、
    前記パラレルテスタで一連のテスト基板を与えるように適応されたテスト基板ハンドラと、
    テストされる複数の集積回路デバイスを与えるためのインプット機構と、
    集積回路デバイスを受け、前記集積回路デバイスとテスト電子機器とを電気的に接続するように適応された少なくとも１つのテストソケットを有する、個々の集積回路デバイスを電気的にテストするための集積回路テストプレートと、
    前記インプットトレイから、ｉ）前記集積回路テストプレートへ、次いで、前記集積回路テストプレートからテスト基板にあるソケットへ、または（ｉｉ）前記集積回路テストプレートのテストソケットにある集積回路デバイスと係合することなく、テスト基板にあるソケットへ、集積回路デバイスを移送するように構成されたピックアンドプレース装置と、
    を備える、テストハンドラシステム。
26. ロードステーションをさらに備え、前記基板ハンドラが、前記ロードステーションで各テスト基板を位置付けた後に、このような基板を前記基板テスタに与えるように動作し、前記ピックアンドプレース装置が、前記テスト基板が前記ロードステーションにある間、テスト基板にあるソケットに集積回路を移送するように動作する、請求項２５に記載のシステム。
27. 集積回路デバイスの電気テストを実行するための集積回路テストプレートであって、
    集積回路デバイスを受け、前記集積回路デバイスとテスト電子機器とを電気的に接続するように適応されたテストソケットを備え、前記テストソケットが、整列キャビティと、テストピンマトリックスブロックとを備え、前記整列キャビティが、前記テストピンマトリックスボックスと着脱可能に係合した状態にある、集積回路テストプレート。
28. 集積回路デバイスと、各々が複数のソケットを有する複数のテスト基板とともに使用するためのテストハンドラシステムであって、前記複数のソケットの個々のソケットが、個々の集積回路デバイスを受けるように適応され、
    テストされる複数の集積回路デバイスを与えるためのインプット機構と、
    集積回路デバイスを受け、前記集積回路デバイスとテスト電子機器とを電気的に接続するように適応された少なくとも１つのテストソケットを有する、個々の集積回路デバイスを電気的にテストするための個々のテスタと、
    前記インプットトレイから、ｉ）前記個々のテスタへ、次いで、前記個々のテスタからテスト基板にあるソケットへ、または（ｉｉ）前記個々のテスタのテストソケットにある集積回路デバイスと係合することなく、テスト基板にあるソケットへ、集積回路デバイスを移送するように構成されたピックアンドプレース装置と、
    前記個々のテスタで前記テストに不合格になった前記ソケット内に実装された前記集積回路デバイスをアンロードするためのコントローラと、
    を備える、テストハンドラシステム。
29. 前記コントローラが、不合格テストを表す信号を発生する第１の信号発生器と、前記不合格テストをテストに不合格になったデバイスが配置されたソケットに関連付けるメモリと、前記テストに不合格になった前記集積回路デバイスをそれに関連付けられたソケットから除去するように、前記ピックアンドプレース機構に命令を送信する第２の信号発生器とをさらに備える、請求項２８に記載のテストハンドラシステム。
30. 集積回路デバイスの作製プロセスであって、
    テスト用の装置内に集積回路デバイスを導入するステップと、
    個々の集積回路に電気テストを施す第１のテストステーションを提供するステップと、
    前記集積回路デバイスが前記第１のテストに不合格であろうとなかろうと、複数のソケットを有するテスト基板にあるソケットに前記集積回路デバイスを実装するステップと、
    前記テストに不合格であったデバイスを前記テスト基板から除去するステップと、
    前記第１のテストに合格したデバイスを、不合格デバイスを除去したソケットに実装するステップと、
    前記テスト基板に実装されている間、デバイスがテストされるパラレルテストステーションを提供するステップと、
    を備える、プロセス。

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