JP2007513523A - クローズドセルトレンチｍｏｓ電界効果トランジスタ - Google Patents

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Abstract

本発明の実施形態は、改良されたクローズドセルのトレンチのＭＯＳ電界効果トランジスタ（ＴＭＯＳＦＥＴ）を提供する。クローズドセルＴＭＯＳＦＥＴは、ドレインと、ドレイン領域の上に設けられたボディ領域と、ボディ領域内に設けられたゲート領域と、ゲート絶縁体領域と、ゲート絶縁体領域の周辺に隣接したボディ領域の表面に沿って設けられた複数のソース領域とを備える。ゲート領域の第一の部分とゲート酸化領域とは、平行に延びる構造として形成される。ゲート領域の第二の部分と酸化領域とは、平行に対して直交して延びる構造として形成される。ゲートおよびドレインのオーバーラップ部の一部は、ボディ領域によって選択的に閉鎖され、その結果、ゲート・ドレイン容量は全体的に低くなる。

Description

本発明の実施形態は、ＭＯＳ電界効果トランジスタ（ＭＯＳＦＥＴ）に関し、さらに詳細にはトレンチゲート形状を有する縦型ＭＯＳＦＥＴに関する。本開示によれば、クローズドセルトレンチＭＯＳ電界効果トランジスタを開示する。
図１には、従来技術によるストライプ状トレンチのＭＯＳ電界効果トランジスタ（ＴＭＯＳＦＥＴ）１００の横断面の斜視図が示されている。このストライプ状ＴＭＯＳＦＥＴ１００は複数のソース・コンタクト１１０、複数のソース領域１１５、複数のゲート領域１２０、複数のゲート絶縁体領域１２５、複数のボディ領域１３０、ドレイン領域１３５、１４０、およびドレイン・コンタクト１４５を備える。このドレイン領域１３５、１４０は随意的に第一のドレイン部１４０と第二のドレイン部１３５とを含み得る。
ボディ領域１３０はドレイン領域１３５、１４０上に設けられる。ソース領域１１５、ゲート領域１２０、およびゲート絶縁体領域１２５はボディ領域１３０の中に設けられる。ゲート領域１２０およびゲート絶縁体領域１２５は平行に延びた構造に形成されている。ゲート絶縁体領域１２５はゲート領域１２０を取り囲んでいる。このようにゲート領域１２０は、ゲート絶縁体領域１２５によって周囲領域から電気的に絶縁されている。ゲート領域１２０が連結されて、装置１００の共通ゲートを形成している。ソース領域１１５はゲート絶縁体領域１２５の周辺に沿って平行に延びた構造に形成されている。ソース・コンタクト１１０によってソース領域１１５が連結されて、装置１００の共通ソースを形成している。複数の個々のソース・コンタクト１１０として示されてはいるものの、ソース・コンタクト１１０は全てのソース領域１１５を連結する単一の導電層として実施されてもよい。ソース・コンタクト１１０もソース領域１１５をボディ領域１３０に連結している。
ソース領域１１５およびドレイン領域１４０は、リンあるいはヒ素がドープされたシリコンなどの高濃度ｎドープド（Ｎ＋）半導体である。ボディ領域１３０はボロンがドープされたシリコンなどのｐドープド（Ｐ）半導体である。ゲート領域１２０はリンがドープされたポリシリコンなどの高濃度ｎドープド（Ｎ＋）半導体である。ゲート絶縁体領域１２５は二酸化ケイ素などの絶縁体であってもよい。
ソース領域１１５に対してゲート領域１２０の電位が装置１００の閾値を上回るときには、導電チャネルがゲート絶縁体領域１２５の周辺に沿ったボディ領域１３０内に誘起される。ストライプ状ＴＭＯＳＦＥＴ１００はその後、ドレイン領域１４０とソース領域１１５との間に電流を伝導する。したがって装置はオン状態になる。
ゲート領域１２０の電位が閾値を下回るときには、このチャネルが誘起されることはなくなる。その結果、ドレイン領域１４０とソース領域１１５との間に印加された電位によって、これらの間に電流が流れることはなくなる。よって装置１００はオフ状態になり、ボディ領域１３０とドレイン領域１４０によって形成された接合部がソースとドレインとに亘って印加された電圧を支持する。
ドレイン領域１３５、１４０が第一のドレイン領域１４０上に設けられた第二のドレイン領域部１３５を備える場合には、このドレイン領域の第二の部分１３５はリンあるいはヒ素がドープされたシリコンなどの低濃度ｎドープド（−Ｎ）半導体であり、ドレイン領域１４０の第一の部分はリンあるいはヒ素がドープされたシリコンなどの高濃度ｎドープド（Ｎ＋）半導体である。ドレイン領域１３５における低濃度ｎドープド（−Ｎ）第二部分は、ボディ領域１３０とドレイン領域１３５における第二の部分の両方に延びる空乏領域となり、それによってパンチスルー効果が低減されることになる。したがってドレイン領域１３５の低濃度ｎドープド（−Ｎ）第二部分は、ストライプ状ＴＭＯＳＦＥＴ１００の破壊電圧を上昇させるように作用する。
ストライプ状ＴＭＯＳＦＥＴ１００のチャネル幅は、複数のソース領域１１５の幅の関数である。このようにストライプ状ＴＭＯＳＦＥＴは、長さに対してチャネル幅の比率が高い。よってストライプ状ＴＭＯＳＦＥＴ１００は、パルス幅変調（ＰＷＭ）電圧レギュレータ内の切り替え要素などのパワーＭＯＳＦＥＴへの適用に有利に用いられてもよい。
図２には、従来技術によるクローズドセルトレンチＭＯＳ電界効果トランジスタ（ＴＭＯＳＦＥＴ）２００の横断面の斜視図が示されている。このクローズドセルのＴＭＯＳＦＥＴ２００は複数のソース・コンタクト２１０、複数のソース領域２１５、ゲート領域２２０、ゲート絶縁体領域２２５、複数のボディ領域２３０、ドレイン領域２３５、２４０、およびドレイン・コンタクト２４５から構成される。このドレイン領域２３５、２４０は随意的に第一のドレイン部２４０と第二のドレイン部２３５とを含み得る。
ボディ領域２３０、ソース領域２１５、ゲート領域２２０、およびゲート絶縁体領域２２５はドレイン領域２３５、２４０上に設けられる。ゲート領域２２０の第一の部分およびゲート絶縁体領域２２５は実質的に平行に延びる構造２２１として形成されている。ゲート領域２２０の第二の部分およびゲート絶縁体領域２２５は、実質的に平行に対して直交して延びる構造２２２として形成される。ゲート領域２２０の第一の部分および第二の部分は全て相互に連結され、複数のセルを形成する。ボディ領域２３０はゲート領域２２０によって形成された複数のセル内に設けられる。
ゲート絶縁体領域２２５はゲート領域２２０を取り囲んでいる。このようにゲート領域２２０はゲート絶縁体領域２２５によって周囲領域から電気的に絶縁されている。ソース領域２１５はゲート絶縁体領域２２５の周辺に沿って複数のセル内に形成される。
ソース・コンタクト２１０によってソース領域２１５が連結されて、装置２００の共通ソースを形成している。複数の個々のソース・コンタクト２１０として示されてはいるものの、ソース・コンタクト２１０は、その各々が複数のソース領域２１５を連結する複数の導電性のストリップや、全てのソース領域２１５を連結する単一の導電層などとして実施されてもよい。ソース・コンタクト２１０もソース領域２１５をボディ領域２３０に連結している。
ソース領域２１５およびドレイン領域２４０は、リンあるいはヒ素がドープされたシリコンなどの高濃度ｎドープド（Ｎ＋）半導体である。ボディ領域２３０はボロンがドープされたシリコンなどのｐドープド（Ｐ）半導体である。ゲート領域２２０はリンがドープされたポリシリコンなどの高濃度ｎドープド（Ｎ＋）半導体である。ゲート絶縁体領域２２５は二酸化ケイ素などの絶縁体であってもよい。
ソース領域２１５に対してゲート領域２２０の電位が装置２００の閾値を上回るときには、導電チャネルがゲート絶縁体領域２２５の周辺に沿ったボディ領域２３０内に誘起される。装置２００はその後、ドレイン領域２４０とソース領域２１５との間に電流を伝導する。したがって装置２００はオン状態になる。
ゲート領域２２０の電位が閾値を下回るときには、このチャネルが誘起されることはなくなる。その結果、ドレイン領域２４０とソース領域２１５との間に印加された電位によって、これらの間に電流が流れることはなくなる。よって装置はオフ状態になり、ボディ領域２３０とドレイン領域２４０によって形成された接合がソースとドレインとに亘って印加された電圧を支持する。
ドレイン領域２３５、２４０が第二のドレイン領域２４０上に設けられた第二のドレイン領域部２３５を備える場合には、このドレイン領域２３５の第二部分はリンあるいはヒ素がドープされたシリコンなどの低濃度ｎドープド（−Ｎ）半導体であり、ドレイン領域２４０の第一部分はリンがドープされたシリコンなどの高濃度ｎドープド（Ｎ＋）半導体である。ドレイン領域２３５における低濃度ｎドープド（−Ｎ）第二部分は、ボディ領域２３０とドレイン領域２３５における第二の部分の両方に延びる空乏領域となり、それによってパンチスルー効果が低減されることになる。したがってドレイン領域２３５の低濃度ｎドープド（−Ｎ）第二部分は、クローズドセルのＴＭＯＳＦＥＴ２００の破壊電圧を上昇させるように作用する。
クローズドセルＴＭＯＳＦＥＴ２００のチャネル幅は、ソース領域２１５の幅の総和の関数である。このようにクローズドセルＴＭＯＳＦＥＴ２００の構造においては、ストライプ状ＴＭＯＳＦＥＴ１００と比較して、有利なことにチャネル領域の幅が広い。よってクローズドセルＴＭＯＳＦＥＴ２００は、ストライプ状ＴＭＯＳＦＥＴ１００の構造と比較して、相対的に低いチャネル抵抗（例えば、オン抵抗）を有している。ストライプ状ＴＭＯＳＦＥＴ１００と比較すると、低いチャネル抵抗によってクローズドセルＴＭＯＳＦＥＴ２００内で浪費される電力は減少する。
同様にクローズドセルＴＭＯＳＦＥＴ２００のゲート−ドレイン容量は、ゲート領域２２０の底部とドレイン領域２４０間でオーバーラップする領域の関数である。したがってクローズドセルＴＭＯＳＦＥＴ２００の構造は、ストライプ状ＴＭＯＳＦＥＴ１００と比較して、より高いゲート・ドレイン容量となってしまう。ストライプ状ＴＭＯＳＦＥＴ１００と比較して相対的に高いゲート−ドレイン容量は、クローズドセルＴＭＯＳＦＥＴ２００の切り替え速度を制限する。
したがって本発明の実施形態は、改良されたクローズドセルトレンチＭＯＳ電界効果トランジスタ（ＴＭＯＳＦＥＴ）を提供する。本発明の実施形態は、対応するストライプ状セルＴＭＯＳＦＥＴと比較して、低いＯＮ抵抗を有するクローズドセルＴＭＯＳＦＥＴを提供する。さらに本発明の実施形態は、低いゲート−ドレイン容量を有するクローズドセルＴＭＯＳＦＥＴを提供する。
本発明の実施形態は、第一の複数の平行な領域に設けられた開放したゲート−ドレイン領域と、開放したゲート−ドレイン領域に対して直交する第二の複数の平行な領域に設けられた閉鎖したゲート−ドレイン領域との組み合わせを備えたクローズドセルＴＭＯＳＦＥＴを提供する。
さらに詳細には、本発明の実施形態は、ドレイン領域と、ドレイン領域の上に設けられたボディ領域と、ボディ領域内に設けられたゲート領域と、ゲート領域の周りに設けられたゲート絶縁体領域と、ゲート絶縁体領域の周辺に隣接したボディ領域の表面に沿って設けられた複数のソース領域と、を備えるクローズドセルのトレンチのＭＯＳ電界効果トランジスタ（ＴＭＯＳＦＥＴ）を提供する。ゲート領域の第一の部分とゲート絶縁体領域とが、実質的に平行に延びた構造として形成される。ゲート領域の第二の部分とゲート絶縁体領域とが、平行に対して直交して延びる構造として形成される（例えば、ボディ領域の表面の平面において、第二の部分は、ゲート領域とゲート絶縁領域の第１部分に対して直角に形成される複数の平行に延びる構造を有している）。ボディ領域は選択的にオーバーラップしたゲート領域とドレイン領域の一部を閉鎖する。
本発明の実施形態はまた、複数の開放したトレンチ底部と複数の閉鎖したトレンチ底部とを有するクローズドセルＴＭＯＳＦＥＴを製造する方法を提供する。この製造方法は、高濃度ｎドープドシリコン基板上に低濃度ｎドープドエピタキシャル・シリコン層を成長させることを含む。このエピタキシャル堆積シリコン層は選択的にエッチング処理がなされ、複数の平行なトレンチの第一セットと、前記トレンチの第一セットに対して平行に対して直交する複数の平行なトレンチの第二セットを形成する。第一および第二のトレンチのセットに隣接したシリコンが酸化されて、ゲート酸化領域が形成される。ｐ型不純物が平行なトレンチの底部の第一のセット内に注入される。このｐ型不純物は、第一のセットに対して直角である第二のセットの平行なトレンチ内には注入されない。トレンチの第一および第二のセットにはポリシリコンが充填されて、その中にゲート領域が形成される。低濃度のｎドープドエピタキシャル・シリコン層の上面にはｐ型不純物が注入されて、ｐドープド体が形成される。ゲート酸化領域の周辺に隣接したボディ領域の一部に注入が行われて、高濃度ｎドープドソース領域が形成される。
添付の図面にそれらの実施例が示された本発明の実施形態について詳細に述べる。本発明はこれらの実施形態と併せて説明されるが、これは本発明がこれらの実施形態に限定されることを意味しているわけではないことを理解されたい。逆に、本発明は、添付の請求の範囲によって定義される発明の精神および範囲内にある代替例、変形例、および対応例を対象とする。さらに本発明を十分に理解するために、本発明の以下の詳細な説明において多数の具体的な説明がなされる。しかしながら本発明はこれらの具体的な詳細な事項を用いることなく実践されることを理解されたい。また、他の場合においては、本発明の態様を不必要に曖昧にしないよう、周知の方法、手順、構成要素、および回路は詳細に説明されてはいない。
図３Ａは、本発明の一実施形態における、クローズドセルトレンチＭＯＳ電界効果トランジスタ（ＴＭＯＳＦＥＴ）３００の横断面の斜視図である。このクローズドセルＴＭＯＳＦＥＴ３００は、複数のソース・コンタクト３１０と、複数のソース領域３１５と、ゲート領域３２０と、ゲート絶縁体領域３２５と、ボディ領域３３０と、ドレイン領域３３５、３４０と、ドレイン・コンタクト３４５を備える。これらのドレイン領域３３５、３４０は随意的に第一のドレイン部３４０と第二のドレイン部３３５とを含んでもよい。
ボディ領域３３０と、ソース領域３１５と、ゲート領域３２０と、ゲート絶縁体領域３２５とがドレイン領域３３５、３４０の上に設けられる。ゲート領域３２０の第一の部分とゲート絶縁体領域３２５とは、実質的に平行に延びる構造３２１として形成される。ゲート領域３２０の第二の部分とゲート絶縁体領域３２５とは、実質的に平行に対して直交して延びる構造３２２として形成される（例えば、ボディ領域の表面の平面において、第二の部分は、ゲート領域の第一の部分とゲート絶縁領域に対して直角に形成される複数の平行に延びる構造を備える）。ゲート領域３２０の第一の部分と第二の部分とは全て相互に連結され、複数のセルを形成する。ボディ領域３３０はゲート領域３２０によって形成された複数のセル内に設けられる。ドレイン領域３３５、３４０の第三の部分３５０は、ゲート絶縁体領域３２５の第一の部分の底部まで延びている。
したがって、本発明の実施形態によるクローズドセルＴＭＯＳＦＥＴ３００は、第二の複数の平行な構造３２２に対して設けられた複数の開放したゲート-ドレイン領域３３１（例えば、ボディ領域３３０の一部によって選択的に閉鎖される）を備える。クローズドセルＴＭＯＳＦＥＴ３００はさらに、第一の複数の平行な構造３２１に対して、開放したゲート-ドレイン領域３３１に対して垂直となるように配設された複数の閉鎖したゲート-ドレイン領域３５０（例えば、ドレイン領域３３５がゲート領域３２０とオーバーラップする）を備える。
ゲート絶縁体領域３２５はゲート領域３２０を取り囲んでいる。このようにゲート領域３２０は、ゲート絶縁体領域３２５によって周囲領域から電気的に絶縁されている。ソース領域３１５はゲート絶縁体領域３２５の周辺に沿って複数のセル内に形成される。ソース・コンタクト３１０によってソース領域３１５が接続されて、装置の共通ソースを形成している。ソース・コンタクト３１０はまた、ソース領域３１５をボディ領域３３０に接続している。
一つの実施において、ソース領域３１５とドレイン領域３３５、３４０は、リンあるいはヒ素がドープされたシリコンなどの高濃度ｎドープド（Ｎ＋）半導体である。ボディ領域３３０はボロンがドープされたシリコンなどのｐドープド（ｐ）半導体である。ゲート領域３２０はリンがドープされたポリシリコンなどの高濃度ｎドープド（Ｎ＋）半導体である。ゲート絶縁体領域３２５は二酸化ケイ素などの酸化物であってもよい。
ソース領域３１５に対してゲート領域３２０の電位が装置３００の閾値を上回るときには、導電チャネルがゲート絶縁体領域３２５の周辺に沿ったボディ領域３３０内に誘起される。装置３００はその後、ドレイン領域３４０と複数のソース領域３１５との間に電流を伝導する。したがって装置はオン状態になる。電荷は、ゲート領域３２０の第一の部分の底部とオーバーラップするゲート・ドレイン領域３５０の延長した部分の近傍から、ゲート領域３２０の第一の部分の近傍の誘起されたチャネルを通してソース領域３１５に流れ込む。電荷はまた、ゲート領域３２０の第一の部分の底部とオーバーラップするゲート・ドレイン領域３５０の延長した部分の近傍から、ゲート絶縁体領域３２０の第二の部分の近傍の誘起されたチャネルを通してソース領域３１５に流れ込む。
複数のゲート領域３２０の電位が閾値の電圧を下回るときには、このチャネルが誘起することはなくなる。その結果、ドレイン領域３３５、３４０とソース領域３１５との間に印加された電位によって、これらの間に電流が流れることはなくなる。よって装置３００はオフ状態になり、ボディ領域３３０とドレイン領域３３５、３４０によって形成された接合がソース領域３１５とドレイン領域３３５、３４０とに亘って印加された電圧を支持する。
ドレイン領域３３５、３４０がドレイン領域の第一の部分３４０上に設けられた第二のドレイン領域部３３５を備える場合には、このドレイン領域の第二の部分３３５はリンあるいはヒ素がドープされたシリコンなどの低濃度ｎドープド（−Ｎ）半導体であり、ドレイン領域３４０の第一の部分はリンがドープされたシリコンなどの高濃度ｎドープド（Ｎ＋）半導体である。ドレイン領域における低濃度ｎドープド（−Ｎ）第二部分３３５は、ボディ領域３３０とドレイン領域における第二の部分３３５の両方に延びる空乏領域となり、それによってパンチスルー効果が低減される。したがってドレイン領域の低濃度ｎドープド（−Ｎ）第二部分３３５は、クローズドセルＴＭＯＳＦＥＴ３１０の破壊電圧を上昇させるように作用する。
チャネルの幅はソース領域３１５の長さの総和の関数のままである。よってチャネル領域の幅はレガシーのクローズドセルＴＭＯＳＦＥＴ２００とほぼ等しくなる。したがって、装置３００のオン抵抗（Ｒds-ｏｎ）はレガシーのクローズドセルＴＭＯＳＦＥＴ２００とほぼ等しくなる。
誘起されたチャネルはゲート−ソース容量を含む。ゲート領域３２０と、ゲート絶縁体領域３２５と、ドレイン領域３３５、３４０もゲート−ドレイン容量を含む。ドレイン領域３３５、３４０と、ゲート領域３２０の第二の部分と、ゲート絶縁体領域３２５との間に設けられたボディ領域の部分３３１は、装置３００のゲート−ドレイン容量（Ｃgd）を減少させるように作用する。しかしながら、ゲート−ドレイン容量の減少によって、ゲート−ソース容量（Ｃgs）が増大してしまう。ゲート領域３２０内の電荷はレガシーの装置においてはドレイン領域３３５、３４０内の電荷と結合されていたが、ここでは誘起されたチャネルを増大させるように作用し、そのためソースとゲート間の容量も増大する。ボディ３３０とソース３１５とが接続されるため、ゲート−ソース容量を効果的に増大させる。
本実施形態によればクローズドセルＴＭＯＳＦＥＴ３００は、レガシーのクローズドセルＴＭＯＳＦＥＴ２００と比較して有利に、低いゲート-ドレイン容量（Ｃgd）対ゲート-ソース容量（Ｃgs）比を提供する。さらにまた本実施形態によれば、クローズドセルＴＭＯＳＦＥＴ３００は、レガシーのストライプ状ＴＭＯＳＦＥＴ１００とレガシーのクローズドセルＴＭＯＳＦＥＴ２００と比較して、有利に、改良されたＲds-ｏｎ＊Ｑgd性能係数を提供する。
図３Ｂには、本発明の一実施形態によるクローズドセルトレンチＭＯＳ電界効果トランジスタ（ＴＭＯＳＦＥＴ）３００の横断面の斜視図が示される。横断面の斜視図の正面の角部が切断されていることによって、ドレイン領域３２０の平行して延びる構造および平行に対して直交して延びる構造が全て相互接続されている様子が分かる。
図３Ｂは、誘起されたチャネル３６０と、ＴＭＯＳＦＥＴ３００のオン状態における電荷３８０、３１８の流れとを示している。ソース領域３１５に対してゲート領域３２０の電位が装置３００の閾値を上回るときには、導電チャネル３６０がゲート絶縁体領域３２５の周辺に沿ったボディ領域３３０内に誘起される。装置３００はその後、ドレイン領域３４０と複数のソース領域３１５との間に電流を伝導する。電荷３８０は、ゲート領域の第一の部分の底部とオーバーラップするドレイン領域の延長した部分３５０の近傍から、ゲート領域３２０の第一の部分の近傍の誘起されたチャネル３６０を通してソース領域３１５に流れ込む。電荷３８１もまた、ゲート領域３２０の第一の部分の底部とオーバーラップするゲート-ドレイン領域の延長した部分３５０の近傍から、ゲート領域３２０の第二の部分の近傍の誘起されたチャネルを通してソース領域３１５に流れ込む。したがって電流の成分は、ドレイン領域３３５、３４０と、ゲート領域３２０の第二の部分と、ゲート絶縁体領域３２５との間に設けられたボディ領域の部分３３１にある誘起されたチャネル３６０から、ドレイン領域の延長した部分３５０に流れ込む。電流のこの成分は、従来のストライプ状のＴＭＯＳＦＥＴと比較して、ＴＭＯＳＦＥＴ３００のＲds-ｏｎを減少させる。
さらにまた図３Ｂは、全てのソース領域３１５などを連結する単一の導電層として実施されるソース・コンタクト３１０を示している。このような実施形態において、ゲート絶縁体領域３２５もまた、ゲート領域３２０とソース・コンタクト３１０との間に設けられる。
ＴＭＯＳＦＥＴ３００はソース・コンタクト領域３７０を含む。このソース・コンタクト領域３７０はボロンがドープされたシリコンなどの高濃度ｐドープド（Ｐ＋）半導体を備える。ソース・コンタクト領域３７０は、ソース・コンタクト３１５とボディ領域３３０との間に低いオーミックコンタクトを与える。
図４は本発明の一実施形態によるクローズドセルトレンチＭＯＳ電界効果トランジスタ（ＴＭＯＳＦＥＴ）４００の横断面の斜視図である。クローズドセルＴＭＯＳＦＥＴ４００は、複数のソース・コンタクト４１０と、複数のソース領域４１５と、ゲート領域４２０と、ゲート絶縁体領域４２５と、ボディ領域４３０と、ドレイン領域３３５、４４０と、ドレイン・コンタクト４４５を備える。これらのドレイン領域４３５、４４０は随意的に第一のドレイン部４４０と第二のドレイン部４３５とを含んでもよい。
ボディ領域４３０はドレイン領域４３５、４４０の上に設けられる。ソース領域４１５と、ゲート領域４２０と、ゲート絶縁体領域４２５とはボディ領域４３０内に設けられる。ゲート領域４２０の第一の部分とゲート絶縁体領域４２５とは、実質的に平行に延びる構造４２１として形成される。ゲート領域４２０の第二の部分とゲート絶縁体領域４２５とは、実質的に平行に対して直交して延びる構造４２２として形成される。ゲート領域４２０の第一の部分と第二の部分とは全て相互に連結され、複数のセルを形成する。ボディ領域４３０はゲート領域４２０によって形成された複数のセル内に設けられる。このときボディ領域の一部４５０はゲート領域４２１の第一の部分を取り囲んでいる。
したがって、本発明の実施形態によるクローズドセルＴＭＯＳＦＥＴ４００は、第一の複数の平行な構造４２１内に設けられた複数の開放したゲート-ドレイン領域４５０（例えば、ゲート領域４２０を取り囲むボディ領域４３０の一部によって選択的に閉鎖される）を備える。クローズドセルＴＭＯＳＦＥＴ４００はさらに、開放したゲート-ドレイン領域４５０に対して垂直である第二の複数の平行な構造４２２内に設けられた、複数の閉鎖したゲート-ドレイン領域４５１（例えば、ドレイン領域４３５がゲート領域４２０とオーバーラップする）を備える。
ゲート絶縁体領域４２５はゲート領域４２０を取り囲んでいる。このようにゲート領域４２０は、ゲート絶縁体領域４２５によって周囲領域から電気的に絶縁されている。ソース領域４１５はゲート絶縁体領域４２５の周辺に沿って複数のセル内に形成される。ソース領域４１５はソース・コンタクト４１０によって連結されて、装置の共通ソースを形成する。複数の個々のソース・コンタクト４１０が図示されているものの、ソース・コンタクト４１０が全てのソース領域４１５を連結する単一の導電層として実施されてもよい。ソース・コンタクト４１０はまた、ソース領域４１５をボディ領域４３０に接続している。
一つの実施において、ソース領域４１５とドレイン領域４３５、４４０は、リンあるいはヒ素がドープされたシリコンなどの高濃度ｎドープド（Ｎ＋）半導体である。ボディ領域４３０はボロンがドープされたシリコンなどのｐドープド（Ｐ）半導体である。ゲート領域４２０はリンがドープされたポリシリコンなどの高濃度ｎドープド（Ｎ＋）半導体である。ゲート絶縁体領域４２５は二酸化ケイ素などの酸化物であってもよい。
ＴＭＯＳＦＥＴ４００は随意にソース・コンタクト領域（図示せず）を含んでもよい。このソース・コンタクト領域はボロンがドープされたシリコンなどの高濃度ｐドープド（Ｐ＋）半導体を備える。ソース・コンタクト領域は、ソース・コンタクト４１０とボディ領域４３０との間に低いオーミックコンタクトを与える。
ソース領域４１５に対して複数のゲート領域４２０の電位が装置４００の閾値を上回るときには、導電チャネルがゲート絶縁体領域４２５の周辺に沿ったボディ領域４３０内に誘起される。装置４００はその後、ドレイン領域４４０と複数のソース領域４１５との間に電流を伝導する。したがって装置４００はオン状態になる。電荷は、ゲート領域４２０の第二の部分の底部とオーバーラップするドレイン領域の部分４５１の近傍から、ゲート領域４２０の第二の部分の近傍の誘起されたチャネルを通してソース領域４１５に流れ込む。電荷はまた、ゲート領域４２０の第二の部分の底部とオーバーラップするドレイン領域の部分４５１の近傍から、ゲート領域４２０の第一の部分の近傍の誘起されたチャネルを通してソース領域４１５に流れ込む。
複数のゲート領域４２０の電位が閾値の電圧を下回るときには、このチャネルが誘起されることはなくなる。その結果、ドレイン領域４３５、４４０と複数のソース領域４１５との間に印加された電位によって、これらの間に電流が流れることはなくなる。よって装置４００はオフ状態になり、ボディ領域４３０とドレイン領域４３５、４４０によって形成された接合がソース領域４１５とドレイン領域４３５、４４０とに亘って印加された電圧を支持する。
ドレイン領域４３５、４４０が第一のドレイン領域４４０上に設けられた第二のドレイン領域部４３５を備える場合には、このドレイン領域４３５の第二の部分はリンあるいはヒ素がドープされたシリコンなどの低濃度ｎドープド（−Ｎ）半導体であり、ドレイン領域４４０の第一の部分はリンがドープされたシリコンなどの高濃度ｎドープド（Ｎ＋）半導体である。ドレイン領域４３５における低濃度ｎドープド（−Ｎ）第二部分は、ボディ領域４３０とドレイン領域４３５における第二の部分の両方に延長する空乏領域となり、それによってパンチスルー効果が薄まることになる。したがってドレイン領域４３５の低濃度ｎドープド（−Ｎ）の第二の部分は、クローズドセルＴＭＯＳＦＥＴ４１０の破壊電圧を上昇させるように作用する。
チャネルの幅はソース領域４１５の長さの総和の関数のままである。よってチャネル領域の幅はレガシーのクローズドセルＴＭＯＳＦＥＴとほぼ等しくなる。したがって、装置４００のオン抵抗（Ｒds-ｏｎ）はレガシーのクローズドセルＭＯＳＦＥＴ２００とほぼ等しくなる。
誘起されたチャネルはゲート−ソース容量を備える。ゲート領域４２０と、ゲート絶縁体領域４２５と、ドレイン領域４４０もゲート−ドレイン容量を備える。ドレイン領域４３５、４４０と、ゲート領域４２０の第一の部分と、ゲート絶縁体領域４２５との間に設けられたボディ領域の部分４５０は、ゲート-ドレイン容量（Ｃgd）を減少させるように作用する。しかしながら、ゲート-ドレイン容量の減少によって、ゲート-ソース容量（Ｃgs）が増大してしまう。ゲート領域４２０内の電荷はレガシーの装置においてはドレイン領域４３５、４４０内の電荷と結合されていたが、ここでは誘起されたチャネルを増大させるように作用し、そのためソースとゲート間の容量も増大する。ボディ４３０とソース４１１５とが接続されるため、ゲート・ボディ容量の増大によって、ゲート-ソース容量（Ｃgs）が効果的に増大する。
本実施形態によればクローズドセルＴＭＯＳＦＥＴ４００は、レガシーのクローズドセルＴＭＯＳＦＥＴ２００と比較して有利に、低いゲート−ドレイン容量（Ｃｇｄ）対ゲート−ソース容量（Ｃｇｓ）比を提供する。さらにまた本実施形態によれば、クローズドセルＴＭＯＳＦＥＴ４００は、レガシーのストライプ状ＴＭＯＳＦＥＴ１００とレガシーのクローズドセルＴＭＯＳＦＥＴ２００と比較して、有利に、改良されたＲｄｓオン＊Ｑｇｄ性能係数を提供する。
図５Ａから図５Ｃは、本発明の一実施形態によるクローズドセルトレンチＭＯＳ電界効果トランジスタ（ＴＭＯＳＦＥＴ）を製造する方法のフローチャートを示している。図５Ａから図５Ｃに示されるように、処理は５０２から始まり、洗浄、堆積、ドーピング、エッチングなどの基板上の種々の初期の処理が行われる。半導体基板は高濃度ドープドドレイン領域の第一の部分を備える。一つの実施において、ドレイン領域の第一の部分は高濃度にリン（Ｎ＋）がドープされたシリコンを備える。
５０４において、半導体層は基板上にエピタキシャル堆積する。一つの実施において、半導体層は低濃度リンがドープされたシリコンを備える。エピタキシャル堆積したシリコンは、リンなどの所望の不純物を導入することによって、反応室内にドーピングされる。
５０６において、エピタキシャル堆積した半導体層上に犠牲酸化層が形成される。一つの実施において、犠牲酸化物がエピタキシャル堆積したシリコン層の表面を酸化することによって形成される。５０８において、バリア層が犠牲酸化層上に堆積される。一つの実施において、このバリア層は窒化ケイ素（ＳｉＮ４）の化学気相堆積（ＣＶＤ）によって堆積される。５１０において、任意の周知のリソグラフィ処理によって、フォトレジストが堆積およびパターン形成されて、ゲート・トレンチ・マスクを形成する。
５１２において、バリア層、犠牲酸化層の露出した部分、および第一の半導体層の一部は、任意の周知の等方性エッチング法によってエッチングされる。一つの実施において、イオンエッチング液は、パターン化されたレジスト層によって露出されたバリア層、犠牲酸化層、および第一の半導体層と相互に作用する。複数のトレンチからなる第一セットは実質的に互いに平行であり、複数のトレンチからなる第二セットがトレンチの第一セットに対して、実質的に平行に対して直交するように、形成される。
５１４において、トレンチの底部のドーピングがトレンチの第一セットにおいて行われる。一つの実施において、任意の周知のイオン注入処理を用いることによって、ボロンなどのｐ型の不純物が選択的に注入される。ドーピング処理の結果、トレンチの第一セットを取り囲むｐドープド・ウエル領域が形成されることになる。
一実施形態において、注入イオン流がウエハの平面に対してある角度を持って方向付けられる。入射角は、不純物がトレンチの第一セットの底部内に注入される一方、トレンチの第二セットの底部がドーピングされないように、選択される。さらに詳細には、バリア層の表面がｘ−ｙ平面にあって、トレンチの第一セットがｘ−ｚ平面にあって、トレンチの第二セットがｙ−ｚ平面にある場合、方向角は、イオン流がｘおよびｚ方向に移動するがｙ方向には移動しないような角度になる。したがってドーパントはトレンチの第一セットの底部に到達する。しかしながら、バリア層および／または犠牲酸化層は、トレンチの第二セットに沿ってドーパントを獲得する。このためドーパントはトレンチの第二セットの底部には到達しない。入射角は、トレンチの幅とバリア層および／または犠牲酸化層の厚さの関数として選択される。イオン流が適切な角度でウエハ上に入射するようなイオン注入処理を用いることは、パターン化されたフォトレジスト、バリア層、および犠牲酸化層が、５１２のエッチング処理、５１４の注入処理の両方、および５１８の後続の酸化処理用のマスクとして用いられる点において有利である。イオン流が適切な角度でウエハ上に入射するようなイオン注入処理を用いることはまた、トレンチ注入がトレンチの第一セットと自動整合して、トレンチの第二セットの底部がドーピングされないという点においても有利である。
他の実施形態において、パターン化されたレジスト層、バリア層、および犠牲酸化層はストライプ状に形成されている。他の犠牲酸化層、バリア層、およびレジスト層は、トレンチの第一セットのみが露出するように堆積されパターン化される。その後、イオン注入処理は、イオン流の入射角がウエハの平面に対してほぼ垂直になるように行われる。よってトレンチの第一セットの底部がドーピングされる。その後、犠牲酸化層、バリア層、およびレジスト層は除去され、付加的な犠牲酸化層、バリア層、およびレジスト層が、トレンチの第一および第二セットが両方とも露出するように、堆積され、パターン化される。
５１６において、ゲート・トレンチ・マスクが、適切なレジスト・ストリッパあるいはレジスト灰化処理を用いることによって除去される。５１８において、絶縁体がトレンチの第一および第二のセットの壁の上に形成される。一つの実施においては、シリコンの表面を酸化させて二酸化ケイ素層を形成することによって、絶縁体が形成される。トレンチ壁に沿って形成されたこの絶縁体は、ゲート領域絶縁体を形成する。
５２０において、ポリシリコン層がトレンチの第一および第二のセット内に堆積されてゲート領域を形成する。一つの実施において、ポリシリコンは、シラン（ＳｉＨ４）の分解などの方法によってトレンチ内に堆積される。ポリシリコンにはリンあるいはヒ素などのｎ型不純物がドーピングされる。このポリシリコンは堆積処理中に不純物を導入することによってドーピングされる。
５２２において、エッチ・バック処理が行われ、ウエハの表面の余分なポリシリコンと、第一のバリア層を除去する。一つの実施においては、余分なポリシリコンやバリア層を、化学機械研磨（ＣＭＰ）処理によって除去する。
５２６において、第二のフォトレジストが堆積されパターン化されて、ボディ領域マスクを形成する。ボディ領域マスクは、ゲート領域内の区域によって画定される複数のセルを形成する。５３０において、エピタキシャル堆積された半導体層の露出した部分がドーピングされて、複数のセルにおいてボディ領域を形成する。一つの実施において、ドーピング処理によって、エピタキシャル堆積された半導体層の上部にボロンなどのｐ型の不純物が注入される。高温の熱サイクルを用いて、ボディ領域ドーピングを促進させてもよい。したがって、エピタキシャル堆積された半導体層の下部は低濃度ドープド第二ドレイン部を形成する。５３２においてボディ領域マスクが除去される。
第三のフォトレジストが堆積されパターン化されて、５３６においてソース領域マスクを形成する。ソース領域マスクは、ゲート酸化領域に隣接した各セルにおいて、ソース領域を画定する。５４０において、ソース領域マスクによって露出されたままになっている第一の半導体層の部分がドーピングされて、ソース領域を形成する。一つの実施において、ドーピング処理は、リンなどのｎ型の不純物を、ゲート酸化領域に隣接した複数のセルに高濃度に注入することを備える。高温の熱サイクルを用いて、ソース領域ドーピングを促進してもよい。５４２においてソース領域マスクが除去される。
５４４において、絶縁体層がウエハの上に堆積される。一つの実施において、絶縁体層は、化学気相堆積（ＣＶＤ）システム内でテトラエチルオルソシリケート（ＴＥＯＳ）を分解することによって、堆積される。
５４８において、第四のフォトレジスト層が堆積されパターン化されて、各セルの上にソース・ボディ・コンタクト・マスクを画定する。５５０において、ソース・ボディ・コンタクト・マスクによって露出したままの絶縁体層の部分がエッチングされる。ソース・ボディ・コンタクト・マスクが５５２で除去される。
５５４において、ソース・ボディ金属層がウエハ上に堆積される。一つの実施において、ソース・ボディ金属層は、スパッタリングなどの任意の周知の方法によって堆積される。ソース・ボディ金属層は、パターン化された絶縁体によって露出されたままのボディ領域およびソース領域とのコンタクトを形成する。ソース・ボディ金属層は、パターン化された絶縁体層によってゲート領域から絶縁される。ソース・ボディ金属層はその後、５５６において、フォトレジスト・マスクおよび選択的なエッチング方法を用いることによって必要に応じてパターン化される。
５５８において、製造は他の種々の処理により続けられる。種々の処理としては典型的に、エッチング、堆積、ドーピング、洗浄、アニーリング、パッシベーション、クリービングなどが挙げられる。
図６Ａから６Ｃには、本発明の一実施形態によるクローズドセルトレンチＭＯＳ電界効果トランジスタ（ＴＭＯＳＦＥＴ）を製造する方法のフローチャートが示されている。図６Ａから６Ｃにおいて示されるように、６０２において、洗浄、堆積、ドーピング、エッチングなどの基板上の種々の初期の処理によって、処理が開始される。半導体層は、高濃度ドープドドレイン領域の第一の部分を備える。一つの実施において、ドレイン領域の第一の部分は高濃度にリン（Ｎ＋）がドープされたシリコンを備える。
６０４において、半導体層は基板上にエピタキシャル堆積される。一つの実施において、第一の半導体層はリンが低濃度にドープされたシリコンを備える。エピタキシャル堆積されたシリコンは、リンなどの所望の不純物を反応室に導入することによってドーピングされてもよい。
６０６において、犠牲酸化層は、エピタキシャル堆積された半導体層上に形成される。一つの実施において、犠牲酸化層は、エピタキシャル堆積されたシリコン層の表面を酸化することによって形成される。６０８において、バリア層は犠牲酸化層上に堆積される。一つの実施において、バリア層は窒化ケイ素（ＳｉＮ４）の化学気相堆積（ＣＶＤ）によって堆積される。
６１０において、フォトレジストは任意の周知のリソグラフィ処理によって堆積されパターン化されて、ゲート・トレンチ・マスクを形成する。６１２において、バリア層、犠牲酸化層の露出した部分、および第一の半導体層の一部は、任意の周知の等方性エッチング法によってエッチングされる。一つの実施において、イオンエッチング液は、パターン化されたレジスト層によって露出されたバリア層、犠牲酸化層、および第一の半導体層と相互に作用する。複数のトレンチは、トレンチの第一セットが実質的に互いに平行であり、トレンチの第二セットがトレンチの第一セットに対して、実質的に平行に対して直交するように、形成される。
６１４において、第一のトレンチ底部のドーピングが第一のトレンチのセットにおいて行われる。一つの実施において、任意の周知のイオン注入処理を用いることによって、リンなどのｎ型の不純物が選択的に注入される。ドーピング処理の結果、第一のトレンチのセットの底部から下部へ延びるｎドープド領域が形成されることになる。一実施形態において、注入イオン流がウエハの平面に対して第一の角度を持って方向付けられる。第一の入射角は、不純物が第一のトレンチのセットの底部内に注入される一方、第二のトレンチのセットの底部にｎ型の不純物がドーピングされないように、選択される。
６１６において、第二のトレンチ底部ドーピングが第二のトレンチのセットにおいて行われる。一つの実施において、ボロンなどのｐ型の不純物は、任意の周知のイオン流処理を用いることによって選択的に注入される。このドーピング処理によって、第二のトレンチのセットの底部から下部に延長するｐドープド領域が形成されることになる。一実施形態において、注入イオン流がウエハの平面に対して第二の角度を持って方向付けられる。第二の入射角は、不純物が第二のトレンチのセットの底部内に注入される一方、第一のトレンチのセットの底部にｐ型の不純物がドーピングされないように、選択される。
イオン流が適切な第一および第二の角度でそれぞれウエハの上に入射される、第一および第二の注入処理を用いることは、パターン化されたフォトレジスト、バリア層、および犠牲酸化層が６１２のエッチング処理と６１４および６１６の注入処理の両方、および６２０の後続の酸化処理のためのマスクとして用いられる点において有利である。イオン流が適切な第一および第二の角度でウエハの上に入射される注入処理を用いることはまた、トレンチ注入が第一および第二のトレンチのセットとそれぞれ自動整合する点においても有利である。
６１８において、ゲート・トレンチ・マスクは適切なレジスト・ストリッパあるいはレジスト灰化処理を用いることによって除去される。６２０において、絶縁体が第一および第二のトレンチのセットの壁の上に形成される。一つの実施においては、シリコンの表面を酸化させて二酸化ケイ素層を形成することによって、絶縁体が形成される。トレンチ壁に沿って形成されたこの絶縁体は、ゲート領域絶縁体を形成する。
６２２において、ポリシリコン層が第一および第二のトレンチのセット内に堆積されてゲート領域を形成する。一つの実施において、ポリシリコンは、シラン（ＳｉＨ４）の分解などの方法によってトレンチ内に堆積される。ポリシリコンにはリンあるいはヒ素などのｎ型不純物がドーピングされる。このポリシリコンは堆積処理中に不純物を導入することによってドーピングされる。
６２４において、エッチ・バック処理が行われ、ウエハの表面上の余分なポリシリコンとバリア層が除去される。一つの実施において、余分なポリシリコンやバリア層は、化学機械研磨（ＣＭＰ）処理によって除去される。
６２８において、第二のフォトレジストが堆積されパターン化されて、ボディ領域マスクを形成する。ボディ領域マスクは、ゲート領域内の区域によって画定される複数のセルを露出させる。６３２において、第一の半導体層の露出した部分がドーピングされて、複数のセルにおいてボディ領域を形成する。一つの実施において、ドーピング処理によって、ウエハの表面からゲート絶縁体領域の底部の真下までボロンなどのｐ型の不純物が注入される。高温の熱サイクルを用いて、ボディ領域ドーピングを促進させてもよい。６３４においてボディ領域マスクが除去される。
第三のフォトレジストが堆積されパターン化されて、６３８においてソース領域マスクを形成する。ソース領域マスクは、ゲート酸化領域に隣接した各セルにおいて、ソース領域を画定する。６４２において、ソースマスクによって露出されたままになっている第一の半導体層の部分がドーピングされて、ソース領域を形成する。一つの実施において、ドーピング処理は、リンなどのｎ型の不純物を、ゲート酸化領域に隣接した複数のセルに高濃度に注入することを備える。高温の熱サイクルを用いて、ソース領域ドーピングを促進してもよい。６４４においてソースマスクが除去される。
６４６において、絶縁体層がウエハの上に堆積される。一つの実施において、絶縁体層は、化学気相堆積（ＣＶＤ）システム内でテトラエチルオルソシリケート（ＴＥＯＳ）を分解することによって、堆積される。
第四のフォトレジストが堆積されパターン化されて、６５０において各セルの上にソース・ボディ・コンタクト・マスクを画定する。６５２において、ソース・ボディ・コンタクト・マスクによって露出したままの絶縁体層の部分がエッチングされる。６５４において、ソース・ボディ・コンタクト・マスクが除去される。
６５６において、ソース・ボディ金属層がウエハ上に堆積される。一つの実施において、ソース・ボディ金属層は、スパッタリングなどの任意の周知の方法によって堆積される。ソース・ボディ金属層は、パターン化された絶縁体によって露出されたままのボディ領域およびソース領域とのコンタクトを形成する。ソース・ボディ金属層は、パターン化された絶縁体層によってゲート領域から絶縁される。ソース・ボディ金属層はその後、６５８において、フォトレジスト・マスクおよび選択的なエッチング方法を用いることによって必要に応じてパターン化される。
６６０では、他の種々の処理により製造が続行される。種々の処理としては典型的に、エッチング、堆積、ドーピング、洗浄、アニーリング、パッシベーション、クリービングなどが挙げられる。
図７Ａから７Ｃには、本発明の一実施形態によるクローズドセルトレンチＭＯＳ電界効果トランジスタ（ＴＭＯＳＦＥＴ）を製造する方法のフローチャートが示されている。図７Ａから７Ｃにおいて示されるように、７０２において、洗浄、堆積、ドーピング、エッチングなどの基板上の種々の初期の処理によって、処理が開始される。半導体基板は、高濃度ドープドドレイン領域の第一の部分を備える。一つの実施において、ドレイン領域の第一の部分は高濃度にリン（Ｎ＋）がドープされたシリコンを備える。
７０４において、半導体層の第一の部分は基板上にエピタキシャル堆積される。一つの実施において、半導体層の第一の部分はリンが低濃度にドープされたシリコンを備える。エピタキシャル堆積されたシリコンは、リンなどの所望の不純物を反応室に導入することによってドーピングされてもよい。
７０６において、犠牲酸化層は、半導体層の第一の部分の上に形成される。一つの実施において、犠牲酸化物は、エピタキシャル堆積された第一の半導体層の第一の部分の表面を酸化することによって形成される。７１０において、フォトレジストが堆積されパターン化されて埋め込み層マスクを形成する。
７１４では浅い注入処理が実行されて、互いにほぼ平行となる複数の浅いドーピング領域を形成する。一つの実施において、任意の周知のイオン注入処理を用いることによって、リンなどのｎ型不純物が選択的に注入される。
７１６では、パターン化されたレジストが、適切なレジスト・ストリッパあるいはレジスト灰化処理を用いることによって除去される。７１８では、化学機械研磨（ＣＭＰ）処理を用いることによって、犠牲酸化層が除去される。
７２０では、半導体層の第二の部分が基板上にエピタキシャル堆積される。エピタキシャル処理の第二の部分の熱サイクルおよび他の後続の熱サイクルが浅いドーピング領域を拡散させ、それ以降に形成された第一のトレンチのセットの底部にまで延長したｎドープド埋め込み層を形成する。
７２２においては第二の犠牲酸化層がエピタキシャル半導体層上に形成される。７２４ではバリア層が第二の犠牲酸化層上に堆積される。一つの実施においては、このバリア層は窒化ケイ素（ＳｉＮ４）の化学気相堆積（ＣＶＤ）によって堆積される。７２６では第二のフォトレジストがバリア層上に堆積されパターン化されてゲート・トレンチ・マスクを形成する。
７２８ではバリア層、第二の犠牲酸化層、および半導体層の露出した部分が任意の周知の等方性エッチング法によってエッチングされる。複数のトレンチが、第一のトレンチのセットが互いに実質的に平行になり、第二のトレンチのセットがこの第一のトレンチのセットに対して、実質的に平行に対して直交するように形成される。第一のトレンチのセットの各々も、複数の埋め込み層の各々に対してほぼ整列する。
７３０においてトレンチ底部のドーピングは第二のトレンチのセット内で行われる。一つの実施において、任意の周知のイオン注入処理を用いることによって、ボロンなどのｐ型の不純物が選択的に注入される。注入イオン流がウエハの平面に対してある角度を持って方向付けられる。入射角は、不純物が第二のトレンチのセットの底部内に注入される一方、第一のトレンチのセットの底部がドーピングされないように、選択される。さらに詳細には、バリア層の表面がｘ−ｙ平面にあって、第一のトレンチのセットがｘ−ｚ平面にあって、第二のトレンチのセットがｙ−ｚ平面にある場合、方向角は、イオン流がｙおよびｚ方向に移動するがｘ方向には移動しないような角度になる。したがってドーパントは第二のトレンチのセットの底部に到達する。しかしながら、バリア層および／または犠牲酸化層は、第一のトレンチのセットに沿ってドーパントを獲得する。このためドーパントは第一のトレンチのセットの底部には到達しない。入射角は、トレンチの幅とバリア層および／または犠牲酸化層の厚さの関数として選択される。ドーピング処理の結果、第二のトレンチのセットの底部から下方に延びたｐドープド領域が形成される。
イオン流が適切な角度でウエハ上に入射するようなイオン注入処理を用いることは、パターン化されたフォトレジスト、バリア層、および犠牲酸化層が、７２８のエッチング処理、７３０の注入処理の両方、および７３４の後続の酸化処理用のマスクとして用いられる点において有利である。イオン流が適切な角度でウエハ上に入射するようなイオン注入処理を用いることはまた、トレンチ注入が第二のトレンチのセットと自動整合して、第一のトレンチのセットの底部がドーピングされないという点においても有利である。
７３２において第二のレジスト層が除去される。７３４において、絶縁体が第一および第二のトレンチのセットの壁の上に形成される。一つの実施においては、シリコンの表面を酸化させて二酸化ケイ素層を形成することによって、絶縁体が形成される。トレンチ壁に沿って形成されたこの絶縁体は、ゲート領域絶縁体を形成する。
７３６において、ポリシリコン層が第一および第二のトレンチのセット内に堆積されてゲート領域を形成する。一つの実施において、ポリシリコンは、シラン（ＳｉＨ４）の分解などの方法によってトレンチ内に堆積される。ポリシリコンにはリンあるいはヒ素などのｎ型不純物がドーピングされる。このポリシリコンは堆積処理中に不純物を導入することによってドーピングされる。７３８において、エッチ・バック処理が行われ、ウエハの表面上の余分なポリシリコン、バリア層、および第二の犠牲酸化層が除去される。
７４２において、第三のフォトレジストは堆積されパターン化されて、ボディ領域マスクを形成する。ボディ領域マスクは、ゲート領域内の区域によって画定される複数のセルを露出させる。７４６において、エピタキシャル堆積された半導体層の露出した部分はドーピングされて、複数のセル内にボディ領域を形成する。一つの実施において、ドーピング処理によるとボロンなどのｐ型の不純物が表面からゲート絶縁体領域の底部の真下まで注入される。高温の熱サイクルを用いて、ゲート領域ドーピングを促進してもよい。７４８においてボディ領域マスクが除去される。
第四のフォトレジストが堆積されパターン化されて、７５２においてソース領域マスクを形成する。ソース領域マスクは、ゲート酸化領域に隣接した各セルにおいて、ソース領域を画定する。７５６において、ソース領域マスクによって露出されたままになっているエピタキシャル堆積された半導体層の部分がドーピングされて、ソース領域を形成する。一つの実施において、ドーピング処理は、リンなどのｎ型の不純物を、ゲート酸化領域に隣接した複数のセルに高濃度に注入することを備える。高温の熱サイクルを用いて、ソース領域ドーピングを促進してもよい。７５８においてソース領域マスクが除去される。
７６０において、絶縁体層がウエハの上に堆積される。一つの実施において、絶縁体層は、化学気相堆積（ＣＶＤ）システム内でテトラエチルオルソシリケート（ＴＥＯＳ）を分解することによって、堆積される。
第五のフォトレジストが堆積されパターン化されて、７６４において各セルの上にソース・ボディ・コンタクト・マスクを画定する。７６６において、ソース・ボディ・コンタクト・マスクによって露出したままの絶縁体層の部分がエッチングされる。７６８において、ソース・ボディ・コンタクト・マスクが除去される。
７７０において、ソース・ボディ金属層がウエハ上に堆積される。一つの実施において、ソース・ボディ金属層は、スパッタリングなどの任意の周知の方法によって堆積される。ソース・ボディ金属層は、パターン化された絶縁体によって露出されたままのボディ領域およびソース領域とのコンタクトを形成する。ソース・ボディ金属層は、パターン化された絶縁体層によってゲート領域から絶縁される。ソース・ボディ金属層はその後、７７２において、フォトレジスト・マスクおよび選択的なエッチング方法を用いることによって必要に応じてパターン化される。
７７４では、他の種々の処理により製造が続行される。種々の処理としては典型的に、エッチング、堆積、ドーピング、洗浄、アニーリング、パッシベーション、クリービングなどが挙げられる。
要約すれば本発明の実施形態は、改良されたクローズドセルトレンチＭＯＳ電界効果トランジスタ（ＴＭＯＳＦＥＴ）を含む。クローズドセルＴＭＯＳＦＥＴは、ドレイン領域と、ドレイン領域の上に設けられたボディ領域と、ボディ領域内に設けられたゲート領域と、ゲート絶縁体領域と、ゲート絶縁体領域の周辺に隣接したボディ領域の表面に沿って設けられた複数のソース領域とを備える。ゲート領域の第一の部分とゲート酸化領域とは、平行に延びる構造として形成される。ゲート領域の第二の部分と酸化領域とは、平行に対して直交して延びる構造として形成される。ゲートおよびドレインのオーバーラップ領域の一部は、ボディ領域によって選択的にブロックされ、その結果、ゲート・ドレイン容量は全体的に低くなる。
先述の本発明における具体的な実施形態は、本発明を図示したり説明したりするためのものである。発明を包括したり、開示される形態通りに本発明を限定する目的のものではない。よって上述の教示を鑑みて、多くの変形例や修正例が可能であることは言うまでもない。発明の原理とその実際的な適用を最良に説明するために、それによって当業者が本発明および、考慮される特定の使用に適した種々の変形例を備える種々の実施形態を最高に用いることができるように実施形態が選択され、記載されている。本発明の範囲はここに添付された特許請求の範囲およびこれに対応する事項によって定義される。
本発明は一例として示されるがこれらには限定されない。添付の図面において同一の要素には同一の参照番号が付されている。
従来技術によるストライプ状トレンチＭＯＳ電界効果トランジスタ（ＴＭＯＳＦＥＴ）の横断面の斜視図である。 従来技術によるクローズドセルＴＭＯＳＦＥＴの横断面の斜視図である。 本発明の一実施形態によるクローズドセルＴＭＯＳＦＥＴの横断面の斜視図である。 本発明の一実施形態によるクローズドセルＴＭＯＳＦＥＴの横断面の斜視図である。 本発明の一実施形態による他のクローズドセルＴＭＯＳＦＥＴの横断面の斜視図である。 本発明の一実施形態によるクローズドセルＴＭＯＳＦＥＴを製造する方法のフローチャートである。 本発明の一実施形態によるクローズドセルＴＭＯＳＦＥＴを製造する方法のフローチャートである。 本発明の一実施形態によるクローズドセルＴＭＯＳＦＥＴを製造する方法のフローチャートである。 本発明の一実施形態によるクローズドセルＴＭＯＳＦＥＴを製造する他の方法のフローチャートである。 本発明の一実施形態によるクローズドセルＴＭＯＳＦＥＴを製造する他の方法のフローチャートである。 本発明の一実施形態によるクローズドセルＴＭＯＳＦＥＴを製造する他の方法のフローチャートである。 本発明の一実施形態によるクローズドセルＴＭＯＳＦＥＴを製造する他の方法のフローチャートである。 本発明の一実施形態によるクローズドセルＴＭＯＳＦＥＴを製造する他の方法のフローチャートである。 本発明の一実施形態によるクローズドセルＴＭＯＳＦＥＴを製造する他の方法のフローチャートである。

Claims (26)

  1. ドレイン領域と、
    前記ドレイン領域の上に設けられたボディ領域と、
    前記ボディ領域内に設けられたゲート領域と、
    前記ゲート領域の周辺に設けられたゲート絶縁体領域と、
    前記ゲート絶縁体領域の周辺に隣接して前記ボディ領域の表面に沿って設けられた複数のソース領域と、
    を備えるクローズドセルトレンチＭＯＳ電界効果トランジスタ（ＴＭＯＳＦＥＴ）であって、
    前記ゲート領域の第一の部分と前記ゲート絶縁体領域の第一の部分とが、実質的に平行に延びた構造として形成され、
    前記ゲート領域の第二の部分と前記ゲート絶縁体領域の第二の部分とが、平行に対して直交する構造として形成され、
    前記ドレイン領域の第一の部分が前記平行な構造とオーバーラップしており、
    前記ドレイン領域の第二の部分が前記平行に対して直交する構造から分離している、
    クローズドセルＴＭＯＳＦＥＴ。
  2. 前記クローズドセルＭＯＳＦＥＴは、低いゲート-ドレイン容量（Ｃgd）・オン抵抗（Ｒds-ｏｎ）積を提供する、請求項１に記載のクローズドセルＴＭＯＳＦＥＴ。
  3. 前記クローズドセルＭＯＳＦＥＴは、低減されたゲート-ドレイン容量・ゲート-ソース容量比を提供する、請求項１に記載のクローズドセルＴＭＯＳＦＥＴ。
  4. 前記ドレイン領域の前記第一の部分と前記平行に延びた構造とのオーバーラップが、前記ドレイン領域の延長部を含む、請求項１に記載のクローズドセルＴＭＯＳＦＥＴ。
  5. 前記ドレイン領域の前記第二の部分と前記平行に対して直交して延びる構造との分離が、前記ボディ領域のウエルを含む、請求項１に記載のクローズドセルＴＭＯＳＦＥＴ。
  6. 前記ボディ領域と前記複数のソース領域とが電気的に相互に接続している、請求項１に記載のクローズドセルＴＭＯＳＦＥＴ。
  7. 前記ドレイン領域はｎドープド半導体を含み、
    前記ボディ領域はｐドープド半導体を含み、
    前記ゲート絶縁体領域は酸化物を含み、
    前記複数のソース領域は高濃度ｎドープド半導体を含み、
    前記ゲート領域は高濃度ｎドープド半導体を含む、
    請求項１に記載のクローズドセルＴＭＯＳＦＥＴ。
  8. 前記ドレイン領域は、
    高いドーピング濃度を有する第一のドレイン部と、
    低いドーピング濃度を有し、前記ボディ領域と前記第一のドレイン部との間に設けられた第二のドレイン部と、を備える、請求項１に記載のクローズドセルＴＭＯＳＦＥＴ。
  9. 前記第二のドレイン部は、前記クローズドセルＴＭＯＳＦＥＴの逆破壊電圧を増加させる、請求項８に記載のクローズドセルＴＭＯＳＦＥＴ。
  10. 前記ドレイン領域の前記第一の部分は高濃度ｎドープド半導体を含み、
    前記ドレイン領域の前記第二の部分は低濃度ｎドープド半導体を含む、
    請求項８に記載のクローズドセルＴＭＯＳＦＥＴ。
  11. 基板上に第一の種類の不純物がドーピングされる第一の半導体層を堆積するステップと、
    前記第一の半導体層に複数のトレンチをエッチングするステップであって、前記複数のトレンチの第一セットが互いに実質的に平行であって、前記複数のトレンチの第二セットが前記複数のトレンチの第一セットに関連して平行に対して直交しており、
    前記複数のトレンチに隣接して絶縁体を形成するステップと、
    前記複数のトレンチの第一セットの底部に隣接して前記第一の半導体層にドーピングするステップと、
    前記複数のトレンチ内に第二の半導体層を堆積するステップと、
    前記第一の半導体層の第一の部分に第二の種類の不純物をドーピングするステップと、
    前記絶縁体に隣接して前記第一の半導体層の第二の部分に前記第一の種類の不純物をドーピングするステップと、
    からなるクローズドセルＭＯＳ電界効果トランジスタ（ＴＭＯＳＦＥＴ）の製造方法。
  12. 前記第一の半導体層の堆積は、リンが低濃度にドープされたシリコンをエピタキシャル堆積することを含む、請求項１１に記載の方法。
  13. 前記第一の半導体層の前記第一の部分を前記第二の種類の不純物でドーピングすることは、ボロンを注入してボディ領域を形成することを含む、請求項１１に記載の方法。
  14. 前記複数のトレンチに隣接して絶縁体を形成することは、前記複数のトレンチに隣接した前記第一の半導体層を酸化することを含む、請求項１１に記載の方法。
  15. 前記複数のトレンチのエッチングが、前記複数のトレンチの底部が前記第一の半導体層の第三の部分に到達するまで実行される、請求項１１に記載の方法。
  16. 前記複数のトレンチの第一セットの底部に隣接した前記第一の半導体層のドーピングは、ボロンを注入して、前記複数のトレンチの第一セットの底部に隣接した前記絶縁体の一部を取り囲むウエルを形成することを含む、請求項１５に記載の方法。
  17. 前記複数のトレンチの第二セットの底部に隣接した前記第一の半導体層にリンをドーピングして、前記複数のトレンチの第二セットの底部に隣接した前記絶縁体から前記第一の半導体層の前記第三の部分まで延長部を形成することをさらに含む、請求項１６に記載の方法。
  18. 前記複数のトレンチのエッチングは、前記複数のトレンチの底部が前記第一の半導体層の第三の部分に到達する前に終了する、請求項１１に記載の方法。
  19. 前記複数のトレンチの第一セットの底部に隣接した前記第一の半導体層のドーピングは、リンを注入して、前記複数のトレンチの第一セットの底部に隣接した前記絶縁体層から前記第一の半導体層の前記第三の部分まで延長部を形成することを含む、請求項１８に記載の方法。
  20. 前記複数のトレンチの第二セットの底部に隣接した前記絶縁体層から、前記第一の半導体層の前記第三の部分までボロンがドープされた埋め込み層を形成することを含む、請求項１９に記載の方法。
  21. 前記第二の半導体層の前記複数のトレンチ内への前記堆積は、リンを高濃度にドープされたポリシリコンの化学気相堆積を含む、請求項１１に記載の方法。
  22. 前記絶縁体に隣接した前記第一の半導体層の第二の部分を前記第一の種類の不純物で前記ドーピングすることは、リンを注入してソース領域を形成することを含む、請求項１１に記載の方法。
  23. 前記複数のトレンチの第一セットの底部に隣接した前記第一の半導体層を前記ドーピングすることは、不純物が前記複数のトレンチの第一セット内に注入されるが、前記複数のトレンチの第二セット内には注入されないように、第一の角度で前記不純物を注入することを含む、請求項１１に記載の方法。
  24. 第一の複数の平行な領域に設けられた複数の開放したゲート-ドレイン領域と、
    前記開放したゲート-ドレイン領域に対して直交する第二の複数の平行な領域内に設けられた複数の閉鎖したゲート-ドレイン領域と、
    を備えるクローズドセルトレンチＭＯＳ電界効果トランジスタ（ＴＭＯＳＦＥＴ）。
  25. 前記複数の開放したゲート-ドレイン領域と、前記複数の閉鎖したゲート-ドレイン領域との組み合わせが、ゲート-ドレイン容量（Ｃgd）・オン抵抗（Ｒds-ｏｎ）積を減少させる、請求項２４に記載のクローズドセルＴＭＯＳＦＥＴ。
  26. 前記複数の開放したゲート-ドレイン領域と、前記複数の閉鎖したゲート-ドレイン領域との組み合わせが、ゲート-ドレイン容量・ゲート-ソース容量比を減少させる、請求項２４に記載のクローズドセルＴＭＯＳＦＥＴ。
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