JP2002164542A - 集積回路装置及びその製造方法 - Google Patents
集積回路装置及びその製造方法Info
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- 238000000034 method Methods 0.000 title claims description 13
- 239000004065 semiconductor Substances 0.000 claims abstract description 150
- 238000004519 manufacturing process Methods 0.000 claims description 50
- 239000000758 substrate Substances 0.000 claims description 40
- 239000002019 doping agent Substances 0.000 claims description 33
- 229910052710 silicon Inorganic materials 0.000 claims description 8
- 239000010703 silicon Substances 0.000 claims description 8
- 238000002513 implantation Methods 0.000 claims description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 7
- 229920005591 polysilicon Polymers 0.000 claims description 7
- 230000005669 field effect Effects 0.000 claims description 6
- 229910044991 metal oxide Inorganic materials 0.000 claims description 6
- 150000004706 metal oxides Chemical class 0.000 claims description 6
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 3
- 229910052796 boron Inorganic materials 0.000 claims description 3
- 238000005530 etching Methods 0.000 claims description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims 6
- 238000009792 diffusion process Methods 0.000 claims 3
- 239000007943 implant Substances 0.000 claims 1
- 239000000463 material Substances 0.000 claims 1
- 230000032683 aging Effects 0.000 abstract description 4
- 239000000969 carrier Substances 0.000 abstract description 4
- 230000005684 electric field Effects 0.000 description 8
- 230000015556 catabolic process Effects 0.000 description 6
- 238000005468 ion implantation Methods 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000002347 injection Methods 0.000 description 3
- 239000007924 injection Substances 0.000 description 3
- 230000000903 blocking effect Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 230000006378 damage Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000001413 cellular effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/402—Field plates
- H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/402—Field plates
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Abstract
(57)【要約】
【課題】 ホットキャリアのエージングを受けにくい集
積回路装置を提供する。 【解決手段】 集積回路装置は、第１導電型の半導体層
と、この半導体層から外方に延在し、複数の互いに離間
した半導体柱状部であって、これら半導体柱状部間にト
レンチを規定している当該半導体柱状部と、各トレンチ
内のそれぞれのゲート構造体と、少なくとも１つのトレ
ンチの内部に少なくとも１つの不活性ゲート構造体を規
定している当該少なくとも１つトレンチの底部の下側で
且つ一対の隣接する対応の半導体柱状部間で前記半導体
層内に延在するように位置する第２導電型の少なくとも
１つの深い井戸領域とを具える。前記少なくとも１つの
深い井戸領域は、少なくとも１つのトレンチがその下側
に深い井戸領域を有さずに、少なくとも１つの活性ゲー
ト構造体を規定するように配置することができる。各半
導体柱状部は、第１導電型とは反対の第２導電型とする
ことができる。
積回路装置を提供する。 【解決手段】 集積回路装置は、第１導電型の半導体層
と、この半導体層から外方に延在し、複数の互いに離間
した半導体柱状部であって、これら半導体柱状部間にト
レンチを規定している当該半導体柱状部と、各トレンチ
内のそれぞれのゲート構造体と、少なくとも１つのトレ
ンチの内部に少なくとも１つの不活性ゲート構造体を規
定している当該少なくとも１つトレンチの底部の下側で
且つ一対の隣接する対応の半導体柱状部間で前記半導体
層内に延在するように位置する第２導電型の少なくとも
１つの深い井戸領域とを具える。前記少なくとも１つの
深い井戸領域は、少なくとも１つのトレンチがその下側
に深い井戸領域を有さずに、少なくとも１つの活性ゲー
ト構造体を規定するように配置することができる。各半
導体柱状部は、第１導電型とは反対の第２導電型とする
ことができる。
Description
【０００１】
【発明の属する技術分野】本発明は、集積回路、特にＭ
ＯＳゲートトランジスタのような電力半導体装置の分野
に関するものである。
ＯＳゲートトランジスタのような電力半導体装置の分野
に関するものである。
【０００２】
【従来の技術】集積回路の形態の半導体装置は、殆どの
電子装置に広く用いられている。例えば、コンピュー
タ、セル方式の携帯電話及びその他の同様な装置も代表
的に１つ以上の集積回路（ＩＣ）を有している。更に、
多くの代表的な種類のＩＣは、各トランジスタが半導体
基板中に、ドーピングされたソース及びドレイン領域を
有し、これらソース及びドレイン領域間に井戸又はチャ
ネル領域があるようにする金属酸化物半導体（ＭＯＳ）
技術に基づくものである。
電子装置に広く用いられている。例えば、コンピュー
タ、セル方式の携帯電話及びその他の同様な装置も代表
的に１つ以上の集積回路（ＩＣ）を有している。更に、
多くの代表的な種類のＩＣは、各トランジスタが半導体
基板中に、ドーピングされたソース及びドレイン領域を
有し、これらソース及びドレイン領域間に井戸又はチャ
ネル領域があるようにする金属酸化物半導体（ＭＯＳ）
技術に基づくものである。
【０００３】高電力半導体分野に一般的に用いられてい
る１つの特定の構造のＭＯＳ電界効果型トランジスタ
（ＦＥＴ）は、いわゆるトレンチ（溝）型ＭＯＳＦＥＴ
と称されている。この構造では、基板上に半導体層が形
成され、この半導体層にドーピングが行われて、基板側
とは反対側の半導体層の表面に井戸領域が形成される。
トレンチは通常半導体層に到達するまで井戸領域内にエ
ッチング形成され、半導体層から外方に延在する数個の
本体部分又は柱状部を規定している。ＭＯＳゲート装置
はトレンチ内に形成され、このＭＯＳゲート装置は、ト
レンチと半導体層の対応部分とに隣接する酸化物層と、
この酸化物層に隣接する導電層（例えば、ポリシリコ
ン）とを有している。ソース領域は柱状部の表面上にド
ーピング形成され、基板と半導体層とがドレイン領域を
規定している。ソース領域とドレイン領域との間にはチ
ャネル領域が延在する。
る１つの特定の構造のＭＯＳ電界効果型トランジスタ
（ＦＥＴ）は、いわゆるトレンチ（溝）型ＭＯＳＦＥＴ
と称されている。この構造では、基板上に半導体層が形
成され、この半導体層にドーピングが行われて、基板側
とは反対側の半導体層の表面に井戸領域が形成される。
トレンチは通常半導体層に到達するまで井戸領域内にエ
ッチング形成され、半導体層から外方に延在する数個の
本体部分又は柱状部を規定している。ＭＯＳゲート装置
はトレンチ内に形成され、このＭＯＳゲート装置は、ト
レンチと半導体層の対応部分とに隣接する酸化物層と、
この酸化物層に隣接する導電層（例えば、ポリシリコ
ン）とを有している。ソース領域は柱状部の表面上にド
ーピング形成され、基板と半導体層とがドレイン領域を
規定している。ソース領域とドレイン領域との間にはチ
ャネル領域が延在する。
【０００４】電力ＭＯＳＦＥＴの構造によれば、これら
電力ＭＯＳＦＥＴを多量の電力を取扱うのに充分適した
ものにするが、代表的な電力ＭＯＳＦＥＴ装置には、ト
レンチの底部に、すなわち、ゲート酸化物層と半導体層
との間の接合付近に高電界が形成される傾向にあるとい
う欠点がある。この電界はホットキャリアの注入による
酸化物の破壊を生ぜしめるおそれがある。この酸化物の
破壊は一般に、ホットキャリアのエージングと称されて
いる。
電力ＭＯＳＦＥＴを多量の電力を取扱うのに充分適した
ものにするが、代表的な電力ＭＯＳＦＥＴ装置には、ト
レンチの底部に、すなわち、ゲート酸化物層と半導体層
との間の接合付近に高電界が形成される傾向にあるとい
う欠点がある。この電界はホットキャリアの注入による
酸化物の破壊を生ぜしめるおそれがある。この酸化物の
破壊は一般に、ホットキャリアのエージングと称されて
いる。
【０００５】この問題を解決しようとする１つの従来の
試みは、米国特許第 6,084,264号明細書で行なわれてい
る。この米国特許明細書には、Ｎ+ 基板を覆うＰ型エピ
タキシャル層を有するトレンチＭＯＳＦＥＴが開示され
ている。トレンチの底部においてエピタキシャル層中に
Ｎ型ドレイン領域が注入され、且つ拡散されてトレンチ
の底部から基板まで延在している。従って、ドレイン領
域と、トレンチから基板まで延在するエピタキシャル層
との間には接合が形成される。しかし、この構造は、ド
レイン領域を形成するのに用いるドーパントをトレンチ
の底部を充分に越えて延在させ、基板に到達するように
する必要があるという点で不利である。すなわち、注入
処理に固有のキャリアの散乱の為に、このようなドレイ
ン領域を形成するのに必要な注入エネルギー及びドーズ
量を与えるのが困難である。キャリアの散乱によると、
トレンチの側壁に不適切な極性のドーパントが注入さ
れ、これにより装置のしきい値を不均一に低下させると
ともに短チャネル効果を生ぜしめてしまうおそれがあ
る。
試みは、米国特許第 6,084,264号明細書で行なわれてい
る。この米国特許明細書には、Ｎ+ 基板を覆うＰ型エピ
タキシャル層を有するトレンチＭＯＳＦＥＴが開示され
ている。トレンチの底部においてエピタキシャル層中に
Ｎ型ドレイン領域が注入され、且つ拡散されてトレンチ
の底部から基板まで延在している。従って、ドレイン領
域と、トレンチから基板まで延在するエピタキシャル層
との間には接合が形成される。しかし、この構造は、ド
レイン領域を形成するのに用いるドーパントをトレンチ
の底部を充分に越えて延在させ、基板に到達するように
する必要があるという点で不利である。すなわち、注入
処理に固有のキャリアの散乱の為に、このようなドレイ
ン領域を形成するのに必要な注入エネルギー及びドーズ
量を与えるのが困難である。キャリアの散乱によると、
トレンチの側壁に不適切な極性のドーパントが注入さ
れ、これにより装置のしきい値を不均一に低下させると
ともに短チャネル効果を生ぜしめてしまうおそれがあ
る。
【０００６】
【発明が解決しようとする課題】本発明の目的は、ホッ
トキャリアのエージングを受けにくい集積回路装置を提
供せんとするにある。
トキャリアのエージングを受けにくい集積回路装置を提
供せんとするにある。
【０００７】
【課題を解決するための手段】この及びその他の目的
や、本発明による特徴及び利点は、第１導電型の半導体
層と、この半導体層から外方に延在し、複数の互いに離
間した半導体柱状部であって、これら半導体柱状部間に
トレンチを規定している当該半導体柱状部と、各トレン
チ内のそれぞれのゲート構造体と、少なくとも１つのト
レンチの内部に少なくとも１つの不活性ゲート構造体を
規定している当該少なくとも１つトレンチの底部の下側
で且つ一対の隣接する対応の半導体柱状部間で前記半導
体層内に延在するように位置する第２導電型の少なくと
も１つの深い井戸領域とを具えている集積回路装置によ
り達成される。各半導体柱状部は、第１導電型とは反対
の第２導電型とすることができる。前記少なくとも１つ
の深い井戸領域は、少なくとも１つのトレンチがその下
側に深い井戸領域を有さずに、少なくとも１つの活性ゲ
ート構造体を規定するように配置することができる。前
記少なくとも１つの深い井戸領域は、活性ゲート構造体
の底部に高電界を発生させるのを著しく低減させ、これ
により、ゲート酸化物層内へのホットキャリアの注入を
減少させる。
や、本発明による特徴及び利点は、第１導電型の半導体
層と、この半導体層から外方に延在し、複数の互いに離
間した半導体柱状部であって、これら半導体柱状部間に
トレンチを規定している当該半導体柱状部と、各トレン
チ内のそれぞれのゲート構造体と、少なくとも１つのト
レンチの内部に少なくとも１つの不活性ゲート構造体を
規定している当該少なくとも１つトレンチの底部の下側
で且つ一対の隣接する対応の半導体柱状部間で前記半導
体層内に延在するように位置する第２導電型の少なくと
も１つの深い井戸領域とを具えている集積回路装置によ
り達成される。各半導体柱状部は、第１導電型とは反対
の第２導電型とすることができる。前記少なくとも１つ
の深い井戸領域は、少なくとも１つのトレンチがその下
側に深い井戸領域を有さずに、少なくとも１つの活性ゲ
ート構造体を規定するように配置することができる。前
記少なくとも１つの深い井戸領域は、活性ゲート構造体
の底部に高電界を発生させるのを著しく低減させ、これ
により、ゲート酸化物層内へのホットキャリアの注入を
減少させる。
【０００８】集積回路装置は、活性ゲート構造体と不活
性ゲート構造体とを交互に規定するように配置された複
数の深い井戸領域を有することができる。各半導体柱状
部は第１導電型の上側部分を有し、少なくとも１つの不
活性ゲート構造体は各半導体柱状部の前記上側部分に接
続することができる。前記少なくとも１つの不活性ゲー
ト構造体と前記少なくとも１つの活性ゲート構造体とは
互いに接続することができる。
性ゲート構造体とを交互に規定するように配置された複
数の深い井戸領域を有することができる。各半導体柱状
部は第１導電型の上側部分を有し、少なくとも１つの不
活性ゲート構造体は各半導体柱状部の前記上側部分に接
続することができる。前記少なくとも１つの不活性ゲー
ト構造体と前記少なくとも１つの活性ゲート構造体とは
互いに接続することができる。
【０００９】各ゲート構造体は、トレンチに隣接するゲ
ート酸化物層と、このゲート酸化物層に隣接するポリシ
リコン層のような導電層とを有することができる。更
に、前記半導体柱状部の側とは反対側の前記半導体層の
側でこの半導体層に隣接させて半導体基板を設けること
ができる。この半導体基板はシリコンを有するようにで
き、しかも、前記半導体層よりも多量にドーピングされ
ているようにしうる。半導体基板を例えば、第１導電型
とすることにより金属酸化物半導体電界効果トランジス
タを形成するか、或いは半導体基板を第２導電型とする
ことにより絶縁ゲートバイポーラトランジスタを形成す
るようにしうる。第１導電型を例えば、Ｎ型とし、前記
第２導電型をＰ型とすることができる。
ート酸化物層と、このゲート酸化物層に隣接するポリシ
リコン層のような導電層とを有することができる。更
に、前記半導体柱状部の側とは反対側の前記半導体層の
側でこの半導体層に隣接させて半導体基板を設けること
ができる。この半導体基板はシリコンを有するようにで
き、しかも、前記半導体層よりも多量にドーピングされ
ているようにしうる。半導体基板を例えば、第１導電型
とすることにより金属酸化物半導体電界効果トランジス
タを形成するか、或いは半導体基板を第２導電型とする
ことにより絶縁ゲートバイポーラトランジスタを形成す
るようにしうる。第１導電型を例えば、Ｎ型とし、前記
第２導電型をＰ型とすることができる。
【００１０】本発明による集積回路装置の製造方法は、
第１導電型の半導体層に隣接し、この半導体層から外方
に延在し、複数の互いに離間した半導体柱状部であっ
て、これら半導体柱状部間にトレンチを規定している当
該半導体柱状部を形成する工程と、各トレンチ内にそれ
ぞれゲート構造体を形成する工程と、少なくとも１つの
トレンチの内部に少なくとも１つの不活性ゲート構造体
を規定している当該少なくとも１つトレンチの底部の下
側で且つ一対の隣接する対応の半導体柱状部間で前記半
導体層内に延在する第２導電型の少なくとも１つの深い
井戸領域を形成する工程とを具えている。前記少なくと
も１つの深い井戸領域は、少なくとも１つのトレンチが
その下側に深い井戸領域を有さずに、少なくとも１つの
活性ゲート構造体を規定するように位置させることがで
きる。又、各半導体柱状部は第１導電型とは反対の第２
導電型にすることができる。
第１導電型の半導体層に隣接し、この半導体層から外方
に延在し、複数の互いに離間した半導体柱状部であっ
て、これら半導体柱状部間にトレンチを規定している当
該半導体柱状部を形成する工程と、各トレンチ内にそれ
ぞれゲート構造体を形成する工程と、少なくとも１つの
トレンチの内部に少なくとも１つの不活性ゲート構造体
を規定している当該少なくとも１つトレンチの底部の下
側で且つ一対の隣接する対応の半導体柱状部間で前記半
導体層内に延在する第２導電型の少なくとも１つの深い
井戸領域を形成する工程とを具えている。前記少なくと
も１つの深い井戸領域は、少なくとも１つのトレンチが
その下側に深い井戸領域を有さずに、少なくとも１つの
活性ゲート構造体を規定するように位置させることがで
きる。又、各半導体柱状部は第１導電型とは反対の第２
導電型にすることができる。
【００１１】
【発明の実施の形態】以下に、本発明の好適実施例を示
す添付図面を用いて、本発明を詳細に説明する。しか
し、本発明は種々の異なる形態で構成できるものであ
り、これらの実施例に限定されるものではない。これら
の実施例は、本発明の開示が完全となり、当業者に本発
明の範囲を完全に伝えるようにするために与えたものに
すぎない。同じ素子には同じ符号を付し、互いに異なる
実施例で同様な素子には、ダッシュ符号を付した。層及
び領域のある方向の寸法は図面を明瞭にするために誇張
してある。
す添付図面を用いて、本発明を詳細に説明する。しか
し、本発明は種々の異なる形態で構成できるものであ
り、これらの実施例に限定されるものではない。これら
の実施例は、本発明の開示が完全となり、当業者に本発
明の範囲を完全に伝えるようにするために与えたものに
すぎない。同じ素子には同じ符号を付し、互いに異なる
実施例で同様な素子には、ダッシュ符号を付した。層及
び領域のある方向の寸法は図面を明瞭にするために誇張
してある。
【００１２】図１の線図を参照するに、本発明の１つの
観点によるＭＯＳＦＥＴ装置２０を図１に示している。
この装置２０は、Ｎ型半導体基板２１と、Ｎ型半導体層
２２と、この半導体層から外方に延在し互いに離間して
いる半導体柱状部２３とを有するＮチャネル装置であ
り、半導体柱状部はこれらの間にトレンチ（溝）２４を
規定している。これらのトレンチ２４は図５〜７で見る
ことができる。半導体基板２１はドレイン金属層５５に
隣接しており、半導体層２２と、半導体基板２１と、ド
レイン金属層５５とがドレイン領域３０を形成してい
る。半導体基板２１は、半導体層２２よりも多量にドー
ピングするのが好ましい。例えば、半導体基板２１のド
ーパント濃度を約５・１０18〜約４・１０19ｃｍ-3と
し、その固有抵抗を約 0.002〜0.01Ω・ｃｍとすること
ができ、半導体層２２のドーパント濃度を約５・１０14
〜約８・１０16ｃｍ-3とし、その固有抵抗を約 0.1〜10
Ω・ｃｍとすることができる。半導体基板２１と半導体
層２２との双方を例えば、シリコンにでき、半導体層は
エピタキシャル成長させることができる。
観点によるＭＯＳＦＥＴ装置２０を図１に示している。
この装置２０は、Ｎ型半導体基板２１と、Ｎ型半導体層
２２と、この半導体層から外方に延在し互いに離間して
いる半導体柱状部２３とを有するＮチャネル装置であ
り、半導体柱状部はこれらの間にトレンチ（溝）２４を
規定している。これらのトレンチ２４は図５〜７で見る
ことができる。半導体基板２１はドレイン金属層５５に
隣接しており、半導体層２２と、半導体基板２１と、ド
レイン金属層５５とがドレイン領域３０を形成してい
る。半導体基板２１は、半導体層２２よりも多量にドー
ピングするのが好ましい。例えば、半導体基板２１のド
ーパント濃度を約５・１０18〜約４・１０19ｃｍ-3と
し、その固有抵抗を約 0.002〜0.01Ω・ｃｍとすること
ができ、半導体層２２のドーパント濃度を約５・１０14
〜約８・１０16ｃｍ-3とし、その固有抵抗を約 0.1〜10
Ω・ｃｍとすることができる。半導体基板２１と半導体
層２２との双方を例えば、シリコンにでき、半導体層は
エピタキシャル成長させることができる。
【００１３】各半導体柱状部２３は、後に更に説明する
ように、半導体層２２内にドーピングされた本体部分２
５（この本体部分はＮチャネル装置の場合Ｐ型である）
と、ソース領域２６及び本体接点部分２７を有する上側
部分とを具えている。本体部分２５は、例えば約１・１
０16〜約１・１０18ｃｍ-3のドーパント濃度とすること
ができる。ソース領域２６はＮチャネル装置の場合Ｎ型
であり、これには半導体層２２よりも多量にドーピング
するのが好ましい。例えば、ソース領域のドーパント濃
度は約１・１０18〜約１・１０20ｃｍ-3にすることがで
きる。本体接点部分２７はＮチャネル装置の場合Ｐ型で
あり、これには本体部分２５よりも多量にドーピングす
るのが好ましく、そのドーパント濃度は例えば、約１・
１０18〜約１・１０20ｃｍ-3にすることができる。
ように、半導体層２２内にドーピングされた本体部分２
５（この本体部分はＮチャネル装置の場合Ｐ型である）
と、ソース領域２６及び本体接点部分２７を有する上側
部分とを具えている。本体部分２５は、例えば約１・１
０16〜約１・１０18ｃｍ-3のドーパント濃度とすること
ができる。ソース領域２６はＮチャネル装置の場合Ｎ型
であり、これには半導体層２２よりも多量にドーピング
するのが好ましい。例えば、ソース領域のドーパント濃
度は約１・１０18〜約１・１０20ｃｍ-3にすることがで
きる。本体接点部分２７はＮチャネル装置の場合Ｐ型で
あり、これには本体部分２５よりも多量にドーピングす
るのが好ましく、そのドーパント濃度は例えば、約１・
１０18〜約１・１０20ｃｍ-3にすることができる。
【００１４】各トレンチ２４内にはＭＯＳゲート構造体
５７がそれぞれ形成され、このＭＯＳゲート構造体は、
トレンチに隣接するゲート酸化物層２８と、このゲート
酸化物層に隣接する導電層２９とを有する。この導電層
２９は例えば、Ｎチャネル装置２０の場合Ｎ型であるポ
リシリコンにでき、そのドーパント濃度は例えば、約１
・１０18〜約１・１０20ｃｍ-3にすることができる。ゲ
ート構造体と、ソース領域２６と、本体接点部分２７と
の上にはソース金属層５０を形成しうる。
５７がそれぞれ形成され、このＭＯＳゲート構造体は、
トレンチに隣接するゲート酸化物層２８と、このゲート
酸化物層に隣接する導電層２９とを有する。この導電層
２９は例えば、Ｎチャネル装置２０の場合Ｎ型であるポ
リシリコンにでき、そのドーパント濃度は例えば、約１
・１０18〜約１・１０20ｃｍ-3にすることができる。ゲ
ート構造体と、ソース領域２６と、本体接点部分２７と
の上にはソース金属層５０を形成しうる。
【００１５】ＭＯＳＦＥＴ装置２０は，Ｎチャネル装置
の場合Ｐ型である深い井戸領域３５をも有する。深い各
井戸領域３５は、一対の隣接する半導体柱状部２３間で
且つ対応するトレンチ２４の底部の下側で半導体層２２
内に延在するように位置しており、このトレンチはその
内部で不活性ゲート構造体５７ｂを規定している。深い
井戸領域３５は互いに離間させ、少なくとも１つのトレ
ンチがその下側に深い井戸領域を有さずに、少なくとも
１つの活性ゲート構造体５７ａをこのトレンチが規定す
るようにする。この深い井戸領域３５は、上述した本体
部分２５のドーパント濃度に匹敵するドーパント濃度
（すなわち、約１・１０16〜約１・１０18ｃｍ-3）を有
するのが好ましい。更に、本体接点部分２７は不活性ゲ
ート構造体５７ｂに隣接しており、ソース領域２６は活
性ゲート構造体５７ａに隣接している。
の場合Ｐ型である深い井戸領域３５をも有する。深い各
井戸領域３５は、一対の隣接する半導体柱状部２３間で
且つ対応するトレンチ２４の底部の下側で半導体層２２
内に延在するように位置しており、このトレンチはその
内部で不活性ゲート構造体５７ｂを規定している。深い
井戸領域３５は互いに離間させ、少なくとも１つのトレ
ンチがその下側に深い井戸領域を有さずに、少なくとも
１つの活性ゲート構造体５７ａをこのトレンチが規定す
るようにする。この深い井戸領域３５は、上述した本体
部分２５のドーパント濃度に匹敵するドーパント濃度
（すなわち、約１・１０16〜約１・１０18ｃｍ-3）を有
するのが好ましい。更に、本体接点部分２７は不活性ゲ
ート構造体５７ｂに隣接しており、ソース領域２６は活
性ゲート構造体５７ａに隣接している。
【００１６】不活性ゲート構造体５７ｂは、図１に線図
的に示すようにコネクタ５６によりソース領域２６に接
続するか、或いは、後に説明する図８の他の実施例に線
図的に示すようにこの不活性ゲート構造体５７ｂ′をコ
ネクタ５６′により活性ゲート構造体５７ａ′と一緒に
接続することができる。いずれの場合にも、本発明の装
置２０により実現されるブレークダウン特性の改善（こ
れについては、後に説明する）は失われない。その理由
は、ブロッキング工程中に、導電層２９ａがソース領域
２６と同じ電位になる為である。ある分野では、不活性
ゲート構造体をソース領域２６に接続するのが望まし
い。その理由は、当業者にとって明らかなように、装置
の入力端すなわちゲートと井戸領域との間のキャパシタ
ンスが殆ど増大しない為である。
的に示すようにコネクタ５６によりソース領域２６に接
続するか、或いは、後に説明する図８の他の実施例に線
図的に示すようにこの不活性ゲート構造体５７ｂ′をコ
ネクタ５６′により活性ゲート構造体５７ａ′と一緒に
接続することができる。いずれの場合にも、本発明の装
置２０により実現されるブレークダウン特性の改善（こ
れについては、後に説明する）は失われない。その理由
は、ブロッキング工程中に、導電層２９ａがソース領域
２６と同じ電位になる為である。ある分野では、不活性
ゲート構造体をソース領域２６に接続するのが望まし
い。その理由は、当業者にとって明らかなように、装置
の入力端すなわちゲートと井戸領域との間のキャパシタ
ンスが殆ど増大しない為である。
【００１７】本発明の利点は、図２に示す従来のシミュ
レートしたＭＯＳゲートトレンチ装置４０と、図３に示
す本発明のシミュレートしたＭＯＳゲート装置２０とを
比較することにより、より完全に理解されるであろう。
従来の装置４０は、半導体層４２内にあり本体部分４５
に隣接するそれぞれのトレンチ内に形成された酸化物層
４８及び導電層４９を有するゲート構造体を具えてい
る。本体部分４５にはその上側部内でソース領域４６が
形成されている。本体部分４５と半導体層４２との間の
接合４１はトレンチの下側に延在していないことが分
る。
レートしたＭＯＳゲートトレンチ装置４０と、図３に示
す本発明のシミュレートしたＭＯＳゲート装置２０とを
比較することにより、より完全に理解されるであろう。
従来の装置４０は、半導体層４２内にあり本体部分４５
に隣接するそれぞれのトレンチ内に形成された酸化物層
４８及び導電層４９を有するゲート構造体を具えてい
る。本体部分４５にはその上側部内でソース領域４６が
形成されている。本体部分４５と半導体層４２との間の
接合４１はトレンチの下側に延在していないことが分
る。
【００１８】当業者にとって明らかなように、ブロッキ
ング電圧を装置４０に印加すると、ゲート酸化物層４８
が半導体層４２と接するトレンチの底部に高電界４７を
形成するおそれがある。この高電界４７によりホットキ
ャリアを注入し、これにより酸化物層４８を絶縁破壊さ
せるおそれがあり、この絶縁破壊が動作特性を劣化さ
せ、最終的に酸化物層を壊損させるおそれがある。
ング電圧を装置４０に印加すると、ゲート酸化物層４８
が半導体層４２と接するトレンチの底部に高電界４７を
形成するおそれがある。この高電界４７によりホットキ
ャリアを注入し、これにより酸化物層４８を絶縁破壊さ
せるおそれがあり、この絶縁破壊が動作特性を劣化さ
せ、最終的に酸化物層を壊損させるおそれがある。
【００１９】本発明によれば、図３に示す深い井戸領域
３５が、活性ゲート構造体５７ａを有するトレンチの底
部に高電界を発生させるのを低減させる。すなわち、深
い井戸領域３５は、この深い井戸領域と半導体層２２と
の間に接合５４を形成する。この深い井戸領域３５は、
ゲート酸化物層２８ａの底部を遮蔽し、接合５４の両側
における層電位を降下させる。電界が減少すると、これ
に応じてゲート酸化物層２８ａにおけるホットキャリア
の注入が減少し、従って、ホットキャリアのエージング
による絶縁破壊を軽減させる。更に、ブレークダウン電
圧特性の改善も達成される。その結果、半導体層２２
に、従来の装置におけるよりも多量にドーピングするこ
とができる。これにより、ドレイン領域３０を流れる電
流に対する抵抗値をかなり低くし、これにより、当業者
にとって明らかなように装置の“オン”抵抗値を低減さ
せるとともに装置の効率を改善する。
３５が、活性ゲート構造体５７ａを有するトレンチの底
部に高電界を発生させるのを低減させる。すなわち、深
い井戸領域３５は、この深い井戸領域と半導体層２２と
の間に接合５４を形成する。この深い井戸領域３５は、
ゲート酸化物層２８ａの底部を遮蔽し、接合５４の両側
における層電位を降下させる。電界が減少すると、これ
に応じてゲート酸化物層２８ａにおけるホットキャリア
の注入が減少し、従って、ホットキャリアのエージング
による絶縁破壊を軽減させる。更に、ブレークダウン電
圧特性の改善も達成される。その結果、半導体層２２
に、従来の装置におけるよりも多量にドーピングするこ
とができる。これにより、ドレイン領域３０を流れる電
流に対する抵抗値をかなり低くし、これにより、当業者
にとって明らかなように装置の“オン”抵抗値を低減さ
せるとともに装置の効率を改善する。
【００２０】深い井戸領域３５は、図１に示すように、
活性ゲート構造体と、不活性ゲート構造体とを交互に規
定するように互いに離間させることができる。しかし、
当業者にとって明らかなように、３番目毎、４番目毎、
等のゲート構造体（又は間欠的なゲート構造体）を不活
性ゲート構造体として規定するように、深い井戸領域３
５を互いに離間させることができること、勿論である。
活性ゲート構造体と、不活性ゲート構造体とを交互に規
定するように互いに離間させることができる。しかし、
当業者にとって明らかなように、３番目毎、４番目毎、
等のゲート構造体（又は間欠的なゲート構造体）を不活
性ゲート構造体として規定するように、深い井戸領域３
５を互いに離間させることができること、勿論である。
【００２１】本発明による深い井戸領域３５を有する集
積回路装置の製造方法を図４〜７につき説明する。まず
最初に、図４に示すように、半導体基板２１に隣接させ
て半導体層２２を例えばエピタキシャル成長させる。次
に、半導体層２２の上側部分に（例えば、イオン注入に
より）Ｐ型ドーパント、例えば、硼素をドーピングし
て、内部にＰ型井戸領域３７を形成する。Ｐ型ドーパン
トのイオン注入は、例えば約１・１０12〜約５・１０14
ｃｍ-2の範囲にすることができる。次に、図５に示すよ
うに、Ｐ型井戸領域３７の上側面上にマスク３８を堆積
し、トレンチ２４をエッチング形成することができる。
これらトレンチ２４は、半導体層２２から外方に延在す
る本体部分２５をＰ型井戸領域３７内に規定する。次
に、任意ではあるが、トレンチ２４内に犠牲酸化物層
（図示せず）を形成することができる。
積回路装置の製造方法を図４〜７につき説明する。まず
最初に、図４に示すように、半導体基板２１に隣接させ
て半導体層２２を例えばエピタキシャル成長させる。次
に、半導体層２２の上側部分に（例えば、イオン注入に
より）Ｐ型ドーパント、例えば、硼素をドーピングし
て、内部にＰ型井戸領域３７を形成する。Ｐ型ドーパン
トのイオン注入は、例えば約１・１０12〜約５・１０14
ｃｍ-2の範囲にすることができる。次に、図５に示すよ
うに、Ｐ型井戸領域３７の上側面上にマスク３８を堆積
し、トレンチ２４をエッチング形成することができる。
これらトレンチ２４は、半導体層２２から外方に延在す
る本体部分２５をＰ型井戸領域３７内に規定する。次
に、任意ではあるが、トレンチ２４内に犠牲酸化物層
（図示せず）を形成することができる。
【００２２】次に、図６に示すように、活性ゲート構造
体が形成されるトレンチ２４上に深い井戸領域マスク３
９を堆積させて、その他のトレンチ内に深い井戸領域の
イオン注入を行なうことができる。深い井戸領域のイオ
ン注入は、例えばＰ型井戸領域３７を形成するのに用い
たのと同じイオン注入とすることができる。次に、図７
に示すように、マスク３８、３９と、（存在する場合に
は）犠牲酸化物層とを除去することができる。ゲート酸
化物層２８の形成中に熱が加えられると、トレンチ２４
の底部内への深い井戸領域のイオン注入が半導体層２２
内に拡散して隣接対の対応する本体部分２５間に延在
し、深い井戸領域３５を形成する。
体が形成されるトレンチ２４上に深い井戸領域マスク３
９を堆積させて、その他のトレンチ内に深い井戸領域の
イオン注入を行なうことができる。深い井戸領域のイオ
ン注入は、例えばＰ型井戸領域３７を形成するのに用い
たのと同じイオン注入とすることができる。次に、図７
に示すように、マスク３８、３９と、（存在する場合に
は）犠牲酸化物層とを除去することができる。ゲート酸
化物層２８の形成中に熱が加えられると、トレンチ２４
の底部内への深い井戸領域のイオン注入が半導体層２２
内に拡散して隣接対の対応する本体部分２５間に延在
し、深い井戸領域３５を形成する。
【００２３】上述した工程は、当業者にとって既知の通
常の方法を用いて達成できること明らかであり、これら
を更に詳細に説明しない。更に、活性及び不活性ＭＯＳ
ゲート構造体や、ソース領域２６や、本体接点部分２７
や、金属層５０、５５も当業者にとって既知の通常の技
術を用いて形成しうる。上述したように、不活性ゲート
構造体５７ｂはその形成中に、ソース領域２６に接続す
るか、又は活性ゲート構造体と一緒に接続することがで
きる。
常の方法を用いて達成できること明らかであり、これら
を更に詳細に説明しない。更に、活性及び不活性ＭＯＳ
ゲート構造体や、ソース領域２６や、本体接点部分２７
や、金属層５０、５５も当業者にとって既知の通常の技
術を用いて形成しうる。上述したように、不活性ゲート
構造体５７ｂはその形成中に、ソース領域２６に接続す
るか、又は活性ゲート構造体と一緒に接続することがで
きる。
【００２４】上述した実施例はＮチャネル装置として線
図的に示したが、Ｐチャネル装置のような他の構造のも
のも本発明により実現しうること当業者にとって明らか
である。更に、本発明は、上述した実施例以外の装置、
例えば、絶縁ゲートバイポーラトランジスタ（ＩＧＢ
Ｔ）又はＭＯＳ制御サイリスタ（ＭＣＴ）のような装置
にも適用しうる。Ｐ+ 基板２１′を有するＩＧＢＴ装置
２０′を図８に線図的に示す。この図８に示す他の素子
は、図１につき上述した素子に類似するものであり、そ
の詳細な説明は省略する。更に、本発明による種々の層
及び領域に対し与えたドーパント濃度は例示的なもので
あり、本発明の範囲を逸脱することなく他のドーパント
濃度を用いうること、当業者にとって明らかである。
図的に示したが、Ｐチャネル装置のような他の構造のも
のも本発明により実現しうること当業者にとって明らか
である。更に、本発明は、上述した実施例以外の装置、
例えば、絶縁ゲートバイポーラトランジスタ（ＩＧＢ
Ｔ）又はＭＯＳ制御サイリスタ（ＭＣＴ）のような装置
にも適用しうる。Ｐ+ 基板２１′を有するＩＧＢＴ装置
２０′を図８に線図的に示す。この図８に示す他の素子
は、図１につき上述した素子に類似するものであり、そ
の詳細な説明は省略する。更に、本発明による種々の層
及び領域に対し与えたドーパント濃度は例示的なもので
あり、本発明の範囲を逸脱することなく他のドーパント
濃度を用いうること、当業者にとって明らかである。
【００２５】本発明は上述した実施例に限定されず、当
業者にとって明らかな種々の変更も本発明の範囲内であ
ること勿論である。
業者にとって明らかな種々の変更も本発明の範囲内であ
ること勿論である。
【図１】 深い井戸領域を有する、本発明によるＭＯＳ
ＦＥＴ装置の断面図である。
ＦＥＴ装置の断面図である。
【図２】 トレンチの底部に高電界が形成されているこ
とを示している従来のシミュレートしたＭＯＳゲート装
置の断面図である。
とを示している従来のシミュレートしたＭＯＳゲート装
置の断面図である。
【図３】 深い井戸領域を延長させた、本発明のシミュ
レートしたＭＯＳゲート装置を示す断面図である。
レートしたＭＯＳゲート装置を示す断面図である。
【図４】 本発明により深い井戸領域を形成する一工程
を示す断面図である。
を示す断面図である。
【図５】 同じくその他の工程を示す断面図である。
【図６】 同じくその更に他の工程を示す断面図であ
る。
る。
【図７】 同じくその更に他の工程を示す断面図であ
る。
る。
【図８】 本発明の他の実施例によるＩＧＢＴを示す断
面図である。
面図である。
２０ ＭＯＳＦＥＴ装置 ２１ 半導体基板 ２２ 半導体層 ２３ 半導体柱状部 ２４ トレンチ ２５ 本体部分 ２６ ソース領域 ２７ 本体接点部分 ２８ ゲート酸化物層 ２９ 導電層 ３０ ドレイン領域 ３５ 深い井戸領域 ５７ａ 活性ゲート構造体 ５７ｂ 不活性ゲート構造体
Claims (55)
- 【請求項１】 第１導電型の半導体層と、 この半導体層から外方に延在し、前記第１導電型とは反
対の第２導電型とした複数の互いに離間した半導体柱状
部であって、これら半導体柱状部間にトレンチを規定し
ている当該半導体柱状部と、 各トレンチ内のそれぞれのゲート構造体と、 少なくとも１つのトレンチの内部に少なくとも１つの不
活性ゲート構造体を規定している当該少なくとも１つト
レンチの底部の下側で且つ一対の隣接する対応の半導体
柱状部間で前記半導体層内に延在するように位置する第
２導電型の少なくとも１つの深い井戸領域であって、こ
の少なくとも１つの深い井戸領域は、少なくとも１つの
トレンチがその下側に深い井戸領域を有さずに、少なく
とも１つの活性ゲート構造体を規定するように位置して
いる当該少なくとも１つの深い井戸領域とを具えている
集積回路装置。 - 【請求項２】 請求項１に記載の集積回路装置におい
て、前記少なくとも１つの深い井戸領域が、活性ゲート
構造体と不活性ゲート構造体とを交互に規定するように
配置された複数の深い井戸領域である集積回路装置。 - 【請求項３】 請求項１に記載の集積回路装置におい
て、前記少なくとも１つの深い井戸領域のドーパント濃
度が約１・１０16〜約１・１０18ｃｍ-3の範囲内にある
集積回路装置。 - 【請求項４】 請求項１に記載の集積回路装置におい
て、各半導体柱状部が第１導電型の上側部分を有してい
る集積回路装置。 - 【請求項５】 請求項４に記載の集積回路装置におい
て、前記少なくとも１つの不活性ゲート構造体が各半導
体柱状部の前記上側部分に接続されている集積回路装
置。 - 【請求項６】 請求項１に記載の集積回路装置におい
て、前記少なくとも１つの不活性ゲート構造体と前記少
なくとも１つの活性ゲート構造体とが互いに接続されて
いる集積回路装置。 - 【請求項７】 請求項１に記載の集積回路装置におい
て、各ゲート構造体が、前記トレンチに隣接するゲート
酸化物層と、このゲート酸化物層に隣接する導電層とを
有している集積回路装置。 - 【請求項８】 請求項７に記載の集積回路装置におい
て、前記導電層がポリシリコンを有している集積回路装
置。 - 【請求項９】 請求項１に記載の集積回路装置におい
て、この集積回路装置が更に、前記半導体柱状部の側と
は反対側の前記半導体層の側でこの半導体層に隣接する
半導体基板を有している集積回路装置。 - 【請求項１０】 請求項９に記載の集積回路装置におい
て、前記半導体基板がシリコンを有している集積回路装
置。 - 【請求項１１】 請求項９に記載の集積回路装置におい
て、前記半導体基板には前記半導体層よりも多量にドー
ピングされている集積回路装置。 - 【請求項１２】 請求項９に記載の集積回路装置におい
て、前記半導体基板を第１導電型とすることにより金属
酸化物半導体電界効果トランジスタを形成している集積
回路装置。 - 【請求項１３】 請求項９に記載の集積回路装置におい
て、前記半導体基板を第２導電型とすることにより絶縁
ゲートバイポーラトランジスタを形成している集積回路
装置。 - 【請求項１４】 請求項１に記載の集積回路装置におい
て、前記第１導電型をＮ型とし、前記第２導電型をＰ型
としている集積回路装置。 - 【請求項１５】 半導体基板と、 この半導体基板上の第１導電型の半導体層と、 この半導体層から外方に延在し、前記第１導電型とは反
対の第２導電型とした複数の互いに離間した半導体柱状
部であって、これら半導体柱状部間にトレンチを規定し
ている当該半導体柱状部と、 各トレンチ内に設けられ、このトレンチに隣接するゲー
ト酸化物層と、このゲート酸化物層に隣接する導電層と
を有するそれぞれのＭＯＳゲート構造体と、 第２導電型の複数の深い井戸領域であって、各深い井戸
領域は、対応するトレンチの内部に不活性ゲート構造体
を規定している当該対応するトレンチの底部の下側で且
つ一対の隣接する半導体柱状部間で前記半導体層内に延
在するように位置しており、これら深い井戸領域は、こ
れらの間に活性ゲート構造体を規定するように互いに離
間している当該深い井戸領域とを具えているＭＯＳゲー
ト集積回路装置。 - 【請求項１６】 請求項１５に記載のＭＯＳゲート集積
回路装置において、各深い井戸領域のドーパント濃度が
約１・１０16〜約１・１０18ｃｍ-3の範囲内にあるＭＯ
Ｓゲート集積回路装置。 - 【請求項１７】 請求項１５に記載のＭＯＳゲート集積
回路装置において、前記複数の深い井戸領域が活性ゲー
ト構造体と不活性ゲート構造体とを交互に規定するよう
に配置されたＭＯＳゲート集積回路装置。 - 【請求項１８】 請求項１５に記載のＭＯＳゲート集積
回路装置において、各半導体柱状部が第１導電型の上側
部分を有しているＭＯＳゲート集積回路装置。 - 【請求項１９】 請求項１８に記載のＭＯＳゲート集積
回路装置において、前記少なくとも１つの不活性ゲート
構造体が各半導体柱状部の前記上側部分に接続されてい
るＭＯＳゲート集積回路装置。 - 【請求項２０】 請求項１５に記載のＭＯＳゲート集積
回路装置において、前記不活性ゲート構造体と前記活性
ゲート構造体とが互いに接続されているＭＯＳゲート集
積回路装置。 - 【請求項２１】 請求項１５に記載のＭＯＳゲート集積
回路装置において、前記導電層がポリシリコンを有して
いるＭＯＳゲート集積回路装置。 - 【請求項２２】 請求項１５に記載のＭＯＳゲート集積
回路装置において、前記半導体基板がシリコンを有して
いるＭＯＳゲート集積回路装置。 - 【請求項２３】 請求項１５に記載のＭＯＳゲート集積
回路装置において、前記半導体基板を第１導電型とする
ことにより金属酸化物半導体電界効果トランジスタを形
成しているＭＯＳゲート集積回路装置。 - 【請求項２４】 請求項１５に記載のＭＯＳゲート集積
回路装置において、前記半導体基板を第２導電型とする
ことにより絶縁ゲートバイポーラトランジスタを形成し
ているＭＯＳゲート集積回路装置。 - 【請求項２５】 請求項１５に記載のＭＯＳゲート集積
回路装置において、前記半導体基板には前記半導体層よ
りも多量にドーピングされているＭＯＳゲート集積回路
装置。 - 【請求項２６】 請求項１５に記載のＭＯＳゲート集積
回路装置において、前記第１導電型をＮ型とし、前記第
２導電型をＰ型としているＭＯＳゲート集積回路装置。 - 【請求項２７】 第１導電型の半導体層に隣接し、この
半導体層から外方に延在し、前記第１導電型とは反対の
第２導電型とした複数の互いに離間した半導体柱状部で
あって、これら半導体柱状部間にトレンチを規定してい
る当該半導体柱状部を形成する工程と、 各トレンチ内にそれぞれゲート構造体を形成する工程
と、 少なくとも１つのトレンチの内部に少なくとも１つの不
活性ゲート構造体を規定している当該少なくとも１つト
レンチの底部の下側で且つ一対の隣接する対応の半導体
柱状部間で前記半導体層内に延在する第２導電型の少な
くとも１つの深い井戸領域であって、この少なくとも１
つの深い井戸領域は、少なくとも１つのトレンチがその
下側に深い井戸領域を有さずに、少なくとも１つの活性
ゲート構造体を規定するように位置している当該少なく
とも１つの深い井戸領域を形成する工程とを具えている
集積回路装置の製造方法。 - 【請求項２８】 請求項２７に記載の集積回路装置の製
造方法において、少なくとも１つの深い井戸領域を形成
する前記工程が、少なくとも１つのトレンチの底部内に
ドーパントを注入するとともにこのドーパントを拡散さ
せて前記少なくとも１つの深い井戸領域を形成するよう
にする集積回路装置の製造方法。 - 【請求項２９】 請求項２８に記載の集積回路装置の製
造方法において、前記ドーパントを注入する前に、前記
少なくとも１つの活性ゲート構造体を規定する前記少な
くとも１つのトレンチに隣接させてマスク層を形成し、
前記ドーパントの拡散後にこのマスク層を除去する工程
を更に有する集積回路装置の製造方法。 - 【請求項３０】 請求項２８に記載の集積回路装置の製
造方法において、前記ドーパントの注入が硼素ドーパン
トの注入を有する集積回路装置の製造方法。 - 【請求項３１】 請求項２８に記載の集積回路装置の製
造方法において、前記ドーパントの注入が約１・１０12
〜約５・１０14ｃｍ-2の範囲のドーパントの注入を有す
る集積回路装置の製造方法。 - 【請求項３２】 請求項２７に記載の集積回路装置の製
造方法において、少なくとも１つの深い井戸領域を形成
する前記工程が、活性及び不活性ゲート構造体を交互に
規定するように配置した複数の深い井戸領域を形成する
工程を有する集積回路装置の製造方法。 - 【請求項３３】 請求項２７に記載の集積回路装置の製
造方法において、複数の半導体柱状部を形成する前記工
程が、 半導体層の表面に第２導電型のドーパントをドーピング
して井戸領域を規定する工程と、 複数のトレンチを井戸領域内にエッチング形成し、これ
により複数の半導体柱状部を形成する工程とを有する集
積回路装置の製造方法。 - 【請求項３４】 請求項２７に記載の集積回路装置の製
造方法において、ゲート構造体を形成する前記工程が、
前記少なくとも１つの不活性ゲート構造体を各半導体柱
状部の上側部分に接続する工程を有する集積回路装置の
製造方法。 - 【請求項３５】 請求項２７に記載の集積回路装置の製
造方法において、ゲート構造体を形成する前記工程が、
前記少なくとも１つの不活性ゲート構造体を前記少なく
とも１つの活性ゲート構造体に接続する工程を有する集
積回路装置の製造方法。 - 【請求項３６】 請求項２７に記載の集積回路装置の製
造方法において、ゲート構造体を形成する前記工程が、
各トレンチに隣接してゲート酸化物層を形成する工程
と、各ゲート酸化物層に隣接して導電層を形成する工程
とを有する集積回路装置の製造方法。 - 【請求項３７】 請求項３６に記載の集積回路装置の製
造方法において、導電層を形成する前記工程が、ポリシ
リコン導電層を形成する工程を有する集積回路装置の製
造方法。 - 【請求項３８】 請求項２７に記載の集積回路装置の製
造方法において、第１導電型の半導体基板に隣接して半
導体層を形成する工程を更に有し、これにより金属酸化
物半導体電界効果トランジスタを規定する集積回路装置
の製造方法。 - 【請求項３９】 請求項２７に記載の集積回路装置の製
造方法において、第２導電型の半導体基板に隣接して半
導体層を形成する工程を更に有し、これにより絶縁ゲー
トバイポーラトランジスタを規定する集積回路装置の製
造方法。 - 【請求項４０】 請求項３８に記載の集積回路装置の製
造方法において、半導体層を形成する前記工程が、シリ
コン層をエピタキシャル成長させる工程を有する集積回
路装置の製造方法。 - 【請求項４１】 請求項２７に記載の集積回路装置の製
造方法において、第１導電型をＮ型とし、第２導電型を
Ｐ型とする集積回路装置の製造方法。 - 【請求項４２】 半導体基板に隣接させて第１導電型の
半導体層を形成する工程と、 半導体基板の側とは反対側の半導体層の側に隣接させ
て、互いに離間した複数の半導体柱状部を半導体層から
外方に延在するように形成し、これら半導体柱状部間に
トレンチを規定し、各半導体柱状部を第１導電型とは反
対の第２導電型とする工程と、 各トレンチに隣接するゲート酸化物層と、各ゲート酸化
物層に隣接する導電層とを有するＭＯＳゲート構造体を
各トレンチ内にそれぞれ形成する工程と、 少なくとも１つのトレンチの内部に少なくとも１つの不
活性ゲート構造体を規定している当該少なくとも１つト
レンチの底部の下側で且つ一対の隣接する対応の半導体
柱状部間で前記半導体層内に延在する第２導電型の少な
くとも１つの深い井戸領域であって、この少なくとも１
つの深い井戸領域は、少なくとも１つのトレンチがその
下側に深い井戸領域を有さずに、少なくとも１つの活性
ゲート構造体を規定するように位置している当該少なく
とも１つの深い井戸領域を形成する工程とを具えている
ＭＯＳゲート集積回路装置の製造方法。 - 【請求項４３】 請求項４２に記載のＭＯＳゲート集積
回路装置の製造方法において、少なくとも１つの深い井
戸領域を形成する前記工程が、少なくとも１つのトレン
チの底部内にドーパントを注入するとともにこのドーパ
ントを拡散させて前記少なくとも１つの深い井戸領域を
形成するようにするＭＯＳゲート集積回路装置の製造方
法。 - 【請求項４４】 請求項４３に記載のＭＯＳゲート集積
回路装置の製造方法において、前記ドーパントを注入す
る前に、前記少なくとも１つの活性ゲート構造体を規定
する前記少なくとも１つのトレンチに隣接させてマスク
層を形成し、前記ドーパントの拡散後にこのマスク層を
除去する工程を更に有するＭＯＳゲート集積回路装置の
製造方法。 - 【請求項４５】 請求項４３に記載のＭＯＳゲート集積
回路装置の製造方法において、前記ドーパントの注入が
硼素ドーパントの注入を有するＭＯＳゲート集積回路装
置の製造方法。 - 【請求項４６】 請求項４３に記載のＭＯＳゲート集積
回路装置の製造方法において、前記ドーパントの注入が
約１・１０12〜約５・１０14ｃｍ-2の範囲のドーパント
の注入を有するＭＯＳゲート集積回路装置の製造方法。 - 【請求項４７】 請求項４２に記載のＭＯＳゲート集積
回路装置の製造方法において、少なくとも１つの深い井
戸領域を形成する前記工程が、活性及び不活性ゲート構
造体を交互に規定するように配置した複数の深い井戸領
域を形成する工程を有するＭＯＳゲート集積回路装置の
製造方法。 - 【請求項４８】 請求項４２に記載のＭＯＳゲート集積
回路装置の製造方法において、複数の半導体柱状部を形
成する前記工程が、 半導体層の表面に第２導電型のドーパントをドーピング
して井戸領域を規定する工程と、 複数のトレンチを井戸領域内にエッチング形成し、これ
により複数の半導体柱状部を形成する工程とを有するＭ
ＯＳゲート集積回路装置の製造方法。 - 【請求項４９】 請求項４２に記載のＭＯＳゲート集積
回路装置の製造方法において、ゲート構造体を形成する
前記工程が、前記少なくとも１つの不活性ゲート構造体
を各半導体柱状部の上側部分に接続する工程を有するＭ
ＯＳゲート集積回路装置の製造方法。 - 【請求項５０】 請求項４２に記載のＭＯＳゲート集積
回路装置の製造方法において、ゲート構造体を形成する
前記工程が、前記少なくとも１つの不活性ゲート構造体
を前記少なくとも１つの活性ゲート構造体に接続する工
程を有するＭＯＳゲート集積回路装置の製造方法。 - 【請求項５１】 請求項４２に記載のＭＯＳゲート集積
回路装置の製造方法において、導電層を形成する前記工
程が、ポリシリコン導電層を形成する工程を有するＭＯ
Ｓゲート集積回路装置の製造方法。 - 【請求項５２】 請求項４２に記載のＭＯＳゲート集積
回路装置の製造方法において、半導体基板がシリコンを
有し、半導体層を形成する前記工程が、シリコン層をシ
リコン基板上にエピタキシャル成長させる工程を有する
ＭＯＳゲート集積回路装置の製造方法。 - 【請求項５３】 請求項４２に記載のＭＯＳゲート集積
回路装置の製造方法において、前記半導体基板を第１導
電型とし、これにより金属酸化物半導体電界効果トラン
ジスタを規定するＭＯＳゲート集積回路装置の製造方
法。 - 【請求項５４】 請求項４２に記載のＭＯＳゲート集積
回路装置の製造方法において、前記半導体基板を第２導
電型とし、これにより絶縁ゲートバイポーラトランジス
タを規定するＭＯＳゲート集積回路装置の製造方法。 - 【請求項５５】 請求項４２に記載のＭＯＳゲート集積
回路装置の製造方法において、第１導電型をＮ型とし、
第２導電型をＰ型とするＭＯＳゲート集積回路装置の製
造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/664,024 US6534828B1 (en) | 2000-09-19 | 2000-09-19 | Integrated circuit device including a deep well region and associated methods |
| US09/664024 | 2000-09-19 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002164542A true JP2002164542A (ja) | 2002-06-07 |
Family
ID=24664196
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001284497A Pending JP2002164542A (ja) | 2000-09-19 | 2001-09-19 | 集積回路装置及びその製造方法 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US6534828B1 (ja) |
| JP (1) | JP2002164542A (ja) |
| DE (1) | DE10145045A1 (ja) |
| FR (1) | FR2814282A1 (ja) |
| IT (1) | ITMI20011952A1 (ja) |
| NL (1) | NL1018956C2 (ja) |
| TW (1) | TW538533B (ja) |
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| FR2814282A1 (fr) | 2002-03-22 |
| ITMI20011952A0 (it) | 2001-09-18 |
| NL1018956C2 (nl) | 2004-11-30 |
| NL1018956A1 (nl) | 2002-03-21 |
| ITMI20011952A1 (it) | 2003-03-18 |
| DE10145045A1 (de) | 2002-08-01 |
| TW538533B (en) | 2003-06-21 |
| US6534828B1 (en) | 2003-03-18 |
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