KR20180097510A - 수직 전력 반도체 디바이스 내의 소스-게이트 영역 구조물 - Google Patents

수직 전력 반도체 디바이스 내의 소스-게이트 영역 구조물 Download PDF

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KR20180097510A
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forming
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토마스 이 해링턴
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디3 세미컨덕터 엘엘씨
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Abstract

본 발명은 소스 영역 및 바디 영역에 대한 접촉이 개선된 수직 드리프트 금속 산화물 반도체(vertical drift metal-oxide-semiconductor; VDMOS) 트랜지스터 및 그 제조 방법에 관한 것이다. 반대 유형의 바디 영역들 내부로의 소스 영역들의 마스킹된 이온 주입은 바디 접촉 영역들의 위치들을 한정하고, 이 바디 접촉 영역들은 블랭킷 주입(blanket implant)으로 연속적으로 주입된다. 소스 영역들 및 바디 접촉 영역들의 표면은 실리사이드 클래드(silicide clad)이고, 상부에 놓이는 절연체 층은 퇴적되고 평탄화된다. 접촉 개구부들은 평탄화된 절연체 층을 통해 형성되며, 그 내부에 도전성 플러그들이 형성되어 금속 실리사이드 및 디바이스의 소스 영역 및 바디 영역과 접촉한다. 금속 전도체가 원하는 두께로 전체적으로 형성되고 소스 영역 및 바디 영역으로 바이어스를 제공하기 위해서 도전성 플러그들과 접촉한다.

Description

수직 전력 반도체 디바이스 내의 소스-게이트 영역 구조물
본 발명은 반도체 전력 디바이스들의 분야에 관한 것이다. 본 발명의 개시된 실시예들은 수직 전력 트랜지스터들(vertical power transistors)의 표면 구조물에 관한 것이다.
당업계에 공지된 바와 같이, 반도체 전력 스위칭 디바이스들은 온(on) 상태일 때 최소 전압 강하로 큰 전류들을 전달할 수 있지만, 오프(off) 상태일 때는 최소 스위칭 시간 및 최소 스위칭 전력 소비와 함께 최소한의 전류 전도로 큰 역 전압들을 차단하는 것이 이상적이다. 제조 수율의 개선 및 제조 비용의 감소가 또한 요구된다. 이러한 이상적인 속성들을 향한 진보는 디지털 로직 및 메모리 디바이스들과 같은 저전력 반도체 디바이스들의 경우에서와 같이 디바이스 피처(features) 크기들의 축소를 통해서 이기보다는 디바이스 구조물의 혁신을 통해서 현대의 전력 트랜지스터들에서 대부분 만들어진다.
수직 전력 디바이스들은 현재 많은 전력 애플리케이션들에서 널리 사용되고 있다. 이들 디바이스들은 전류가 디바이스 표면과 그 기판 사이의 드리프트 영역을 통해 수직으로 전달된다는 점에서 수직이다. 이 드리프트 영역의 길이는 오프 상태에서 큰 공핍 영역(depletion region)을 흡수할 수 있으며, 따라서 높은 역방향 항복 전압(breakdown voltage)을 설정하여, 고전압 동작을 가능하게 한다. 잘 알려진 유형의 수직 전력 디바이스들에는 수직 드리프트 금속 산화물 반도체(vertical drift metal-oxide-semiconductor; VDMOS) 전계 효과 트랜지스터, 절연 게이트 바이폴라 트랜지스터들(insulated gate bipolar transistor; IGBT) 및 게이트 전력 다이오드들을 포함하며, 이들 모두는 원하는 높은 항복 전압을 지원하는 데에 충분한 드리프트 영역을 포함한다. VDMOS 디바이스들은 고속 스위칭 속도 때문에 특히 매력적이고, 스위칭되는 모드 전력 공급 장치로 구현하는 데에 특히 잘 적합화되고 있다.
도 1a는 종래의 n-채널 수직 드리프트 MOS 트랜지스터의 구성의 일 예를 단면도로 도시한다. 도 1a의 VDMOS(2)는 도시된 바와 같이 n+ 기판(4)에 배치된 드레인 단자와, 기판(4) 위에 놓이고 디바이스의 표면으로 연장하는 n-형 에피택셜 층(6)에 의해 제공되는 드리프트 영역을 갖는다. n-형 에피택셜 층(6)의 표면에서의 p-형 바디 영역들(8)은 VDMOS 바디 영역으로서 기능하고, 그 내부에 하나 이상의 n+ 영역들(10)이 VDMOS(2)의 소스로서 기능을 한다. 게이트 유전체(11) 및 게이트 전극(12)은 n-형 에피택셜 층(6)에서 소스 영역(10)과 드레인 사이의 p-형 바디 영역들(8)의 부분 위에 놓인다. VDMOS(2)의 바디 노드가 소스 전위에서 바이어스되도록 n+ 소스 영역들(10) 및 p-형 바디 영역들(8)(전형적으로, 도시되지 않은 p+ 접촉 영역들에서)로 바이어스가 공급된다. 다른 전도체들(도시되지 않음)은 각각 게이트 바이어스 및 드레인 바이어스를 제공하기 위해 게이트 전극(12) 및 기판(4)과 접촉한다. 임의의 n-채널 MOS 트랜지스터에서와 같이, 수직 전력 VDMOS(2)는 충분한 드레인-소스 바이어스와의 결합으로 트랜지스터 임계 전압을 초과하는 게이트 전극(12)에서의 전압에 의해 온-상태로 바이어스된다. 통상적인 전력 애플리케이션들에서의 드레인-소스 바이어스는 전형적으로 매우 높다(예를 들어, 수백 내지 1 천 볼트 이상으로 높다). 도 1a에 도시된 바와 같이, 온-상태 소스-드레인 전류(Ids)는 소스 영역(10)으로부터 p-형 바디 영역들(8)의 바디 영역 내의 반전 층을 따라 측방향으로 그리고 에피택셜 층(6)을 통해 트랜지스터 드레인에서 기판(4)으로 수직으로 전도한다. VDMOS(2)의 온-저항은 p-형 바디 영역들(8)에서의 채널 저항(RCh)을 포함하지만, 전형적으로 그 층의 두께 및 비교적 저농도의 도펀트 농도 때문에 n-형 에피택셜 층(6)의 저항(Repi)에 의해 지배된다. 에피택셜 층(6)의 도핑 농도의 증가는 저항(Repi)을 감소시킴에 따라서 VDMOS(2)의 전체 온-저항을 감소시키지만, VDMOS(2)의 항복 전압은 그 n-형 에피택셜 층(6)의 두께(즉, VDMOS "드리프트" 길이)와 직접적으로 관련되고, 보다 저농도로 도핑된 에피택셜 층(6)의 도펀트 농도에 반비례한다. 일반적으로 VDMOS 디바이스들은 오프 상태에서 높은 드레인-소스 전압들(예를 들어, 수백 볼트 정도)을 견뎌야 하기 때문에, 온-저항과 오프-상태 항복 전압 사이의 절충이 요구된다.
또한 당업계에 공지된 바와 같이, "초 접합(superjunction)" VDMOS 트랜지스터들은 이러한 절충안을 해결한다. 도 1b는 n-채널 디바이스의 경우에 대해서도 그러한 종래의 초 접합 VDMOS(2')의 일 예를 도시한다. 초 접합 VDMOS(2')는 표면 구조물(p-형 바디 영역들(8), n+ 소스 영역들(10), 게이트 전극(12) 등)이 관련되어 있는 한, 도 1a의 비 초 접합(non-superjunction) VDMOS(2)와 유사하게 구성된다. 그러나, 도 1a의 비 초 접합 VDMOS(2)와는 달리, 초 접합 VDMOS(2')의 에피택셜 영역은 에피택셜 층(6')으로 형성된 p-형 도핑된 "필러들(pillars)"(9)로 충전된다. 이들 p-형 필러들(9)은 예를 들어 p-형 필러 주입이 에피택셜 층(6')의 일부의 에피택시 이후에 수행되는 다중 단계 에피택셜 프로세스에서, 에피택셜 층(6') 실리콘의 형성 도중에 이온 주입에 의해 구성될 수 있고, 각각의 필러(9)는 다수의 수직으로 정렬된 세그먼트들로서 형성된다. p-형 바디 영역들(8) 및 n+ 소스 영역들(10)은 전형적으로 n+ 소스 주입 이전에 전형적으로 주입된 p-형 바디 영역들(8)을 갖는 게이트 전극(12)과 자기 정렬되고, 전형적으로 n-형 에피택셜 영역의 표면 영역 내부로 약간 연장되는 p-형 바디 영역들(8)을 갖는 대응하는 n+ 소스 영역(10)보다 게이트 전극(12) 아래에서 더 멀리 연장되도록 전용 드라이브 인 어닐링을 받는다. p-형 바디 영역들(8)의 도펀트 농도는 임계 전압 및 펀치 스루(punch-through)와 같은 원하는 MOSFET 특성들에 대해서 최적화되는 반면에, p-형 필러들(9)의 도펀트 농도는 오프 상태에서의 전하 밸런스에 대해서 최적화되고 바디 영역들(8)보다 일반적으로 보다 저농도로 도핑될 것이다. 온 상태에서, VDMOS(2')는 비 초 접합 VDMOS(2)에 대해 전술한 것과 동일한 방식으로 소스-드레인 전류(Ids)를 전도하는데, 이 경우에, p-형 필러들(9) 사이의 n-형 에피택셜 층(6')의 부분들에 의해 제공된 n-형 드리프트 영역들을 통해 전류가 전도된다. 그러나, 오프 상태에서, p-형 필러들(9) 및 에피택셜 층(6')의 n-형 드리프트 영역들은 본질적으로 높은 드레인-소스 전압 하에서 충분하게 공핍될 것이고, 이 경우 구조물 안으로 깊게 연장되는 필러들(9)의 추가의 p-형 재료는 전하 밸런스를 달성하기 위해서 n-형 에피택셜 층(6')으로부터 대응하는 양의 전하를 또한 공핍되게 하는 원인이 된다. 이러한 초 접합 구성에 따른 필러들(9)에 기인한 오프 상태에서의 이러한 부가적인 전하 소거는 오프 상태의 항복 전압에 악영향을 미치지 않으면서 에피택셜 층(6')이 보다 높은 도펀트 농도를 가짐에 따라서 더 낮은 온-상태 저항(Repi)을 가질 수 있게 한다.
도 1a 및 도 1b의 종래의 VDMOS 디바이스들에서의 게이트 전극들은 평면 구조이며, 반도체의 표면 근처에 배치되고 게이트 유전체 층 위에 놓인다. 대조적으로, 일부 종래의 초 접합 및 비 초 접합 VDMOS 디바이스들은 트렌치 게이트 전극들로 구성된다. 당업계에 공지된 바와 같이, 트렌치 게이트 디바이스의 게이트 전극은 게이트 유전체에 의해 주변 반도체로부터 절연되는 방식으로 디바이스의 표면으로 에칭된 트렌치 내에 배치된다. 트렌치 게이트 VDMOS 디바이스의 채널 영역은 수직으로 배향되고, 이는 채널 영역을 통해 소스-드레인 전류를 수직 방향으로 배향시킨다.
도 2a는 평탄한 게이트 전극 케이스에 대해서 도 1b의 종래의 VDMOS 디바이스(2')의 소스 영역 및 바디 영역에 대한 바이어스 연결의 물리적 구조를 단면도로 도시한다. 도 1a의 VDMOS 디바이스(2)와 같은 비 초 접합 디바이스들은 일반적으로 유사한 바이어스 연결 구조물을 갖는다. 도 2a 및 도 2b의 예에서, n+ 소스 영역(10) 및 바디 영역(8)에 대한 바이어스 연결은 게이트 전극들(12) 위에 절연체 층(13)을 덮는 단일 금속 레벨 금속 전도체로서 실현되는 소스 금속(14)에 의해 이루어진다. 당업계에 공지된 바와 같이, 게이트 전극들(12)의 에지를 따라 측벽 절연체가 존재할 수 있다. 소스 금속(14)이 소스 영역들(10) 및 바디 영역들(8)과 접촉하는 절연체 층(13)을 통해 접촉 개구부가 에칭된다.
수직 전력 집적 회로 분야의 종래 기술에서와 같이, VDMOS 디바이스(2')의 다중 트랜지스터 구조물은 모든 트랜지스터 구조물에 대한 드레인으로서 작용하는 기판(4) 및 모든 구조물에 대한 바디 영역들(8)과 소스 영역들(10)을 병렬로 연결하는 소스 금속(14)과 병렬로 연결된다. 하향식(즉, 평면도) 도면에서, 소스 금속(14)은 VDMOS 디바이스(2')의 활성 영역 위에 단일 연속 시트로서 나타날 수 있다. VDMOS 디바이스(2')에 의해 전도되는 큰 소스/드레인 전류는 소스 금속(14)의 두께(Tmet)가 저전압 아날로그 및 로직 집적 회로들에서의 금속 전도체들보다 상당히 두껍게 될 필요가 있다. 예를 들어, 수 마이크론(예를 들어, 2 내지 10 ㎛) 정도의 소스 금속 두께는 현대 수직 전력 디바이스들에서 일반적이다.
도 2a의 종래의 소스-게이트 구조물에서, 소스 영역들(10)은 전술한 바와 같이 게이트 전극(12)에 대해 자기 정렬된 방식으로 주입된다. 따라서, 이러한 종래의 구성에서 소스 금속(14)과 p-형 바디 영역들(8) 사이의 접촉을 이루기 위해서, 절연체 층(13)을 통한 접촉 개구부는 하부에 있는 에피택셜 실리콘으로 오버 에칭되고, 그 에칭은 도 2a에 도시된 바와 같이 소스 영역들(10)을 통해 하부 바디 영역들(8) 내부에 깊이(Dct)로 충분히 연장된다. 단결정 실리콘으로의 이와 같은 에칭 때문에, 퇴적된 소스 금속(14)은 소스 영역들(10) 및 바디 영역(8)과 물리적으로 접촉할 것이다.
이러한 종래의 소스-게이트 구조물은 수직 전력 디바이스의 성능 및 확장성에 제한을 제공한다. 이러한 제한 중 하나는 게이트 전극들(12)과 소스 금속(14) 사이에 제공된 기생 게이트-소스 커패시턴스이다. 당업계에 공지된 바와 같이, MOS 트랜지스터에서의 게이트-소스 커패시턴스는 디바이스의 스위칭 속도를 제한할 수 있고, 실행 가능한 범위까지 최소화되어야 한다. 도 2b에 도시된 VDMOS(2')의 상세도를 참조하면, 기생 게이트-소스 커패시턴스(Cgs)는 게이트 전극(12)의 상부 표면 및 측면 에지들의 양쪽 모두에 제공된다.
VDMOS(2')의 게이트-소스 커패시턴스(Cgs)는 게이트 전극(12)의 상부면과 상부 소스 금속(14) 사이의 절연체 층(13)의 두께(Tinsul)에 반비례하여 변화한다. 따라서, 스위칭 성능을 최대화하기 위해서는, 가능한 한 이 두께(Tinsul)를 증가시키는 것이 바람직하다. 그러나, 도 2a의 도면을 다시 참조하면, 절연체 층(13)의 두께(Tinsul)의 증가는 퇴적된 소스 금속(14)이 주어진 접촉 폭(Wct)에 대해 소스 영역들(10) 및 바디 영역들(8)에 신뢰성 있게 접촉하는 능력에 악영향을 미친다. 이러한 어려움은 VDMOS(2')의 큰 소스-드레인 전류에 의해 요구되는 증가된 소스 금속 두께(Tmet)에 의해 더욱 심하게 된다. 보다 구체적으로는, 당업계에 공지된 바와 같이, 절연체 층(13)의 주어진 두께(Tinsul)에 대해 퇴적된 막의 두께(Tmet)의 2 배보다 작은 폭(즉, 접촉 폭(Wct))의 접촉 개구부 내로 소스 금속(14)의 퇴적은 소스 금속(14)의 퇴적된 두께가 접촉 개구부로 하강함에 따라 얇아지는 퇴적된 금속의 자기 쉐도잉(self-shadowing) 또는 심지어 "브래드 로핑(bread-loafing)"의 원인이 될 수도 있다. 따라서, 접촉 내의 소스 금속(14)의 스텝 커버리지(Step coverage)가 감소되어, VDMOS 디바이스(2')는 동작 수명 기간 동안 소스 금속(14)의 일렉트로 마이그레이션에 취약하게 되어, 디바이스의 고장을 증가시키고 디바이스의 신뢰성을 감소시킨다. 그 결과, 소정의 접촉 폭(Wct)에 대한 절연체 두께(Tinsul)를 증가시킴으로써 게이트-소스 커패시턴스가 감소될 수 있는 정도는 이들 종래의 게이트-소스 구조물에서 제한된다.
반대로, 금속 두께(Tmet)와 절연체 두께(Tinsul) 간의 이러한 상호 작용은 또한 전력 디바이스들을 보다 작은 형상으로 확장하는 능력을 제한한다. 집적 회로의 표면에서의 소스 구조물 및 게이트 구조물의 피치는 게이트 폭 뿐만 아니라 접촉 폭(Wct)에 의존한다. 그러나, 접촉 폭(Wct)의 축소는 절연체 두께(Tinsul) 및 소스 금속 두께(Tmet) 중 하나 또는 양쪽 모두를 감소시킬 필요가 있기 때문에, 수직 전력 디바이스 구조물의 스케일링은 증가된 기생 게이트-소스 커패시턴스(Cgs) 또는 감소된 전류 능력의 비용에 있어서 필연적으로 희생을 감수해야만 한다.
개시된 실시예들은 금속 전도체 신뢰성에 상당한 영향을 주지 않으면서 게이트-소스 커패시턴스가 최적화될 수 있는 수직 전력 디바이스 구조물 및 그 제조 방법을 제공한다.
개시된 실시예들은 개선된 제조 가능성을 제공하는 구조물 및 방법을 제공한다.
개시된 실시예들은 전류 용량 및 디바이스 성능을 현저히 희생시키지 않으면서 보다 작은 구조로 스케일링될 수 있는 구조물 및 방법을 제공한다.
개시된 실시예들은 게이트-소스 커패시턴스 및 디바이스 피치가 독립적으로 최적화될 수 있는 구조물 및 방법을 제공한다.
개시된 실시예들의 다른 목적들 및 이점들은 도면과 함께 다음의 명세서를 참조하여 당업자에게 명백할 것이다.
특정 실시예들에 따르면, 수직 드리프트 금속 산화물 반도체(VDMOS) 트랜지스터는 반도체 디바이스의 표면에서 구성된다. 제1 도전형으로 도핑된 소스 영역들은 반도체 디바이스의 표면에서 제2 도전형의 바디 영역들 내에 배치된다. 게이트 전극들은 소스 영역들과 인접한 바디 영역들 간의 드리프트 영역 사이의 각각의 바디 영역들의 부분들 위에 놓인다. 제2 도전형의 바디 접촉 영역은 소스 영역들 사이의 각각의 바디 영역 내에 배치된다. 금속 실리사이드 클래딩은 바디 접촉 영역 및 인접한 소스 영역들의 표면에 배치된다. 평탄화된 절연층은 금속 실리사이드 클래딩과 접촉하는 절연층의 접촉 개구부 내에 형성된 금속 접촉 플러그와 함께 게이트 전극들 위에 놓인다. 금속 전도체는 평탄화된 절연층 위에 놓이고 금속 접촉 플러그들과 접촉한다.
특정 실시예들에 따르면, VDMOS 트랜지스터를 제조하는 방법은, 제1 도전형의 반도체의 표면 근처에 서로 이격된 게이트 전극들을 형성하는 단계와, 게이트 전극들의 하부에 놓인 표면의 위치에 의해 서로 이격되는 표면에 제2 도전형의 도핑된 바디 영역들을 형성하는 단계를 포함한다. 이어서, 제1 도전형의 도펀트는 소스 영역들에서 갭을 한정하도록 마스크된 주입물과 함께 바디 영역들로 제1 도전형의 소스 영역들을 한정하도록 주입된다. 이어서, 제2 도전형의 도펀트는 갭 위치에서 바디 접촉 영역들을 형성하도록 주입된다. 이어서, 소스 영역들 및 바디 접촉 영역들의 표면의 금속 실리사이드 클래딩이 수행된다. 절연체 층이 전체적으로 배치되고 평탄화된다. 클래드 소스 영역들 및 바디 접촉 영역들에 대한 접촉 개구부는 절연체 층을 통해 형성되고, 전도체 플러그들이 접촉 개구부 내에 형성된다. 그 다음, 전도체 플러그들과 접촉하도록 금속 전도체들이 형성된다.
도 1a 및 도 1b는 각각 종래의 비 초 접합 및 초 접합 VDMOS 트랜지스터들의 단면도이다.
도 2a 및 도 2b는 종래의 초 접합 VDMOS 트랜지스터에서 접촉하는 소스 및 바디 영역의 단면도이다.
도 3a는 일 실시예에 따라 구성된 초 접합 VDMOS 트랜지스터의 일부의 단면도이다.
도 3b는 본 실시예에 따른 도 3a의 VDMOS 트랜지스터의 일부의 평면도이다.
도 4는 일 실시예에 따른 도 3a 및 도 3b의 초 접합 VDMOS 트랜지스터를 제조하는 방법을 예시하는 흐름도이다.
도 5a 내지 도 5h는 도 4의 실시예에 따른 다양한 제조 스테이지에서의 도 3a 및 도 3b의 초 접합 VDMOS 트랜지스터의 일부의 단면도이다.
도 6a는 일 실시예에 따라 구성된 절연 게이트 바이폴라 트랜지스터(IGBT)의 일부의 단면도이다.
도 6b는 일 실시예에 따라 구성된 게이트 전력 다이오드의 일부의 단면도이다.
본 명세서에서 설명된 하나 이상의 실시예들은 이러한 구현이 그 맥락에서 특히 유리한 것으로 고려되기 때문에, 초 접합 유형의 수직 드리프트 금속 산화물 반도체(VDMOS, vertical drift metal-oxide-semiconductor) 트랜지스터 구조물로 구현된다. 그러나, 본 발명의 개념은 다른 애플리케이션들, 예를 들어 비 초 접합 VDMOS 디바이스들, 수직 절연된 게이트 바이폴라 트랜지스터들(IGBTs) 및 수직 게이트 전력 다이오드들과 같은 기타의 수직 전력 디바이스들에도 유리하게 적용될 수 있다는 것이 또한 고려된다. 따라서, 다음의 설명은 단지 예시로서 제공되며 청구된 바와 같은 본 발명의 진정한 범위를 제한하지 않는다는 점을 이해해야 한다.
도 3a 및 도 3b는 각각 본 발명의 바람직한 실시예에 따른 초 접합 VDMOS(20)의 구성에서 다양한 특징들의 배열을 단면도 및 평면도로 도시한다. 이 실시예는 n-채널 VDMOS 트랜지스터의 예에 대해 설명될 것이고, 그러한 예는 그 기판 상에 성장된 n-형 에피택셜 실리콘을 갖는 n-형 실리콘 기판에 형성되는 것으로 설명될 것이며, 본 명세서를 참조하는 당업자라면 이러한 실시예들을 과도한 실험없이 트렌치 게이트 VDMOS 트랜지스터들, 비 초 접합 VDMOS 디바이스들, p-채널 VDMOS 트랜지스터들, 절연된 게이트 바이폴라 트랜지스터들(IGBTs) 및 게이트 수직 전력 다이오드들과 같은 다른 유형들의 전력 디바이스들에 용이하게 적용할 수 있음을 당연히 고려할 수 있다.
도 3a는 집적 회로에서 부분적으로 제조된 VDMOS(20)의 일부를 도시한다. 전술한 바와 같이, VDMOS(20)는 트랜지스터의 드레인 노드로서 작용하는 비교적 고농도로 도핑된 n+ 기판(24)에서 제조되며, 그 위에 저농도로 도핑된 n-형 에피택셜 층(26)의 드리프트 영역이 형성된다. N-형 에피택셜 층(26)은 단결정 실리콘의 표면까지 연장된다. 이 초 접합 구성에서, 에피택셜 층(26)으로 형성된 p-형 도핑된 "필러들"(29)은 에피택셜 층(26)에 의해 제공된 n-형 반도체의 영역들이 필러들(29)로 끼워 넣어진 상태로 도 3a에 도시된 바와 같이 서로 이격되어 있다. 당업계에 공지된 바와 같이, 이들 p-형 필러들(29)은 에피택셜 층(26)의 형성 중에 예를 들어 p-형 필러 주입이 에피택셜 층(26)의 일부의 에피택시 이후에 수행되는 다중 단계 에피택셜 프로세스에서 이온 주입에 의해 구성 될 수 있으며, 각각의 필러(29)는 다수의 수직으로 정렬된 세그먼트들로서 형성된다.
이 실시예에서, 평탄한 게이트 VDMOS 디바이스들에 대해 전형적으로, p-형 바디 영역들(28)은 에피택셜 층(26)의 표면에서 필러들(29)의 상부에 배치된다. p-형 바디 영역들(28)은 n-채널 VDMOS 트랜지스터(20)의 바디 영역으로서의 역할을 한다. N+ 소스 영역들(30)은 대응하는 바디 영역들(28) 내에 배치되고, 본 명세서에 설명된 바와 같이 전도체들을 통해 소스 바이어스를 수신할 것이다. 게이트 유전체(31) 및 게이트 전극들(32)은 소스 영역들(30)과 n-형 에피택셜 층(26)의 표면 부분 사이의 p-형 바디 영역들(28)의 각각의 부분들 위에 놓인다. 이 예에서, 예를 들어 실리콘 산화물 또는 실리콘 질화물의 측벽 절연체 필라멘트들(36)은 게이트 전극들(32)의 측벽을 따라 배치된다.
이 실시예에 따르면, p+ 바디 접촉 영역들(35)은 각 예에서 동일한 바디 영역(28) 내에 존재하는 소스 영역들(30) 사이의 위치에서 바디 영역들(28) 내에 배치된다. 도 3a로부터 명백한 바와 같이, 바디 영역(28) 내의 바디 접촉 영역(35)의 양 측면상의 소스 영역들(30)은 그 바디 영역(28)의 어느 한 측면상의 상이한 게이트 전극들(32)과 관련하여 동작한다. p+ 바디 접촉 영역들(35)은 바디 영역들(28)에 양호한 옴 접촉(ohmic contact)을 제공하는 데에 충분히 고농도로 도핑된다. 이 실시예에서, 소스 영역들(30) 및 바디 접촉 영역들(35)의 표면은 티타늄 실리사이드 또는 코발트 실리사이드와 같은 금속 실리사이드(34s)로 클래딩되고, 소스 영역들(30) 및 바디 영역(28)이 동일한 전위에 있도록 전기적으로 함께 연결된다. VDMOS(20)의 제조와 관련하여 이하에서 설명되는 바와 같이, 게이트 전극들(32)은 금속 실리사이드(34s)와 동시에 형성될 수 있는 금속 실리사이드(34g)로 클래딩될 수 있다. 측벽 절연체 필라멘트들(36)은 소스 클래딩(34s)으로부터 게이트 클래딩(34g)의 분리를 유지하는 것을 돕고, 또한 후술하는 바와 같이 디바이스들의 임계 전압을 제어하는데 도움을 준다.
이 실시예에서, 도 3a에 도시된 바와 같이, 게이트 전극들(32) 및 소스 영역들(30)을 포함하는 VDMOS(20)의 활성 구조물 위에 절연체 층(33)이 배치된다. 실리콘 산화물, 실리콘 질화물, 유기 유전체, 또는 다른 유전체 재료, 또는 이들의 조합물일 수 있는 이 절연체 층(33)은 실질적으로 평탄한 상부 표면을 가지며, 그에 따라서 하부 구조물의 지형을 따르지 않는다. 소스 영역들(30) 및 바디 영역들(28)에 대한 접촉은 절연체 층(33)의 접촉 개구부를 통해 이루어지며, 절연체 층(33) 내에 텅스텐 또는 다른 적절한 금속 또는 금속 화합물의 도전성 플러그들(38)이 배치된다. 텅스텐이 도전성 플러그들(38)의 재료인 이 실시예에서, 배리어 층(37)은 절연체 층(33) 내의 이들 접촉 개구부의 측벽들을 따라 그리고 실리사이드 막(34s)의 개구부의 바닥에 배치된다. 당업계에 공지된 바와 같이, 배리어 층(37)은 하나 이상의 금속 또는 도전성 플러그들(38)의 재료가 하부의 실리콘으로 이동하는 것을 방지하기 위해 적절한 두께 및 조성의 도전성 금속 화합물들로 구성될 수 있다.
또한, 이 실시예에서, 소스 금속(40)은 절연체 층(33)의 표면에 배치되고 도전성 플러그들(28)의 상부와 접촉한다. 소스 금속(40)은 일반적으로 알루미늄, 구리, 또는 디바이스에 의해 전도될 것으로 예상되는 전류를 지원하기에 적합한 금속들의 조합물을 포함하는 VDMOS(20)와 같은 전력 디바이스들의 금속 전도체들에 대한 종래의 구성이다.
도 3b는 소스 영역들(30), 바디 접촉 영역들(35) 및 게이트 전극들(32)의 클래딩 이전의 시점에서 VDMOS(20)가 제조되는 도 3a의 집적 회로의 일부분을 평면도로 도시하며, 따라서 절연체 층(33) 및 소스 금속(40)의 퇴적 이전에 형성된다. 도 3b에서 명백한 바와 같이, 도 3a의 단면도에 도시된 다양한 구조물들은 VDMOS(20)가 형성되는 집적 회로 다이의 내부를 가로질러 연장되는 평행한 "스트라이프"로서 배열된다. 도 3b의 도시에서 명백한 구조물들은 게이트 전극들(32), 소스 영역들(30) 및 바디 접촉 영역들(35)을 포함한다(비록 이 지점에 존재하지만, 측벽 절연체 필라멘트(36)는 명확성을 위해 도 3b에 도시되지 않음). 도 3b는 또한 도 3a에 도시된 바와 같이 상부에 놓이는 절연체 층(33)을 관통하는 접촉 개구부에 배치되는 도전성 플러그들(38)의 위치 및 형상을 음영(shadow)으로 도시한다. 이러한 예시적인 구현 예에 대한 제조가 완료되면, 소스 금속(40)은 도 3b에 도시된 구조물의 전체 부분을 단일 전도체, 즉 단일 금속 시트의 형태로 덮어서 그 단일 전도체가 모든 도전성 플러그들(38)의 상부에 접촉하도록 하는 것이 고려된다. 따라서, 기판(24)(도 3a)이 VDMOS(20)에 단일 드레인 노드를 제공하는 것처럼, 소스 영역들(30)(및 바디 영역들(28))은 병렬로 연결될 것이다. 이 실시예에서, 절연체 층(33) 및 도전성 플러그들(38)의 상부 표면들이 실질적으로 평면이기 때문에, 이들 구조물들 위에 퇴적되는 소스 금속(40)은 실질적으로 편평한 상부 표면을 가지며, 그 위에 패시베이션 유전체층(도시되지 않음)이 순차적으로 퇴적될 수 있다.
바디 영역들(38) 및 필러들(29)(도 3b에는 보이지 않음)뿐만 아니라 도 3a 및 도 3b에 도시된 구조물은 다이의 중심 "코어" 영역 내에 배치되며, 이는 VDMOS(20)의 표면의 기능적으로 활성인 영역이다. 도 3a에 도시된 구조물은 도 3b에 도시된 것과 평행하게 제공되는 더 많은 수의(예를 들어, 수백 개 정도의 많은 수의) 유사한 구조물들이 이 코어 영역을 충분히 가로 질러 연장될 것으로 예상된다. 당해 기술 분야에서 공지된 바와 같이, 2015년 10월 2일자로 출원되고 본 명세서에 참고로 통합되어 현재 계류중이고 공동으로 양도된 미국 특허 출원 일련 번호 제14/873,831호에서 예로서 개시된 바와 같이, 이 실시예의 VDMOS 트랜지스터(20)는 전형적으로 이 "코어" 영역을 둘러싸는 종단 영역을 또한 포함할 것이다. 전술한 본 명세서에 통합된 미국 특허 출원 일련 번호 제14/873,831호에 개시된 바와 같이, 그 종단 영역은 본질적으로 피크 전기장이 임계 전기장에 도달하지 못하도록 하여 디바이스 고장을 야기하면서, 수직(코어에서)에서 수평(다이의 외부에지에서)으로 전기장을 부드럽게 트위스팅(twisting)함으로써 오프-상태 드레인-소스 전압을 측방향으로 유지하도록 필드 플레이트들(field plates), 가드 링들(guard rings), 비활성 필러들(non-active pillars) 등과 같은 종단 구조물들을 포함한다.
평행 스트라이프들의 형태인 도 3a 및 도 3b의 구조물 대신에, p-형 필러들(29) 및 VDMOS(20)의 다른 대응하는 소자들은 "셀들"의 어레이로서 배열될 수 있다. 일반적으로 여기에 양도되고 본 명세서에 참고로 통합되어 있는 2015년 8월 25일자로 특허 허여된 미국 특허 제9,117,899호에는 트렌치 게이트 VDMOS 트랜지스터의 사례에 대한 이러한 셀 타입의 기하 구조의 예를 기술한다. 본 명세서를 참조하는 당업자는 과도한 실험없이 도 3a 및 도 3b에 도시되고 전술한 예를 이러한 "셀" 유형의 구조물에 쉽게 적응시킬 수 있음을 알 수 있다.
이 실시예에 따른 수직 전력 디바이스의 구조물은 성능, 스케일링, 제조 가능성 및 신뢰성에 중요한 이점들을 제공한다. 특히, 이 구조물은 절연체 층(33)의 두께(Tinsul)의 파라미터를 소스 금속(40)의 두께(Tmet)의 파라미터와 분리하여, 이들 각각의 두께들이 다른 것에 의해 크게 제한되지 않고 선택될 수 있도록 한다. 보다 구체적으로, 이 실시예에서 게이트 전극(32) 위의 절연체 층(33)의 두께(Tinsul)는 소스 금속(40)이 소스 영역들(30) 및 바디 영역들(28)에 신뢰성 있게 접촉할 수 있는 능력에 의해 제한됨이 없이 게이트-소스 커패시턴스(Cgs)를 최소화하도록 선택될 수 있다. 반대로, 이 실시예에서 소스 금속(40)의 두께(Tmet)는 소스 금속(40)의 두께(Tmet)와 절연체 층(33)의 두께(Tinsul) 사이의 절충을 피하면서, 소스/바디 접촉 개구부들로의 스텝 커버리지에 의해, 또는 이들 접촉 개구부의 폭 또는 절연체 층(33)의 두께(Tinsul)에 의해 제한됨이 없이 온-상태에 있을 때 VDMOS(20)에 의해 전도된 고전류를 지지하도록 선택될 수 있다. 또한, VDMOS(20)의 스위칭 성능 및 전류 용량은 종래의 구조물들에 비해 크게 개선될 수 있다. 소스 영역들(30), 바디 접촉 영역들(35) 및 게이트 전극들(32)의 실리사이드 클래딩은 또한 이들 구조물 및 접촉부의 저항을 감소시킴으로써 디바이스 성능을 향상시킨다.
유사한 이유로서, 본 발명의 이러한 실시예는 실리콘에 대한 그 접촉부에서의 소스 금속의 박막화가 크게 제거되어 보다 제조 가능하고 신뢰성 있는 구조물을 제공한다. 또한, 이 실시예는 도 2a 및 도 2b와 관련하여 전술한 바와 같은 종래의 구조물에서 필요한 것처럼, 바디 영역들과의 접촉을 위해서 소스 영역들을 통해 에칭할 필요성을 제거함으로써 훨씬 더 제조 가능한 구조물을 제공한다.
이 실시예는 또한 VDMOS(20)의 디바이스 크기를 추가로 스케일링할 수 있게 한다. 이 구성에서, 절연체 층(33)을 통한 접촉 개구부의 폭은 접촉 개구부가 원하는 소스 금속 두께에 대해서 너무 좁아지게 됨으로써 금속 퇴적의 음영이 발생하는 종래의 구조물에서와 같이 소스 금속(40)의 두께(Tmet)에 의하여 제한되지는 않는다. 이 실시예에 따르면, 접촉 피치는 소스 금속(40)의 두께(Tmet)에 의해 영향을 받지 않으므로, 2 개의 파라미터들은 독립적으로 선택될 수 있다. 또한, VDMOS(20)의 잠재적인 신뢰도는 소스 금속(40)의 스텝 커버리지 문제를 제거함으로써 향상된다. 또한, 소스 금속(40)의 상부 표면이 도 3a에 도시된 바와 같이 실질적으로 평면이기 때문에, 그 표면에서의 지형적인 계단들이 없어짐으로 인하여 상부에 놓이는 패시베이션 층의 무결성은 또한 강화된다.
이 실시예에 따른 VDMOS 트랜지스터의 구조물의 이들 및 기타의 이점들은 본 명세서를 참조하여 당업자에게 명백할 것으로 고려된다.
이제 도 5a 내지 도 5h와 결합하여 도 4를 참조하면, 본 발명의 실시예에 따라 VDMOS(20)를 제조하는 방법을 설명할 것이다. 이 방법은 프로세스 50에서 당해 분야에 공지된 종래의 에피택시법에 따라서 n+ 기판(24) 상에 n-형 드리프트 에피택셜 층(26)의 에피택셜 형성과 함께 시작한다. VDMOS(20)가 초 접합 디바이스인 이 실시예에 있어서, 프로세스 50은 n-형 실리콘의 선택된 두께의 에피택셜 형성을 각각 포함하는 에피택셜 층(26)을 여러번 반복하여 형성할 것이고, 이어서 필러들(29)이 형성되어야 하는 위치에서 p-형 도펀트(예를 들어, 붕소)의 마스크된 주입 및 그 주입된 도펀트의 (선택적으로)어닐링 처리가 뒤따른다. 필러 주입은 에피택셜 층(26)의 표면으로부터 원하는 깊이까지 연장되는 p-형 도펀트의 다중 필러들을 형성하도록 서로 정렬되고, 이들 필러들(29)은 전술한 바와 같이 에피택셜 층(26)의 n-형 에피택셜 실리콘의 영역들에 의해 서로 분리된다.
VDMOS(20)의 게이트 구조물들은 이 실시예에 따른 프로세스 52에서 형성된다. 종래의 방식으로, 게이트 유전체(31)는 에피택셜 층(26)(및 바디 영역들(28))의 표면의 열 산화에 의해 형성될 수 있고, 대안적으로 게이트 유전체(31)는 실리콘 이산화물, 실리콘 질화물, 다른 적절한 게이트 유전체 재료, 또는 이들 재료들의 조합물의 퇴적된 층일 수 있다. 이어서, 게이트 전극들(32)은 다결정 실리콘과 같은 원하는 게이트 재료의 층을 퇴적한 다음에, 원하는 위치 및 원하는 치수에 게이트 전극들(32)을 규정하도록 포토리소그래픽 패터닝 및 에칭함으로써 종래의 방식으로 형성된다.
프로세스 53에서, 에피택셜 층(26)의 표면에서 이온 주입한 다음에, 드라이브 인 어닐링(drive-in anneal)함으로써 바디 영역들(28)이 형성된다. 프로세스 53에서 주입된 도펀트(예를 들어, 붕소)는 게이트 전극들(32)의 에지와 자기 정렬되고, 드라이브 인 어닐링의 결과로서 게이트 전극들(32) 아래로 측방향으로 확산한다. VDMOS(20)의 최종 채널 길이는 프로세스 53에서 주입된 p-형 바디 영역 도펀트가 후속하는 n-형 소스 주입이 확산되는 범위를 넘어서 측방향으로 확산하는 거리에 의존할 것이다. 프로세스 53의 주입은 또한 바디 영역들(28)이 대응하는 필러들(29)과 연속적인 p-형 영역들을 형성하도록 필러들(29)과 정렬된다. 바디 영역들(28)의 도펀트 농도는 필러들(29)의 도펀트 농도와 상이할 수 있으며, 전형적으로 원하는 트랜지스터 특성들에 대해 최적화될 것이다. 또한, 바디 영역들(28)의 측방향 경계는 전술한 도 3a에 의해 제안된 바와 같이 대응하는 하부 필러들(29)의 경계와 상이할 수 있다.
프로세스들 52, 53에서 게이트 전극들(32) 및 바디 영역들(28)이 형성된 이후에, 게이트 전극들(32) 사이의 바디 영역들의 표면에서 p+ 바디 접촉 영역들(35)의 위치는 프로세스 54에서 포토리소그래피로 정의된다. 프로세스 54는 예를 들어 포토레지스트의 분배, 원하는 패턴을 정의하기 위해 포토레지스트의 포토리소그래픽 노광, 및 최종 마스크로서 작용하지 않는 부분을 선택적으로 제거하기 위해 노광된 포토레지스트의 현상을 포함하는 통상적인 방식으로 수행될 수 있다. 도 5a는 다음의 제조 프로세스 54의 한 지점에서, 특히 게이트 전극들(32) 사이의 공간 내의 위치들에서 잔류하는 포토레지스트 마스크 피처들(55)을 갖는, VDMOS(20)의 구조물을 도시한다. 이들 마스크 피처들(55)의 양 측면상의 바디 영역들(28)의 표면의 노광된 위치들(30')은 프로세스 56에서 도 5a에 도시된 바와 같이 n-형 도펀트(예를 들어, 비소, 인)의 이온 주입을 받게 되고, 그 주입된 도펀트는 후속하는 드라이브 인 어닐링에 의해 원하는 프로파일로 확산될 것이다. 프로세스 56의 소스 주입의 도즈 및 에너지는 어닐링 및 다른 후속적인 열 프로세스 이후에 원하는 도펀트 프로파일을 얻기 위해 당업계에 공지된 종래의 방식으로 선택될 수 있고, 예를 들어 이 소스 주입은 일반적으로 5E15 - 1E16 원자/cm2 범위의 도즈 및 일반적으로 30-200 KeV 범위의 에너지에서 인 또는 비소 주입일 수 있다. 이 실시예에서, 이 소스 주입의 어닐링은 후술하는 바와 같이 추가적인 주입에 후속하여 단일 열 프로세스로서 수행되고, 대안적으로 소스 주입 프로세스 56 직후에 이 지점에서 어닐링이 수행될 수 있다.
소스 주입 프로세스 56에 이어서, 포토레지스트 마스크 피처들(55)이 프로세스 58에서 제거된다. 수직 전력 디바이스들에 대한 기술 분야에서 전형적으로, 바디 영역들(28) 및 하부의 소스 영역들(30) 내에 최종적으로 고농도로 도핑된 p-형 영역을 제공하기에 충분한 도즈 및 에너지로 p-형 주입이 프로세스 60에서 수행될 수 있다. 이 "p-베이스" 영역은 VDMOS(20) 내의 기생 SCR의 경향을 감소시켜 당업계에 공지된 바와 같이 구조물의 트리거 및 래치업을 유발할 수 있다. 이 예에서, 이 p-베이스 주입의 어닐링은 후속하는 주입 이후의 단일 어닐링으로 수행되고, 대안적으로 어닐링은 p-베이스 주입 및 아마도 소스 주입을 구동시키기 위해 이러한 주입 프로세스 60 이후에 수행될 수 있다.
프로세스 62는 게이트 전극들(32)의 측면 에지들을 따라 측벽 절연체 필라멘트(36)를 형성하기 위해 수행된다. 프로세스 62는 통상적인 방식으로, 예를 들어 원하는 유전체 재료(예를 들어, 실리콘 산화물, 실리콘 질화물)의 퇴적에 이어서, 필라멘트들(36)을 제자리에 잔류시키면서 게이트 전극들(32) 및 바디 영역들(28)의 표면을 제거하기 위해 이방성 에칭에 의하여 수행될 수 있다.
도 5b에 도시된 바와 같이, p+ 바디 접촉 영역들(35)을 형성하기 위한 P-형 도펀트(예를 들어, 붕소)의 이온 주입이 프로세스 64에서 수행된다. 프로세스 60에서 마스크 피처들(55)이 제거되었기 때문에, 프로세스 64에서의 이온 주입은 각 바디 영역(28)에서의 소스 영역들(30) 사이의 갭을 고농도로 도핑할 것이다. 이와 같은 이온 주입은 바디 콘택 영역(35)이 양호한 옴 접촉을 제공하기 위해, 예를 들어 일반적으로 20-200 KeV 범위의 에너지에서 일반적으로 1E15-5E15 원자/cm2 범위의 도즈의 붕소 또는 BF2 주입을 제공하기에 충분하도록 선택된 도즈 및 에너지일 것이다. 그러나, 이러한 p+ 바디 접촉 영역 주입의 도즈는 n+ 소스 주입이 최종적으로 n+ 소스 영역들(30)에서 우위를 점하기 위해 후속하는 n+ 소스 주입의 도즈보다 작아야 한다. 이 이온 주입 후에, 프로세스 64에서 주입된 도펀트 및 아마도 또한 프로세스 56 및 60에서 주입된 도펀트를 어닐링하기 위해서 고온 어닐링이 수행되어 소스 영역들(30) 및 바디 접촉 영역들(35)(및 프로세스 60에서 p-베이스 주입에 의해 형성된 바디 영역들(28)의 고농도로 도핑된 부분들)의 원하는 도펀트 프로파일을 얻는다.
프로세스 53의 바디 영역 주입 이후 및 본 실시예에 따른 프로세스 64의 바디 접촉 주입 이전에, 프로세스 62에서 게이트 전극(32)을 따른 측벽 절연체 필라멘트(36)의 형성은 최종 VDMOS(20)의 임계 전압의 향상된 제어를 가능하게 한다. 보다 구체적으로, 측벽 절연체 필라멘트들(36)의 폭(Wsw)은 게이트 전극들(32) 하부에 있는 p-형 바디 영역들(28)의 측면으로 확산된 에지들의 에지로부터 이 프로세스 62에서 n-형 주입된 위치들(30') 내에 주입된 p+ 바디 접촉 영역 도펀트를 이격시킨다. 이 간격은 게이트 전극(32) 하부의 채널 영역, 특히 소스 영역(35)과 n-형 에피택셜 층(26) 사이의 바디 영역(28)의 부분 내의 도펀트 농도의 제어를 용이하게 한다.
이 실시예에 따르면, 소스 영역들(30), 바디 접촉 영역들(35), 및 아마도 게이트 전극들(32)의 노광된 표면들의 실리사이드화가 프로세스 66에서 수행된다. 잘 알려진 자기 정렬된 직접 반응 실리사이드화("salicidation") 기술은 이들 구조들을 피복하는데 사용될 수 있다. 이와 같이, 실리사이드화 프로세스 66은 반도체 재료 및 절연체 재료의 양쪽 모두와 전체적으로 접촉하는 금속의 퇴적을 포함한다. 실리사이드화에 대한 적합한 금속들의 예들에는 도 5c에 도시된 바와 같이 티탄, 코발트 등을 포함한다. 금속 퇴적 후, 실리사이드화 프로세스 66은 실리콘과 접촉하는 퇴적된 금속의 부분이 반응하여 금속 실리사이드를 형성하고, 절연체 재료(측벽 절연체 필라멘트들(36)과 같은 실리콘 이산화물 또는 실리콘 질화물)와 접촉하는 퇴적된 금속의 부분이 반응하지 않거나 상이한 금속 화합물(예를 들어, 질화 티타늄)을 형성하는 동안 적절한 분위기(예를 들어, 질소)에서 디바이스의 고온 어닐링을 지속한다. 이어서, 실리사이드화 프로세스 66은 소스 영역들(30) 및 바디 접촉 영역들(35)에서의 금속 실리사이드(34s)와 게이트 전극들(32)에서의 금속 실리사이드(34g)에 의해 도 5d에 도시된 바와 같은 금속 실리사이드 피처들을 제자리에 잔류시키면서, 절연체 구조물들로부터 금속 화합물을 제거하도록 블랭킷 에칭(blanket etch)에 의해 완성된다. 측벽 절연체 필라멘트들(36)은 게이트 전극들(32)의 표면에서 금속 실리사이드(34g)를 소스 영역들(30)에서 금속 실리사이드들(34s)로부터 분리시켜서 이들 구조물들의 단락을 방지하는 것을 돕는다. 전술한 바와 같이, 금속 실리사이드(34s)는 소스 영역들(30) 및 바디 영역들(35)이 VDMOS(20)의 동작에서 동일한 전위에 있도록 소스 영역들(30)과 바디 접촉 영역들(35) 사이에 전기적 접촉을 제공한다. 도 5d는 또한 전술한 주입 후 어닐링(실리사이드화 프로세스 66 자체의 고온 어닐링 뿐만 아니라)의 결과로서 소스 영역들(30) 및 바디 접촉 영역들(35)의 프로파일들을 도시한다.
실리사이드화 프로세스 66에 이어서, 절연체 층(33)은 프로세스 68에서 전체적으로 퇴적된다. 이 실시예에서, 절연체 층(33)은 화학 기상 퇴적에 의해 종래의 방식으로 퇴적된 실리콘 이산화물로 형성되고, 선택적으로, 프로세스 68에서 절연체 층(33)의 기능에 적절하게 다른 재료들이 퇴적될 수 있다. 퇴적됨에 따라, 절연체 층(33)은 도 5d에 도시된 바와 같이 하부에 있는 토폴로지, 특히 게이트 전극들(32)에 의해 제공되는 것과 일반적으로 일치한다. 이 실시예에 따르면, 절연체 층(33)의 상부 표면은 프로세스 68에서 도 5e에 도시된 바와 같이 예를 들어 화학 기계적 연마(CMP) 또는 플라즈마 에치-백 프로세스에 의해 그 최종 두께(Tinsul)까지 평탄화된다.
프로세스 70에서, 접촉 개구부는 포토리소그래피 방식으로 패터닝되고 소스 영역들(30) 및 바디 접촉 영역들(35)에서 실리사이드 막(34s)의 위치를 노출시키기 위해 종래의 방식으로 절연체 층(33)을 통해 에칭된다. 두께(Tinsul)가 접촉 개구부의 폭보다 현저하게 큰 이들 구현 예에서 종래의 플라즈마 에칭에 의해 프로세스 70의 접촉 에칭을 수행하는 것이 바람직할 수도 있다. 도 5f는 접촉 에칭 프로세스 70 이후의 VDMOS(20)의 구조물을 도시한다.
프로세스 72에서, 도전성 플러그들(38)을 형성하는데 사용되는 도전성 재료가 표면 위에 퇴적된다. 텅스텐, 티타늄 및 이들의 합금 및 유사한 금속들과 같은 금속들은 도전성 플러그들의 금속으로서 일반적으로 사용되고, 이 실시예에서 도전성 플러그들(38)로서 작용할 수 있다. 텅스텐과 같은 금속들의 경우, 프로세스 72에서 하나 이상의 배리어 층들(37)을 먼저 퇴적하여 도전성 플러그들(38)로부터 활성 반도체로 금속 원자들의 확산을 방지하는 것이 유용하고, 적합한 배리어 층들의 예들로는 티타늄과 같은 금속 및 질화 티타늄과 같은 금속 질화물을 포함한다. 도 5g에 도시된 바와 같이, 배리어 층들(37)은 재료가 절연체(33)의 접촉 개구부의 측벽에 부착될 뿐만 아니라 실리사이드 막(34s)의 노출된 부분 및 평탄화된 절연체 층(33)의 상부 표면 상에 퇴적되도록 하는 조건들 하에서 전체적으로 퇴적된다. 배리어 층들(37)의 퇴적 후에, 도 5g에 도시된 바와 같이 도전성 플러그들(38)의 금속이 전체적으로 퇴적되어, 절연체 층(33)을 통해 접촉 개구부의 나머지를 충전하고, 절연체 층(33)의 상부 표면에서 배리어 층(37) 위로 연장된다. 금속 퇴적 프로세스 72는 선택된 금속들에 대해 당업계에 공지된 통상적인 방법에 의해 수행될 수 있다. 프로세스 74에서, 플러그 금속(38)은 접촉 개구부를 제외한 모든 영역에서 제거된다. 프로세스 74는 플러그 금속(38) 및 배리어 층들(37)의 화학 기계적 연마(CMP)에 의해 수행될 수 있고, 절연체 층(33)의 상부 표면에서 정지시켜서 도 5h에 도시된 구조물이 된다. 대안적으로, 프로세스 74는 어느 경우에 있어서도 하부 배리어 층들(37)에서 정지하는 CMP 또는 에칭 백(etching back)에 의해 플러그 금속(38)만을 제거할 수 있다.
프로세스 74에 이어서, 프로세스 76에서 소스 금속(40)이 퇴적된 후에 포토리소그래피 방식으로 패턴화된다. 전술한 바와 같이, VDMOS(20)의 "코어" 영역 내에서 소스 금속(40)으로 작용하는 것 이외에, 이 동일한 금속층은 게이트 전극들(32)과 접촉하는 전도체(즉, "게이트 금속"으로서)로서 및 집적 회로의 종단 영역 및 주변부에서 등전위 링들 내의 금속으로서 또한 작용할 수 있다. 프로세스 68에서 절연체 층(33)의 상부 표면이 평탄화되기 때문에, 소스 금속(40)은 그 상부 표면에서 최소의 수직 토포그래피 변화를 나타낼 것이다. VDMOS(20)와 같은 현대의 수직 전력 디바이스들의 경우, 소스 금속(40)의 두께(Tmet)는 적어도 약 2 ㎛의 두께이고, 일반적으로 수 ㎛ 만큼 두꺼울 것이다(예를 들어, 4 내지 5 ㎛ 정도이고, 최대 사용 한계는 일반적으로 약 10 ㎛이다). 이어서, 프로세스 80에서 소스 금속(40)의 상부 표면 위에 패시베이션 층을 퇴적하고, 포토리소그래픽 패터닝 및 에칭을 수행하여 본드 패드 등을 개방한다.
프로세스 80에서, 이 구현 예에서의 소스 금속(40)의 평탄화는 원하는 특성들을 갖는 실리콘 질화물과 같은 패시베이션 재료의 퇴적을 위한 평탄한 표면을 제공함으로써 VDMOS(20)의 신뢰성을 더욱 향상시키는 것으로 고려된다. 결과적으로, 퇴적된 패시베이션 재료는 토폴로지 단계들에서 크래킹의 영향을 덜 받고, 그에 따라서 개선된 무결성을 가질 수 있다.
본 실시예에 따른 VDMOS(20)의 제조 방법은 제조 가능성과 관련하여 특별한 이점들을 제공한다. 제조 가능성에서 이러한 이점 중 하나는 n+ 소스 영역들을 통한 에칭을 제거하여 도 2a와 관련하여 전술한 바와 같이 소스 영역들 및 바디 영역들에 동시에 접촉하게 하는 것이다. 하부에 있는 실리콘에 대한 그러한 시간에 따른 에칭은 실제로 매우 가변적이어서, 바디 영역들 및 그에 따른 전기 성능에 대한 바이어스 접촉의 폭 넓은 변화를 가져온다. 대조적으로, 본 실시예에 따르면 하부 반도체로의 에칭은 필요하지 않지만, 소스 영역의 표면에서의 금속 실리사이드 막 및 디바이스 바디 영역들에 대한 바디 접촉 영역으로의 단부 지점 에칭을 이용하여 소스 접촉이 신뢰성있게 이루어질 수 있다. 따라서, 이러한 방식으로 구성된 VDMOS 디바이스들의 집단 간의 접촉의 결과로서 생기는 변화는 크게 감소된다.
또한, 전술한 성능, 신뢰성 및 확장성의 이점들은 제조 프로세스를 크게 복잡하게 하지 않으면서 본 실시예의 제조 방법에 의해 제공된다. 단일의 추가적인 포토리소그래피 작업, 구체적으로 소스 주입을 마스킹할 때에 바디 접촉 영역들의 위치들을 정의하는 단계만을 필요로 하고, 소스 영역들 사이의 바디 접촉 영역들의 정확한 배치가 특히 중요하지 않기 때문에 이러한 추가적인 포토리소그래피 단계는 정렬 또는 크기에 관한 한 다소 중요하지는 않다. 그 결과, 절연체 층 두께, 소스 금속 두께 및 접촉 피치 사이의 의존성을 제거하는 방식으로 소스 영역 및 바디 영역에 대한 우수한 접촉이 제공된다. 디바이스의 스케일링을 가능하게 하는 방식으로 소스 금속의 전류 전도 능력에 크게 영향을 미치지 않으면서 디바이스의 게이트-소스 커패시턴스가 감소될 수 있다.
본 발명의 실시예가 절연 게이트 바이폴라 트랜지스터들(IGBTs) 및 수직 게이트 전력 다이오드들을 포함하는 다른 수직 전력 디바이스들에 유사하게 적용될 수 있다는 것이 고려된다. 도 6a는 VDMOS(20)에 대한 도 3a의 단면도와 유사한 단면도에 의해 일 실시예에 따라 구성된 IGBT(80)의 일 예를 도시하고, 유사한 구조적 특징들은 동일한 참조 번호로 도시되며, 추가로 설명되지는 않을 것이다. 이 예에서, IGBT(80)는 다음과 같이 VDMOS(20)와는 상이하다. a) p-형 필러들은 p-형 바디 영역들(28)의 하부에 놓이지 않고, b) 수직 IGBT(80)가 반도체의 바닥에 p+ 컬렉터 단자(82)를 가지기 때문에, IGBT(80)는 전형적으로 벌크(즉, 비에피택셜) n-형 반도체 기판(26)(VDMOS(20)의 경우에서와 같이 n+ 기판(24)보다) 상에 구성될 것이다. 이 구성에서, p+ 컬렉터(82)는 상부 표면 구성 요소의 제조 후에 및 기계적 연삭 또는 화학적 에칭 후에 기판을 얇게하는 n-형 기판(26)의 하부측에 주입되고, 그 구조물은 p+ 컬렉터 주입을 전기적으로 활성화시키기 위해 어닐링될 것이다. 금속 전도체(40)는 p+ 영역(35)(VDMOS(20)에서와 같이 p-형 바디 영역(28)에 전기 접촉을 제공함) 및 n+ 영역(30)(현재 IGBT(80)의 에미터)을 게이트 전극(32)과 연결하여, 채널을 형성하도록 활성화된다. IGBT(80)의 표면 구조물은 본질적으로 전술한 VDMOS(20)의 구조물과 동일하다. VDMOS(20)의 경우에서와 같이, 본 실시예에 따른 IGBT(80)는 위에서 논의된 성능, 신뢰성 및 확장성의 이점들을 얻는다.
도 6b는 다른 실시예에 따른 수직 게이트 다이오드(90)의 구성을 도시하고, 또한 도 3a의 VDMOS(20)와 유사한 구조물들은 동일한 참조 번호들로 간주된다. 이 실시예의 다이오드(90)는 이전과 같이 n+ 기판(24) 상에 형성된 n-형 에피택셜 층(26)을 갖는 VDMOS(20)와 유사하게 구성되고, 전하 밸런스 디바이스 구성을 사용하는 것이 다이오드(90)를 위해서 바람직한 것인지의 여부에 따라 바디 영역들(28)의 하부에 p-형 필러들(29)을 포함하거나 또는 포함하지 않을 수 있다. N+기판(24)은 다이오드(90)에 대한 캐소드 연결을 제공하는 반면, 금속 전도체(40)는 애노드 및 게이트 연결로서의 역할을 한다. 이 실시예에 따른 수직 다이오드(90)는 게이트 실리사이드(34g)(및 게이트 전극(32))와 소스 실리사이드(34s) 사이에 국부 연결부(84)를 제공함으로써 전술한 VDMOS(20)와 상이하다. 이 실시예에 따르면, 국부 연결부(84)는 금속 실리사이드(34s, 34g)의 직접 반응 실리사이드화 이후에(즉, 도 4의 프로세스 66의 일부로서) 미반응 금속을 제거하기 위해 사용되는 에칭으로부터 측벽 절연체 필라멘트들(36)의 표면 부분을 마스킹함으로써 획득된다. 마스킹된 위치에서의 잔류 금속은 미반응되거나(예를 들어, 티타늄 또는 코발트 금속) 또는 실리사이드 금속의 도전성 화합물(예를 들어, 실리사이드화 반응에서의 질소 분위기에서 반응된 티타늄 금속의 경우, 티타늄 질화물)이거나, 또는 이들 도전성 종(species)들의 조합물일 수 있다. 이 국부 연결부(84)는 한편으로 p+ 영역(35)과 n+ 영역(30) 사이 및 다른 한편으로 게이트 전극(32) 사이의 저항을 최소화함으로써 우수한 디바이스의 일시적인 턴 온(turn-on) 성능을 가능하게 한다. 또한, 이러한 구성은 본 발명의 다른 실시예들과 관련하여 전술한 신뢰성 및 확장성의 이점들을 얻는다.
본 명세서에서는 하나 이상의 실시예들이 설명되었지만, 이들 실시예들에 대한 수정들 및 대안들, 본 발명의 하나 이상의 장점들 및 이점들을 얻을 수 있는 그러한 수정들 및 대안들이 본원 명세서 및 도면들을 참조함으로써 당업자들에게는 명백할 것이라는 점은 당연히 예상된다. 이러한 수정들 및 대안들은 이후에 본 명세서의 특허 청부 범위에 청구된 바와 같은 본 발명의 범위 내에 속하는 것으로 고려된다.

Claims (24)

  1. 집적 회로에 있어서,
    제1 도전형의 반도체 기판;
    상기 반도체 기판 위에 놓이고, 상기 반도체 기판보다 저농도의 도펀트 농도를 갖는 제1 도전형의 에피택셜 층;
    상기 에피택셜 층의 표면 근처에 서로 이격되어 배치되는 복수의 게이트 전극들;
    게이트 전극들 사이의 위치에서 상기 에피택셜 층의 표면에 배치된 제2 도전형의 복수의 바디 영역들;
    각각의 바디 영역 내부에 상기 바디 영역의 표면에 배치된 제1 도전형의 제1 및 제2 소스 영역들;
    각각의 도핑된 바디 영역 내부에 상기 제1 및 제2 소스 영역들 사이의 표면에 배치된 제2 도전형의 바디 접촉 영역;
    각각의 바디 영역의 상기 제1 및 제2 소스 영역들 및 상기 바디 접촉 영역 중 적어도 일부의 표면에 배치된 금속 실리사이드 클래딩(metal silicide cladding);
    상기 게이트 전극들 위에 놓이고 평탄화된 표면을 갖는 절연층;
    상기 절연층 내의 접촉 개구부를 통해 상기 금속 실리사이드 클래딩과 접촉하는 복수의 도전성 플러그들; 및
    상기 절연층 위에 배치되고 상기 복수의 도전성 플러그들과 접촉하는 금속 전도체
    를 포함하는, 집적 회로.
  2. 제1항에 있어서,
    상기 바디 영역들 중 하나와 접촉하여 하부의 위치에서 상기 에피택셜 층 내에 각각 형성되는 제2 도전형의 복수의 필러들(pillars)을 더 포함하는, 집적 회로.
  3. 제1항에 있어서,
    상기 제1 및 제2 소스 영역들의 각각은 상기 게이트 전극들 중 하나에 대해 자기 정렬되는 에지를 갖는 것인, 집적 회로.
  4. 제1항에 있어서,
    각각의 게이트 전극과 상기 에피택셜 층의 표면 사이에 배치된 게이트 유전체 층; 및
    각각의 게이트 전극의 각 측면을 따라 배치된 측벽 절연체 소자
    를 더 포함하는, 집적 회로.
  5. 제1항에 있어서,
    상기 도전성 플러그는,
    상기 접촉 개구부의 측면 및 바닥을 따라 배치된 하나 이상의 배리어 금속층들; 및
    상기 배리어 금속에 인접하게 배치된 금속 플러그
    를 포함하는 것인, 집적 회로.
  6. 제5항에 있어서,
    상기 배리어 금속은 티타늄을 포함하고, 상기 금속 플러그는 텅스텐을 포함하는 것인, 집적 회로.
  7. 제1항에 있어서,
    상기 금속 실리사이드 클래딩은 각각의 게이트 전극의 표면에 또한 배치되는 것인, 집적 회로.
  8. 제7항에 있어서,
    각각의 게이트 전극의 각 측면을 따라 배치된 측벽 절연체 소자를 더 포함하는, 집적 회로.
  9. 제8항에 있어서,
    상기 측벽 절연체 소자의 표면 상에 배치되고, 상기 게이트 전극에 배치된 상기 금속 실리사이드 클래딩과 상기 제1 및 제2 소스 영역들 및 상기 바디 접촉 영역 중 적어도 일부의 표면에 배치된 금속 실리사이드 클래딩 사이의 전기 접촉을 형성하는 국부 상호 연결부를 더 포함하는, 집적 회로.
  10. 수직 전력 디바이스를 제조하는 방법에 있어서,
    제1 도전형의 반도체의 표면 근처에 서로 이격된 복수의 게이트 전극들을 형성하는 단계;
    제2 도전형의 복수의 바디 영역들 - 상기 복수의 바디 영역들은 상기 게이트 전극들 하부에 놓이는 표면의 위치에 의해 서로 이격되어 있음 - 을 상기 표면에 형성하는 단계;
    제1 도전형의 제1 및 제2 소스 영역들을 각각의 바디 영역 내에 형성하는 단계;
    상기 제1 및 제2 소스 영역들 사이의 위치에서 제2 도전형의 바디 접촉 영역을 각각의 바디 영역 내에 형성하는 단계;
    상기 소스 영역들 및 바디 접촉 영역들과 접촉하여 금속을 퇴적하는 단계;
    상기 금속을 가열하여 상기 소스 영역들 및 바디 접촉 영역들의 표면에 금속 실리사이드를 형성하는 단계;
    전체적으로 절연체 재료를 퇴적하는 단계;
    상기 절연체 재료를 평탄화하는 단계;
    상기 평탄화된 절연체 재료를 통해 접촉 개구부를 형성하는 단계;
    상기 소스 영역들 및 바디 접촉 영역들의 표면에서 상기 금속 실리사이드와 전기적으로 접촉하도록 복수의 도전성 플러그들을 상기 접촉 개구부들에 형성하는 단계; 및
    상기 복수의 도전성 플러그들과 전기적으로 접촉하는 금속 전도체를 형성하는 단계
    를 포함하는, 수직 전력 디바이스를 제조하는 방법.
  11. 제10항에 있어서,
    상기 제1 및 제2 소스 영역들을 형성하는 단계는,
    인접한 게이트 전극들 사이의 위치에서 각각의 바디 영역의 일부분을 마스킹하여 마스킹된 부분의 대향 측면 상의 표면 위치들을 노출시키는 단계; 및
    상기 바디 영역들의 노출된 표면 위치들로 제1 도전형의 도펀트를 주입하는 단계
    를 포함하는 것인, 수직 전력 디바이스를 제조하는 방법.
  12. 제11항에 있어서, 상기 바디 접촉 영역들을 형성하는 단계는,
    상기 제1 도전형의 도펀트를 주입하는 단계 이후에 상기 제2 도전형의 도펀트를 상기 바디 영역들에 주입하는 단계; 및
    상기 제2 도전형의 주입된 도펀트를 어닐링하는 단계
    를 포함하는 것인, 수직 전력 디바이스를 제조하는 방법.
  13. 제12항에 있어서,
    상기 제1 도전형의 도펀트를 주입하는 단계 이후 및 상기 바디 접촉 영역들을 형성하는 단계 이전에, 상기 소스 영역들 하부에 있는 위치에서 상기 바디 영역들 내에 상기 제2 도전형의 더 높은 도펀트 농도를 제공하도록 선택된 도즈(dose) 및 에너지로 상기 바디 영역들에 상기 제2 도전형의 도펀트를 주입하는 단계를 더 포함하는, 수직 전력 디바이스를 제조하는 방법.
  14. 제12항에 있어서,
    상기 바디 영역들을 형성하는 단계는,
    상기 게이트 전극들에 대해 자기 정렬 방식으로 상기 제2 도전형의 도펀트를 상기 표면에 주입하는 단계; 및
    상기 반도체를 가열하는 단계
    를 포함하고,
    상기 제1 도전형의 도펀트를 주입하는 단계 이후 및 상기 바디 접촉 영역들을 형성하는 단계 이전에 상기 게이트 전극들의 측면 에지 상에 측벽 절연체 필라멘트들을 형성하는 단계를 더 포함하는, 수직 전력 디바이스를 제조하는 방법.
  15. 제10항에 있어서,
    상기 복수의 도전성 플러그들을 형성하는 단계는,
    배리어 금속 전체를 퇴적하는 단계;
    도전성 금속 전체를 퇴적하는 단계; 및
    상기 절연층의 표면으로부터 상기 도전성 금속을 제거하고 접촉 개구부에 상기 도전성 금속만을 잔류시키는 단계
    를 포함하는 것인, 수직 전력 디바이스를 제조하는 방법.
  16. 제15항에 있어서,
    상기 배리어 금속은 티타늄을 포함하고, 상기 도전성 금속은 텅스텐을 포함하는 것인, 수직 전력 디바이스를 제조하는 방법.
  17. 제10항에 있어서,
    상기 금속 전도체를 형성하는 단계는,
    금속을 전체적으로 적어도 약 2 ㎛ 이상 약 10 ㎛ 미만의 원하는 두께로 퇴적하는 단계; 및
    하나 이상의 도전성 플러그들과 각각 전기적으로 접촉하는 하나 이상의 금속 전도체들을 정의하도록 퇴적된 금속의 선택된 부분들을 제거하는 단계
    를 포함하는 것인, 수직 전력 디바이스를 제조하는 방법.
  18. 제17항에 있어서,
    금속 전도체를 형성하는 단계 이후에 절연 패시베이션 층을 퇴적하는 단계를 더 포함하는, 수직 전력 디바이스를 제조하는 방법.
  19. 제10항에 있어서,
    상기 바디 영역들을 형성하는 단계 이전에 상기 제1 도전형의 기판 위에 상기 제1 도전형의 에피택셜 층을 형성하는 단계를 더 포함하고,
    상기 바디 영역들은 상기 에피택셜 층의 표면에 형성되는 것인, 수직 전력 디바이스를 제조하는 방법.
  20. 제19항에 있어서,
    상기 에피택셜 층을 형성하는 단계는,
    상기 에피택셜 층의 일부를 에피택셜하게 형성하는 단계;
    상기 에피택셜 층의 복수의 선택된 부분에 제2 도전형의 도펀트를 주입하는 단계; 및
    상기 에피택셜 형성 단계 및 상기 주입 단계를 복수 회 반복하여 상기 제1 도전형의 에피택셜 층 내에 상기 제2 도전형의 도핑된 재료의 복수의 필러들을 형성하는 단계
    를 포함하는 것인, 수직 전력 디바이스를 제조하는 방법.
  21. 제10항에 있어서,
    상기 바디 영역들을 형성하는 단계 이전에 상기 제1 도전형의 기판 위에 상기 제1 도전형의 에피택셜 층을 형성하는 단계를 더 포함하는, 수직 전력 디바이스를 제조하는 방법.
  22. 제10항에 있어서,
    상기 소스 영역들 및 상기 바디 접촉 영역들과 접촉하여 금속을 퇴적하는 단계는 또한 상기 게이트 전극들과 접촉하여 상기 금속을 퇴적하고,
    상기 가열 단계는 또한 상기 게이트 전극들의 표면에 금속 실리사이드를 형성하며,
    상기 소스 영역들 및 바디 접촉 영역들과 접촉하여 금속을 퇴적하는 단계 이전에 상기 게이트 전극들의 측면을 따라 측벽 절연체 소자들을 형성하는 단계; 및
    상기 가열 단계 이후에 비 실리사이드 금속(non-silicided metal)을 제거하는 단계
    를 더 포함하는, 수직 전력 디바이스를 제조하는 방법.
  23. 제22항에 있어서,
    상기 가열 단계 이후 및 비 실리사이드 금속을 제거하는 단계 이전에 측벽 절연체 소자들 상부에 놓이는 상기 비 실리사이드 금속의 위치들을 마스킹하는 단계를 더 포함하는, 수직 전력 디바이스를 제조하는 방법.
  24. 집적 회로에 있어서,
    제1 도전형의 반도체 기판;
    상기 기판의 상부 표면 근처에 서로 이격되어 배치되는 복수의 게이트 전극들;
    게이트 전극들 사이의 위치에서 상기 기판의 표면에 배치된 제2 도전형의 복수의 바디 영역들;
    각각의 바디 영역 내부에 상기 바디 영역의 표면에 배치된 제1 도전형의 제1 및 제2 소스 영역들;
    각각의 도핑된 바디 영역 내부에 상기 제1 및 제2 소스 영역들 사이의 표면에 배치된 상기 제2 도전형의 바디 접촉 영역;
    각각의 바디 영역의 상기 제1 및 제2 소스 영역들 및 상기 바디 접촉 영역 중 적어도 일부의 표면에 배치된 금속 실리사이드 클래딩;
    상기 게이트 전극들 위에 놓이고 평탄화된 표면을 갖는 절연층;
    상기 절연층 내의 접촉 개구부를 통해 상기 금속 실리사이드 클래딩과 접촉하는 복수의 도전성 플러그들;
    상기 절연층 위에 배치되고 상기 복수의 도전성 플러그들과 접촉하는 금속 전도체; 및
    상기 기판의 바닥면에 배치되고 상기 기판의 제1 도전형 재료와 야금 접합부를 형성하는 제2 도전형의 컬렉터 영역
    을 포함하는 것인 집적 회로.
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