JP2004055976A - トレンチ構造を有する半導体装置 - Google Patents
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Abstract
【課題】オン抵抗の増加を招くこと無く、トレンチのコーナー部の閾値電圧Ｖｔｈの低下を防ぐことができるトレンチ構造を有する半導体装置を提供する。
【解決手段】ＭＯＳＦＥＴ１０はＮ＋型の半導体基板１１を備え、半導体基板１１の主面にＮ型の第１の半導体層１２が設けられ、第１の半導体層１２の上面には、Ｐ型の第２の半導体層１３が設けられている。第２の半導体層１３の表層部の一部にＮ＋型の第３の半導体層１４が設けられている。第２の半導体層１３を複数に分割するとともにコーナー部を有するトレンチ１５が、第３の半導体層１４の表面から第２の半導体層１３の一部を貫いて第１の半導体層１２に達するように格子状に設けられている。トレンチ１５の内壁面にはゲート酸化膜１６が形成され、トレンチ１５を埋めるようにゲート電極Ｇが設けられている。トレンチ１５の各コーナー部に閾値電圧の高いトランジスタ領域を形成するため、Ｐ＋型の領域１７が形成されている。
【選択図】 図１
【解決手段】ＭＯＳＦＥＴ１０はＮ＋型の半導体基板１１を備え、半導体基板１１の主面にＮ型の第１の半導体層１２が設けられ、第１の半導体層１２の上面には、Ｐ型の第２の半導体層１３が設けられている。第２の半導体層１３の表層部の一部にＮ＋型の第３の半導体層１４が設けられている。第２の半導体層１３を複数に分割するとともにコーナー部を有するトレンチ１５が、第３の半導体層１４の表面から第２の半導体層１３の一部を貫いて第１の半導体層１２に達するように格子状に設けられている。トレンチ１５の内壁面にはゲート酸化膜１６が形成され、トレンチ１５を埋めるようにゲート電極Ｇが設けられている。トレンチ１５の各コーナー部に閾値電圧の高いトランジスタ領域を形成するため、Ｐ＋型の領域１７が形成されている。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、トレンチ構造を有する半導体装置に関するものである。
【０００２】
【従来の技術】
パワーＭＯＳＦＥＴは、微細加工技術の進歩により低オン抵抗化の動きが急速に進んでおり、現在ではセルサイズをより小型化できるトレンチ構造を有する縦型パワーＭＯＳＦＥＴの開発が進められている。ところが、低オン抵抗化を図った従来の縦型パワーＭＯＳＦＥＴは、トレンチの側面のコーナー部とその他の部分とでゲート酸化膜の厚さ及び膜質が異なり、特性面で様々なアンバランスを引き起こしたり、信頼性上の不具合（例えば、閾値電圧Ｖｔｈの低下）が発生するという問題がある。
【０００３】
この不具合を解消する半導体装置が特許２８９４８２０号に開示されている。この半導体装置は、図７に示すように、Ｎ型のエピタキシャル層５１の上面にＰ型のチャネル形成層５２が設けられ、チャネル形成層５２の表層部にＮ＋型ソース領域５３が設けられている。そして、ソース領域５３の中央部表面からチャネル形成層５２の一部を貫いてエピタキシャル層５１に達するように格子状のパターンを有するトレンチ５４が形成されている。トレンチ５４の内壁面にはゲート酸化膜５５が形成され、ゲート酸化膜５５の上からトレンチ５４を埋めるようにゲート電極Ｇが設けられている。そして、トレンチ５４によってチャネル形成層５２が分割されたセルパターンの各コーナー部にＰ＋型の第４の半導体層５６が形成されている。すなわち、この半導体装置ではトレンチ５４のコーナー部には、ＭＯＳＦＥＴとして機能しない領域が形成されている。
【０００４】
【発明が解決しようとする課題】
特許２８９４８２０号に開示されている前記の半導体装置では、トレンチ５４のコーナー部はトランジスタとして機能しないため、トレンチ５４のコーナー部の閾値電圧Ｖｔｈの低下を防ぐことはできるがオン抵抗は増加する。また、セル１個当たりの無効な部分の割合が小さくても、セルが多数集まった１個のＭＯＳＦＥＴとしては無効領域が大きくなり、品質の安定性に不利となる。
【０００５】
本発明は、前記従来の問題に鑑みてなされたものであって、その目的はオン抵抗の増加を招くこと無く、トレンチのコーナー部の閾値電圧Ｖｔｈの低下を防ぐことができ、品質が安定するトレンチ構造を有する半導体装置を提供することにある。
【０００６】
【課題を解決するための手段】
前記の目的を達成するため、請求項１に記載の発明はトレンチ構造を有する半導体装置である。そして、第１導電型の半導体基板と、前記半導体基板の主面に設けられた第１導電型の第１の半導体層と、前記第１の半導体層の上面に設けられたチャネル領域形成用の第２導電型の第２の半導体層と、前記第２の半導体層の表層部の一部に設けられた第１導電型の第３の半導体層とを備えている。また、前記第３の半導体層の表面から前記第２の半導体層の一部を貫いて前記第１の半導体層に達するように設けられ、前記第２の半導体層を複数に分割するトレンチを備えている。さらに、前記トレンチの内壁面に形成されたゲート酸化膜と、前記ゲート酸化膜上から前記トレンチを埋めるように設けられゲート電極とを備えている。そして、少なくとも前記トレンチが交差するコーナー部に閾値電圧の高いトランジスタ領域が形成されている。
【０００７】
この発明では、トレンチが交差するコーナー部（トレンチのコーナー部）に閾値電圧の高いトランジスタ領域が形成されているため、オン抵抗の増加を招くこと無く、トレンチのコーナー部の閾値電圧Ｖｔｈの低下を防ぐことができ、品質が安定する。
【０００８】
請求項２に記載の発明は、請求項１に記載の発明において、前記閾値電圧の高いトランジスタ領域は前記第２の半導体層よりも濃度が高く、前記第３の半導体層よりも濃度の低い第２導電型の領域を設けることにより形成されている。この発明では、請求項１に記載の発明の半導体装置を容易に製造できる。
【０００９】
請求項３に記載の発明は、請求項１又は請求項２に記載の発明において、前記トレンチによって前記第２の半導体層が分割されたセルパターンを有し、前記セルパターンが長方形状に形成され、そのセルパターンの長手方向の両端部に幅方向全域にわたって前記トランジスタ領域が形成されている。この発明では、トレンチの各コーナー部毎に独立して前記トランジスタ領域が形成されたものに比較して構造が簡単になる。
【００１０】
【発明の実施の形態】
以下、本発明をＭＯＳＦＥＴに具体化した一実施の形態を図１及び図２に従って説明する。図１（ａ）はソース電極や絶縁膜等を省略したＭＯＳＦＥＴの模式斜視図であり、（ｂ）は模式平面図、（ｃ）は（ｂ）のＣ−Ｃ線で切断した場合に対応する模式断面図である。なお、断面のハッチングの一部を省略している。
【００１１】
図１（ａ）〜（ｃ）に示すように、半導体装置としてのＭＯＳＦＥＴ１０は、第１導電型（この実施の形態ではＮ＋型）のシリコンからなる半導体基板１１を備え、半導体基板１１の主面にドレイン領域を構成する第１導電型（この実施の形態ではＮ型）の第１の半導体層１２が設けられている。第１の半導体層１２の上面には、チャネル領域形成用の第２導電型（この実施の形態ではＰ型）の第２の半導体層１３が設けられている。第２の半導体層１３の表層部の一部に第１導電型（この実施の形態ではＮ＋型）の第３の半導体層１４が設けられている。そして、第２の半導体層１３を複数に分割するとともにコーナー部を有するトレンチ１５が、第３の半導体層１４の表面から第２の半導体層１３の一部を貫いて第１の半導体層１２に達するように格子状に設けられている。この実施の形態では第２の半導体層１３が平面ほぼ正方形状に分割されたセルパターンを形成するようにトレンチ１５が形成されている。
【００１２】
トレンチ１５の内壁面にはゲート酸化膜１６が形成され、ゲート酸化膜１６の上からトレンチ１５を埋めるようにゲート電極Ｇが設けられている。トレンチ１５が交差する各コーナー部（トレンチ１５のコーナー部）には、図１（ｃ）に示すように第３の半導体層１４の下面に接触するように第２導電型（この実施の形態ではＰ＋型）の領域１７が形成され、トレンチ１５の各コーナー部に閾値電圧Ｖｔｈの高いトランジスタ領域が形成されている。領域１７はその不純物の濃度が、第２の半導体層１３よりも濃度が高く、第３の半導体層１４よりも濃度が低く設定されている。
【００１３】
なお、図１（ａ），（ｂ）では図示を省略しているが、図１（ｃ）に示すように、ゲート電極Ｇ上を覆うとともに、トレンチ１５の端部から張り出して第３の半導体層１４の一部を覆うように絶縁膜１８が設けられている。そして、前記絶縁膜１８の露出部、第３の半導体層１４の露出表面及び第２の半導体層１３の露出表面を覆うようにソース電極Ｓが形成されている。また、半導体基板１１の裏面にはドレイン電極Ｄが形成されている。ソース電極Ｓ及びドレイン電極Ｄは各セルに対して一体的に設けられ、各セルのゲート電極Ｇは共通に接続されて、各セルは並列に接続されている。
【００１４】
次に前記構成のＭＯＳＦＥＴ１０の製造方法の一例を図２（ａ）〜（ｄ）に従って説明する。
先ず、図２（ａ）に示すように、Ｎ＋型のシリコンからなる半導体基板１１の主面に、Ｎ型の第１の半導体層１２をエピタキシャル成長により形成する。次に図２（ｂ）に示すように、各セルのコーナー部と対応する箇所に領域１７を形成するための、Ｐ＋型の注入領域１９が形成される。
【００１５】
次に第１の半導体層１２の表層部にＰ型の第２の半導体層１３が形成された後に図２（ｃ）に示すように、トレンチ１５がドライエッチング法により形成される。トレンチ１５はその後に形成される第３の半導体層１４の表面から第２の半導体層１３の一部を貫いて第１の半導体層１２に達する深さに設けられる。次にトレンチ１５の内面及び第１の半導体層１２の表面にシリコン酸化膜を形成する酸化膜形成工程が行われ、ゲート酸化膜１６となるシリコン酸化膜が形成される。その後、公知の方法でトレンチ１５にゲート材料の埋め込み処理が行われて、ゲート電極Ｇが形成される。
【００１６】
トレンチ１５で分割されたセルパターンの中央部を囲むようにＮ＋型の第３の半導体層１４が形成されて、図２（ｄ）に示すように、コーナー部に閾値電圧の高いトランジスタ領域が形成されたトレンチ構造を有する半導体装置が製造される。
【００１７】
次にゲート電極Ｇ上及び第３の半導体層１４の一部を覆うように絶縁膜１８が設けられる。その後、半導体基板１１の表面側（図１（ａ）の上側）の全面を覆うようにソース電極Ｓが形成され、半導体基板１１の裏面にはドレイン電極Ｄが形成されてＭＯＳＦＥＴ１０が製造される。なお、各電極の表面はパッシベーション膜で被覆される。
【００１８】
この実施の形態では以下の効果を有する。
（１） トレンチ構造を有する半導体装置において、トレンチ１５が交差するコーナー部（トレンチ１５のコーナー部）に閾値電圧Ｖｔｈの高いトランジスタ領域が形成されている。従って、半導体装置のオン抵抗の増加を招くこと無く、トレンチ１５のコーナー部の閾値電圧Ｖｔｈの低下を防ぐことができ、品質が安定する。
【００１９】
（２） トレンチ１５のコーナー部に閾値電圧Ｖｔｈの高いトランジスタ領域を形成する際、前記閾値電圧の高いトランジスタ領域は第２の半導体層１３よりも濃度が高く、第３の半導体層１４よりも濃度の低い第２導電型の領域１７を設けることにより形成されている。従って、領域１７の不純物濃度を第３の半導体層１４の濃度と同程度にする場合に比較して、閾値電圧Ｖｔｈの高いトランジスタ領域を容易に形成できる。
【００２０】
（３） 従来技術においてトランジスタとして機能しない領域に、閾値電圧Ｖｔｈの高いトランジスタ領域を形成することができ、半導体装置を構成する各セルの面積を変更する必要がない。従って、半導体装置の大きさを変更せずに実施できる。
【００２１】
（４） トレンチ１５が格子状に形成されている。従って、構造的にそれぞれ分離独立した複数のトレンチを形成する構成と異なり、各トレンチ内に形成されたゲート電極Ｇ相互を電気的に接続するゲート配線が不要で構造が簡単になる。
【００２２】
（５） 半導体装置としてＭＯＳＦＥＴ１０に適用されているため、ＭＯＳＦＥＴ１０において前記（１）〜（４）の効果が得られる。
なお、実施の形態は前記に限らず、例えば次のように構成してもよい。
【００２３】
○ ＭＯＳＦＥＴ１０の構造は、領域１７が第２の半導体層１３を貫通して第１の半導体層１２に達する構造に限らず、図３（ｄ）に示すように、領域１７が第２の半導体層１３内に存在する構造としてもよい。この構造のＭＯＳＦＥＴ１０の製造は、例えば、次の手順で行われる。
【００２４】
先ず、図３（ａ）に示すように、Ｎ＋型のシリコンからなる半導体基板１１の主面に、Ｎ型の第１の半導体層１２をエピタキシャル成長により形成し、その後、図３（ｂ）に示すように、第１の半導体層１２上にＰ型の第２の半導体層１３を拡散によって形成する。次にイオン注入法を用いて、図３（ｃ）に示すように、第２の半導体層１３の各セルのコーナー部と対応する箇所にＰ＋型の領域１７を形成するためのＰ＋型の注入領域１９が形成される。また、第２の半導体層１３の中央部にも同時にＰ＋型の注入領域２０が形成される。次に図３（ｃ）に示すように、トレンチ１５がドライエッチング法により形成される。トレンチ１５は第２の半導体層１３の一部を貫いて第１の半導体層１２に達する深さに設けられる。次に前記と同様にしてトレンチ１５の内面にゲート酸化膜１６となるシリコン酸化膜が形成された後、ゲート電極Ｇが形成される。次にトレンチ１５で分割されたセルパターンの中央部を囲むようにＮ＋型の第３の半導体層１４が形成されて、図３（ｄ）に示すように、コーナー部に閾値電圧の高いトランジスタ領域が形成されたトレンチ構造を有する半導体装置が製造される。その後、ソース電極Ｓ及びドレイン電極Ｄ等が形成されてＭＯＳＦＥＴ１０が完成する。
【００２５】
○ ＭＯＳＦＥＴ１０はセルパターンの平面形状がほぼ正方形状に限らず、例えば図４に示すように、細長い長方形状とし、各セルパターンのコーナー部に閾値電圧Ｖｔｈの高いトランジスタ領域を形成するための領域１７を形成してもよい。この場合も、前記実施の形態の（１）〜（５）と同様な効果が得られる。
【００２６】
○ 図５に示すように、セルパターンを細長い長方形状とし、各セルパターンの長手方向の両端部に前記トランジスタ領域を構成する領域１７を幅方向全体にわたって形成してもよい。この発明では、トレンチ１５の各コーナー部毎に独立して前記トランジスタ領域が形成されたものに比較して構造が簡単になる。
【００２７】
○ トレンチ構造を有する半導体装置として、ＭＯＳＦＥＴ１０に限らず、ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）に適用してもよい。ＩＧＢＴに適用する場合は、例えば、図６に示すように、Ｐ＋型半導体基板２１にＮ＋型半導体層２３が設けられる点を除いて、ＭＯＳＦＥＴ１０と同じ構成となる。ただし、ＩＧＢＴ２２の場合は、ＭＯＳＦＥＴ１０においてソース電極Ｓと呼ばれた電極がエミッタ電極Ｅと呼ばれ、ドレイン電極Ｄと呼ばれた電極がコレクタ電極Ｃと呼ばれる。また、ソース領域はエミッタ領域と呼ばれる。この場合も、ＩＧＢＴにおいて、前記（１）〜（４）等と同様な効果が得られる。
【００２８】
〇 領域１７の不純物濃度を第３の半導体層１４の不純物濃度よりも低くせず、第３の半導体層１４の不純物濃度と同程度にしてもよい。
○ 前記各実施の形態ではＮチャネルの半導体装置について説明したが、Ｐチャネルの半導体装置としてもよい。この場合、第１導電型の不純物と第２導電型の不純物とを逆に用いればよい。例えば、ＭＯＳＦＥＴ１０の場合、半導体基板１１をＰ＋型、第１の半導体層１２をＰ型、第２の半導体層１３をＮ型、第３の半導体層１４をＰ＋型、領域１７をＮ＋型、注入領域２０が存在する場合は注入領域２０をＮ＋型、とする。ＩＧＢＴ２２の場合、半導体基板２１をＮ＋型、第１の半導体層１２をＰ型、第２の半導体層１３をＮ型、第３の半導体層１４をＰ＋型、領域１７をＮ＋型、注入領域２０をＮ＋型、半導体層２３をＰ＋型とする。
【００２９】
○ 領域１７が第１の半導体層１２に達する構造の半導体装置において、注入領域２０を設けたり、領域１７が第１の半導体層１２に達しない構造の半導体装置において、注入領域２０を省略してもよい。
【００３０】
○ トレンチは必ずしも格子状に連続していなくてもよい。
前記実施の形態から把握される発明（技術的思想）について、以下に記載する。
【００３１】
（１） 請求項１〜請求項３のいずれか一項に記載の発明において、前記トレンチは格子状に形成されている。
（２） 請求項１〜請求項３及び前記技術的思想（１）のいずれか一項に記載の発明において、前記半導体装置はＭＯＳＦＥＴである。
【００３２】
（３） 請求項１〜請求項３及び前記技術的思想（１）のいずれか一項に記載の発明において、前記半導体装置はＩＧＢＴである。
【００３３】
【発明の効果】
以上、詳述したように、請求項１〜請求項３に記載の発明によれば、オン抵抗の増加を招くこと無く、トレンチのコーナー部の閾値電圧Ｖｔｈの低下を防ぐことができ、品質が安定する。
【図面の簡単な説明】
【図１】（ａ）は一実施の形態のＭＯＳＦＥＴの要部模式斜視図、（ｂ）は同じく部分平面図、（ｃ）は（ｂ）のＣ−Ｃ線の位置で切断した模式断面図。
【図２】（ａ）〜（ｄ）はＭＯＳＦＥＴの製造方法を示す模式断面図。
【図３】（ａ）〜（ｄ）は別の実施の形態のＭＯＳＦＥＴの製造方法を示す模式断面図。
【図４】別の実施の形態のＭＯＳＦＥＴの要部模式平面図。
【図５】別の実施の形態のＭＯＳＦＥＴの要部模式平面図。
【図６】ＩＧＢＴの要部模式断面図
【図７】従来のＭＯＳＦＥＴの斜視図。
【符号の説明】
Ｇ…ゲート電極、１１，２１…半導体基板、１２…第１の半導体層、１３…第２の半導体層、１４…第３の半導体層、１５…トレンチ、１６…ゲート酸化膜、１７…領域。
【発明の属する技術分野】
本発明は、トレンチ構造を有する半導体装置に関するものである。
【０００２】
【従来の技術】
パワーＭＯＳＦＥＴは、微細加工技術の進歩により低オン抵抗化の動きが急速に進んでおり、現在ではセルサイズをより小型化できるトレンチ構造を有する縦型パワーＭＯＳＦＥＴの開発が進められている。ところが、低オン抵抗化を図った従来の縦型パワーＭＯＳＦＥＴは、トレンチの側面のコーナー部とその他の部分とでゲート酸化膜の厚さ及び膜質が異なり、特性面で様々なアンバランスを引き起こしたり、信頼性上の不具合（例えば、閾値電圧Ｖｔｈの低下）が発生するという問題がある。
【０００３】
この不具合を解消する半導体装置が特許２８９４８２０号に開示されている。この半導体装置は、図７に示すように、Ｎ型のエピタキシャル層５１の上面にＰ型のチャネル形成層５２が設けられ、チャネル形成層５２の表層部にＮ＋型ソース領域５３が設けられている。そして、ソース領域５３の中央部表面からチャネル形成層５２の一部を貫いてエピタキシャル層５１に達するように格子状のパターンを有するトレンチ５４が形成されている。トレンチ５４の内壁面にはゲート酸化膜５５が形成され、ゲート酸化膜５５の上からトレンチ５４を埋めるようにゲート電極Ｇが設けられている。そして、トレンチ５４によってチャネル形成層５２が分割されたセルパターンの各コーナー部にＰ＋型の第４の半導体層５６が形成されている。すなわち、この半導体装置ではトレンチ５４のコーナー部には、ＭＯＳＦＥＴとして機能しない領域が形成されている。
【０００４】
【発明が解決しようとする課題】
特許２８９４８２０号に開示されている前記の半導体装置では、トレンチ５４のコーナー部はトランジスタとして機能しないため、トレンチ５４のコーナー部の閾値電圧Ｖｔｈの低下を防ぐことはできるがオン抵抗は増加する。また、セル１個当たりの無効な部分の割合が小さくても、セルが多数集まった１個のＭＯＳＦＥＴとしては無効領域が大きくなり、品質の安定性に不利となる。
【０００５】
本発明は、前記従来の問題に鑑みてなされたものであって、その目的はオン抵抗の増加を招くこと無く、トレンチのコーナー部の閾値電圧Ｖｔｈの低下を防ぐことができ、品質が安定するトレンチ構造を有する半導体装置を提供することにある。
【０００６】
【課題を解決するための手段】
前記の目的を達成するため、請求項１に記載の発明はトレンチ構造を有する半導体装置である。そして、第１導電型の半導体基板と、前記半導体基板の主面に設けられた第１導電型の第１の半導体層と、前記第１の半導体層の上面に設けられたチャネル領域形成用の第２導電型の第２の半導体層と、前記第２の半導体層の表層部の一部に設けられた第１導電型の第３の半導体層とを備えている。また、前記第３の半導体層の表面から前記第２の半導体層の一部を貫いて前記第１の半導体層に達するように設けられ、前記第２の半導体層を複数に分割するトレンチを備えている。さらに、前記トレンチの内壁面に形成されたゲート酸化膜と、前記ゲート酸化膜上から前記トレンチを埋めるように設けられゲート電極とを備えている。そして、少なくとも前記トレンチが交差するコーナー部に閾値電圧の高いトランジスタ領域が形成されている。
【０００７】
この発明では、トレンチが交差するコーナー部（トレンチのコーナー部）に閾値電圧の高いトランジスタ領域が形成されているため、オン抵抗の増加を招くこと無く、トレンチのコーナー部の閾値電圧Ｖｔｈの低下を防ぐことができ、品質が安定する。
【０００８】
請求項２に記載の発明は、請求項１に記載の発明において、前記閾値電圧の高いトランジスタ領域は前記第２の半導体層よりも濃度が高く、前記第３の半導体層よりも濃度の低い第２導電型の領域を設けることにより形成されている。この発明では、請求項１に記載の発明の半導体装置を容易に製造できる。
【０００９】
請求項３に記載の発明は、請求項１又は請求項２に記載の発明において、前記トレンチによって前記第２の半導体層が分割されたセルパターンを有し、前記セルパターンが長方形状に形成され、そのセルパターンの長手方向の両端部に幅方向全域にわたって前記トランジスタ領域が形成されている。この発明では、トレンチの各コーナー部毎に独立して前記トランジスタ領域が形成されたものに比較して構造が簡単になる。
【００１０】
【発明の実施の形態】
以下、本発明をＭＯＳＦＥＴに具体化した一実施の形態を図１及び図２に従って説明する。図１（ａ）はソース電極や絶縁膜等を省略したＭＯＳＦＥＴの模式斜視図であり、（ｂ）は模式平面図、（ｃ）は（ｂ）のＣ−Ｃ線で切断した場合に対応する模式断面図である。なお、断面のハッチングの一部を省略している。
【００１１】
図１（ａ）〜（ｃ）に示すように、半導体装置としてのＭＯＳＦＥＴ１０は、第１導電型（この実施の形態ではＮ＋型）のシリコンからなる半導体基板１１を備え、半導体基板１１の主面にドレイン領域を構成する第１導電型（この実施の形態ではＮ型）の第１の半導体層１２が設けられている。第１の半導体層１２の上面には、チャネル領域形成用の第２導電型（この実施の形態ではＰ型）の第２の半導体層１３が設けられている。第２の半導体層１３の表層部の一部に第１導電型（この実施の形態ではＮ＋型）の第３の半導体層１４が設けられている。そして、第２の半導体層１３を複数に分割するとともにコーナー部を有するトレンチ１５が、第３の半導体層１４の表面から第２の半導体層１３の一部を貫いて第１の半導体層１２に達するように格子状に設けられている。この実施の形態では第２の半導体層１３が平面ほぼ正方形状に分割されたセルパターンを形成するようにトレンチ１５が形成されている。
【００１２】
トレンチ１５の内壁面にはゲート酸化膜１６が形成され、ゲート酸化膜１６の上からトレンチ１５を埋めるようにゲート電極Ｇが設けられている。トレンチ１５が交差する各コーナー部（トレンチ１５のコーナー部）には、図１（ｃ）に示すように第３の半導体層１４の下面に接触するように第２導電型（この実施の形態ではＰ＋型）の領域１７が形成され、トレンチ１５の各コーナー部に閾値電圧Ｖｔｈの高いトランジスタ領域が形成されている。領域１７はその不純物の濃度が、第２の半導体層１３よりも濃度が高く、第３の半導体層１４よりも濃度が低く設定されている。
【００１３】
なお、図１（ａ），（ｂ）では図示を省略しているが、図１（ｃ）に示すように、ゲート電極Ｇ上を覆うとともに、トレンチ１５の端部から張り出して第３の半導体層１４の一部を覆うように絶縁膜１８が設けられている。そして、前記絶縁膜１８の露出部、第３の半導体層１４の露出表面及び第２の半導体層１３の露出表面を覆うようにソース電極Ｓが形成されている。また、半導体基板１１の裏面にはドレイン電極Ｄが形成されている。ソース電極Ｓ及びドレイン電極Ｄは各セルに対して一体的に設けられ、各セルのゲート電極Ｇは共通に接続されて、各セルは並列に接続されている。
【００１４】
次に前記構成のＭＯＳＦＥＴ１０の製造方法の一例を図２（ａ）〜（ｄ）に従って説明する。
先ず、図２（ａ）に示すように、Ｎ＋型のシリコンからなる半導体基板１１の主面に、Ｎ型の第１の半導体層１２をエピタキシャル成長により形成する。次に図２（ｂ）に示すように、各セルのコーナー部と対応する箇所に領域１７を形成するための、Ｐ＋型の注入領域１９が形成される。
【００１５】
次に第１の半導体層１２の表層部にＰ型の第２の半導体層１３が形成された後に図２（ｃ）に示すように、トレンチ１５がドライエッチング法により形成される。トレンチ１５はその後に形成される第３の半導体層１４の表面から第２の半導体層１３の一部を貫いて第１の半導体層１２に達する深さに設けられる。次にトレンチ１５の内面及び第１の半導体層１２の表面にシリコン酸化膜を形成する酸化膜形成工程が行われ、ゲート酸化膜１６となるシリコン酸化膜が形成される。その後、公知の方法でトレンチ１５にゲート材料の埋め込み処理が行われて、ゲート電極Ｇが形成される。
【００１６】
トレンチ１５で分割されたセルパターンの中央部を囲むようにＮ＋型の第３の半導体層１４が形成されて、図２（ｄ）に示すように、コーナー部に閾値電圧の高いトランジスタ領域が形成されたトレンチ構造を有する半導体装置が製造される。
【００１７】
次にゲート電極Ｇ上及び第３の半導体層１４の一部を覆うように絶縁膜１８が設けられる。その後、半導体基板１１の表面側（図１（ａ）の上側）の全面を覆うようにソース電極Ｓが形成され、半導体基板１１の裏面にはドレイン電極Ｄが形成されてＭＯＳＦＥＴ１０が製造される。なお、各電極の表面はパッシベーション膜で被覆される。
【００１８】
この実施の形態では以下の効果を有する。
（１） トレンチ構造を有する半導体装置において、トレンチ１５が交差するコーナー部（トレンチ１５のコーナー部）に閾値電圧Ｖｔｈの高いトランジスタ領域が形成されている。従って、半導体装置のオン抵抗の増加を招くこと無く、トレンチ１５のコーナー部の閾値電圧Ｖｔｈの低下を防ぐことができ、品質が安定する。
【００１９】
（２） トレンチ１５のコーナー部に閾値電圧Ｖｔｈの高いトランジスタ領域を形成する際、前記閾値電圧の高いトランジスタ領域は第２の半導体層１３よりも濃度が高く、第３の半導体層１４よりも濃度の低い第２導電型の領域１７を設けることにより形成されている。従って、領域１７の不純物濃度を第３の半導体層１４の濃度と同程度にする場合に比較して、閾値電圧Ｖｔｈの高いトランジスタ領域を容易に形成できる。
【００２０】
（３） 従来技術においてトランジスタとして機能しない領域に、閾値電圧Ｖｔｈの高いトランジスタ領域を形成することができ、半導体装置を構成する各セルの面積を変更する必要がない。従って、半導体装置の大きさを変更せずに実施できる。
【００２１】
（４） トレンチ１５が格子状に形成されている。従って、構造的にそれぞれ分離独立した複数のトレンチを形成する構成と異なり、各トレンチ内に形成されたゲート電極Ｇ相互を電気的に接続するゲート配線が不要で構造が簡単になる。
【００２２】
（５） 半導体装置としてＭＯＳＦＥＴ１０に適用されているため、ＭＯＳＦＥＴ１０において前記（１）〜（４）の効果が得られる。
なお、実施の形態は前記に限らず、例えば次のように構成してもよい。
【００２３】
○ ＭＯＳＦＥＴ１０の構造は、領域１７が第２の半導体層１３を貫通して第１の半導体層１２に達する構造に限らず、図３（ｄ）に示すように、領域１７が第２の半導体層１３内に存在する構造としてもよい。この構造のＭＯＳＦＥＴ１０の製造は、例えば、次の手順で行われる。
【００２４】
先ず、図３（ａ）に示すように、Ｎ＋型のシリコンからなる半導体基板１１の主面に、Ｎ型の第１の半導体層１２をエピタキシャル成長により形成し、その後、図３（ｂ）に示すように、第１の半導体層１２上にＰ型の第２の半導体層１３を拡散によって形成する。次にイオン注入法を用いて、図３（ｃ）に示すように、第２の半導体層１３の各セルのコーナー部と対応する箇所にＰ＋型の領域１７を形成するためのＰ＋型の注入領域１９が形成される。また、第２の半導体層１３の中央部にも同時にＰ＋型の注入領域２０が形成される。次に図３（ｃ）に示すように、トレンチ１５がドライエッチング法により形成される。トレンチ１５は第２の半導体層１３の一部を貫いて第１の半導体層１２に達する深さに設けられる。次に前記と同様にしてトレンチ１５の内面にゲート酸化膜１６となるシリコン酸化膜が形成された後、ゲート電極Ｇが形成される。次にトレンチ１５で分割されたセルパターンの中央部を囲むようにＮ＋型の第３の半導体層１４が形成されて、図３（ｄ）に示すように、コーナー部に閾値電圧の高いトランジスタ領域が形成されたトレンチ構造を有する半導体装置が製造される。その後、ソース電極Ｓ及びドレイン電極Ｄ等が形成されてＭＯＳＦＥＴ１０が完成する。
【００２５】
○ ＭＯＳＦＥＴ１０はセルパターンの平面形状がほぼ正方形状に限らず、例えば図４に示すように、細長い長方形状とし、各セルパターンのコーナー部に閾値電圧Ｖｔｈの高いトランジスタ領域を形成するための領域１７を形成してもよい。この場合も、前記実施の形態の（１）〜（５）と同様な効果が得られる。
【００２６】
○ 図５に示すように、セルパターンを細長い長方形状とし、各セルパターンの長手方向の両端部に前記トランジスタ領域を構成する領域１７を幅方向全体にわたって形成してもよい。この発明では、トレンチ１５の各コーナー部毎に独立して前記トランジスタ領域が形成されたものに比較して構造が簡単になる。
【００２７】
○ トレンチ構造を有する半導体装置として、ＭＯＳＦＥＴ１０に限らず、ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）に適用してもよい。ＩＧＢＴに適用する場合は、例えば、図６に示すように、Ｐ＋型半導体基板２１にＮ＋型半導体層２３が設けられる点を除いて、ＭＯＳＦＥＴ１０と同じ構成となる。ただし、ＩＧＢＴ２２の場合は、ＭＯＳＦＥＴ１０においてソース電極Ｓと呼ばれた電極がエミッタ電極Ｅと呼ばれ、ドレイン電極Ｄと呼ばれた電極がコレクタ電極Ｃと呼ばれる。また、ソース領域はエミッタ領域と呼ばれる。この場合も、ＩＧＢＴにおいて、前記（１）〜（４）等と同様な効果が得られる。
【００２８】
〇 領域１７の不純物濃度を第３の半導体層１４の不純物濃度よりも低くせず、第３の半導体層１４の不純物濃度と同程度にしてもよい。
○ 前記各実施の形態ではＮチャネルの半導体装置について説明したが、Ｐチャネルの半導体装置としてもよい。この場合、第１導電型の不純物と第２導電型の不純物とを逆に用いればよい。例えば、ＭＯＳＦＥＴ１０の場合、半導体基板１１をＰ＋型、第１の半導体層１２をＰ型、第２の半導体層１３をＮ型、第３の半導体層１４をＰ＋型、領域１７をＮ＋型、注入領域２０が存在する場合は注入領域２０をＮ＋型、とする。ＩＧＢＴ２２の場合、半導体基板２１をＮ＋型、第１の半導体層１２をＰ型、第２の半導体層１３をＮ型、第３の半導体層１４をＰ＋型、領域１７をＮ＋型、注入領域２０をＮ＋型、半導体層２３をＰ＋型とする。
【００２９】
○ 領域１７が第１の半導体層１２に達する構造の半導体装置において、注入領域２０を設けたり、領域１７が第１の半導体層１２に達しない構造の半導体装置において、注入領域２０を省略してもよい。
【００３０】
○ トレンチは必ずしも格子状に連続していなくてもよい。
前記実施の形態から把握される発明（技術的思想）について、以下に記載する。
【００３１】
（１） 請求項１〜請求項３のいずれか一項に記載の発明において、前記トレンチは格子状に形成されている。
（２） 請求項１〜請求項３及び前記技術的思想（１）のいずれか一項に記載の発明において、前記半導体装置はＭＯＳＦＥＴである。
【００３２】
（３） 請求項１〜請求項３及び前記技術的思想（１）のいずれか一項に記載の発明において、前記半導体装置はＩＧＢＴである。
【００３３】
【発明の効果】
以上、詳述したように、請求項１〜請求項３に記載の発明によれば、オン抵抗の増加を招くこと無く、トレンチのコーナー部の閾値電圧Ｖｔｈの低下を防ぐことができ、品質が安定する。
【図面の簡単な説明】
【図１】（ａ）は一実施の形態のＭＯＳＦＥＴの要部模式斜視図、（ｂ）は同じく部分平面図、（ｃ）は（ｂ）のＣ−Ｃ線の位置で切断した模式断面図。
【図２】（ａ）〜（ｄ）はＭＯＳＦＥＴの製造方法を示す模式断面図。
【図３】（ａ）〜（ｄ）は別の実施の形態のＭＯＳＦＥＴの製造方法を示す模式断面図。
【図４】別の実施の形態のＭＯＳＦＥＴの要部模式平面図。
【図５】別の実施の形態のＭＯＳＦＥＴの要部模式平面図。
【図６】ＩＧＢＴの要部模式断面図
【図７】従来のＭＯＳＦＥＴの斜視図。
【符号の説明】
Ｇ…ゲート電極、１１，２１…半導体基板、１２…第１の半導体層、１３…第２の半導体層、１４…第３の半導体層、１５…トレンチ、１６…ゲート酸化膜、１７…領域。
Claims (3)
- 第１導電型の半導体基板と、
前記半導体基板の主面に設けられた第１導電型の第１の半導体層と、
前記第１の半導体層の上面に設けられたチャネル領域形成用の第２導電型の第２の半導体層と、
前記第２の半導体層の表層部の一部に設けられた第１導電型の第３の半導体層と、
前記第３の半導体層の表面から前記第２の半導体層の一部を貫いて前記第１の半導体層に達するように設けられ、前記第２の半導体層を複数に分割するトレンチと、
前記トレンチの内壁面に形成されたゲート酸化膜と、
前記ゲート酸化膜上から前記トレンチを埋めるように設けられたゲート電極とを備えたトレンチ構造を有する半導体装置であって、
少なくとも前記トレンチが交差するコーナー部に閾値電圧の高いトランジスタ領域が形成されているトレンチ構造を有する半導体装置。 - 前記閾値電圧の高いトランジスタ領域は前記第２の半導体層よりも濃度が高く、前記第３の半導体層よりも濃度の低い第２導電型の領域を設けることにより形成されている請求項１に記載のトレンチ構造を有する半導体装置。
- 前記トレンチによって前記第２の半導体層が分割されたセルパターンを有し、前記セルパターンが長方形状に形成され、そのセルパターンの長手方向の両端部に幅方向全域にわたって前記トランジスタ領域が形成されている請求項１又は請求項２に記載のトレンチ構造を有する半導体装置。
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