JPH04162572A - 半導体装置 - Google Patents
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Abstract
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Description
以下、パワーMO5FETと記す)単体を有する個別半
導体装置あるいはパワーMOS FETを組み込んだ
MO5集積回路などの半導体装置に係り、特に断面U字
状の溝(トレンチ)構造を有する縦型のパワーMO5F
ETの構造に関する。
ン抵抗化の動きが急速に進んで(する。特に、低耐圧の
60V〜100VクラスのパワーMOS FETは、
低オン抵抗化の傾向か顕著であり、現在では、フォトレ
ジスト上の制約からセルサイズの縮小に限界かみえてい
る平面構造の拡散自己整合(D S A ; Dirf
usion 5elf^ljgr+ment )タイプ
を更に一歩進め、I E D bl(Internat
ional Electron Devices Me
eting)86 ’−638などの文献に開示されて
いるよう1こ、セルサイズをより小型化できるトレンチ
構造を有スル縦型パワーMOS FETの開発か進め
られている。
ャネルトランジスタ)における一部のセル領域を斜め方
向から見た断面構造を示しており、単位セルの平面パタ
ーンを第7図に示している。
さてあり、N5XNsのセルサイズを有する単位セルの
パワーMO5FETが縦横に規則正しく多数配設されて
おり、各セルは、第1導電型(本例ではN+型)のシリ
コンからなる半導体基板10の主面に設けられている。
けられた低不純物濃度を有するN型の第1の半導体層(
エピタキシャル層、ドレイン領域)、12はこのエピタ
キシャル層11の上面に拡散によって設けられた第2導
電型(本例ではP型)の第2の半導体層(チャネル形成
層)、13・・・はこのチャネル形成層12の表層部に
格子状に設けられたN+型の第3の半導体層(ソース領
域)、14はこのソース領域13の中央部表面から前記
チャネル形成層12の一部を貫いて前記エピタキシャル
層11に達するように設けられた格子状のパターンを有
する幅1μm、深さ4μmのトレンチ、15はこのトレ
ンチ14の内壁面に形成されたゲート酸化膜、Gはこの
ゲート絶縁膜15上で上記トレンチ14を埋めるように
設けられたゲート電極、17はこのゲート電極G上を覆
うと共に前記トレンチ14の端部から僅かに張り出して
前記ソース領域13の一部を覆うように設けられた絶縁
膜、Sはこの絶縁膜17上および前記ソース領域13の
露出表面上および前記チャネル形成層12の露出表面上
に設けられたソース電極、Dは前記半導体基板10の裏
面に設けられたドレイン電極である。この場合、ソース
電極Sおよびドレイン電極りは各セルに対して一体的に
設けられ、各セルのゲート電極Gは共通に接続されてい
るので、各セルは並列に接続されている。
トレンチ14内にゲート電極Gを埋込む構造を有するの
で、セルサイズを10μmX10μm以下とすることが
でき、オン抵抗を極めて小さく (1,8mΩ・cm
−2程度)することができるようになってきた。
ておく。即ち、ソース電極Sを接地し、ドレイン電極り
およびゲート電極Gに正の電圧を印加する。このような
順バイアスの時、ゲート電圧を上げていくと、チャネル
形成層12のうちのゲート電極Gに対向するトレンチ側
面領域(チャネル部)がN型に反転して反転層となり、
ソース領域Sから反転層直下のエピタキシャル層11領
域に電子が流れる。
述べるような特性上の不具合が発生することが分った。
の他の部分B”とでゲート酸化膜15の厚さおよび膜質
が異なるという現象が生じ、その結果、閾値電圧VTR
%出力特性(I ns−l Y+sl )が上記A″部
とB″部とで異なることになり、特性面で様々なアンバ
ランスを引き起こすことになり、好ましくない。また、
トレンチ14の側面のコーナー部が凹状の場合でも上記
と同様の結果となり、しかも、トレンチ14の側面の凹
凸部に形成されるゲート酸化膜は膜質が悪く、この部分
をMOS FETのゲート酸化膜として使用する場合
には信頼性上の不具合(例えば高温逆バイアス寿命試験
における閾値電圧VTHの劣化、リーク電流の増大など
)か発生する。
を防止するために、トレンチ14の側面のコーナー部の
形状を滑らかに丸めるように工夫することか考えられる
か、この方法は、改善効果が低く、微細化を進める上で
も大きな制約となってくる。
ーMO3FETは、トレンチの側面のコーナー部とその
他の部分とでゲート酸化膜の厚さおよび膜質か異なり、
特性面で様々なアンバランスを引き起こしたり、信頼性
上の不具合が発生するという問題がある。
の目的は、超低オン抵抗を有すると共に信頼性が高く、
特性面で安定な良質な縦型パワーMO3FETを有する
半導体装置を提供することにある。
の主面に設けられた低不純物濃度を有するドレイン領域
用の第1導電型の第1の半導体層と、この第1の半導体
層の上面に設けられたチャネル領域形成用の第2導電型
の第2の半導体層と、この第2の半導体層の表層部の一
部に設けられたソース領域用の第1導電型の第3の半導
体層と、この第3の半導体層の表面から前記第2の半導
体層の一部を貫いて前記第1の半導体層に達するように
設けられたトレンチの内壁面に形成されたゲート絶縁膜
と、このゲート絶縁膜上で前記溝を埋めるように設けら
れたゲート電極と、このゲート電極上を覆うように設け
られた絶縁膜と、この絶縁膜上および前記第3の半導体
層の露出表面上ならびに前記第2の半導体層の露出表面
上に設けられたソース電極と、前記半導体基板の裏面に
設けられたドレイン電極を備えた縦型の電力用絶縁ゲー
ト型電界効果トランジスタを有する半導体装置において
、前記溝の側面のコーナー部は絶縁ゲート型電界効果ト
ランジスタとしての機能か抑制されていることを特徴と
する。
でのMOS FETとしての機能か抑制されており、
トレンチの側面のコーナー部以外にのみ均一なチャネル
を形成することか可能になるので、超低オン抵抗を有す
ると共に信頼性が高く、特性面で安定な良質な縦型パワ
ーMOS FETが得られる。
。
成される第1実施例に係る縦型パワーMOS FET
の単位セルの平面パターンを示しており、この縦型パワ
ーMO5FETは、第6図および第7図を参照して前述
した従来の縦型パワーMO5FETの断面構造および平
面パターンとほぼ同様であるが、前記溝の側面のコーナ
ー部はMOS FETとしての機能が抑制されている
点が異なり、その他は同じであるので第6図中と同じ符
号を付している。
FETとしての機能を抑制する構造の一具体例として
は、トレンチ14によってチャネル形成層12が分割さ
れたセルパターンのコーナー部には前記ソース領域13
を形成しなければよく、この場合の第1図の縦型パワー
MO5FETの形成方法の一例について第2図(a)乃
至(e)を参照しながら簡単に説明する。
”c m−3で厚さ150μmのN+型のシリコンか
らなる半導体基板10の主面に、不純物濃度が5X10
”cm−’で厚さが約10μmのN型のエピタキシャル
層11をエピタキシャル成長により形成する。さらに、
このエピタキシャル層11上に、不純物濃度がl Q
17c m−’程度で厚さが約2μmのP型のチャネル
形成層12を拡散によって形成する。引き続き、PEP
(光蝕刻プロセス)工程およびイオン注入法を用いて
、チャネル形成層12の表層部に不純物濃度が1020
cm−3程度で厚さ0.5μmのN゛型の・ノース領域
13を格子状に設ける。この場合、特にチャネル形成層
12の露出部C゛とトレンチ形成予定領域の交差部A″
にはソース領域13を形成しないことが重要である。
、例えばRIE (反応性イオンエツチング)法により
、ウニノー20のソース領域13の中央部表面から前記
チャネル形成層12の一部を貫いて前記エピタキシャル
層11に達するように、幅1μm、深さ4μmのトレン
チ14を形成する。この場合、トレンチ14をソース領
域13の中央に沿って設けるので、トレンチ14は格子
状のノくターンを有することになる。ここで、図中、2
1は例えば熱酸化膜、窒化膜、CVD (気相成長)酸
化膜が順次形成された積層膜である。
全域に厚さ500人のSiO2膜15膜形5する。これ
によりトレンチ14の内壁面を覆うようにゲート酸化膜
15が形成される。引き続き、リンかドープされたポリ
シリコン膜16をトレンチ14が十分に埋まるまで堆積
する。このポリシリコン膜16は後でゲート電極Gとし
て用いられるので、低抵抗であることが望ましく、上記
ポリシリコン膜16を堆積した後で高濃度の不純物をド
ープしてもよい。
ート電極Gとなるポリシリコン膜を残すようにポリシリ
コン膜16をエッチバックする。
人のPSG (リンシリケートガラス)膜からなる絶縁
膜17をCVD法により堆積し、PEP工程により上記
絶縁膜17の一部(チャネル形成層12上の全部および
ソース領域13上の一部)にコンタクト孔を開口する。
から僅かに張り出してソース領域13上の一部を覆うよ
うに絶縁膜17が設けられる。この後、全面に厚さ4μ
mのアルミニウム(1) )あるいはアルミニウム・シ
リコン合金(AIl−5i)からなるソース電極Sを蒸
着する。さらに、前記半導体基板10の裏面にもドレイ
ン電極りを形成し、第1図に示したような縦型パワーM
OS FETを得る。
本的には前述した従来の縦型パワーMO5FETと同様
の動作が得られるが、従来の縦型パワーMOS FE
Tの技術の延長上でソースPEP工程のマスク変更・に
よって単にソース領域13の拡散形状を変更するだけで
(新規な技術を必要としないで)、従来は不具合が生じ
ていたトレンチ14の側面のコーナー部でのMOS
FETとしての機能を抑制し、トレンチ14の側面のコ
ーナー部以外にのみ均一なチャネル部を形成することが
可能になるので、超低オン抵抗を有すると共に信頼性が
高く、特性面で安定な良質な縦型パワーMO5FETが
得られる。
MO5FETの他の実施例を示している。
に示した縦型パワーMOS FETと比べて、前記ト
レンチ14によって前記チャネル形成層12が分割され
たセルパターンの各コーナー部にP+型の第4の半導体
層30が拡散によって形成されている点が異なり、その
他は同しであるので第1図中と同じ符号を付している。
の側面のコーナー部はMOS FETとしての動作が
阻止されるので、第1図の縦型パワーMO3FETと同
様の効果が得られる。なお、セルパターンの各コーナー
部には、ソース領域13が形成されていてもいなくそも
よい。
に示した縦型パワーMOS FETと比べて、前記ト
レンチ14によ、って前記チャネル形成層12が分割さ
れたセルパターンは略長方形であり、このセルパターン
のコーナー部以外の長辺側にのみ前記ソース領域13が
形成されている(短辺側にはソース領域13が形成され
ていない)点が異なり、その他は同しであるので第1図
中と同じ符号を付している。
ワーMO5FETと同様の効果か得られるほか、均一な
チャネル幅を効率よく確保することができる。
に示した縦型パワーMO5FETと比べて、前記トレン
チ14か構造的に各々分離独立しており、互いに独立に
各トレンチ14内にそれぞれ形成されたゲート電極G相
互を電気的に接続する例えば不純物がドープされたポリ
シリコンからなるゲート配線51が設けられ、このゲー
ト配線51の直下には寄生素子動作を防ぐために前記ソ
ース領域13が形成されていない点が異なり、その他は
同じであるので第1図中と同じ符号を付している。
の側面のゲート酸化膜15の膜厚および膜質の不均一が
あっても、トレンチ14の側面のコーナー部はMOS
FETとしての機能が抑制されているので、第1図の
縦型パワーMO3FETと同様の効果が得られる。
と共に信頼性が高く、特性面で安定な良質な縦型パワー
MOS FETを有する半導体装置を実現することが
できる。
Tの単位セルを示す平面図、断面図、第2図(a)乃至
(e)は第1図の縦型パワーMO3FETの形成方法の
一例を模式的に示す斜視図および断面図、第3図は本発
明の他の実施例に係る縦型パワーMO5FETを示す斜
視図、第4図および第5図はそれぞれ本発明のさらに他
の実施例に係る縦型パワーMOS FETを示す平面
図、第6図は縦型パワーMO8FETにおける一部のセ
ル領域を取り出して一部断面で示す斜視図、第7図は従
来の縦型パワーMO5FETの単位セルを示す平面図で
ある。 10・・・N+型の半導体基板、11・・・N型の第1
の半導体層(エピタキシャル層、ドレイン領域)、12
・・P型の第2の半導体層(チャネル形成層)、13・
・・N゛型の第3の半導体層(ソース領域)、14・・
・トレンチ、15・・・ゲート酸化膜、16・・・ポリ
シリコン膜、17・・・絶縁膜、G・・・ゲート電極、
S・・・ソース電極、D・・・ドレイン電極、20・・
・ウェハ、30・・・P゛型の第4の半導体層、51・
・・ゲート配線。 出願人代理人 弁理士 鈴江武彦 )り 第1図 (a) 第2図 (d) (e) 第2図 第3図 第4図 第5図 第6図
Claims (1)
- 【特許請求の範囲】 (1)第1導電型の半導体基板と、 この半導体基板の主面に設けられた低不純物濃度を有す
るドレイン領域用の第1導電型の第1の半導体層と、 この第1の半導体層の上面に設けられたチャネル領域形
成用の第2導電型の第2の半導体層と、この第2の半導
体層の表層部の一部に設けられたソース領域用の第1導
電型の第3の半導体層と、この第3の半導体層の表面か
ら前記第2の半導体層の一部を貫いて前記第1の半導体
層に達するように設けられた溝の内壁面に形成されたゲ
ート絶縁膜と、 このゲート絶縁膜上で前記溝を埋めるように設けられた
ゲート電極と、 このゲート電極上を覆うように設けられた絶縁膜と、 この絶縁膜上および前記第3の半導体層の露出表面上な
らびに前記第2の半導体層の露出表面上に設けられたソ
ース電極と、 前記半導体基板の裏面に設けられたドレイン電極とを備
えた縦型の電力用絶縁ゲート型電界効果トランジスタを
有する半導体装置において、前記溝の側面のコーナー部
は絶縁ゲート型電界効果トランジスタとしての機能が抑
制されていることを特徴とする半導体装置。(2)前記
溝によって前記第2の半導体層が分割されたセルパター
ンを有し、このセルパターンのコーナー部には前記ソー
ス領域用の第1導電型の第3の半導体層が形成されてい
ないことを特徴とする請求項1記載の半導体装置。 (3)前記セルパターンのコーナー部には高不純物濃度
を有する第2導電型の第4の半導体層が形成されている
ことを特徴とする請求項1または2記載の半導体装置。 (4)前記溝によって前記第2の半導体層が分割された
セルパターンを有し、このセルパターンは略長方形であ
り、このセルパターンのコーナー部以外の長辺側にのみ
前記ソース領域用の第1導電型の第3の半導体層が形成
されていることを特徴とする請求項1記載の半導体装置
。 (5)前記溝が構造的に各々分離独立しており、互いに
独立に各溝内にそれぞれ形成されたゲート電極相互を電
気的に接続する配線が設けられ、この配線の直下には前
記ソース領域用の第1導電型の第3の半導体層が形成さ
れていないことを特徴とする請求項1記載の半導体装置
。
Priority Applications (1)
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---|---|---|---|
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Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2285781A JP2894820B2 (ja) | 1990-10-25 | 1990-10-25 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH04162572A true JPH04162572A (ja) | 1992-06-08 |
JP2894820B2 JP2894820B2 (ja) | 1999-05-24 |
Family
ID=17695987
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2285781A Expired - Lifetime JP2894820B2 (ja) | 1990-10-25 | 1990-10-25 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2894820B2 (ja) |
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