JP2007513523A5

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Info

Publication number: JP2007513523A5
Application number: JP2006542677A
Authority: JP
Filing date: 2004-11-30
Publication date: 2011-04-21

Claims

ドレイン領域と、
前記ドレイン領域の上に設けられたボディ領域と、
前記ボディ領域内に設けられたゲート領域と、
前記ゲート領域の周辺に設けられたゲート絶縁体領域と、
前記ゲート絶縁体領域の周辺に隣接して前記ボディ領域の表面に沿って設けられた複数のソース領域と、
を備えるクローズドセルトレンチＭＯＳ電界効果トランジスタ（ＴＭＯＳＦＥＴ）であって、
前記ゲート領域の第一の部分と前記ゲート絶縁体領域の第一の部分とが、実質的に平行に延びた構造として形成され、
前記ゲート領域の第二の部分と前記ゲート絶縁体領域の第二の部分とが、平行に対して直交する構造として形成され、
前記ドレイン領域の第一の部分が前記平行な構造とオーバーラップしており、
前記ドレイン領域の第二の部分が前記平行に対して直交する構造から分離している、
クローズドセルＴＭＯＳＦＥＴ。
前記クローズドセルＭＯＳＦＥＴは、低いゲート-ドレイン容量（Ｃgd）・オン抵抗（Ｒds-ｏｎ）積を提供する、請求項１に記載のクローズドセルＴＭＯＳＦＥＴ。
前記クローズドセルＭＯＳＦＥＴは、低減されたゲート-ドレイン容量・ゲート-ソース容量比を提供する、請求項１に記載のクローズドセルＴＭＯＳＦＥＴ。
前記ドレイン領域の前記第一の部分と前記平行に延びた構造とのオーバーラップが、前記ドレイン領域の延長部を含む、請求項１に記載のクローズドセルＴＭＯＳＦＥＴ。
前記ドレイン領域の前記第二の部分と前記平行に対して直交して延びる構造との分離が、前記ボディ領域のウエルを含む、請求項１に記載のクローズドセルＴＭＯＳＦＥＴ。
前記ボディ領域と前記複数のソース領域とが電気的に相互に接続している、請求項１に記載のクローズドセルＴＭＯＳＦＥＴ。
前記ドレイン領域はｎドープド半導体を含み、
前記ボディ領域はｐドープド半導体を含み、
前記ゲート絶縁体領域は酸化物を含み、
前記複数のソース領域は高濃度ｎドープド半導体を含み、
前記ゲート領域は高濃度ｎドープド半導体を含む、
請求項１に記載のクローズドセルＴＭＯＳＦＥＴ。
前記ドレイン領域は、
高いドーピング濃度を有する第一のドレイン部と、
低いドーピング濃度を有し、前記ボディ領域と前記第一のドレイン部との間に設けられた第二のドレイン部と、を備える、請求項１に記載のクローズドセルＴＭＯＳＦＥＴ。
前記第二のドレイン部は、前記クローズドセルＴＭＯＳＦＥＴの逆破壊電圧を増加させる、請求項８に記載のクローズドセルＴＭＯＳＦＥＴ。
前記ドレイン領域の前記第一の部分は高濃度ｎドープド半導体を含み、
前記ドレイン領域の前記第二の部分は低濃度ｎドープド半導体を含む、
請求項８に記載のクローズドセルＴＭＯＳＦＥＴ。
第一の複数の平行な領域に設けられた複数の開放したゲート-ドレイン領域と、
前記開放したゲート-ドレイン領域に対して直交する第二の複数の平行な領域内に設けられた複数の閉鎖したゲート-ドレイン領域と、
を備えるクローズドセルトレンチＭＯＳ電界効果トランジスタ（ＴＭＯＳＦＥＴ）。
前記複数の開放したゲート-ドレイン領域と、前記複数の閉鎖したゲート-ドレイン領域との組み合わせが、ゲート-ドレイン容量（Ｃgd）・オン抵抗（Ｒds-ｏｎ）積を減少させる、請求項１１に記載のクローズドセルＴＭＯＳＦＥＴ。
前記複数の開放したゲート-ドレイン領域と、前記複数の閉鎖したゲート-ドレイン領域との組み合わせが、ゲート-ドレイン容量・ゲート-ソース容量比を減少させる、請求項１１に記載のクローズドセルＴＭＯＳＦＥＴ。
基板上に第一の半導体層をエピタキシャル堆積するステップであって、当該第一の半導体層には第一の種類の不純物がドーピングされている、ステップと、
前記第一の半導体層に複数のトレンチをエッチングするステップであって、前記複数のトレンチの第一セットが互いに実質的に平行であって、前記複数のトレンチの第二セットが前記複数のトレンチの第一セットに関連して実質的に平行に対して直交している、ステップと、
前記複数のトレンチに隣接して絶縁体を形成するステップと、
前記複数のトレンチの第一セットの底部に隣接し、かつ前記複数のトレンチの第二セットの底部に隣接しないように前記第一の半導体層に注入を行うステップと、
前記複数のトレンチ内に第二の半導体層を堆積するステップと、
前記第一の半導体層の第一の部分に第二の種類の不純物を注入するステップと、
前記絶縁体に隣接して前記第一の半導体層の第二の部分に前記第一の種類の不純物を注入するステップと、
からなるクローズドセルＭＯＳ電界効果トランジスタ（ＴＭＯＳＦＥＴ）の製造方法。
前記第一の半導体層のエピタキシャル堆積は、リンが低濃度にドープされたシリコンをエピタキシャル堆積することを含む、請求項１４に記載の方法。
前記第一の半導体層の前記第一の部分に前記第二の種類の不純物を注入することは、ボロンを注入してボディ領域を形成することを含む、請求項１４に記載の方法。
前記複数のトレンチに隣接して絶縁体を形成することは、前記複数のトレンチに隣接した前記第一の半導体層を酸化することを含む、請求項１４に記載の方法。
前記複数のトレンチのエッチングが、前記複数のトレンチの底部が前記第一の半導体層の第三の部分に到達するまで実行される、請求項１４に記載の方法。
前記複数のトレンチの第一セットの底部に隣接した前記第一の半導体層への注入は、ボロンを注入して、前記複数のトレンチの第一セットの底部に隣接した前記絶縁体の一部を取り囲むウエルを形成することを含む、請求項１８に記載の方法。
前記複数のトレンチの第二セットの底部に隣接した前記第一の半導体層にリンを注入して、前記複数のトレンチの第二セットの底部に隣接した前記絶縁体から前記第一の半導体層の前記第三の部分まで延長部を形成することをさらに含む、請求項１９に記載の方法。
前記複数のトレンチのエッチングは、前記複数のトレンチの底部が前記第一の半導体層の第三の部分に到達する前に終了する、請求項１４に記載の方法。
前記複数のトレンチの第一セットの底部に隣接した前記第一の半導体層への注入は、リンを注入して、前記複数のトレンチの第一セットの底部に隣接した前記絶縁体層から前記第一の半導体層の前記第三の部分まで延長部を形成することを含む、請求項２１に記載の方法。
前記複数のトレンチの第二セットの底部に隣接した前記絶縁体層から、前記第一の半導体層の前記第三の部分までボロンがドープされた埋め込み層を形成することを含む、請求項２２に記載の方法。
前記第二の半導体層の前記複数のトレンチ内への前記堆積は、リンが高濃度にドープされるポリシリコンの化学気相堆積を含む、請求項１４に記載の方法。
前記絶縁体に隣接した前記第一の半導体層の第二の部分に前記第一の種類の不純物を注入することは、リンを注入してソース領域を形成することを含む、請求項１４に記載の方法。
前記複数のトレンチの第一セットの底部に隣接した前記第一の半導体層に注入を行うことは、不純物が前記複数のトレンチの第一セット内に注入されるが、前記複数のトレンチの第二セット内には注入されないように、前記第一の半導体層に対して第一の入射角度で注入イオン流を用いて前記不純物を注入することを含む、請求項１４に記載の方法。
基板上に第一の半導体層の第一の部分を堆積するステップであって、当該第一の半導体層には第一の種類の不純物がドーピングされている、ステップと、
前記第一の半導体層の前記第一部分をドーピングするステップであって、複数の埋め込みドープト領域が当該第一の半導体層の当該第一の部分に形成される、ステップと、
前記第一の半導体層の前記第一の部分の上に前記第一の半導体層の第二の部分を堆積するステップと、
前記第一の半導体層に複数のトレンチをエッチングするステップであって、前記複数のトレンチの第一セットが互いに実質的に平行し、かつ前記複数の埋め込みドープト領域に対して整列しており、前記複数のトレンチの第二セットが前記複数のトレンチの第一セットに関連して実質的に平行に対して直交している、ステップと、
前記複数のトレンチに隣接して絶縁体を形成するステップと、
前記複数のトレンチ内に第二の半導体層を堆積するステップと、
前記第一の半導体層のボディ領域に前記複数のトレンチ間において第二の種類の不純物をドーピングするステップと、
前記第一の半導体層のソース領域に前記複数のトレンチと前記第一の半導体層の前記第一領域との間においてドーピングするステップと、
からなるクローズドセルＭＯＳ電界効果トランジスタ（ＴＭＯＳＦＥＴ）の製造方法。
前記第一の半導体層の堆積は、第一の種類の不純物が低濃度にドープされた半導体材料をエピタキシャル堆積することを含む、請求項２７に記載の方法。
前記第一の半導体層の前記ボディ領域のドーピングは、前記第二の種類の不純物を注入することを含む、請求項２８に記載の方法。
前記第一の半導体層の前記ソース領域のドーピングは、前記第一の種類の不純物を注入することを含む、請求項２９に記載の方法。
前記基板は、前記第一の種類の不純物でドープされている、請求項３０に記載の方法。
前記複数の埋め込みドープト領域は前記第一の種類の不純物でドープされている、請求項３１に記載の方法。
前記複数のトレンチのエッチングが、前記複数のトレンチの底部が前記複数の埋め込みドープト領域に到達するまで実行される、請求項３２に記載の方法。
基板上に第一の半導体層をエピタキシャル堆積するステップであって、当該第一の半導体層には第一の種類の不純物がドーピングされている、ステップと、
前記第一の半導体層に複数のトレンチをエッチングするステップであって、前記複数のトレンチの第一セットが互いに実質的に平行であって、前記複数のトレンチの第二セットが前記複数のトレンチの第一セットに関連して実質的に平行に対して直交している、ステップと、
前記複数のトレンチに隣接して絶縁体を形成するステップと、
前記複数のトレンチの第一セットの底部に隣接して前記第一の半導体層に第一の種類の不純物をドーピングするステップと、
前記複数のトレンチの第二セットの底部に隣接して前記第一の半導体層に第二の種類の不純物をドーピングするステップと、
前記複数のトレンチ内に第二の半導体層を堆積するステップと、
前記第一の半導体層の第一の部分に前記第二の種類の不純物をドーピングするステップであって、前記第一の半導体層の前記第一の部分は前記複数のトレンチの下方に延びている、ステップと、
前記絶縁体に隣接して前記第一の半導体層の第二の部分に前記第一の種類の不純物をドーピングするステップと、
からなるクローズドセルＭＯＳ電界効果トランジスタ（ＴＭＯＳＦＥＴ）の製造方法。
前記第一の半導体層の堆積は、リンが低濃度にドープされたシリコンをエピタキシャル堆積することを含む、請求項３４に記載の方法。
前記複数のトレンチの第一セットの底部に隣接した前記第一の半導体層のドーピングは、前記第一の種類の不純物が前記複数のトレンチの第一セット内に注入されるが、前記複数のトレンチの第二セット内には注入されないように、第一の角度で前記第一の種類の不純物を注入することを含み、
前記複数のトレンチの第二セットの底部に隣接した前記第二の半導体層のドーピングは、前記第二の種類の不純物が前記複数のトレンチの第二セット内に注入されるが、前記複数のトレンチの第一セット内には注入されないように、第二の角度で前記第二の種類の不純物を注入することを含む、請求項３４に記載の方法。
前記複数のトレンチの第一セットの底部に隣接した前記第一の半導体層のドーピングは、リンの注入を含み、
前記複数のトレンチの第二セットの底部に隣接した前記第一の半導体層のドーピングは、ボロンの注入を含む、請求項３４に記載の方法。
前記第二の種類の不純物による前記第一の半導体層の前記第一の部分のドーピングは、ボロンを注入してボディ領域を形成することを含む、請求項３７に記載の方法。
前記第一の種類の不純物による前記絶縁体に隣接した前記第一の半導体層の第二の部分のドーピングは、リンを注入してソース領域を形成することを含む、請求項３８に記載の方法。
前記複数のトレンチに隣接する絶縁体の形成は、前記複数のトレンチに隣接する前記第一の半導体層を酸化することを含む、請求項３４に記載の方法。
前記複数のトレンチ内に第二の半導体層を堆積するステップは、リンが高濃度にドープされる化学気相堆積である、請求項３４に記載の方法。
基板上に第一の半導体層の第一の部分を堆積するステップであって、当該第一の半導体層には第一の種類の不純物がドーピングされている、ステップと、
前記第一の半導体層の前記第一の部分をドーピングするステップであって、複数の埋め込みドープト領域が当該第一の半導体層の当該第一の部分に形成されている、ステップと、
前記第一の半導体層の前記第一の部分の上に当該第一の半導体層の第二の部分を堆積するステップと、
前記第一の半導体層に複数のトレンチをエッチングするステップであって、前記複数のトレンチの第一セットが互いに実質的に平行し、前記複数の埋め込みドープト領域は前記複数のトレンチの前記第一セットの底部に隣接して整列しており、前記複数のトレンチの第二セットが前記複数のトレンチの第一セットに関連して実質的に平行に対して直交している、ステップと、
前記複数のトレンチの前記第二のセットの底部に隣接して整列した前記第一半導体層に、前記複数の埋め込みドープト領域とは反対の種類の不純物をドーピングするステップと、
前記複数のトレンチに隣接して絶縁体を形成するステップと、
前記複数のトレンチに内に第二の半導体層を堆積するステップと、
前記第一の半導体層のボディ領域に前記複数のトレンチ間において第二の種類の不純物をドーピングするステップと、
前記第一の半導体層のソース領域に前記複数のトレンチと前記第一の半導体層の前記第一領域との間においてドーピングするステップと、
からなるクローズドセルＭＯＳ電界効果トランジスタ（ＴＭＯＳＦＥＴ）の製造方法。
前記第一の半導体層の堆積は、第一の種類の不純物が低濃度にドープされた半導体材料をエピタキシャル堆積することを含む、請求項４２に記載の方法。
前記第一の半導体層の前記ボディ領域のドーピングは、前記第二の種類の不純物の注入を含む、請求項４３に記載の方法。
前記第一の半導体層の前記ソース領域のドーピングは、前記第一の種類の不純物の注入を含む、請求項４４に記載の方法。
前記基板は、前記第一の種類の不純物でドープされている、請求項４５に記載の方法。
前記複数の埋め込みドープト領域には前記第一の種類の不純物がドーピングされており、
前記複数のトレンチの前記第二のセットの底部に隣接する前記第一の半導体層には前記第二の種類の不純物がドーピングされている、請求項４６に記載の方法。
前記複数のトレンチの第二セットの底部に隣接した前記第二の半導体層のドーピングは、前記第二の種類の不純物が前記複数のトレンチの第二セット内に注入されるが、前記複数のトレンチの第一セット内には注入されないように、第二の角度で前記第二の種類の不純物を注入することを含む、請求項４７に記載の方法。
前記複数のトレンチのエッチングが、前記複数のトレンチの底部が前記複数の埋め込みドープト領域に到達するまで実行される、請求項４８に記載の方法。