KR101361275B1 - 디지털 디스플레이의 디지털 아날로그 변환 장치 - Google Patents

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Abstract

본 발명은 디스플레이의 해상도를 향상시킴과 아울러 해상도의 증가시에도 디지털아날로그변환기의 회로 면적을 최소화할 수 있어 사이즈 측면에서 유리한 디지털 디스플레이의 디지털 아날로그 변환장치에 관한 것으로, 이를 위하여 본 발명은 k비트로 이루어진 입력 디지털데이터를 상위비트와 하위비트 및 최하위비트로 각각 나누고, 상기 상위비트와 하위비트 및 최하위비트를 상호 직렬 연결된 다단의 아날로그변환수단을 통해 아날로그 신호로 각각 변환하되, 상기 상위비트와 하위비트는 전압분배 방식을 통해 아날로그 신호로 변환되고, 최하위비트는 전류제어 방식을 통해 아날로그 신호로 변환되어 픽셀의 계조전압을 표현하도록 구성되어 있다.
디스플레이, 소스드라이버, 디지털아날로그변환기, 디코더, 전류제어

Description

디지털 디스플레이의 디지털 아날로그 변환 장치{DIGITAL-ANALOG CONVERTER OF DIGITAL DISPLAY DEVICE}
본 발명은 디지털 아날로그 변환장치에 관한 것으로, 특히 디스플레이의 해상도를 향상시킴과 아울러 해상도의 증가시에도 디지털아날로그변환기의 회로 면적을 최소화할 수 있어 사이즈 측면에서 유리한 디지털 디스플레이의 디지털 아날로그 변환장치에 관한 것이다.
액정표시장치(LCD), 플라즈마표시장치(PDP) 및 전계발광표시장치(OLED) 등을 이용한 디지털 디스플레이는 디지털아날로그변환기를 이용하여 외부에서 입력된 디지털데이터를 디코딩하여 아날로그 계조전압으로 변환한 후 각 픽셀(R,G,B)을 구동시킴에 따라 원하는 영상을 표시하게 된다.
예컨대, 액정표시장치의 각 픽셀(R,G,B)은 비선형적인 광투과율 특성을 나타내게 되는 데, 이러한 비선형적인 광투과율에 대한 선형성을 확보하기 위하여 픽셀을 구동하는 소스 드라이버(Source Driver)의 디지털아날로그변환기에서 감마 보 정(gamma correction)을 하게 된다. 이러한, 감마 보정은 픽셀로 인가되는 전압과 광투과율 간의 관계를 선형화하는데 효과적으로 이용된다.
이와 같이 액정표시장치는 액정패널을 동작시키기 위해서 액정에 전압을 인가하여 백라이트로부터 나오는 광을 조절하여 원하는 영상을 표시하게 되는 데, 각 픽셀의 광투과율 특성이 다르기 때문에 액정표시장치는 패널에 원하는 영상을 정확하게 디스플레이하기 위해서는 각 픽셀(R,G,B)마다 광투과율을 각각 다르게 조절하여야 한다.
하지만, 지금까지는 각 픽셀(RGB)의 광투과율이 다름에도 불구하고 디지털아날로그변환기에서 각 픽셀의 계조값을 특정 픽셀을 기준으로 동일하게 설계함에 따라 각 픽셀의 광투과율을 각 픽셀로 정확하게 전달하지 못하였고, 이로 인해 액정패널에서 표시되는 색감이 자연색에 가깝게 나오지 않아 어떤 물체를 눈으로 볼 때의 색감과 액정패널을 통해 보이는 물체의 색감이 다르게 나타나게 되었다.
따라서, 이러한 결점을 보완해야 할 필요성이 점차 부각되고 있고, 이러한 결점을 보완하기 위해서는 기존보다 높은 해상도를 갖는 선형 디지털아날로그변환기를 필요로 한다.
도 1은 종래기술의 일예에 의한 디지털아날로그변환기를 나타낸 도면으로서, 계조전압생성부(11)와 디코더(13), 스위치제어부(15) 및 증폭기(17)로 이루어져 있다.
상기 계조전압생성부(11)는 복수의 저항들이 직렬로 연결되어 있어 각 저항에 걸리는 전압을 통해 서로 다른 계조전압을 생성하게 되며, 디코더(13)는 k비트 의 병렬 입력신호 중 상위 n비트의 신호를 입력받고 입력된 n비트에 해당되는 스위치를 선택하여 계조전압생성부(11)의 해당 계조전압을 제1 기준라인(VREFL)을 통해 출력하게 된다. 이때, 디코더(13)는 선택된 계조전압과 이웃하는 인접 계조전압도 선택하여 제2 기준라인(VREFH)을 통해 출력하게 된다.
스위치제어부(15)는 k비트의 병렬 입력신호 중 하위 m비트의 신호를 입력받고 m비트의 입력 데이터에 따라 복수의 내부스위치(미 도시함)를 제어하여 상기 제1 및 제2 기준라인(VREFL, VREFH)과 2m개의 출력라인을 상호 연결하고, 상기 제1 및 제2 기준라인(VREFL, VREFH)을 통해 입력된 신호를 멀티플렉싱하여 각 출력라인(2m개)으로 출력하도록 구성되어 있고, 증폭기(17)는 스위치제어부(15)를 통해 출력된 신호를 제공받아 보간을 실시하여 증폭한 후 최종 출력단으로 출력하게 된다.
이와 같이 구성된 종래의 디지털아날로그변환기에서는 고계조를 표현하기 위해서는 계조전압생성부(11)의 저항이 디코더(13)로 입력되는 디지털데이터의 비트수를 승산한 2n(n은 비트수)개가 필요하며, 생성된 계조전압을 선택하기 위한 디코더의 스위치가 필요하다. 따라서, n비트의 해상도의 향상을 가져오려면 회로면적은 기하급수적(2n)으로 증가됨과 아울러 계조를 표현하는 동작 기준전압이 상당히 크고 정밀해야 하는 문제점이 있었다.
이러한 문제점을 극복하기 위하여 종래에는 2단의 디코더와 각각의 저항렬을 사용하여 디지털아날로그변환기를 구현하였는데, 이를 나타낸 것이 도 2이다.
도 2는 종래의 다른 예에 의한 디지털아날로그변환기를 나타낸 도면으로서, 제1 계조전압생성부(51)와 제1 디코더(52), 버퍼(53, 54), 제2 계조전압생성부(55), 제2 디코더(56), 스위치제어부(57) 및 증폭기(58)로 이루어져 있다.
상기 제1 계조전압생성부(51)는 복수의 저항들이 직렬로 연결되어 있어 각 저항에 걸리는 전압을 통해 서로 다른 계조전압을 생성하게 되며, 제1 디코더(52)는 k비트의 병렬 입력신호 중 상위 n비트의 신호를 입력받고 입력된 n비트에 해당되는 스위치를 선택하여 제1 계조전압생성부(51)의 해당 계조전압을 제1 기준라인(V'REFL)을 통해 출력하게 된다. 이때, 제1 디코더(52)는 선택된 계조전압과 이웃하는 인접 계조전압도 선택하여 제2 기준라인(V'REFH)을 통해 출력하게 된다.
버퍼(53, 54)는 상기 제1 및 제2 기준라인(V'REFL, V'REFH)을 통해 출력되는 신호를 증폭하여 안정화시킨 후 제2 계조전압생성부(55)로 출력하게 된다.
제2 디코더(56)는 k비트의 병렬 입력신호 중 하위 m비트의 신호를 입력받고 입력된 m비트에 해당되는 스위치와 그와 이웃하는 인접 스위치를 각기 선택하여 제2 계조전압생성부(55)의 해당 계조전압을 제3 및 제4 기준라인(V''REFL, V''REFH)을 통해 각기 출력하게 된다.
스위치제어부(57)는 k비트의 병렬 입력신호 중 최하위 j비트의 신호를 입력받고 입력된 j비트 데이터에 따라 복수의 내부스위치(미 도시함)를 제어하여 상기 제3 및 제4 기준라인(V''REFL, V''REFH)과 복수의 출력라인(2j개)을 상호 연결하고, 상기 제3 및 제4 기준라인(V''REFL, V''REFH)을 통해 입력된 신호를 멀티플렉싱하여 각 출력라인(2j개)으로 출력하도록 구성되어 있고, 증폭기(58)는 스위치제어부(57)를 통해 출력된 신호를 제공받아 보간(Interpolation)을 실시하여 증폭한 후 소정의 계조전압을 최종 출력단(VOUT)으로 출력하게 된다.
도 2에서 제1 및 제2 디코더(52, 56)는 인가된 전압을 분배(divide)하기 위한 저항렬과, 상기 저항렬에 의해 출력된 전압 중 디지털데이터에 대응하는 아날로그 전압을 출력하기 위한 스위치를 각각 구비한다.
그리고, 제1 디코더(52)와 제2 디코더(56)는 버퍼(53, 54)에 의해 상호 연결되는데, 이는 제2 계조전압생성부(55)의 저항렬에 의해 제1 디코더(52)에서 분배된 전압레벨이 영향을 받지 않도록 하기 위한 것이다.
즉, 도 2는 n비트와 m비트의 제1 및 제2 디코더(52, 56)를 통해 출력된 아날로그 값을 스위치제어부(57)로 인가하고, j비트 증폭기(58)의 보간 동작에 의해 최종적인 아날로그 계조전압을 최종 출력단(VOUT)을 통해 외부에 전달하게 된다.
이와 같이 구성된 종래의 디지털아날로그변환기(50)는 채널당 2개의 버퍼(53, 54)가 추가로 들어가게 되어 회로면적이 증가되게 된다.
또한, 버퍼(53, 54)를 이용하여 구현된 디지털아날로그변환기(50)는 버퍼(53, 54)가 갖는 오프셋전압 때문에, 버퍼의 오프셋전압 이상의 정확도를 갖는 고계조의 디지털아날로그변환기를 설계하는데 제약이 따르게 된다.
이와 같은 종래기술은 처리해야 할 데이터의 비트 수가 늘어나면 날수록 계조전압생성부(51, 55)의 저항 개수와 디코더(52, 56)의 개수가 증가하게 되므로 디지털아날로그변환기의 사이즈가 기하급수적으로 커지게 된다. 일반적으로 상기 도 1 및 도 2와 같은 방식은 n비트가 증가될 때 2n만큼 사이즈가 증가하게 된다.
도 2의 경우에는 디코더를 n비트와 m비트를 나누어 데이터를 처리하였기 때문에 도 1에 비해서는 사이즈를 줄일 수 있었으나, 이 또한 추가적인 저항에 의한 전압분배 방식이 필요하고, 출력전압의 에러를 줄이기 위해 추가적인 버퍼가 필요하게 됨에 따라 디코더에서 줄어든 사이즈만큼 다시 커져서 사이즈를 줄인 이점이 없어지게 되는 것이다.
본 발명의 목적은 디지털아날로그변환기로 입력되는 디지털데이터를 비트별로 분리하여 처리하되 전압분배 방식과 전류조절 방식을 혼합하여 계조를 표현함으로써, 비트 수의 증가에 따라 기하급수적으로 증가되는 사이즈를 효율적으로 줄일 수 있음과 아울러 높은 해상도를 확보할 수 있는 디지털 디스플레이의 디지털 아날로그 변환장치를 제공하는 데 있다.
본 발명의 다른 목적은 디지털아날로그변환기를 전압분배 방식과 전류조절 방식을 혼합하여 계조를 표현하되 디지털아날로그변환기를 선형으로 설계함으로써, 각 픽셀의 광투과율 특성에 따라 각 픽셀의 계조전압을 최적으로 조절하는 것이 가능한 디지털 디스플레이의 디지털 아날로그 변환장치를 제공하는 데 있다.
상기 목적을 달성하기 위한 본 발명의 기술적 수단은, 복수의 저항이 직렬로 연결되어 각 저항에 걸리는 전압을 통해 서로 다른 계조전압을 생성하는 계조전압생성부; k비트의 병렬 입력데이터 중 상위 n비트에 대한 데이터를 입력받고 입력된 n비트에 해당되는 한 쌍의 스위치를 선택하여 계조전압생성부의 해당 계조전압을 제1 및 제2 기준라인을 통해 출력하는 디코더; 상기 k비트의 병렬 입력데이터 중 하위 m비트의 입력 데이터에 따라 복수의 내부스위치를 제어하여 상기 제1 및 제2 기준라인과 복수의 출력라인을 상호 연결하고, 상기 제1 및 제2 기준라인으로 입력된 데이터를 복수의 출력라인을 통해 출력하는 스위치제어부; 상기 스위치제어부를 통해 출력된 신호를 복수의 입력라인을 통해 제공받아 증폭한 후 소정의 계조전압을 출력하는 증폭기; 및 상기 k비트의 병렬 입력데이터 중 최하위 j비트의 입력데이터에 따라 작동되되, 상기 증폭기의 출력을 상기 입력데이터에 대응하여 미리 설정된 전류량만큼 접지전압으로 인가하여 증폭기의 계조전압을 조절하는 전류디코더;를 포함하는 것을 특징으로 한다.
상기 전류디코더는, 증폭기의 출력단에서 반전입력단자로 피드백되는 전류통로에 설치된 피드백 저항; 상기 피드백 저항에 병렬로 연결된 스위칭소자; 및 상기 피드백 저항의 일측과 접지전압단 사이에 직렬 연결되되 최하위 비트의 입력 데이터에 따라 스위칭되어 미리 설정된 일정 전류를 접지전압 측으로 흘리는 정전류부;를 포함하여 구성된 것을 특징으로 한다.
상기 정전류부는 최하위 비트의 비트 수에 대응되는 개수로 설치되되, 정전류부가 복수 개일 경우 피드백 저항의 일측과 접지전압단 사이에서 상호 병렬로 설치되는 것을 특징으로 하며, 상기 복수의 정전류부는 최하위 j비트 중 서로 다른 비트데이터를 각기 입력받아 작동하고, 상기 복수의 정전류부는 입력되는 비트 데이터에 따라 IREF×2p(단, p는 입력비트의 10진 자리값임)의 전류량을 접지전압으로 인가하는 것을 특징으로 한다.
상기 정전류부는, 상기 피드백 저항의 일측과 정전류원 사이의 전류통로에 직렬 연결되어 최하위 비트 중 특정 비트의 데이터를 입력받아 스위칭되는 스위칭수단; 및 상기 스위칭수단의 일측과 접지전압단 사이에 직렬 연결되어 스위칭수단의 도통에 따라 증폭기에서 출력되는 일정 전류를 접지전압으로 인가하는 정전류원;을 포함하여 구성된 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 다른 기술적 수단은, 복수의 저항이 직렬로 연결되어 각 저항에 걸리는 전압을 통해 서로 다른 계조전압을 생성하는 계조전압생성부; k비트의 병렬 입력데이터 중 상위 n비트에 대한 데이터를 입력받고 입력된 n비트에 해당되는 한 쌍의 스위치를 선택하여 계조전압생성부의 해당 계조전압을 제1 및 제2 기준라인을 통해 출력하는 디코더; 상기 k비트의 병렬 입력데이 터 중 하위 m비트의 입력 데이터에 따라 복수의 내부스위치를 제어하여 상기 제1 및 제2 기준라인과 복수의 출력라인을 상호 연결하고, 상기 제1 및 제2 기준라인으로 입력된 데이터를 복수의 출력라인을 통해 출력하는 스위치제어부; 상기 스위치제어부를 통해 출력된 신호를 복수의 입력라인을 통해 제공받아 증폭한 후 소정의 계조전압을 출력하는 증폭기; 및 상기 k비트의 병렬 입력데이터 중 최하위 j비트의 입력데이터에 따라 작동되되, 전원전압을 상기 입력데이터에 대응하여 미리 설정된 전류량만큼 증폭기의 출력단으로 인가하여 증폭기의 계조전압을 조절하는 전류디코더;를 포함하는 것을 특징으로 한다.
상기 전류디코더는, 증폭기의 출력단에서 반전입력단자로 피드백되는 전류통로에 설치된 피드백 저항; 상기 피드백 저항에 병렬로 연결된 스위칭소자; 및 상기 피드백 저항의 일측과 전원전압단 사이에 직렬 연결되되 최하위 비트의 입력 데이터에 따라 스위칭되어 미리 설정된 일정 전류를 증폭기의 출력단으로 인가하는 정전류부;를 포함하여 구성된 것을 특징으로 한다.
상기 정전류부는 최하위 비트의 비트 수에 대응되는 개수로 설치되되, 정전류부가 복수 개일 경우 피드백 저항의 일측과 전원전압단 사이에서 상호 병렬로 설치되며, 상기 복수의 정전류부는 최하위 j비트 중 서로 다른 비트데이터를 각기 입력받아 작동하고, 상기 복수의 정전류부는 입력되는 비트 데이터에 따라 IREF×2p(단, p는 입력비트의 10진 자리값임)의 전류량을 증폭기의 출력단으로 인가하는 것을 특징으로 한다.
상기 정전류부는, 상기 피드백 저항의 일측과 정전류원 사이의 전류통로에 직렬 연결되어 최하위 비트 중 특정 비트의 데이터를 입력받아 스위칭되는 스위칭수단; 및 상기 스위칭수단의 일측과 전원전압단 사이에 직렬 연결되어 스위칭수단의 도통에 따라 전원전압을 피드백 저항을 통해 증폭기의 출력단으로 인가하는 정전류원;을 포함하여 구성된 것을 특징으로 한다.
이상에서 설명한 바와 같이 본 발명은 입력 디지털데이터에 대한 비트 수의 증가에 따라 기하급수적으로 증가되는 사이즈를 보다 효율적으로 줄일 수 있음과 아울러 전압분배와 전류조절 방식을 이용하여 고계조의 표현이 용이해짐에 따라 높은 해상도를 확보할 수 있는 이점이 있다.
또한, 디지털아날로그변환기를 선형으로 설계하여 각 픽셀의 광투과율 특성에 따라 각 픽셀의 계조전압을 최적으로 조절하는 것이 가능함으로써, 디스플레이의 색감을 자연색에 가깝게 표현하여 고품위의 영상을 제공하는 것이 가능하고, 이에 따라 시장경쟁력을 향상시킬 수 있는 이점이 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예에 대하여 보다 상세하게 설명하고자 한다.
도 3은 본 발명의 일실시예에 의한 디지털 디스플레이의 디지털아날로그변환 기를 나타낸 회로블록도로서, 계조전압생성부(110)와 디코더(120), 스위치제어부(130), 증폭기(140) 및 전류디코더(150)로 이루어져 있다.
상기 계조전압생성부(110)는 복수의 저항들이 직렬로 연결되어 있어 각 저항에 걸리는 전압을 통해 서로 다른 계조전압을 생성하게 된다.
디코더(120)는 k비트(n+m+j비트)의 병렬 입력데이터(D<j+m+n:1>) 중 상위 n비트에 대한 데이터(D<j+m+n:j+m+1>)>를 입력받고 입력된 n비트에 해당되는 한 쌍의 스위치를 선택하여 계조전압생성부(110)의 해당 계조전압을 제1 및 제2 기준라인(VREFL, VREFH)을 통해 출력하도록 구성되어 있다.
스위치제어부(130)는 k비트의 병렬 입력 데이터 중 하위 m비트의 입력 데이터(D<j+m:j+1>)에 따라 복수의 내부 스위치(미 도시함)를 제어하여 상기 제1 및 제2 기준라인(VREFL, VREFH)과 복수의 출력라인(2m개)을 상호 연결하고, 상기 제1 및 제2 기준라인(VREFL, VREFH)을 통해 입력된 신호를 멀티플렉싱하여 각 출력라인(2m개)을 통해 출력하도록 구성되어 있다.
증폭기(140)는 상기 스위치제어부(130)를 통해 출력된 복수의 입력신호를 제공받아 보간(interpolation)을 실시하여 증폭한 후 액정패널의 해당 셀로 출력하도록 구성되어 있다.
전류디코더(150)는 상기 k비트의 병렬 입력데이터 중 최하위 j비트의 입력 데이터(D<j:1>)에 따라 작동되어 상기 증폭기(140)를 통해 출력되는 전류를 피드백 루프를 통해 미리 설정된 전류량만큼 접지전압단(VSS)으로 인가하도록 구성되어 있다.
또한, 상기 전류디코더(150)는 피드백 저항(FR1)과 스위칭소자(SW1) 및 정전류부(151)를 포함하여 구성되어 있다.
상기 피드백 저항(FR1)은 증폭기(140)의 출력단(VOUT)에서 증폭기(140)의 반전입력단자(-)로 피드백되는 전류통로에 설치되어 있고, 스위칭소자(SW1)는 피드백 저항(FR1)에 병렬로 연결되어 있다.
정전류부(151)는 피드백 저항(FR1)의 일측과 접지전압단(VSS) 사이에 직렬 연결되되 최하위 비트의 입력 데이터에 따라 스위칭되어 미리 설정된 일정 전류를 접지전압(VSS) 측으로 흘리도록 구성되어 있다.
상기 정전류부(151)는 최하위 비트의 비트 수에 대응되는 개수로 설치되는 것이 바람직한 데, 예컨대 최하위 비트가 1비트일 경우에는 정전류부가 1개(151)로 구성되며, 최하위 비트가 2비트일 경우에는 정전류부가 2개(151, 152)로 구성되고, 최하위 비트가 3비트일 경우에는 정전류부가 3개(151, 152, 153)로 구성되는 것이 바람직하다.
아울러, 정전류부(151)가 복수 개(151∼155)일 경우 피드백 저항(FR1)의 일측과 접지전압단(VSS) 사이에서 상호 병렬로 설치되어 서로 다른 비트의 데이터를 입력받아 작동하게 된다. 이때, 각 정전류부(151∼155)는 전류량이 서로 상이하게 설정되어 있다.
아울러, 상기 각 정전류부(151∼155)는 스위칭수단(NM)과 정전류원(CCS)을 포함하여 구성되어 있는 데, 상기 스위칭수단(NM)은 피드백 저항(FR1)의 일측과 정전류원(CCS) 사이의 전류통로에 직렬 연결되어 최하위 비트 중 특정 비트를 입력 데이터로 하여 스위칭되도록 구성되어 있고, 정전류원(CCS)은 스위칭수단(NM)의 일측과 접지전압단(VSS) 사이에 직렬 연결되어 스위칭수단(NM)의 도통에 따라 증폭기(140)에서 출력되는 일정 전류를 접지전압(VSS)으로 인가하도록 구성되어 있다.
상기에서 각 정전류부(151∼155)의 스위칭수단(NM)은 최하위 j비트 중 특정 비트의 디지털데이터를 입력으로 하여 스위칭되는 데, 여기서 스위칭수단(NM)은 N모스 트랜지스터이다.
상기 정전류부(151)가 복수 개(151∼155)일 경우, 각 정전류부(151∼155)의 정전류원(CCS)은 해당 스위칭수단(NM)으로 입력되는 각 비트 데이터에 따라 IREF×2p(단, p는 입력비트의 10진 자리값임)의 전류량을 접지전압단(VSS)으로 인가하게 된다.
상기에서 피드백 저항(FR1)에 병렬로 설치된 스위칭소자(SW1)는 최하위 j비트의 디지털데이터가 모두 '0'일 경우에 턴온되도록 구성되어 있다.
이와 같이 구성된 디지털아날로그변환기(100)는 k비트로 이루어진 입력 디지털데이터를 상위비트(n비트)와 하위비트(m비트) 및 최하위비트(j비트)로 각각 나누고, 상기 상위비트(n비트)와 하위비트(m비트) 및 최하위비트(j비트)를 상호 직렬 연결된 다단의 아날로그변환수단(120, 130, 150)을 통해 아날로그 신호로 각각 변 환하되, 상기 상위비트(n비트)와 하위비트(m비트)는 전압분배 방식을 통해 아날로그 신호로 변환되고, 최하위비트(j비트)는 전류제어 방식을 통해 아날로그 신호로 변환되어 픽셀의 계조전압을 표현하게 된다.
즉, k비트의 디지털데이터를 상위 n비트와 하위 m비트 및 최하위 j비트로 각각 나누고, 각 비트에 해당되는 디지털데이터를 디코더(120)와 스위치제어부(130) 및 전류디코더(150)로 각기 입력함에 따라 디지털아날로그변환기의 사이즈를 축소하고 해상도를 향상시키고자 한 것이다.
이와 같이 구성된 디지털아날로그변환기(100)에서 k비트의 병렬 입력 데이터 중 상위 n비트의 데이터가 디코더(120)로 입력되면, 디코더(120)는 입력된 n비트에 해당되는 스위치를 선택하여 계조전압생성부(110)의 해당 계조전압을 제1 기준라인(VREFL)을 통해 출력하게 되는 데, 이때 디코더(120)는 선택된 계조전압과 이웃하는 인접 계조전압도 선택하여 제2 기준라인(VREFH)을 통해 출력하게 된다.
상기에서 해당 계조전압과 그에 이웃하는 인접 계조전압에 대한 선택은 디스플레이의 그레이 스케일 구현 방식에 따라 그 적용이 달라진다. 즉, 디스플레이가 포지티브 그레이 스케일 방식인 경우에는 특정 저항의 하단에 걸리는 전압이 입력 디지털데이터에 해당하는 계조전압으로 제1 기준라인(VREFL)으로 출력되게 되고, 상기 저항의 상단에 걸리는 전압이 계조전압에 이웃하는 인접 계조전압에 해당되어 제2 기준라인(VREFH)으로 출력되게 된다.
물론, 네거티브 그레이 스케일 방식인 경우에는 저항의 상단에 걸리는 전압 이 입력 디지털데이터에 해당하는 계조전압으로 제2 기준라인(VREFH)으로 출력되게 되고, 상기 저항의 하단에 걸리는 전압이 계조전압에 이웃하는 인접 계조전압에 해당되어 제1 기준라인(VREFL)으로 출력되게 된다.
스위치제어부(130)는 k비트의 병렬 입력데이터 중 하위 m비트의 데이터를 입력받고 입력된 m비트의 데이터에 따라 내부 스위치들(미 도시함)을 제어하여 제1 기준라인(VREFL)과 제2 기준라인(VREFH)을 통해 입력된 하한전압과 상한전압을 멀티플렉싱하여 복수의 출력라인(2m개)을 통해 출력하게 된다.
도 4a 및 도 4b는 스위치제어부(130)로 입력되는 디지털데이터에 따라 제1 및 제2 기준라인(VREFL, VREFH)을 통해 입력되는 하한전압과 상한전압을 복수의 출력라인과 멀티플렉싱한 예를 나타낸 것이다.
예컨대, 스위치제어부(130)로 입력되는 디지털데이터가 2비트이고, 그 디지털데이터가 (1, 1)일 경우 도 4a와 같이 제1 기준라인(VREFL)에서 출력되는 하한전압에 1개의 출력라인이 결합되도록 내부 스위치(미 도시함)를 제어하고, 제2 기준라인(VREFL)에서 출력되는 상한전압에 3개의 출력라인이 결합되도록 내부 스위치를 제어하게 된다.
이와 같이 내부 스위치를 제어할 경우 스위치제어부(130)는 아래 수학식 1과 같은 출력을 얻을 수 있다.
Figure 112007057558933-pat00001
즉, 제1 기준라인(VREFL)을 통해 출력되는 하한전압이 2V이고 제2 기준라인(VREFH)을 통해 출력되는 상한전압이 3V일 경우, 도 4a는 상기 수학식1에 의해
Figure 112007057558933-pat00002
이므로 스위치제어부(130)의 출력은 2.75V가 된다.
도 4b의 경우에는 스위치제어부(130)로 입력되는 디지털데이터가 2비트이고, 그 디지털데이터가 (1, 0)일 경우 하한전압에 2개의 출력라인이 결합되도록 내부 스위치를 제어하고, 상한전압에도 2개의 출력라인이 결합되도록 내부 스위치를 제어하게 된다.
만일, 하한전압이 2V이고 상한전압이 3V일 경우, 도 4b는 상기 수학식1에 의해
Figure 112007057558933-pat00003
이므로 스위치제어부(130)의 출력은 2.5V가 되는 것이다.
물론, 입력 디지털데이터에 따른 내부 스위치들의 결합 관계는 실시예에 불과할 뿐 설계에 따라 변경될 수 있는 것이다.
이와 같이 스위치제어부(130)의 복수의 출력라인을 통해 출력된 아날로그 신호는 증폭기(140)로 입력되고, 증폭기(140)는 입력된 아날로그 신호의 보간을 실시하여 증폭한 후 최종 출력단으로 소정의 계조전압을 출력하게 된다.
그리고, 전류디코더(150)는 k비트의 병렬 입력데이터 중 최하위 j비트의 데 이터를 입력받고 입력된 j비트에 따라 정전류부(151∼155)의 특정 스위칭수단(NM)을 선택하여 증폭기(140)를 통해 출력되는 전류 중 미리 설정된 전류를 접지전압단(VSS)으로 인가하게 된다.
예컨대, 상기 전류디코더(150)로 입력되는 최하위 j비트가 2비트일 경우에는 정전류부를 2j개(4개)가 아니라 j개(2개; 151, 152)로 구성하게 되는 데, 이때 각 정전류부(151, 152)의 스위칭수단(NM)으로 각각 입력된 디지털데이터가 모두 0일 경우에는 제1 및 제2 정전류부(151, 152)의 스위칭수단(NM)은 모두 턴오프됨과 아울러 전류디코더(150)는 피드백 저항(FR1)에 병렬로 연결된 스위칭소자(SW1)를 턴온시키게 된다.
그리고, 각 정전류부(151, 152)의 스위칭수단(NM)으로 각각 입력된 디지털데이터가 0과 1일 경우에는 제1 정전류부(151)의 스위칭수단(NM)은 턴온되고 제2 정전류부(152)의 스위칭수단(NM)은 턴오프됨과 아울러 스위칭소자(SW1)는 전류디코더(150)에 의해 턴오프되며, 각 정전류부(151, 152)의 스위칭수단(NM)으로 각각 입력된 디지털데이터가 1과 0일 경우에는 제1 정전류부(151)의 스위칭수단(NM)은 턴오프되고 제2 정전류부(152)의 스위칭수단(NM)은 턴온됨과 아울러 스위칭소자(SW1)는 전류디코더(150)에 의해 턴오프되며, 각 정전류부(151, 152)의 스위칭수단(NM)으로 각각 입력된 디지털데이터가 모두 1일 경우에는 제1 및 제2 정전류부(151, 152)의 스위칭수단(NM)은 모두 턴온됨과 아울러 스위칭소자(SW1)는 전류디코더(150)에 의해 턴오프된다.
아래 표 1에서는 전류디코더(150)로 입력되는 디지털데이터가 3비트일 경우에 제1 정전류부(151)와 제2 정전류부(152) 및 제3 정전류부(153)의 각 스위칭수단(NM)과 스위치소자(SW1)의 온오프 동작 상태를 나타낸 것이다.
전류디코더로 3비트의 데이터가 입력될 경우
디지털데이터 제1 정전류부 제2 정전류부 제3 정전류부 스위칭소자
000 OFF OFF OFF ON
001 ON OFF OFF OFF
010 OFF ON OFF OFF
011 ON ON OFF OFF
100 OFF OFF ON OFF
101 ON OFF ON OFF
110 OFF ON ON OFF
111 ON ON ON OFF
상기 표 1에서와 같이 디지털데이터에 따라 각 정전류부(151∼153)를 조합하여 작동시킴에 따라 정전류부의 개수를 최소화할 수 있는 데, 이는 각 정전류부(151∼153)에 설정된 정전류량이 다르기 때문에 가능하며, 해상도를 높이더라도 디지털아날로그변환기의 사이즈를 최소화할 수 있게 된다.
즉, 도 3은 입력된 디지털데이터(D<j:1>)에 따라 전류디코더(150)에서 결정된 전류가 증폭기(140)의 피드백 저항(FR1)을 통해 접지전압단(VSS)으로 흐르면 증폭기(140)의 출력단(VOUT)에서는 그에 따른 전압 강하가 발생되며, 전류의 양에 따라 출력단(VOUT)의 전압 강하가 달라지기 때문에 선형적으로 전압을 나누어 계조를 표현할 수 있다.
도 5는 도 3을 간략하게 나타낸 회로도로서, 전류디코더(150)로 입력되는 최하위 비트가 3비트일 경우를 예로 하여 설명하고자 한다.
스위치제어부(130)에서 출력되는 전압을 VA라고 가정하면, 증폭기(140)의 출력전압(VOUT)은 아래 수학식 2와 같다.
Figure 112007057558933-pat00004
상기 수학식 2에서 식①의 VX에 식②를 대입하여 풀면 아래 수학식 3과 같이 나타난다.
Figure 112007057558933-pat00005
상기 수학식 3에서 보는 바와 같이 스위치제어부(130)의 출력전압(VOUT)과 전류디코더(150)로 입력되는 디지털데이터(D<j:1>)에 따라 접지전압단(VSS)으로 흐르는 전류를 N배하여 가산함에 따라 결국 선형적으로 전압을 출력하게 된다.
전류디코더(150)로 입력되는 최하위 비트가 3비트일 경우 각 디지털데이터에 따른 증폭기(140)의 출력전압(VOUT)은 아래의 표 2와 같다.
디지털데이터 VOUT 디지털데이터 VOUT
000 VA + 0 100 VA + 4IREF·FR1
001 VA + 1IREF·FR1 101 VA + 5IREF·FR1
010 VA + 2IREF·FR1 110 VA + 6IREF·FR1
011 VA + 3IREF·FR1 111 VA + 7IREF·FR1
아울러, 상기 표 2에서와 같이 전류디코더(150)로 입력되는 디지털데이터(D<j:1>)가 '000'일 경우에는 정전류부(151∼155)의 모든 스위칭수단(NM)이 턴오프되어 증폭기(140)의 출력전압(VOUT)이 접지전압단(VSS) 측으로 흐르지 않게 되며, 이때에는 피드백 저항(FR1)에 병렬로 연결된 스위칭소자(SW1)를 턴온시켜 증폭기(140)의 출력전압(VOUT)이 피드백 저항(FR1)에 의한 전압 손실이 없도록 하는 것이 바람직하다.
도 6은 본 발명의 다른 실시예에 의한 디지털아날로그변환기를 나타낸 회로도로서, 계조전압생성부(110)와 디코더(120), 스위치제어부(130), 증폭기(140) 및 전류디코더(160)로 이루어져 있다.
도 6의 계조전압생성부(110)와 디코더(120), 스위치제어부(130) 및 증폭기(140)는 도 3의 구성과 동일하며, 전류디코더(160)의 구성이 도 3과 상이한 것이다.
따라서, 도 3과 동일한 구성인 계조전압생성부(110)와 디코더(120), 스위치제어부(130) 및 증폭기(140)에 대해서는 구체적인 설명을 생략하도록 하겠으며, 전류디코더를 중심으로 설명하고자 한다.
즉, 전류디코더(160)는 k비트의 병렬 입력데이터 중 최하위 j비트의 입력 데이터에 따라 작동되어 전원전압을 증폭기(140)의 피드백 루프를 통해 미리 설정된 전류량만큼 증폭기(140)의 출력단(VOUT)으로 인가하도록 구성되어 있다.
상기 전류디코더(160)는 피드백 저항(FR2)과 스위칭소자(SW2) 및 정전류부(161)를 포함하여 구성되어 있다.
상기 피드백 저항(FR2)은 증폭기(140)의 출력단(VOUT)에서 증폭기(140)의 반전입력단자(-)로 피드백되는 전류통로에 설치되어 있고, 스위칭소자(SW2)는 피드백 저항(FR2)에 병렬로 연결되어 있다.
정전류부(161)는 피드백 저항(FR2)의 일측과 전원전압단(VDD) 사이에 직렬 연결되되 최하위 비트의 입력 데이터에 따라 스위칭되어 미리 설정된 일정 전류를 증폭기(140)의 출력단(VOUT)으로 인가하도록 구성되어 있다.
상기 정전류부(161)는 최하위 비트의 비트 수에 대응되는 개수로 설치되는 것이 바람직한 데, 정전류부(161)가 복수 개(161∼165)일 경우 피드백 저항(FR2)의 일측과 전원전압단(VDD) 사이에서 상호 병렬로 설치되어 서로 다른 비트의 데이터를 입력받아 작동하게 된다.
이때, 각 정전류부(161∼165)는 증폭기(140)의 출력단(VOUT)으로 인가하는 전류량이 서로 상이하도록 구성되어 있다.
아울러, 상기 각 정전류부(161∼165)는 스위칭수단(PM)과 정전류원(CCS)을 포함하여 구성되어 있는 데, 상기 스위칭수단(PM)은 피드백 저항(FR2)의 일측과 정전류원(CCS) 사이의 전류통로에 직렬 연결되어 최하위 비트 중 특정 비트를 입력 데이터로 하여 스위칭되도록 구성되어 있고, 정전류원은 스위칭수단(PM)의 일측과 전원전압단(VDD) 사이에 직렬 연결되어 스위칭수단(PM)의 도통에 따라 일정 전류를 증폭기(140)의 출력단(VOUT)으로 인가하도록 구성되어 있다.
상기에서 각 정전류부(161∼165)의 스위칭수단(PM)은 최하위 j비트 중 특정 비트의 디지털데이터를 입력으로 하여 스위칭되는 데, 여기서 스위칭수단(PM)은 P모스 트랜지스터이다.
상기 정전류부(161)가 복수 개(161∼165)일 경우, 각 정전류부(161∼165)의 정전류원(CCS)은 해당 스위칭수단(PM)으로 입력되는 각 비트 데이터에 따라 IREF×2p(단, p는 입력비트의 10진 자리값임)의 전류량을 증폭기(140)의 출력단(VOUT)으로 인가하게 된다.
상기에서 피드백 저항(FR2)에 병렬로 설치된 스위칭소자(SW2)는 최하위 j비트의 디지털데이터가 모두 '0'일 경우에 턴온되도록 구성되어 있다.
도 7은 도 6을 간략하게 나타낸 회로도로서, 도 5와 같은 방법으로 회로를 해석할 수 있다.
도 7은 스위치제어부(130)의 출력전압인 VA를 기준으로, 전류디코더(160)에서 피드백 저항(FR2)을 통해 증폭기(140)의 출력단(VOUT)으로 인가되는 일정전류에 따라 증폭기(140)의 출력전압을 선형적으로 감산하는 회로로서, 아래 수학식 4 및 5와 같이 표현할 수 있다.
Figure 112007057558933-pat00006
상기 수학식 4에서 식③의 VX에 식④를 대입하여 풀면 아래 수학식 5를 얻을 수 있다.
Figure 112007057558933-pat00007
상기 수학식 5에서 보는 바와 같이 스위치제어부(130)의 출력전압에 전류디코더(160)로 입력되는 디지털데이터에 따라 증폭기(140)의 출력단(VOUT)으로 인가되는 전류를 N배하여 감산함에 따라 결국 선형적으로 전압을 출력하게 된다.
전류디코더(160)로 입력되는 최하위 비트가 3비트일 경우 각 디지털데이터에 따른 증폭기(140)의 출력전압은 아래의 표 3과 같다.
디지털데이터 VOUT 디지털데이터 VOUT
000 VA - 0 100 VA - 4IREF·FR2
001 VA - 1IREF·FR2 101 VA - 5IREF·FR2
010 VA - 2IREF·FR2 110 VA - 6IREF·FR2
011 VA - 3IREF·FR2 111 VA - 7IREF·FR2
아울러, 상기 표 3에서와 같이 전류디코더(160)로 입력되는 디지털데이터(D<j:1>)가 '000'일 경우에는 정전류부(161∼165)의 모든 스위칭수단(PM)이 턴오프되어 전원전압이 증폭기(140)의 출력단(VOUT) 측으로 흐르지 않게 되며, 이때에는 피드백 저항(FR2)에 병렬로 연결된 스위칭소자(SW2)를 턴온시켜 증폭기(140)의 출력전압(VOUT)이 피드백 저항(FR2)에 의한 전압 손실이 없도록 하는 것이 바람직하다.
이와 같이, 본 발명에서는 하위 m비트에 대해서는 스위치제어부(130)에서 보간 적용하여 기존과 동일하게 계조전압을 결정하고, 최하위 j비트에 대해서는 전류디코더(160)를 이용하여 증폭기(140)에서 출력되는 출력전류를 조절함에 따라 아날로그 계조전압을 결정하는 것이다.
즉, 최하위 j비트에 대해서는 전류를 조절하여 증폭기(140)의 출력전압을 변경함에 따라 최종적으로 원하는 아날로그 값을 출력할 수 있다.
이와 같이 본 발명에서는 전압분배 방식과 전류조절 방식을 혼합하여 디지털데이터를 아날로그신호로 변환함에 따라 디코더 부분의 사이즈를 줄일 수 있음과 아울러 전류조절 방식을 이용함에 따라 적은 전류량으로도 고계조를 표현하는 것이 가능하여 고해상도의 영상을 용이하게 구현할 수 있다.
한편, 본 발명의 실시예에서 디지털아날로그변환기를 선형으로 사용하는 것에 대해 설명하였지만, 계조전압생성부의 각 저항값을 비선형으로 설계하거나 전류디코더의 정전류를 비선형으로 설계하여 디지털아날로그변환기를 비선형으로도 사용할 수 있다.
또한, 본 발명의 디지털아날로그변환기가 디지털 디스플레이에 적용되는 것으로 설명하였지만, 디스플레이 장치 뿐만 아니라 모든 디지털아날로그변환기에 적용 및 사용할 수 있음은 당연하다.
이러한 본 발명의 바람직한 실시예는 예시의 목적을 위해 개시된 것이고, 본 발명에 대한 통상의 지식을 가진 당업자라면 본 발명의 사상과 청구범위 내에서 다양한 수정, 변경 부가가 가능할 것이며, 이러한 수정, 변경 및 부가는 하기의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1은 종래기술의 일예에 의한 디지털아날로그변환기를 나타낸 도면이다.
도 2는 종래기술의 다른 예에 의한 디지털아날로그변환기를 나타낸 도면이다.
도 3은 본 발명의 일실시예에 의한 디지털 디스플레이의 디지털아날로그변환기를 나타낸 회로블록도이다.
도 4a 및 도 4b는 본 발명에 적용된 스위치제어부의 입력과 출력라인의 멀티플렉싱의 예를 나타낸 도면이다.
도 5는 도 3의 디지털아날로그변환기를 간략하게 나타낸 회로도이다.
도 6은 본 발명의 다른 실시예에 의한 디지털 디스플레이의 디지털아날로그변환기를 나타낸 회로블록도이다.
도 7은 도 6의 디지털아날로그변환기를 간략하게 나타낸 회로도이다.
* 도면의 주요 부분에 대한 부호의 설명
100: 디지털아날로그변환기 110: 계조전압생성부
120: 디코더 130: 스위치제어부
140: 증폭기 150,160: 전류디코더
151∼155: 정전류부 FR1,FR2: 피드백 저항
SW1,SW2: 스위칭소자 NM,PM: 스위칭수단
CCS: 정전류원 VREFL,VREFH: 제1 및 제2 기준라인

Claims (16)

  1. 복수의 저항이 직렬로 연결되어 각 저항에 걸리는 전압을 통해 서로 다른 계조전압을 생성하는 계조전압생성부;
    k비트의 병렬 입력데이터 중 상위 n비트에 대한 데이터를 입력받고 입력된 n비트에 해당되는 한 쌍의 스위치를 선택하여 계조전압생성부의 해당 계조전압을 제1 및 제2 기준라인을 통해 출력하는 디코더;
    상기 k비트의 병렬 입력데이터 중 하위 m비트의 입력 데이터에 따라 복수의 내부스위치를 제어하여 상기 제1 및 제2 기준라인과 복수의 출력라인을 상호 연결하고, 상기 제1 및 제2 기준라인으로 입력된 데이터를 복수의 출력라인을 통해 출력하는 스위치제어부;
    상기 스위치제어부를 통해 출력된 신호를 복수의 입력라인을 통해 제공받아 증폭한 후 소정의 계조전압을 출력하는 증폭기; 및
    상기 k비트의 병렬 입력데이터 중 최하위 j비트의 입력데이터에 따라 작동되되, 상기 증폭기의 출력을 상기 입력데이터에 대응하여 미리 설정된 전류량만큼 접지전압으로 인가하여 증폭기의 계조전압을 조절하는 전류디코더;를 포함하고,
    상기 전류디코더는,
    증폭기의 출력단에서 반전입력단자로 피드백되는 전류통로에 설치된 피드백 저항;
    상기 피드백 저항에 병렬로 연결된 스위칭소자; 및
    상기 피드백 저항의 일측과 접지전압단 사이에 직렬 연결되되 최하위 비트의 입력 데이터에 따라 스위칭되어 미리 설정된 일정 전류를 접지전압 측으로 흘리는 정전류부를 포함하는 디지털 디스플레이의 디지털 아날로그 변환장치.
  2. 삭제
  3. 청구항 1에 있어서,
    상기 정전류부는 최하위 비트의 비트 수에 대응되는 개수로 설치되되, 정전류부가 복수 개일 경우 피드백 저항의 일측과 접지전압단 사이에서 상호 병렬로 설치되는 것을 특징으로 하는 디지털 디스플레이의 디지털 아날로그 변환장치.
  4. 청구항 3에 있어서,
    상기 복수의 정전류부는 최하위 j비트 중 서로 다른 비트데이터를 입력받아 작동하도록 구성된 것을 특징으로 하는 디지털 디스플레이의 디지털 아날로그 변환장치.
  5. 청구항 3 또는 청구항 4에 있어서,
    상기 복수의 정전류부는 입력되는 비트 데이터에 따라 IREF×2p(단, p는 입력비트의 10진 자리값임)의 전류량을 접지전압으로 인가하는 것을 특징으로 하는 디지털 디스플레이의 디지털 아날로그 변환장치.
  6. 청구항 1 또는 청구항 3에 있어서,
    상기 정전류부는, 상기 피드백 저항의 일측과 정전류원 사이의 전류통로에 직렬 연결되어 최하위 비트 중 특정 비트의 데이터를 입력받아 스위칭되는 스위칭수단; 및 상기 스위칭수단의 일측과 접지전압단 사이에 직렬 연결되어 스위칭수단의 도통에 따라 증폭기에서 출력되는 일정 전류를 접지전압으로 인가하는 정전류원;을 포함하여 구성된 것을 특징으로 하는 디지털 디스플레이의 디지털 아날로그 변환장치.
  7. 청구항 6에 있어서,
    상기 스위칭수단은 N모스 트랜지스터인 것을 특징으로 하는 디지털 디스플레이의 디지털 아날로그 변환장치.
  8. 청구항 1 또는 청구항 3에 있어서,
    상기 스위칭소자는 최하위 j비트의 데이터가 모두 '0'일 경우에 도통되도록 구성된 것을 특징으로 하는 디지털 디스플레이의 디지털 아날로그 변환장치.
  9. 복수의 저항이 직렬로 연결되어 각 저항에 걸리는 전압을 통해 서로 다른 계조전압을 생성하는 계조전압생성부;
    k비트의 병렬 입력데이터 중 상위 n비트에 대한 데이터를 입력받고 입력된 n비트에 해당되는 한 쌍의 스위치를 선택하여 계조전압생성부의 해당 계조전압을 제1 및 제2 기준라인을 통해 출력하는 디코더;
    상기 k비트의 병렬 입력데이터 중 하위 m비트의 입력 데이터에 따라 복수의 내부스위치를 제어하여 상기 제1 및 제2 기준라인과 복수의 출력라인을 상호 연결하고, 상기 제1 및 제2 기준라인으로 입력된 데이터를 복수의 출력라인을 통해 출력하는 스위치제어부;
    상기 스위치제어부를 통해 출력된 신호를 복수의 입력라인을 통해 제공받아 증폭한 후 소정의 계조전압을 출력하는 증폭기; 및
    상기 k비트의 병렬 입력데이터 중 최하위 j비트의 입력데이터에 따라 작동되되, 전원전압을 상기 입력데이터에 대응하여 미리 설정된 전류량만큼 증폭기의 출력단으로 인가하여 증폭기의 계조전압을 조절하는 전류디코더;를 포함하고,
    상기 전류디코더는,
    증폭기의 출력단에서 반전입력단자로 피드백되는 전류통로에 설치된 피드백 저항;
    상기 피드백 저항에 병렬로 연결된 스위칭소자; 및
    상기 피드백 저항의 일측과 전원전압단 사이에 직렬 연결되되 최하위 비트의 입력 데이터에 따라 스위칭되어 미리 설정된 일정 전류를 증폭기의 출력단으로 인가하는 정전류부;를 포함하는 디지털 디스플레이의 디지털 아날로그 변환장치.
  10. 삭제
  11. 청구항 9에 있어서,
    상기 정전류부는 최하위 비트의 비트 수에 대응되는 개수로 설치되되, 정전류부가 복수 개일 경우 피드백 저항의 일측과 전원전압단 사이에서 상호 병렬로 설치되는 것을 특징으로 하는 디지털 디스플레이의 디지털 아날로그 변환장치.
  12. 청구항 11에 있어서,
    상기 복수의 정전류부는 최하위 j비트 중 서로 다른 비트데이터를 입력받아 작동하도록 구성된 것을 특징으로 하는 디지털 디스플레이의 디지털 아날로그 변환장치.
  13. 청구항 11 또는 청구항 12에 있어서,
    상기 복수의 정전류부는 입력되는 비트 데이터에 따라 IREF×2p(단, p는 입력비트의 10진 자리값임)의 전류량을 증폭기의 출력단으로 인가하는 것을 특징으로 하는 디지털 디스플레이의 디지털 아날로그 변환장치.
  14. 청구항 9 또는 청구항 11에 있어서,
    상기 정전류부는, 상기 피드백 저항의 일측과 정전류원 사이의 전류통로에 직렬 연결되어 최하위 비트 중 특정 비트의 데이터를 입력받아 스위칭되는 스위칭수단; 및 상기 스위칭수단의 일측과 전원전압단 사이에 직렬 연결되어 스위칭수단의 도통에 따라 전원전압을 피드백 저항을 통해 증폭기의 출력단으로 인가하는 정전류원;을 포함하여 구성된 것을 특징으로 하는 디지털 디스플레이의 디지털 아날로그 변환장치.
  15. 청구항 14에 있어서,
    상기 스위칭수단은 P모스 트랜지스터인 것을 특징으로 하는 디지털 디스플레이의 디지털 아날로그 변환장치.
  16. 청구항 9 또는 청구항 11에 있어서,
    상기 스위칭소자는 최하위 j비트의 데이터가 모두 '0'일 경우에 도통되도록 구성된 것을 특징으로 하는 디지털 디스플레이의 디지털 아날로그 변환장치.
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