JP4779875B2 - ディジタル−アナログ変換器および映像表示装置 - Google Patents
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Description
出力すべきアナログ電圧の最小電圧(アナログ下限値)Vbの入力端子Tbと、上記アナログ電圧の最大電圧(アナログ上限値)Vtの入力端子Ttとの間に、複数N個のレジスタ素子RE0,RE1,…,RE(2N-2),RE(2N-1)の直列接続体からなるレジスタ・ストリングRSが接続されている。
各レジスタ素子間のノード、および、末端のレジスタ素子と入力端子Tbまたは入力端子Ttとの接続ノード(ここでは入力端子Tb側の接続ノード)に、各々スイッチが接続されている。図1の例では、レジスタ素子RE0とRE1との接続ノードにスイッチS0が接続され、同様に、レジスタ素子RE1とRE2との接続ノードにスイッチS1が接続され、この接続関係がレジスタ素子を1つずつシフトしながら他のスイッチS3〜S(2N-1)でも繰り返されている。
N個のスイッチS0〜S(2N-1)のレジスタ素子と反対の側が短絡され出力端子Toに接続されている。
このD/Aコンバータは、入力されるNビットのディジタル信号に応じて一のスイッチを選択すると、(Vt−Vb)を2Nに等分割した所望のアナログのDC電圧が出力電圧Voとして出力端子Toから得られる。
特許文献1には、上位mビットを変換する初段D/Aコンバータと、下位nビットを変換する次段D/Aコンバータとの2段構成が開示されている。そして、初段D/Aコンバータがレジスタ・ストリング型であり、そのスイッチ接続構成が2例開示されている。以下、このスイッチ接続構成を説明する。
図示したD/Aコンバータは、図1と同様な抵抗ストリングRSにおいて、レジスタ素子RE間のノードに対し、2つのスイッチSitとSib(i=1,2,3,4,…)が並列に接続されている。このうち半数のスイッチSit群の出力が共通接続されて出力端子Totに接続され、残り半数のスイッチSib群の出力が共通接続されて出力端子Tobに接続されている。
例えばスイッチS3tとS4bが選択されてオンすると、抵抗R3の両端の電圧が、下位D/Aコンバータに供給される。
図2(A)における全体のスイッチ数は、図1における1段構成時のスイッチ数2(N+M)よりは削減されるが、レジスタ素子RE間のノードにスイッチが2つ接続されるため、スイッチの削減率が低い。
図3(A)は、この構成の上位D/Aコンバータの回路図である。
図2(A)においてはレジスタ素子RE間のノードに2つのスイッチが接続されているのに対し、図3(A)に示す構成では1つである。よってスイッチ数は半減されている。スイッチS0t,S1b,S2t,S3b,…において、出力端子TotとTobに対して、スイッチを交互に接続している。
この対応関係が示すように、常に2つ選択されるスイッチは、レジスタ素子REの両端のスイッチである点は、図2(B)の場合と同じである。ただし、この場合は同じスイッチが2回ずつ選択される。
この図3(A)に図解するD/Aコンバータは、図2(A)に図解するD/Aコンバータより、さらにスイッチ数を削減できる。
したがって、入力するディジタル信号からスイッチのオンとオフの制御信号を発生するデコーダが必要であり、そのデコーダからスイッチへ接続する配線がスイッチの数だけ必要になる。よって、スイッチ数は削減できても、デコーダおよび配線の占有面積により、D/Aコンバータの面積が大きいという不利益がある。
図4は、本発明の実施形態に関わる映像表示装置として液晶表示パネルの構成例を示す回路図である。
図4は、簡略化のために、4行×4列分の画素配列を例に示している。
図示の液晶表示パネル1において、行列状に配置された4行×4列分の画素11の各々は、薄膜トランジスタTFTと、薄膜トランジスタTFTのソースとドレインの一方に、画素電極が接続される液晶セルLCと、当該ソースまたはドレインに一方の電極が接続される保持容量Csとから構成されている。これら画素11の各々に対して、信号線(データ線)12−1〜12−4が列ごとにその画素配列方向に沿って配線され、ゲート線13−1〜13−4が行ごとにその画素配列方向に沿って配線されている。
点順次駆動の場合は転送されたデータは順次(一定の時間間隔で次々に)各チャネル内のラッチ回路43に出力されて一時保持され、順次次段に送られる。一方、線順次駆動の場合は全てのシフトレジスタ42にデータが揃った時点で一斉にラッチ回路43に1表示ライン分のデータが出力され、一斉に次段に送られる。
上位セレクタ44は、図3(A)に示すスイッチS0t,S1b,S2tS3b,…と同様に、N個のスイッチを有する。N個のスイッチの何れかが選択されてオンすることにより上位セレクタ44が動作する。一方、下位セレクタ47は、図1のセレクト上位スイッチS0〜S(2N-1)と同様に、2M個のスイッチを有し、その何れかが選択されてオンすることにより動作する。
これにより、スイッチを対でオンさせるための特殊なデコーダが不要となる。
上位レジスタ・ストリング45は、図3(A)に示す抵抗ストリングRSと同様、上位ビット数Nに対応した数、すなわちN個の上位レジスタ素子(図1のレジスタ素子RE0〜RE(N-1)に相当)の直列接続体である。また、下位セレクタ47に内蔵される不図示の下位レジスタ・ストリングは、図1に示す抵抗ストリングRSと同様、下位ビット数Mに対応した数、すなわち2M個の下位レジスタ素子の直列接続体である。
このレジスタ素子間に発生する基準電圧は全ての上位セレクタ44に供給される。また、図3(A)と同様な接続関係の場合、アナログ上限値Vtとアナログ下限値Vbも上位セレクタ44に供給される。
上位セレクタ44は、上位レジスタ・ストリング45で発生するN個の基準電圧から、入力される上位ビットに応じた電圧値を有し、電圧差が上記一定電圧差を保つ2つの基準電圧を選択して出力する。
下位セレクタ47は、2つの基準電圧を内蔵の下位レジスタ・ストリングの両端に印加して、この電位差間をさらに細分化して2M個の電圧を発生させる。そして、入力される下位ビットに応じて一のアナログ電圧を、2M個の電圧から1つ選択し出力する。
アナログ下限値Vbの入力端子Tbと、アナログ上限値Vtの入力端子Ttとの間に、複数N個のレジスタ素子RE0,RE1,…,RE(N-1)の直列接続体からなるレジスタ・ストリングRSが接続されて、図5の上位レジスタ・ストリング45が構成されている。
図6の例では、入力端子Ttと抵抗素子RE0との接続ノードにスイッチS0tが接続され、レジスタ素子RE0とRE1との接続ノードにスイッチS1bが接続され、同様に、レジスタ素子RE1とRE2との接続ノードにスイッチS2tが接続され、この接続関係がレジスタ素子を1つずつシフトしながら他のスイッチS3b,S4t,S5b,S6t,S7b,…でも繰り返されている。
これらのスイッチは図5の上位セレクタ44に含まれる。
これらの4つのスイッチStb0,Stb1,Stb2,Stb3は、上記共通線50と51から出力される2つの基準電圧の大小関係を適宜反転して、下位レジスタ・ストリング46のレジスタ素子re0側に高い方の基準電圧が印加され、レジスタ素子re3側に低い方の基準電圧が印加されるようにするためである。4つのスイッチStb0,Stb1,Stb2,Stb3は上位セレクタ44に含まれるスイッチであり、その制御信号は1ビットで済み、不図示の制御部から与えられる。
図7にBコードとGコードの対応と、それぞれの配列を示す。ここでは3桁のコードを例とする。
Bコードは下位コードから順番に桁上がりするのに対して、Gコードは、例えば「100」という単位コード(通常、これをGコードという)が、隣の「101」の単位コードとの間でビット変化する桁が1つと定められている。この規則性が、全ての数を表現する単位コードの配列において遵守されている。これに対し、Bコードではビット変化する桁数は1または2で、その規則性が複雑である。
本実施形態は、Gコードの規則性の単純さを利用して上位セレクタを実現するものである。
図解するコード変換回路40は、(B2,B1,B0)で一般化されているBコードを入力し、(G2,G1,G0)で一般化されているGコードの単位コード(以下、G単位コードという)を出力する。
コード変換回路40は、2つの排他的論理和(EXOR)ゲート回路52と53からなる。EXORゲート回路52の一方入力に、Bコードの最下位ビットB0が入力され、EXORゲート回路52の他方入力とEXORゲート回路53の一方入力にビットB1が入力され、EXORゲート回路53の他方入力に最上位ビットB2が入力されている。
一方EXORゲート回路52からG単位コードの最下位ビットG0が出力され、EXORゲート回路53からビットG1が出力される。G単位コードの最上位ビットG2は、Bコードの最上位ビットB2がそのまま出力される。
EXORゲート回路は“1”が入力に揃ったときに“0”を出力することを例外とする論理和回路であるため、例えばBコード(B2,B1,B0)=(1,1,1)が入力されたときにG単位コード(G2,G1,G0)=(1,0,0)を出力する。
そこで、本実施形態ではマルチゲート・トランジスタを用い、そのゲート接続パターンでコード配列を予めプログラムしておき、これにより制御線数を削減する。
トランジスタM1とM2は同様な構成を有する。以下トランジスタM1で説明する。
各ゲート電極は、たとえばポリシリコンから形成されている。
本実施形態で正論理とはビットが“1”のときに局部チャネルをオンさせる論理であり、負論理とは、その逆である。図9に示す制御線の符号のうち“B(バー)”を付加していない制御線が正論理線L0,L1,L2,L3、“B”を付加した符号の制御線が負論理線L0B,L1B,L2B,L3Bである。
各コンタクト63は、ゲート電極と制御線を接続する導電性プラグ(および局部配線)等から形成されている。
ところが、図9のトランジスタ構造をそのまま図6に示すスイッチS0t,S1b,S2t,S3b,S4t,S5b,S6t,S7b,…に適用できない。なぜなら、これらのスイッチは、その1つのスイッチが連続する2つのディジタルコードに対してオンしなければならないというルールがあり、図9の構造では、部分的には可能でもコード配列全体に対し上記ルールを守ることが不可能だからである。
図解するセレクタが、図9を用いて説明したものと異なる点は、Nビットの単位Gコードが並列入力される複数2N本の制御線により制御されるゲート電極が、単位Gコードの各桁でビット変化する箇所で省略されていることである。ゲート電極下方の局部チャネルは電圧が印加されていないときに常時オンし、また、ゲート電極が形成されていないときも常時オンする。このため、ビット変化箇所に対応する1つのゲート電極を、トランジスタで形成しないようにすると、この部分に対応するG単位コードの桁が“1”でも“0”でも、当該局部チャネルはオン状態を維持する。
3つのトランジスタM0,M1,M2の入力IN0,IN1,IN2に、それぞれ図示のようなレジスタ素子RE(N-2),RE(N-3),…が接続されている。そして、入力IN0,IN1,IN2に、それぞれ基準電圧VR0,VR1,VR2が印加される。
図10ではトランジスタM1で最下位の桁部分のゲート電極が省略されているため“x”(“1”又は“0”:任意)となり、トランジスタM2では真ん中の桁部分のゲート電極が省略されているため、その桁が“x”となる。
よって、入力される単位Gコードが(0,0,1)のときにトランジスタM1とM2の双方がオンする。つぎに、単位Gコードが(0,1,1)が入力されると同様にして、トランジスタM2とその次の不図示のトランジスタが選択される。このように隣接する2つのトランジスタを対で選択する動作が可能になる。
図11に示す上位セレクタ44および下位セレクタ47は、上位3ビットをGコード(G4,G3,G2)で入力し、下位2ビットをBコード(B0,B1)で入力し、それぞれ変換し、その結果、出力端子Toから1つのアナログ電圧を得るための構成である。有効入力ビット数は5であるが、その他、トランジスタM20〜23で基準電圧の大小関係を反転制御するための1ビットのBコード(B2)が必要である。
基準電圧の大小関係を反転制御するための4つのトランジスタM20〜23が、共通線50と51に接続され、さらに上位セレクタ44の上位出力ノードTと、下位出力ノードBに下位レジスタ・ストリング46が接続されている。下位レジスタ・ストリング46に接続されている2ビットを変換する下位セレクタ47の部分(図中の他の破線部分C)は、図9と同様にして形成されているため、ここでの説明を省略する。
図11では、図10で説明したゲート電極の省略手法が、他の上位のトランジスタにも展開されている。
まず、ビット数分のゲート電極配置が可能なマルチゲート・トランジスタを、9つ用意する。そして、基準電圧VR0,VR1,VR2,…,VR8に接続されるトランジスタをそれぞれ順番にGコードの(0,0,0)、(0,0,1)、(0,1,1)、…、(1,0,0)に対応させる。さらに3個直列接続されている単位トランジスタのそれぞれを左から右へコードの上位から下位へ対応させる。
このように対応させた後、Gコードで1つ前のコードから変化したビットに対応する単位トランジスタのゲートを取り去り、その部分で単位トランジスタを形成させないで常時オンさせる。Gコードの最初と最後の単位トランジスタは3個とも残しておくようにする。なお、配置によっては、単位トランジスタを3個とも残しておくトランジスタは、Gコードの最初と最後の一方に対応するトランジスタのみとしてもよい。これは、アナログ上限値Vtとアナログ下限値Vbの一方をそのまま基準電圧として出力させる場合である。さらに、全てのスイッチで単位トランジスタを3つとも残す構成も可能である。
単位トランジスタM0〜M26はN型MOSトランジスタであるとすると、ディジタル信号の“1”でオンし、導通する。ここで上位3ビットに(0,0,0)のG単位コードが入ると制御線G2B、G3B、G4Bにゲート電極が接続されているトランジスタ(単位トランジスタm2,m1,m0を有するトランジスタ)がオンする。また、制御線B2Bに接続されているトランジスタもオンし、上位出力ノードTには基準電圧VR1が現れ、下位出力ノードBには基準電圧VR0が現れる。
なお、上位出力ノードTと下位出力ノードBに出力される基準電圧の値と下位ビットとの対応で下位スイッチS0〜S4(図6参照)の選択の仕方を変えることによって、図11のトランジスタM20〜M23を省略することもできる。
以上より、スイッチの数が少なく、かつ制御線も少なくして占有面積の小さいD/A部を有する駆動ユニット4Aが実現できる。映像表示装置の大型化が進み、その水平画素数が増大しているため、この個々の駆動ユニット4Aの占有面積縮小は、駆動ICの小型化、低コスト化に大きく寄与する。
図12に第2実施形態における、上位セレクタ44のスイッチ部分の等価回路を示す。
上記第1実施形態では、ゲート電極をビット変化箇所で省略して、その部分の単位トランジスタが形成されないようにしたが、本実施形態では、単位トランジスタ自身は形成されるが、当該単位トランジスタのゲートを正論理線と負論理線の何れにも接続しないで、所定の電圧供給線、例えば電源電圧供給線に接続し、これにより局部チャネルが常時オンさせる。
図12では、単位トランジスタm3,m7,m9,m14,m15,m19,m21箇所で、ゲート電極が正論理線と負論理線の何れにも接続されず、常時オンのために電源電圧Vddに電気的に固定されていることが分かる。
また、バイナリコードをグレイコードに変換するものに限らず、グレイコードではなくとも連続するコードで変化するビットが1桁のものなら同様の効果が得られる。
図13に、このようなコードの配列例を示す。
このコードはグレイコードとは異なるが上下のコードと異なるビットは1つだけになっている。バイナリコードを、このようなコードに変換し、その配列を上述した第1〜第3実施形態のいずれかの手法でトランジスタアレイ内にプログラムすることで、上述した実施形態と同様の効果が得られる。
また、D/A変換部をレジスタ・ストリング型にしているが、それ以外の構成でも適用可能である。つまり、複数の基準電圧を発生する基準電圧発生部を有していれば、これがレジスタ・ストリング型でなくとも構わない。
さらに液晶表示装置以外の表示装置、その他オーディオ機器等のD/Aコンバータにも適用可能である。
面積の増大を抑えることにより各配線ノードに付く寄生容量の増大を抑えることができ、変換スピードの劣化を抑えることが可能になる。
Claims (11)
- 入力するディジタル信号の全ビット幅に含まれる最下位側ビット幅以外のビット幅の全部または一部をアナログ値に変換する変換部を有し、当該変換部が、
前記ディジタル信号のコードを、連続する単位コード間で1桁ずつビットが変化する配列の所定コードに変換し、複数の制御線から出力するコード変換部と、
複数の基準電圧を発生する基準電圧発生部と、
前記基準電圧ごとに設けられ、対応する基準電圧の出力を制御する複数のトランジスタと、
前記複数のトランジスタの各チャネルに対し複数設けられ、各々が局部チャネルのオンとオフを制御するゲート電極と、
を備え、
前記複数のトランジスタは、前記ゲート電極と前記制御線との接続と非接続の組み合わせによって前記所定コードの配列がプログラムされ、
前記複数のトランジスタの各トランジスタ、または、当該複数のトランジスタのうちで最大と最小の基準電圧を出力する2つのトランジスタの一方あるいは双方を除く各トランジスタにおいて、当該トランジスタに対応する単位コードと上位または下位の一方の側に隣接する単位コードとの間でビットが変化している桁に対応する部分で、前記ゲート電極が省略されている
ディジタル−アナログ変換器。 - 前記制御線は、前記所定コードのビットごとに正論理と負論理の対で設けられ、
前記ゲート電極が接続される制御線が、正論理の制御線であるか負論理の制御線であるかに応じて、前記所定コードの各ビットがプログラムされている
請求項1に記載のディジタル−アナログ変換器。 - Nビットの前記所定コードに対応して前記制御線が2N本設けられて前記複数のトランジスタに交差し、
前記複数のトランジスタの各々に(N−1)個の前記ゲート電極が設けられ、当該(N−1)個のゲート電極は、各々が対応する制御線対の正論理側または負論理側に接続されている
請求項2に記載のディジタル−アナログ変換器。 - 入力するディジタル信号の全ビット幅に含まれる最下位側ビット幅以外のビット幅の全部または一部をアナログ値に変換する変換部を有し、当該変換部が、
前記ディジタル信号のコードを、連続する単位コード間で1桁ずつビットが変化する配列の所定コードに変換し、当該所定コードを、正論理と負論理の対で設けられている複数の制御線から単位コードごとに並列に出力するコード変換部と、
複数の基準電圧を発生する基準電圧発生部と、
前記基準電圧ごとに設けられ、対応する基準電圧の出力を制御する複数のトランジスタと、
前記複数のトランジスタの各チャネルに対し複数設けられ、各々が局部チャネルのオンとオフを制御するゲート電極と、
を備え、
前記複数のトランジスタは、前記ゲート電極を制御線対の正論理側に接続するか負論理側に接続するかの組み合わせによって前記所定コードの配列がプログラムされ、
前記複数のトランジスタの各トランジスタ、または、当該複数のトランジスタのうちで最大と最小の基準電圧を出力する2つのトランジスタの一方あるいは双方を除く各トランジスタにおいて、当該トランジスタに対応する単位コードと上位または下位の一方の側に隣接する単位コードとの間でビットが変化している桁に対応する部分で、前記ゲート電極が、当該ゲート電極に対応する局部チャネルを常時オンする電圧供給線に接続され、正論理の制御線と負論理の制御線の双方に接続されていない
ディジタル−アナログ変換器。 - Nビットの前記所定コードに対応して前記制御線が2N本設けられて前記複数のトランジスタに交差し、
前記複数のトランジスタの各々にN個の前記ゲート電極が設けられ、前記N個のゲート電極のうち(N−1)個は、各々が対応する制御線対の正論理側または負論理側に接続され、残りの1個のゲート電極は、当該ゲート電極に対応する局部チャネルを常時オンする電圧供給線に接続され、対応する制御線対の正論理側と負論理側の双方に接続されていない
請求項4に記載のディジタル−アナログ変換器。 - 前記基準電圧発生部が、複数のレジスタ素子の直列接続体からなり、最大電圧と最小電圧が両端に印加されるときに互いに異なる複数の電圧値を発生するレジスタ・ストリングを含み、
前記レジスタ素子間の接続ノードに対し1つおきに接続されている複数の前記トランジスタの出力を共通接続する共通線と、残りの接続ノードに接続されている複数の前記トランジスタの出力を共通接続する他の共通線を持ち、当該2つの共通線から、他の変換部の基準電圧を出力する出力部を有する
請求項1または4に記載のディジタル−アナログ変換器。 - 前記複数のトランジスタの各々が、
複数のゲート電極と、
当該複数のゲート電極の各々と電気的に結合して発生する各局部チャネルにより、入力側の一方端部と出力側の他方端部が導通可能な半導体チャネル層と、
を有する
請求項1または4に記載のディジタル−アナログ変換器。 - 前記所定コードがグレイコードである
請求項1または5に記載のディジタル−アナログ変換器。 - 入力するディジタル信号の全ビット幅に含まれる最下位側ビット幅以外のビット幅の全部または一部をアナログ値に変換する変換部を有し、当該変換部が、
前記ディジタル信号のコードを、連続する単位コード間で1桁ずつビットが変化する配列の所定コードに変換し、当該所定コードを、複数の制御線から単位コードごとに並列に出力するコード変換部と、
複数の基準電圧を発生する基準電圧発生部と、
前記基準電圧ごとに設けられ、対応する基準電圧の出力を制御する複数のトランジスタと、
前記複数のトランジスタの各チャネルに対し複数設けられ、各々が局部チャネルのオンとオフを制御するゲート電極と、
を備え、
前記複数のトランジスタは、前記ゲート電極と前記制御線との接続と非接続の組み合わせによって前記所定コードの配列がプログラムされ、当該プログラムの例外として、前記制御線ごとに入力される桁コード内のビット変化箇所に対応する前記トランジスタの部分が、前記桁コードが示す論理値に拘わらず前記局部チャネルがオンとなるように形成されている
ディジタル−アナログ変換器。 - 画素がアレイ状に配置されている画素部と、
前記画素部の画素列ごとに設けられている複数の信号線と、
複数のレジスタ素子の直列接続体からなり、最大電圧と最小電圧が両端に印加されるときに値が異なる複数の基準電圧を発生する1つのレジスタ・ストリングと、
前記信号線ごとに設けられ、ディジタルの映像信号を入力し前記信号線に出力するアナログ信号に変換する複数の変換部と、
を備え、
前記変換部内の、前記映像信号の全ビット幅に含まれる最下位側ビット幅以外のビット幅の全部または一部をアナログ値に変換する部分が、
前記ディジタル信号のコードを、連続する単位コード間で1桁ずつビットが変化する配列の所定コードに変換し、複数の制御線から出力するコード変換部と、
前記基準電圧ごとに設けられ、対応する基準電圧の出力を制御する複数のトランジスタと、
前記複数のトランジスタの各チャネルに対し複数設けられ、各々が局部チャネルのオンとオフを制御するゲート電極と、
を備え、
前記複数のトランジスタは、前記ゲート電極と前記制御線との接続と非接続の組み合わせによって前記所定コードの配列がプログラムされ、
前記複数のトランジスタの各トランジスタ、または、当該複数のトランジスタのうちで最大と最小の基準電圧を出力する2つのトランジスタの一方あるいは双方を除く各トランジスタにおいて、当該トランジスタに対応する単位コードと上位または下位の一方の側に隣接する単位コードとの間でビットが変化している桁に対応する部分で、前記ゲート電極が省略されている
映像表示装置。 - 画素がアレイ状に配置されている画素部と、
前記画素部の画素列ごとに設けられている複数の信号線と、
複数のレジスタ素子の直列接続体からなり、最大電圧と最小電圧が両端に印加されるときに値が異なる複数の基準電圧を発生する1つのレジスタ・ストリングと、
前記信号線ごとに設けられ、ディジタルの映像信号を入力し前記信号線に出力するアナログ信号に変換する複数の変換部と、
を備え、
前記変換部内の、前記映像信号の全ビット幅に含まれる最下位側ビット幅以外のビット幅の全部または一部をアナログ値に変換する部分が、
前記ディジタル信号のコードを、連続する単位コード間で1桁ずつビットが変化する配列の所定コードに変換し、当該所定コードを、正論理と負論理の対で設けられている複数の制御線から単位コードごとに並列に出力するコード変換部と、
前記基準電圧ごとに設けられ、対応する基準電圧の出力を制御する複数のトランジスタと、
前記複数のトランジスタの各チャネルに対し複数設けられ、各々が局部チャネルのオンとオフを制御するゲート電極と、
を備え、
前記複数のトランジスタは、前記ゲート電極を制御線対の正論理側に接続するか負論理側に接続するかの組み合わせによって前記所定コードの配列がプログラムされ、
前記複数のトランジスタの各トランジスタ、または、当該複数のトランジスタのうちで最大と最小の基準電圧を出力する2つのトランジスタの一方あるいは双方を除く各トランジスタにおいて、当該トランジスタに対応する単位コードと上位または下位の一方の側に隣接する単位コードとの間でビットが変化している桁に対応する部分で、前記ゲート電極が、当該ゲート電極に対応する局部チャネルを常時オンする電圧供給線に接続され、正論理の制御線と負論理の制御線の双方に接続されていない
映像表示装置。
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