JP2000209074A - Ｄ型フリップフロップ - Google Patents

Abstract

(57)【要約】 【課題】 リセット信号とセット信号が同時に入力され
たときに、リセット機能もセット機能も働かなかったと
いう問題を解消する。 【解決手段】 差動インバータ１のデータ入力端子Ｄと
同じ値を出力する出力端子Ｄ′に接続のセット入力端子
Ｓに入力を接続するＮＡＮＤ回路を３入力ＮＡＮＤ回路
ＮＡＮＤ３とする。その３入力ＮＡＮＤ回路ＮＡＮＤ３
の一つの入力にリセット信号入力端子ＲＳＴＮを接続す
る。セット入力端子Ｓと高電位側電源との間に挿入した
ＰｃｈトランジスタＴＰ１０１とリセット入力端子Ｒと
低電位側電源との間に挿入したＮｃｈトランジスタＴＮ
１０１をセット信号入力端子ＳＥＴＮによって制御す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、マスターラッチが
差動インバータで構成され、スレイブラッチがＲＳラッ
チで構成されているＤ型フリップフロップに関するもの
で、特に半導体集積回路に用いられるＤ型フリップフロ
ップについてのものである。

【０００２】

【従来の技術】Ｄ型フリップフロップは、差動インバー
タのマスターラッチとＲＳラッチのスレイブラッチから
なり、クロック入力信号に同期して、入力データを保持
し、また保持しているデータを出力する機能を有する。
Ｄ型フリップフロップの機能は、クロック入力信号の評
価期間においてデータ入力端子Ｄに入力されてきたデー
タがそのままデータ出力端子Ｑに現れるというものであ
る。このＤ型フリップフロップは同期型の半導体集積回
路にとって基本的な素子である。

【０００３】以下、図面を参照しながら従来のフリップ
フロップ回路について説明する。

【０００４】まずは、図６に基づいて、従来からよく知
られている一般的な差動−ＲＳラッチ構成のＤ型フリッ
プフロップについて説明する。この説明は、回路構成お
よび動作についての基本的な説明であって、問題点を指
摘する意図のものではなく、後述する図８に示すリセッ
ト・セット機能付きの差動−ＲＳラッチ構成のＤ型フリ
ップフロップを理解するための基礎とするものである。

【０００５】図６に示す差動−ＲＳラッチ構成のＤ型フ
リップフロップは、マスターラッチが差動インバータ
で、スレイブラッチがＲＳラッチで構成されている。図
６において、符号の１はマスターラッチを構成している
差動インバータ、２はスレイブラッチを構成しているＲ
Ｓラッチ、ＴＰ１，ＴＰ２，ＴＰ３およびＴＰ４はＰｃ
ｈ型ＭＯＳトランジスタ、ＴＮ１，ＴＮ２，ＴＮ３，Ｔ
Ｎ６，ＴＮ７およびＴＮ９はＮｃｈ型ＭＯＳトランジス
タ、ＮＡＮＤ１およびＮＡＮＤ２は２入力ＮＡＮＤ回
路、ＩＮＶ１はインバータ回路、ＣＬＫはクロック入力
端子、Ｄはデータ入力端子、Ｑは非反転のデータ出力端
子、ＱＮは反転データ出力端子、ＳおよびＲはＤ型フリ
ップフロップの内部ノードでＲＳラッチ２のセット入力
端子とリセット入力端子、ｎ１およびｎ２はトランジス
タＴＮ９のドレイン端子またはソース端子である。

【０００６】図６に示した差動−ＲＳラッチ構成のＤ型
フリップフロップについて、動作を説明する。トランジ
スタＴＮ９のゲートは直流電源に接続されて高電位側電
源電位であるＶＤＤ電位に固定されているので常に導通
状態となっている。

【０００７】まず、充電期間の動作を説明する。クロッ
ク入力端子ＣＬＫに入力されるクロック入力信号が低電
位側電源電位であるＶＳＳ電位のとき、充電用の２つの
ＰｃｈトランジスタＴＰ１およびＴＰ２は導通状態とな
り、ＮｃｈトランジスタＴＮ１は非導通状態となる。し
たがって、ＲＳラッチ２のセット入力端子ＳはＰｃｈト
ランジスタＴＰ２を介してＶＤＤ電位にチャージされ、
リセット入力端子ＲはＰｃｈトランジスタＴＰ１を介し
てＶＤＤ電位にチャージされる。また、Ｎｃｈトランジ
スタＴＮ６およびＴＮ７も導通状態になるので、接続点
ｎ１およびｎ２はＶＤＤ電位からＮｃｈトランジスタの
閾値電圧を減じた電位にチャージされる。Ｎｃｈトラン
ジスタＴＮ６，ＴＮ７が導通状態でもソースがグランド
に接続されてＶＳＳ電位に固定のＮｃｈトランジスタＴ
Ｎ１が非導通状態となっているので、セット入力端子Ｓ
およびリセット入力端子Ｒからの放電は起こらない。こ
のとき、ＲＳラッチ２のセット入力端子Ｓもリセット入
力端子ＲもともにＶＤＤ電位となるので、ＲＳラッチ２
はホールド状態となり、いま保持しているデータを保持
し続ける。データ入力端子Ｄの状態のいかんにかかわら
ず、換言すれば、ＮｃｈトランジスタＴＮ２，ＴＮ３の
どちらが導通状態でどちらが非導通状態であっても、Ｎ
ｃｈトランジスタＴＮ１が非導通状態を保っているか
ら、セット入力端子Ｓおよびリセット入力端子ＲのＶＤ
Ｄ電位の状態は変わらない。駆動用のＰｃｈトランジス
タＴＰ３およびＴＰ４は非導通状態を保つ。このような
状態を充電期間と呼ぶ。

【０００８】次に、評価期間の動作を説明する。クロッ
ク入力端子ＣＬＫに入力されるクロック入力信号がＶＳ
Ｓ電位からＶＤＤ電位になっている期間が評価期間であ
る。評価期間になると、充電用のＰｃｈトランジスタＴ
Ｐ１およびＴＰ２は非導通状態となり、Ｎｃｈトランジ
スタＴＮ１は導通状態となる。この状態で、データ入力
端子Ｄに入力されるデータの違いによる当該のＤ型フリ
ップフロップの出力状態の違いを次に説明する。

【０００９】データ入力端子ＤがＶＳＳ電位であるとき
は、ＮｃｈトランジスタＴＮ２は非導通状態であり、イ
ンバータ回路ＩＮＶ１の出力はＶＤＤ電位となるので、
ＮｃｈトランジスタＴＮ３は導通状態である。接続点ｎ
２はトランジスタＴＮ３およびトランジスタＴＮ１を介
してＶＳＳ電位のグランドに接続され、その結果、接続
点ｎ２が接続点ｎ１よりもより速くＶＳＳ電位となるた
め、セット入力端子Ｓは導通状態にあるトランジスタＴ
Ｎ７を介して放電し、セット入力端子ＳはＶＳＳ電位と
なる。すると、ゲートがＶＳＳ電位に下がったＮｃｈト
ランジスタＴＮ６は非導通状態に反転し、ゲートがＶＳ
Ｓ電位に下がった駆動用のＰｃｈトランジスタＴＰ３は
導通状態に反転し、その結果として、直流電源より駆動
用のＰｃｈトランジスタＴＰ３を介してリセット入力端
子ＲがチャージされてＶＤＤ電位となる。セット入力端
子ＳがＶＳＳ電位であるから反転データ出力端子ＱＮに
はＶＤＤ電位が出力され、リセット入力端子ＲがＶＤＤ
電位であるからデータ出力端子ＱにはＶＳＳ電位が出力
される。

【００１０】上記とは逆に、データ入力端子ＤがＶＤＤ
電位であるときは、ＮｃｈトランジスタＴＮ２は導通状
態であり、インバータ回路ＩＮＶ１の出力はＶＳＳ電位
となるので、ＮｃｈトランジスタＴＮ３は非導通状態で
ある。接続点ｎ１はトランジスタＴＮ２およびトランジ
スタＴＮ１を介してＶＳＳ電位のグランドに接続され、
その結果、接続点ｎ１が接続点ｎ２よりもより速くＶＳ
Ｓ電位となるため、リセット入力端子Ｒは導通状態にあ
るトランジスタＴＮ６を介して放電し、リセット入力端
子ＲはＶＳＳ電位となる。すると、ゲートがＶＳＳ電位
に下がったＮｃｈトランジスタＴＮ７は非導通状態に反
転し、ゲートがＶＳＳ電位に下がった駆動用のＰｃｈト
ランジスタＴＰ４は導通状態に反転し、その結果とし
て、直流電源より駆動用のＰｃｈトランジスタＴＰ４を
介してセット入力端子ＳがチャージされてＶＤＤ電位と
なる。セット入力端子ＳがＶＤＤ電位であるから反転デ
ータ出力端子ＱＮにはＶＳＳ電位が出力され、リセット
入力端子ＲがＶＳＳ電位であるからデータ出力端子Ｑに
はＶＤＤ電位が出力される。

【００１１】差動インバータ１の出力端子としてＲＳラ
ッチ２のセット入力端子Ｓに接続された出力端子Ｄ′は
データ入力端子Ｄに入力されたデータと同じ値を出力す
る。差動インバータ１の出力端子としてＲＳラッチ２の
リセット入力端子Ｒに接続された出力端子ＤＮ′はデー
タ入力端子Ｄに入力されたデータの反転値を出力する。

【００１２】差動−ＲＳラッチ構成のＤ型フリップフロ
ップはセットアップ時間が短いという特長があり、高い
周波数のクロック入力信号で半導体集積回路を動作させ
るためには有効なＤ型フリップフロップである。

【００１３】実際にＤ型フリップフロップを半導体集積
回路に用いる場合には、クロック入力信号に同期してデ
ータをラッチして出力する機能のほかに、リセット機能
やセット機能、さらに半導体集積回路のテストを容易化
するためにスキャンテストに対応する機能が必要であ
る。

【００１４】次に、これらの機能について、図面を参照
しながら順に説明する。

【００１５】まずはリセット機能の付加について説明す
る。この説明は、回路構成および動作についての基本的
な説明であって、問題点を指摘する意図のものではな
く、後述する図８に示すリセット・セット機能付きの差
動−ＲＳラッチ構成のＤ型フリップフロップを理解する
ための基礎とするものである。

【００１６】図７はリセット機能付きの差動−ＲＳラッ
チ構成のＤ型フリップフロップの回路構成図である。図
９において、ＴＰ５，ＴＰ６およびＴＰ１００はＰｃｈ
型ＭＯＳトランジスタ、ＴＮ１００はＮｃｈ型ＭＯＳト
ランジスタ、ＩＮＶ５はインバータ回路、ＲＳＴＮはリ
セット信号入力端子であり、その他の符号については図
６と同じである。

【００１７】このリセット機能付きの差動−ＲＳラッチ
構成のＤ型フリップフロップの動作を説明する。ＲＳラ
ッチ２のセット入力端子Ｓおよびリセット入力端子Ｒの
状態がどのような状態であっても、リセット信号入力端
子ＲＳＴＮを低電位側電源電位のＶＳＳ電位に切り換え
ると、インバータ回路ＩＮＶ５を介して反転された高電
位側電源電位のＶＤＤ電位によってＮｃｈトランジスタ
ＴＮ１００が導通状態に反転し、またリセット信号入力
端子ＲＳＴＮからの直接のＶＳＳ電位によりＰｃｈトラ
ンジスタＴＰ１００が導通状態に反転する。その結果と
して、セット入力端子ＳはＶＳＳ電位になり、リセット
入力端子ＲはＶＤＤ電位になる。このとき、充電用のＰ
ｃｈトランジスタＴＰ５，ＴＰ６は非導通状態に反転し
ている。また、セット入力端子ＳがＶＳＳ電位になるこ
とからＮｃｈトランジスタＴＮ６は非導通状態となり、
リセット入力端子ＲはＶＳＳ電位のグランドから絶縁さ
れた状態となる一方、ＰｃｈトランジスタＴＰ３が導通
状態となって、このトランジスタＴＰ３を介してＶＤＤ
電位の直流電源よりリセット入力端子Ｒに充電が行われ
ることから、リセット入力端子ＲはそのＶＤＤ電位を保
つ。また、リセット入力端子ＲがＶＤＤ電位になること
からＰｃｈトランジスタＴＰ４が非導通状態となり、Ｐ
ｃｈトランジスタＴＰ６も非導通状態であるので、セッ
ト入力端子Ｓに対する充電は起こらず、セット入力端子
ＳはそのＶＳＳ電位を保つ。

【００１８】以上のようにして、リセット入力端子Ｒが
ＶＤＤ電位となることからデータ出力端子ＱからはＶＳ
Ｓ電位が出力され、セット入力端子ＳがＶＳＳ電位にな
ることから反転データ出力端子ＱＮからはＶＤＤ電位が
出力されることになる。すなわち、リセット機能が実現
されている。この動作は、クロック入力端子ＣＬＫに入
力されるクロック入力信号の状態とは関係なく行われる
ので、非同期的にリセット機能が実現できる。

【００１９】次に、セット機能について説明する。ここ
では図示は省略する。図７の場合のリセット機能の実現
に際しては、ＮｃｈトランジスタＴＮ１００をセット入
力端子Ｓに接続し、このトランジスタＴＮ１００をリセ
ット信号により導通状態にしてセット入力端子ＳをＶＳ
Ｓ電位に固定するとともに、ＰｃｈトランジスタＴＰ１
００をリセット入力端子Ｒに接続し、このトランジスタ
ＴＰ１００をリセット信号により導通状態にしてリセッ
ト入力端子ＲをＶＤＤ電位に固定するように構成した。
これと同じような考え方でセット機能も実現できる。そ
の様子は次の説明で用いる図８を参照すると分かりやす
い。すなわち、セット入力端子ＳにＰｃｈトランジスタ
ＴＰ１０１を接続し、このトランジスタＴＰ１０１をセ
ット信号により導通状態にしてセット入力端子ＳをＶＤ
Ｄ電位に固定するとともに、ＮｃｈトランジスタＴＮ１
０１をリセット入力端子Ｒに接続し、このトランジスタ
ＴＮ１０１をセット信号により導通状態にしてリセット
入力端子ＲをＶＳＳ電位に固定するように構成すればよ
い。リセット入力端子ＲがＶＳＳ電位となることからデ
ータ出力端子ＱからはＶＤＤ電位が出力され、セット入
力端子ＳがＶＤＤ電位になることから反転データ出力端
子ＱＮからはＶＳＳ電位が出力されることになる。すな
わち、セット機能が実現されていることになる。この動
作は、クロック入力端子ＣＬＫに入力されるクロック入
力信号の状態とは関係なく行われるので、非同期的にセ
ット機能が実現できる。

【００２０】次に、従来の技術として、リセット機能と
セット機能の両方を備えた差動−ＲＳラッチ構成のＤ型
フリップフロップについて図８を用いて説明する。図８
はリセット・セット機能付きの差動−ＲＳラッチ構成の
Ｄ型フリップフロップの回路構成図である。

【００２１】図８において、ＴＰ７，ＴＰ８およびＴＰ
１０１はＰｃｈ型ＭＯＳトランジスタ、ＴＮ１０１はＮ
ｃｈ型ＭＯＳトランジスタ、ＩＮＶ６はインバータ回
路、ＳＥＴＮはセット信号入力端子、その他については
図７と同じである。

【００２２】次に、動作を説明する。リセット機能を働
かさないときはリセット信号入力端子ＲＳＴＮはＶＤＤ
電位としておく。同様に、セット機能を働かさないとき
はセット信号入力端子ＳＥＴＮはＶＤＤ電位としてお
く。

【００２３】リセット機能を働かせるときは、リセット
信号入力端子ＲＳＴＮをＶＳＳ電位に切り換える。これ
により、図７で説明したのと同じように、Ｎｃｈトラン
ジスタＴＮ１００とＰｃｈトランジスタＴＰ１００がと
もに導通状態となり、セット入力端子ＳがＶＳＳ電位に
固定され、リセット入力端子ＲがＶＤＤ電位に固定され
る結果、データ出力端子ＱからはＶＳＳ電位が出力さ
れ、反転データ出力端子ＱＮからはＶＤＤ電位が出力さ
れることになって、リセット機能が非同期的に実現され
る。

【００２４】次に、セット機能について説明する。ＲＳ
ラッチ２のセット入力端子Ｓおよびリセット入力端子Ｒ
の状態がどのような状態であっても、リセット信号入力
端子ＲＳＴＮがＶＤＤ電位の状態で、セット信号入力端
子ＳＥＴＮを低電位側電源電位のＶＳＳ電位に切り換え
ると、インバータ回路ＩＮＶ６を介して反転された高電
位側電源電位のＶＤＤ電位によってＮｃｈトランジスタ
ＴＮ１０１が導通状態に反転し、またセット信号入力端
子ＳＥＴＮからの直接のＶＳＳ電位によりＰｃｈトラン
ジスタＴＰ１０１が導通状態に反転する。その結果とし
て、セット入力端子ＳはＶＤＤ電位になり、リセット入
力端子ＲはＶＳＳ電位になる。このとき、充電用のＰｃ
ｈトランジスタＴＰ７，ＴＰ８は非導通状態に反転して
いる。また、リセット入力端子ＲがＶＳＳ電位になるこ
とからＮｃｈトランジスタＴＮ７は非導通状態となり、
セット入力端子ＳはＶＳＳ電位のグランドから絶縁され
た状態となる一方、ＰｃｈトランジスタＴＰ４が導通状
態となって、このトランジスタＴＰ４を介してＶＤＤ電
位の直流電源よりセット入力端子Ｓに充電が行われるこ
とから、セット入力端子ＳはそのＶＤＤ電位を保つ。ま
た、セット入力端子ＳがＶＤＤ電位になることからＰｃ
ｈトランジスタＴＰ３が非導通状態となり、Ｐｃｈトラ
ンジスタＴＰ７も非導通状態であるので、リセット入力
端子Ｒに対する充電は起こらず、リセット入力端子Ｒは
そのＶＳＳ電位を保つ。

【００２５】以上のようにして、リセット入力端子Ｒが
ＶＳＳ電位となることからデータ出力端子ＱからはＶＤ
Ｄ電位が出力され、セット入力端子ＳがＶＤＤ電位にな
ることから反転データ出力端子ＱＮからはＶＳＳ電位が
出力されることになる。すなわち、セット機能が実現さ
れている。この動作は、クロック入力端子ＣＬＫに入力
されるクロック入力信号の状態とは関係なく行われるの
で、非同期的にセット機能が実現できる。

【００２６】ここで、仮に、リセット信号入力端子ＲＳ
ＴＮをＶＳＳ電位に切り換えると同時にセット入力端子
ＳもＶＳＳ電位に切り換えた場合の動作を考えてみる。
充電用のＰｃｈトランジスタＴＰ５，ＴＰ７，ＴＰ６，
ＴＰ８は非導通状態となる。そして、セット入力端子Ｓ
に接続されているＮｃｈトランジスタＴＮ１００とＰｃ
ｈトランジスタＴＰ１０１とが同時に導通状態となると
ともに、リセット入力端子Ｒに接続されているＰｃｈト
ランジスタＴＰ１００とＮｃｈトランジスタＴＮ１０１
とが同時に導通状態となる。

【００２７】セット入力端子Ｓ側において、Ｐｃｈトラ
ンジスタＴＰ１０１はそのソースがＶＤＤ電位の直流電
源に接続され、ＮｃｈトランジスタＴＮ１００はそのソ
ースがＶＳＳ電位のグランドに接続されているため、電
源−グランド間に短絡パスが発生してしまう。同様に、
リセット入力端子Ｒ側において、ＰｃｈトランジスタＴ
Ｐ１００はそのソースがＶＤＤ電位の直流電源に接続さ
れ、ＮｃｈトランジスタＴＮ１０１はそのソースがＶＳ
Ｓ電位のグランドに接続されているため、これも電源−
グランド間に短絡パスが発生してしまう。

【００２８】ここで、論点を変える。同期式の論理回路
に対してスキャンテストを行うためには、多数のＤ型フ
リップフロップをすべて「スキャンテスト用」のＤ型フ
リップフロップで構成し、それらを論理回路との接続と
は別にすべてＦＦをシリアル接続して、スキャーンチェ
ーンを構成していた。しかし、近年、計算機技術の進歩
がめざましく、すべてのＤ型フリップフロップをスキャ
ンチェーン接続しなくても、有効なテストパターンを計
算することができるようになってきた。その技術を「パ
ーシャルスキャンテスト」という。その結果、スキャー
ンチェーンに必要なＤ型フリップフロップのみを「スキ
ャーンテスト用」のＤ型フリップフロップで構成すれば
よくなった。

【００２９】パーシャルスキャンテストの回路構成の概
念の一例を図９に示す。図９において、２０は同期式の
論理回路、ＦＦ１，ＦＦ２，ＦＦ３，ＦＦ４，ＦＦ５，
ＦＦ６，ＦＦ７，ＦＦ８は「スキャンテスト用」のＤ型
フリップフロップ、ＦＦ１００，ＦＦ１０１，ＦＦ１０
２およびＦＦ１０３は「通常」のＤ型フリップフロッ
プ、ｗ１，ｗ２，ｗ３，ｗ４，ｗ５，ｗ６，ｗ７，ｗ８
およびｗ９はスキャンチェーンを構成するための配線、
ＩＮはスキャンテストの入力端子、ＯＵＴはスキャンテ
ストの出力端子である。

【００３０】ここでは、想定されるすべての「スキャン
テスト用」のＤ型フリップフロップをスキャンチェーン
配線することに代えて、「スキャンテスト用」のＤ型フ
リップフロップとしては必要最小限のものを用意し、そ
れらをスキャンチェーン配線している。これにより、
「スキャンテスト用」のＤ型フリップフロップ群の全体
が占める面積の減少が図れる。

【００３１】しかし、「スキャンテスト用」のＤ型フリ
ップフロップそのものとしては、依然として面積の大き
いものが用いられている。図１０はパーシャルスキャン
テスト対応の従来の「スキャンテスト用」のＤ型フリッ
プフロップ３０の構成を示す。これは、図９における
「スキャンテスト用」のＤ型フリップフロップＦＦ１〜
ＦＦ８を代表的に示している。図１０において、１０は
セレクタ回路、１１は「通常」のＤ型フリップフロッ
プ、Ｄはデータ入力端子、ＤＴはテストデータ入力端
子、Ｔはデータ入力端子Ｄの入力データとテストデータ
入力端子ＤＴの入力データのうちのどちらのデータを入
力するかを決めるための選択信号の入力端子、ＣＬＫは
クロック入力端子、Ｑは非反転のデータ出力端子、ＱＮ
は反転データ出力端子である。

【００３２】テストデータ入力端子ＤＴはスキャンテス
トを行うためにテストデータを入力する関係上不可欠の
ものである。図９に示すように、ある「スキャンテスト
用」のＤ型フリップフロップのテストデータ入力端子Ｄ
Ｔには前段の「スキャンテスト用」のＤ型フリップフロ
ップのデータ出力端子Ｑからのテストデータが１クロッ
ク周期をおいてスキャンするかたちで入力されるように
なっている。

【００３３】図１０に戻って、スキャンテストを行わな
いときは、通常のデータがデータ入力端子Ｄに入力さ
れ、セレクタ回路１０の出力端子Ｙから次段の「通常」
のＤ型フリップフロップ１１へ出力される。スキャンテ
ストを行うときは、テストデータがテストデータ入力端
子ＤＴに入力され、セレクタ回路１０の出力端子Ｙから
Ｄ型フリップフロップ１１へ出力される。通常のデータ
とテストデータの択一的な選択のためにセレクタ回路１
０を必要とし、またその選択のために選択信号入力端子
Ｔを必要としている。クロック入力端子ＣＬＫに入力さ
れるクロック入力信号としては、通常動作モードとスキ
ャンテストモードとで共通に使用するようになってい
る。

【００３４】

【発明が解決しようとする課題】図８に示した従来のリ
セット・セット機能付きの差動−ＲＳラッチ構成のＤ型
フリップフロップにおいては、ＲＳラッチ２の２つの出
力であるデータ出力端子Ｑと反転データ出力端子ＱＮと
の両方から出力データを取り出すためには、ＲＳラッチ
２を構成する２入力ＮＡＮＤ回路ＮＡＮＤ１，ＮＡＮＤ
２の各々を構成しているすべてのトランジスタのゲート
幅を大きくする必要がある。しかし、これらのトランジ
スタは動作しないときには、他のトランジスタの負荷と
なってしまう。そのため、トランジスタのゲート幅サイ
ズの最適化が難しいという問題があった。

【００３５】また、前述したように、図８のリセット・
セット機能付きの差動−ＲＳラッチ構成のＤ型フリップ
フロップにおいては、リセット信号入力端子ＲＳＴＮと
セット信号入力端子ＳＥＴＮとをともに低電位側電源電
位のＶＳＳ電位に設定したときには、セット入力端子Ｓ
側におけるＰｃｈトランジスタＴＰ１０１とＮｃｈトラ
ンジスタＴＮ１００との同時導通により、またリセット
入力端子Ｒ側におけるＰｃｈトランジスタＴＰ１００と
ＮｃｈトランジスタＴＮ１０１との同時導通により、電
源−グランド間に短絡パスが発生してしまい、その結
果、リセット機能もセット機能もともに働かないという
問題がある。

【００３６】さらに、図１０に示した「スキャンテスト
用」のＤ型フリップフロップの場合、「通常」のＤ型フ
リップフロップと比べて、セットアップ時間が大きくな
るという問題がある。通常、半導体集積回路の設計にお
いては、パーシャルスキャンテストのためのスキャンチ
ェーンのことは考えないで半導体集積回路の設計を行
い、最終段階で、計算機によりパーシャルスキャンテス
トのためのスキャンチェーンを自動発生させる。スキャ
ンチェーンを発生させることにより、一部の「通常」の
Ｄ型フリップフロップが「スキャンテスト用」のＤ型フ
リップフロップと置き換わる。「スキャンテスト用」の
Ｄ型フリップフロップは「通常」のＤ型フリップフロッ
プに比べて、入力部にセレクタ回路１０が存在するた
め、「通常」のＤ型フリップフロップ１１の内部のデー
タをラッチする部分までのパスが長くなり、そのことが
原因でセットアップ時間が大きくなる。そのため、半導
体集積回路のタイミングに関わる設計をやり直す必要が
生じることがあり、問題となっている。また、「スキャ
ンテスト用」のＤ型フリップフロップは「通常」のＤ型
フリップフロップに比べて、素子数、レイアウト面積が
大きく、そのためチップ面積が増大するという問題もあ
る。

【００３７】本発明は、上記のような問題に鑑み、差動
−ＲＳラッチ構成のＤ型フリップフロップについて、半
導体集積回路を作るために必要な機能、特に、リセット
機能、セット機能、あるいは、好ましいスキャンテスト
対応機能を付加することを課題としている。

【００３８】

【課題を解決するための手段】本発明にかかわるＤ型フ
リップフロップは、上記の課題を解決するために次のよ
うな構成とする。ＲＳラッチは２つのＮＡＮＤ回路で構
成されるが、そのうち一方を３入力ＮＡＮＤ回路とし、
これの一つの入力端子にローアクティブのリセット信号
またはセット信号の入力端子を接続しておく。リセット
信号やセット信号をインアクティブの高電位側電源電位
（ＶＤＤ電位）にしておく限りにおいて、３入力ＮＡＮ
Ｄ回路の動作は２入力ＮＡＮＤ回路と実質的に同じとな
り、所期のフリップフロップ動作を行う。リセット信号
またはセット信号がアクティブの低電位側電源電位（Ｖ
ＳＳ電位）にされると、３入力ＮＡＮＤ回路の一つの入
力端子に低電位側電源電位（ＶＳＳ電位）が入力される
ことになり、他の二つの入力端子の状態がいかなる組み
合わせにあっても、３入力ＮＡＮＤ回路の出力端子から
は高電位側電源電位（ＶＤＤ電位）が出力されることに
なる。したがって、この３入力ＮＡＮＤ回路を反転出力
側に設けておくと、セット信号が同時に入力されてもリ
セット信号によって優先的なリセット機能が実現され
る。また、３入力ＮＡＮＤ回路を非反転出力側に設けて
おくと、リセット信号が同時に入力されてもセット信号
によって優先的なセット機能が実現される。

【００３９】さらに、３入力ＮＡＮＤ回路の出力端子に
非反転のデータ出力端子と反転データ出力端子との両者
をいずれかにインバータ回路を用いて接続しておくと、
ＲＳラッチにおける２つのＮＡＮＤ回路の各々を構成し
ている複数のトランジスタについて、そのゲート幅をど
のようにするかの設計上の最適化が容易になる。

【００４０】さらに、通常動作のクロック入力端子のほ
かにテスト用クロック入力端子を設け、通常動作のデー
タ入力端子のほかにテストデータ入力端子を設け、通常
動作状態とテスト動作状態とで相互の干渉がない状態と
することにより、Ｄ型フリップフロップに対するテスト
をセレクタ回路を用いずに実現する。

【００４１】

【発明の実施の形態】本発明にかかわる請求項１のＤ型
フリップフロップは、マスターラッチが差動インバータ
で構成され、スレイブラッチがＲＳラッチで構成され、
前記ＲＳラッチは、差動インバータにおけるデータ入力
端子と同じ値を出力する出力端子にそのセット入力端子
が接続された第１のＮＡＮＤ回路と、データ入力端子と
は逆の反転値を出力する出力端子にそのリセット入力端
子が接続された第２のＮＡＮＤ回路とを有する構成とな
っていて、少なくともリセット機能を備えたＤ型フリッ
プフロップであって、前記第１のＮＡＮＤ回路を３入力
ＮＡＮＤ回路で構成し、この３入力ＮＡＮＤ回路の一つ
の入力端子にリセット信号入力端子を接続した構成とし
てある。リセット信号をインアクティブの高電位側電源
電位（ＶＤＤ電位）にしておく限りにおいて、３入力Ｎ
ＡＮＤ回路の動作は２入力ＮＡＮＤ回路と実質的に同じ
となり、所期のフリップフロップ動作を行う。リセット
信号がアクティブの低電位側電源電位（ＶＳＳ電位）に
されると、３入力ＮＡＮＤ回路の一つの入力端子に低電
位側電源電位（ＶＳＳ電位）が入力されることになり、
他の二つの入力端子の状態がいかなる組み合わせにあっ
ても、３入力ＮＡＮＤ回路の出力端子からは高電位側電
源電位（ＶＤＤ電位）が出力されることになる。したが
って、この３入力ＮＡＮＤ回路を反転出力側に設けてお
くと、セット信号が同時に入力されてもリセット信号に
よって優先的なリセット機能が実現される。

【００４２】本発明にかかわる請求項２のＤ型フリップ
フロップは、上記請求項１において、セット信号により
セット入力端子を高電位側電源電位とするスイッチング
素子と、セット信号によりリセット入力端子を低電位側
電源電位とするスイッチング素子とを備えた構成として
いる。リセット機能に加えて、セット機能も実現され
る。

【００４３】本発明にかかわる請求項３のＤ型フリップ
フロップは、上記請求項１，２において、３入力ＮＡＮ
Ｄ回路の出力端子に反転データ出力端子が接続され、同
じ出力端子にインバータ回路を介して非反転のデータ出
力端子が接続された構成としている。ＲＳラッチにおけ
る２つのＮＡＮＤ回路の各々を構成している複数のトラ
ンジスタについて、そのゲート幅をどのようにするかの
設計上の最適化が容易になる。

【００４４】本発明にかかわる請求項４のＤ型フリップ
フロップは、マスターラッチが差動インバータで構成さ
れ、スレイブラッチがＲＳラッチで構成され、前記ＲＳ
ラッチは、差動インバータにおけるデータ入力端子と同
じ値を出力する出力端子にそのセット入力端子が接続さ
れた第１のＮＡＮＤ回路と、データ入力端子とは逆の反
転値を出力する出力端子にそのリセット入力端子が接続
された第２のＮＡＮＤ回路とを有する構成となってい
て、少なくともセット機能を備えたＤ型フリップフロッ
プであって、前記第２のＮＡＮＤ回路を３入力ＮＡＮＤ
回路で構成し、この３入力ＮＡＮＤ回路の一つの入力端
子にセット信号入力端子を接続した構成としてある。セ
ット信号をインアクティブの高電位側電源電位（ＶＤＤ
電位）にしておく限りにおいて、３入力ＮＡＮＤ回路の
動作は２入力ＮＡＮＤ回路と実質的に同じとなり、所期
のフリップフロップ動作を行う。セット信号がアクティ
ブの低電位側電源電位（ＶＳＳ電位）にされると、３入
力ＮＡＮＤ回路の一つの入力端子に低電位側電源電位
（ＶＳＳ電位）が入力されることになり、他の二つの入
力端子の状態がいかなる組み合わせにあっても、３入力
ＮＡＮＤ回路の出力端子からは高電位側電源電位（ＶＤ
Ｄ電位）が出力されることになる。したがって、この３
入力ＮＡＮＤ回路を非反転出力側に設けておくと、リセ
ット信号が同時に入力されてもセット信号によって優先
的なセット機能が実現される。

【００４５】本発明にかかわる請求項５のＤ型フリップ
フロップは、上記請求項４において、リセット信号によ
りセット入力端子を低電位側電源電位とするスイッチン
グ素子と、リセット信号によりリセット入力端子を高電
位側電源電位とするスイッチング素子とを備えた構成と
している。セット機能に加えて、リセット機能も実現さ
れる。

【００４６】本発明にかかわる請求項６のＤ型フリップ
フロップは、上記請求項４，５において、３入力ＮＡＮ
Ｄ回路の出力端子に非反転のデータ出力端子が接続さ
れ、同じ出力端子にインバータ回路を介して反転データ
出力端子が接続された構成としている。ＲＳラッチにお
ける２つのＮＡＮＤ回路の各々を構成している複数のト
ランジスタについて、そのゲート幅をどのようにするか
の設計上の最適化が容易になる。

【００４７】本発明にかかわる請求項７のＤ型フリップ
フロップは、マスターラッチが差動インバータで構成さ
れ、スレイブラッチがＲＳラッチで構成され、前記ＲＳ
ラッチは、差動インバータにおけるデータ入力端子と同
じ値を出力する出力端子にそのセット入力端子が接続さ
れた第１のＮＡＮＤ回路と、データ入力端子とは逆の反
転値を出力する出力端子にそのリセット入力端子が接続
された第２のＮＡＮＤ回路とを有する構成となってい
て、リセット機能とセット機能を備えたＤ型フリップフ
ロップであって、前記第１のＮＡＮＤ回路および第２の
ＮＡＮＤ回路をともに３入力ＮＡＮＤ回路で構成し、第
１の３入力ＮＡＮＤ回路の一つの入力端子にリセット信
号入力端子を接続し、前記第２の３入力ＮＡＮＤ回路の
一つの入力端子にセット信号入力端子を接続し、前記リ
セット信号入力端子からのリセット信号によりリセット
入力端子を高電位側電源電位とするスイッチング素子
と、前記セット信号入力端子からのセット信号によりセ
ット入力端子を高電位側電源電位とするスイッチング素
子とを備えた構成としてある。リセット信号とセット信
号とが同時的に出力された場合でも、２つの３入力ＮＡ
ＮＤ回路の出力をいずれも高電位側電源電位（ＶＤＤ電
位）となし、非反転のデータ出力端子には高電位側電源
電位（ＶＤＤ電位）を出力してセット機能を実現すると
ともに、反転データ出力端子にも高電位側電源電位（Ｖ
ＤＤ電位）を出力してリセット機能を実現する。

【００４８】本発明にかかわる請求項８のＤ型フリップ
フロップは、マスターラッチが差動インバータで構成さ
れ、スレイブラッチがＲＳラッチで構成されたＤ型フリ
ップフロップであって、クロック入力端子として通常動
作のクロック入力端子のほかにテスト用クロック入力端
子を備えるとともに、データ入力端子として通常動作の
データ入力端子のほかにテストデータ入力端子を備え、
通常動作状態ではテスト用クロック入力端子およびテス
トデータ入力端子を通常動作のクロック入力端子および
データ入力端子の状態に影響を与えない状態に固定化
し、逆にテスト動作状態では通常動作のクロック入力端
子およびデータ入力端子をテスト用クロック入力端子お
よびテストデータ入力端子の状態に影響を与えない状態
に固定化するように構成してある。従来の技術の場合の
「スキャンテスト用」のＤ型フリップフロップのような
セレクタ回路は用いないですみ、スキャンチェーン構成
でスキャンテストを行うに際してセットアップ時間は
「通常」のＤ型フリップフロップのセットアップ時間か
ら大きく変化することはないので、スキャンチェーン発
生後に半導体集積回路のタイミング設計をやり直す必要
がなくなる。

【００４９】以下、本発明にかかわるＤ型フリップフロ
ップの具体的な実施の形態について、図面を用いて詳細
に説明する。

【００５０】〔実施の形態１〕実施の形態１はリセット
機能優先タイプである。図１は実施の形態１のリセット
・セット機能付きの差動−ＲＳラッチ構成のＤ型フリッ
プフロップの回路構成図である。構成要素について説明
すると、図１において、符号の１はマスターラッチを構
成する差動インバータ、２はスレイブラッチを構成する
ＲＳラッチである。また、ＴＰ１，ＴＰ２，ＴＰ３，Ｔ
Ｐ４，ＴＰ７およびＴＰ１０１はＰｃｈ型ＭＯＳトラン
ジスタ、ＴＮ１，ＴＮ２，ＴＮ３，ＴＮ６，ＴＮ７，Ｔ
Ｎ９およびＴＮ１０１はＮｃｈ型ＭＯＳトランジスタ、
ＮＡＮＤ２は２入力ＮＡＮＤ回路、ＮＡＮＤ３は３入力
ＮＡＮＤ回路、ＩＮＶ１，ＩＮＶ６，ＩＮＶ１０，ＩＮ
Ｖ２０およびＩＮＶ２１はインバータ回路、ＳおよびＲ
はフリップフロップの内部ノードでＲＳラッチ２のセッ
ト入力端子とリセット入力端子、ｎ１およびｎ２はトラ
ンジスタＴＮ９のドレイン端子またはソース端子、ＣＬ
Ｋはクロック入力端子、Ｄはデータ入力端子、ＲＳＴＮ
はリセット信号入力端子、ＳＥＴＮはセット信号入力端
子、Ｑはデータ出力端子、ＱＮは反転データ出力端子で
あり、これらの各要素は図示のとおりに結線されてい
る。３入力ＮＡＮＤ回路ＮＡＮＤ３が請求項１にいう第
１のＮＡＮＤ回路に相当し、２入力ＮＡＮＤ回路ＮＡＮ
Ｄ２が第２のＮＡＮＤ回路に相当している。Ｐｃｈトラ
ンジスタＴＰ１０１とＮｃｈトランジスタＴＮ１０１の
それぞれが請求項２にいうスイッチング素子に相当して
いる。

【００５１】図１の回路構成が従来の技術の図６と相違
しているのは次の点である。リセット信号入力端子ＲＳ
ＴＮとセット信号入力端子ＳＥＴＮとが設けられてい
る。ＲＳラッチ２のセット入力端子Ｓと高電位側電源電
位であるＶＤＤ電位の直流電源との間にＰｃｈトランジ
スタＴＰ１０１が接続され、このトランジスタＴＰ１０
１のゲートがセット信号入力端子ＳＥＴＮに接続されて
いる。充電用のＰｃｈトランジスタＴＰ１と高電位側電
源電位であるＶＤＤ電位の直流電源との間にＰｃｈトラ
ンジスタＴＰ７が接続され、このトランジスタＴＰ７の
ゲートがインバータ回路ＩＮＶ６を介してセット信号入
力端子ＳＥＴＮに接続されている。ＲＳラッチ２のリセ
ット入力端子Ｒと低電位側電源電位であるＶＳＳ電位の
グランドとの間にＮｃｈトランジスタＴＮ１０１が接続
され、このトランジスタＴＮ１０１のゲートがインバー
タ回路ＩＮＶ６を介してセット信号入力端子ＳＥＴＮに
接続されている。

【００５２】ＤＮ′は差動インバータ１の出力端子のう
ちＲＳラッチ２のリセット入力端子Ｒに接続された出力
端子であり、この出力端子ＤＮ′はデータ入力端子Ｄに
入力されたデータの反転値を出力するものであるが、Ｒ
Ｓラッチ２におけるＮＡＮＤ回路としてこの出力端子Ｄ
Ｎ′に接続された方のＮＡＮＤ回路ＮＡＮＤ２は従来の
技術の図６と同様に２入力ＮＡＮＤ回路となっている。
Ｄ′は差動インバータ１の出力端子のうちＲＳラッチ２
のセット入力端子Ｓに接続された出力端子であり、この
出力端子Ｄ′はデータ入力端子Ｄに入力されたデータと
同じ値を出力するものであるが、ＲＳラッチ２における
ＮＡＮＤ回路としてこの出力端子Ｄ′に接続された方の
ＮＡＮＤ回路ＮＡＮＤ３は従来の技術の図６とは違って
３入力ＮＡＮＤ回路となっている。

【００５３】３入力ＮＡＮＤ回路ＮＡＮＤ３は、その一
つの入力端子が差動インバータ１におけるデータ入力端
子Ｄと同じ値を出力する方の出力端子Ｄ′に接続され、
もう一つの入力端子がもう一つの２入力ＮＡＮＤ回路Ｎ
ＡＮＤ２の出力端子に接続され、さらにもう一つの入力
端子がリセット信号入力端子ＲＳＴＮに接続されてい
る。２入力ＮＡＮＤ回路ＮＡＮＤ２は、その一つの入力
端子が差動インバータ１におけるデータ入力端子Ｄとは
逆の反転値を出力する方の出力端子ＤＮ′に接続され、
もう一つの入力端子が３入力ＮＡＮＤ回路ＮＡＮＤ３の
出力端子に接続されている。

【００５４】従来の技術の図６の場合、図面で下側の２
入力ＮＡＮＤ回路ＮＡＮＤ２の出力端子はデータ出力端
子Ｑに接続されたＱ出力端子となっており、上側の２入
力ＮＡＮＤ回路ＮＡＮＤ１の出力端子は反転データ出力
端子ＱＮに接続されたＱＮ出力端子となっているが、本
実施の形態１の場合は、上側の３入力ＮＡＮＤ回路ＮＡ
ＮＤ３の出力端子であるＱＮ出力端子は用いるが、下側
の２入力ＮＡＮＤ回路ＮＡＮＤ２の出力端子であるＱ出
力端子は用いない。上側の３入力ＮＡＮＤ回路ＮＡＮＤ
３のＱＮ出力端子にインバータ回路ＩＮＶ１０を介して
非反転のデータ出力端子Ｑが接続され、同じ３入力ＮＡ
ＮＤ回路ＮＡＮＤ３のＱＮ出力端子に２つのインバータ
回路ＩＮＶ２０，ＩＮＶ２１を介して反転データ出力端
子ＱＮが接続されている。

【００５５】このリセット・セット機能付きの差動−Ｒ
Ｓラッチ構成のＤ型フリップフロップにおいては、リセ
ット信号入力端子ＲＳＴＮはリセット機能を実行させる
ときは低電位側電源電位であるＶＳＳ電位とされ、それ
以外のときは高電位側電源電位であるＶＤＤ電位とされ
る。セット信号入力端子ＳＥＴＮはセット機能を実行さ
せるときはＶＳＳ電位とされ、それ以外のときはＶＤＤ
電位とされる。

【００５６】次に、上記構成のリセット・セット機能付
きの差動−ＲＳラッチ構成のＤ型フリップフロップの動
作を説明する。トランジスタＴＮ９のゲートは直流電源
に接続されて高電位側電源電位であるＶＤＤ電位に固定
されているので常に導通状態となっている。

【００５７】通常動作モードのときであって、セット機
能を実行させない状態では、セット信号入力端子ＳＥＴ
ＮはＶＤＤ電位となっており、インバータ回路ＩＮＶ６
を介してＰｃｈトランジスタＴＰ７は導通状態となり、
ＮｃｈトランジスタＴＮ１０１は非導通状態となってい
る。また、リセット機能を実行させない状態では、リセ
ット信号入力端子ＲＳＴＮはＶＤＤ電位となっており、
３入力ＮＡＮＤ回路ＮＡＮＤ３の一つの入力端子は常時
的にＶＤＤ電位が入力されていることになる。したがっ
て、リセット信号入力端子ＲＳＴＮがＶＤＤ電位に固定
されている限りにおいては、３入力ＮＡＮＤ回路ＮＡＮ
Ｄ３の動作は、差動インバータ１の出力端子Ｄ′の状態
と２入力ＮＡＮＤ回路ＮＡＮＤ２の出力の状態のみによ
って制御されることになり、このことは、リセット信号
入力端子ＲＳＴＮがＶＤＤ電位に固定されている限りに
おいて、３入力ＮＡＮＤ回路ＮＡＮＤ３が従来の技術の
図６の２入力ＮＡＮＤ回路ＮＡＮＤ１と実質的に同じと
いうことである。その結果として、通常の動作は従来の
技術の図６の場合と同様になる。もっとも、非反転のデ
ータ出力端子Ｑが３入力ＮＡＮＤ回路ＮＡＮＤ３にイン
バータ回路ＩＮＶ１０を介して接続されている点では構
成的に異なるが、非反転のデータ出力端子Ｑおよび反転
データ出力端子ＱＮからの出力状態については従来の技
術の図６の場合とまったく同じである。

【００５８】次に、セット機能を働かせる場合を考え
る。セット信号入力端子ＳＥＴＮをＶＤＤ電位からＶＳ
Ｓ電位に切り換えると、そして、このときリセット信号
入力端子ＲＳＴＮはインアクティブのＶＤＤ電位となっ
ているとすると、セット入力端子Ｓに接続されたＰｃｈ
トランジスタＴＰ１０１が導通状態に反転する。また、
インバータ回路ＩＮＶ６の出力はＶＤＤ電位となり、Ｐ
ｃｈトランジスタＴＰ７が非導通状態に反転するととも
に、ＮｃｈトランジスタＴＮ１０１が導通状態に反転す
る。その結果、セット入力端子ＳはＰｃｈトランジスタ
ＴＰ１０１を介してＶＤＤ電位の直流電源に接続されて
ＶＤＤ電位になり、リセット入力端子ＲはＮｃｈトラン
ジスタＴＮ１０１を介してＶＳＳ電位のグランドに接続
されてＶＳＳ電位になる。このとき、充電用のＰｃｈト
ランジスタＴＰ７は非導通状態に反転している。また、
リセット入力端子ＲがＶＳＳ電位になることからＮｃｈ
トランジスタＴＮ７は非導通状態となり、セット入力端
子ＳはＶＳＳ電位のグランドから絶縁された状態となる
一方、ＰｃｈトランジスタＴＰ４が導通状態となって、
このトランジスタＴＰ４を介してＶＤＤ電位の直流電源
よりセット入力端子Ｓに充電が行われることから、セッ
ト入力端子ＳはそのＶＤＤ電位を保つ。また、セット入
力端子ＳがＶＤＤ電位になることからＰｃｈトランジス
タＴＰ３が非導通状態となり、ＰｃｈトランジスタＴＰ
７も非導通状態であるので、リセット入力端子Ｒに対す
る充電は起こらず、リセット入力端子ＲはそのＶＳＳ電
位を保つ。

【００５９】このようにセット入力端子ＳがＶＤＤ電位
に固定され、リセット入力端子ＲがＶＳＳ電位に固定さ
れると、２入力ＮＡＮＤ回路ＮＡＮＤ２の他方の入力の
いかんに関係なく２入力ＮＡＮＤ回路ＮＡＮＤ２の出力
はＶＤＤ電位となる。３入力ＮＡＮＤ回路ＮＡＮＤ３の
３つの入力端子については、その一つの入力端子に２入
力ＮＡＮＤ回路ＮＡＮＤ２の出力のＶＤＤ電位が入力さ
れ、もう一つの入力端子には前記のセット入力端子Ｓの
ＶＤＤ電位が入力され、さらにもう一つの入力端子には
リセット信号入力端子ＲＳＴＮからのＶＤＤ電位が入力
されるため、ＮＡＮＤ条件が成立して、３入力ＮＡＮＤ
回路ＮＡＮＤ３の出力端子であるＱＮ出力端子からはＶ
ＳＳ電位が出力されることになる。

【００６０】以上のようにして、セット入力端子ＳがＶ
ＤＤ電位となることからＲＳラッチ２の３入力ＮＡＮＤ
回路ＮＡＮＤ３の出力端子であるＱＮ出力端子からはＶ
ＳＳ電位が出力される。その結果として、１つのインバ
ータ回路ＩＮＶ１０を介してのデータ出力端子Ｑからは
ＶＤＤ電位が出力され、２つのインバータ回路ＩＮＶ２
０，ＩＮＶ２１を介しての反転データ出力端子ＱＮから
はＶＳＳ電位が出力されることになる。すなわち、セッ
ト機能が実現されている。この動作は、データ入力端子
Ｄから入力されるデータの値のいかんにかかわりなく、
またクロック入力端子ＣＬＫに入力されるクロック入力
信号の状態とは関係なく行われるので、非同期的にセッ
ト機能が実現される。

【００６１】次に、リセット機能を働かせる場合を考え
る。リセット信号入力端子ＲＳＴＮをＶＤＤ電位からア
クティブのＶＳＳ電位に切り換えると、そして、このと
きセット信号入力端子ＳＥＴＮはインアクティブのＶＤ
Ｄ電位となっているとすると、リセット信号入力端子Ｒ
ＳＴＮに接続された３入力ＮＡＮＤ回路ＮＡＮＤ３の一
つの入力端子にＶＳＳ電位が入力されることになる。し
たがって、３入力ＮＡＮＤ回路ＮＡＮＤ３の他の二つの
入力端子の状態がいかなる組み合わせにあっても、３入
力ＮＡＮＤ回路ＮＡＮＤ３の出力端子であるＱＮ出力端
子からはＶＤＤ電位が出力されることになる。その結果
として、１つのインバータ回路ＩＮＶ１０を介してのデ
ータ出力端子ＱからはＶＳＳ電位が出力され、２つのイ
ンバータ回路ＩＮＶ２０，ＩＮＶ２１を介しての反転デ
ータ出力端子ＱＮからはＶＤＤ電位が出力されることに
なる。すなわち、リセット機能が実現されている。この
動作は、データ入力端子Ｄから入力されるデータの値の
いかんにかかわりなく、またクロック入力端子ＣＬＫに
入力されるクロック入力信号の状態とは関係なく行われ
るので、非同期的にリセット機能が実現される。

【００６２】最後に、リセット機能を働かせるにつき、
リセット信号入力端子ＲＳＴＮをＶＤＤ電位からアクテ
ィブのＶＳＳ電位に切り換えたときに、セット信号入力
端子ＳＥＴＮもアクティブのＶＳＳ電位となっていた、
あるいは同時にＶＳＳ電位になった場合を考察する。上
記で説明したように、リセット機能は、リセット信号入
力端子ＲＳＴＮからのリセット信号を３入力ＮＡＮＤ回
路ＮＡＮＤ３に直接に入力することにより、ＮＡＮＤ回
路の論理を利用したものとなっている。すなわち、リセ
ット信号入力端子ＲＳＴＮに接続された３入力ＮＡＮＤ
回路ＮＡＮＤ３の一つの入力端子にＶＳＳ電位が入力さ
れたときには、他の二つの入力端子の状態がいかなる組
み合わせにあっても、ＮＡＮＤ論理によって、３入力Ｎ
ＡＮＤ回路ＮＡＮＤ３の出力端子であるＱＮ出力端子か
らはＶＤＤ電位が出力されることになる。この動作はセ
ット信号入力端子ＳＥＴＮの出力がＶＤＤ電位であるか
ＶＳＳ電位であるかに影響を受けない優先的なものであ
る。したがって、リセット信号入力端子ＲＳＴＮとセッ
ト信号入力端子ＳＥＴＮとがともにアクティブのＶＳＳ
電位になっても、所期通りのリセット機能が働くことに
なる。すなわち、非反転のデータ出力端子ＱからはＶＳ
Ｓ電位が出力され、反転データ出力端子ＱＮからはＶＤ
Ｄ電位が出力されることになる。

【００６３】以上のように、スレイブラッチであるＲＳ
ラッチの論理とＮＡＮＤ回路の論理をうまく利用してい
ること、さらに、２つのＮＡＮＤ回路の出力の両方をフ
リップフロップの出力とするのではなく、片方のＮＡＮ
Ｄ回路すなわち３入力ＮＡＮＤ回路ＮＡＮＤ３の出力か
らフリップフロップの２つの出力を作ることにより、リ
セット機能が確実に働くリセット機能優先のリセット・
セット機能付きの差動−ＲＳラッチ構成のＤ型フリップ
フロップを少ない素子数で実現できる。

【００６４】また、非反転のデータ出力端子Ｑも反転デ
ータ出力端子ＱＮも共通のＮＡＮＤ回路ＮＡＮＤ３の方
に接続してあるので、トランジスタサイズの調整が容易
になる。これについて、図２を参照しながら説明する。

【００６５】図２は差動−ＲＳラッチ構成のＤ型フリッ
プフロップのスレイブラッチから出力端子までを書き出
したものである。図２において、ＮＡＮＤ１およびＮＡ
ＮＤ２はＮＡＮＤ回路、Ｓはセット入力端子、Ｒはリセ
ット入力端子、Ｑはデータ出力端子、ＱＮは反転データ
出力端子、ＴＰ２００，ＴＰ２０１，ＴＰ２０２および
ＴＰ２０３はＰｃｈ型ＭＯＳトランジスタ、ＴＮ２０
０，ＴＮ２０１，ＴＮ２０２およびＴＮ２０３はＮｃｈ
型ＭＯＳトランジスタ、ＩＮＶ１０，ＩＮＶ２０および
ＩＮＶ２１はインバータ回路である。

【００６６】いま、セット入力端子Ｓとリセット入力端
子ＲとがともにＶＤＤ電位の充電期間であり、データ出
力端子ＱにＶＤＤ電位が出力されているとする。この状
態からデータ出力端子ＱにＶＳＳ電位を出力する場合の
クリティカルパスは、セット入力端子ＳがＶＳＳ電位に
なり、ＰｃｈトランジスタＴＰ２０１がすばやく導通状
態となり、インバータ回路ＩＮＶ１０によりデータ出力
端子ＱがＶＳＳ電位となるまでである。

【００６７】また、セット入力端子Ｓとリセット入力端
子ＲとがともにＶＤＤ電位の充電期間であり、データ出
力端子ＱにＶＳＳ電位が出力されているとする。この状
態からデータ出力端子ＱにＶＤＤ電位を出力する場合の
クリティカルパスは、リセット入力端子ＲがＶＳＳ電位
となり、ＰｃｈトランジスタＴＰ２０２がすばやく導通
状態となり、ＮｃｈトランジスタＴＮ２００が導通状態
となり、ＮＡＮＤ回路ＮＡＮＤ１の出力がＶＳＳ電位と
なり、ＩＮＶ１０によりデータ出力端子ＱにＶＤＤ電位
が伝わるまでである。

【００６８】以上のことから、トランジスタＴＰ２０
１，ＴＮ２０１，ＴＰ２０２およびＴＮ２００の駆動能
力がＲＳラッチの動作速度を決めることが分かる。ほか
のトランジスタは、負荷となるので、できるだけ小さい
トランジスタサイズにすることが望ましい。この知見に
基づいて、一部のトランジスタのゲート幅サイズを大き
くするだけでよく、その調整が容易になる。

【００６９】〔実施の形態２〕実施の形態２はセット機
能優先タイプである。図３は実施の形態２のリセット・
セット機能付きの差動−ＲＳラッチ構成のＤ型フリップ
フロップの回路構成図である。構成要素について説明す
ると、図３において、符号の１はマスターラッチを構成
する差動インバータ、２はスレイブラッチを構成するＲ
Ｓラッチである。また、ＴＰ１，ＴＰ２，ＴＰ３，ＴＰ
４，ＴＰ６およびＴＰ１００はＰｃｈ型ＭＯＳトランジ
スタ、ＴＮ１，ＴＮ２，ＴＮ３，ＴＮ６，ＴＮ７，ＴＮ
９およびＴＮ１００はＮｃｈ型ＭＯＳトランジスタ、Ｎ
ＡＮＤ１は２入力ＮＡＮＤ回路、ＮＡＮＤ４は３入力Ｎ
ＡＮＤ回路、ＩＮＶ１，ＩＮＶ５，ＩＮＶ３０，ＩＮＶ
３１およびＩＮＶ４０はインバータ回路、ＳおよびＲは
フリップフロップの内部ノードでＲＳラッチ２のセット
入力端子とリセット入力端子、ｎ１およびｎ２はトラン
ジスタＴＮ９のドレイン端子またはソース端子、ＣＬＫ
はクロック入力端子、Ｄはデータ入力端子、ＲＳＴＮは
リセット信号入力端子、ＳＥＴＮはセット信号入力端
子、Ｑは非反転のデータ出力端子、ＱＮは反転データ出
力端子であり、これらの各要素は図示のとおりに結線さ
れている。２入力ＮＡＮＤ回路ＮＡＮＤ１が請求項４に
いう第１のＮＡＮＤ回路に相当し、３入力ＮＡＮＤ回路
ＮＡＮＤ４が第２のＮＡＮＤ回路に相当している。Ｎｃ
ｈトランジスタＴＮ１００とＰｃｈトランジスタＴＰ１
００のそれぞれが請求項５にいうスイッチング素子に相
当している。

【００７０】図３の回路構成が従来の技術の図６と相違
しているのは次の点である。リセット信号入力端子ＲＳ
ＴＮとセット信号入力端子ＳＥＴＮとが設けられてい
る。ＲＳラッチ２のセット入力端子Ｓと低電位側電源電
位であるＶＳＳ電位のグランドとの間にＮｃｈトランジ
スタＴＮ１００が接続され、このトランジスタＴＮ１０
０のゲートがインバータ回路ＩＮＶ５を介してリセット
信号入力端子ＲＳＴＮに接続されている。充電用のＰｃ
ｈトランジスタＴＰ２と高電位側電源電位であるＶＤＤ
電位の直流電源との間にＰｃｈトランジスタＴＰ６が接
続され、このトランジスタＴＰ６のゲートがインバータ
回路ＩＮＶ５を介してリセット信号入力端子ＲＳＴＮに
接続されている。ＲＳラッチ２のリセット入力端子Ｒと
直流電源との間にＰｃｈトランジスタＴＰ１００が接続
され、このトランジスタＴＰ１００のゲートが直接にリ
セット信号入力端子ＲＳＴＮに接続されている。

【００７１】Ｄ′は差動インバータ１の出力端子のうち
ＲＳラッチ２のセット入力端子Ｓに接続された出力端子
であり、この出力端子Ｄ′はデータ入力端子Ｄに入力さ
れたデータと同じ値を出力するものであるが、ＲＳラッ
チ２におけるＮＡＮＤ回路としてこの出力端子Ｄ′に接
続された方のＮＡＮＤ回路ＮＡＮＤ１は従来の技術の図
６と同様に２入力ＮＡＮＤ回路となっている。ＤＮ′は
差動インバータ１の出力端子のうちＲＳラッチ２のリセ
ット入力端子Ｒに接続された出力端子であり、この出力
端子ＤＮ′はデータ入力端子Ｄに入力されたデータの反
転値を出力するものであるが、ＲＳラッチ２におけるＮ
ＡＮＤ回路としてこの出力端子ＤＮ′に接続された方の
ＮＡＮＤ回路ＮＡＮＤ４は従来の技術の図６とは違って
３入力ＮＡＮＤ回路となっている。

【００７２】３入力ＮＡＮＤ回路ＮＡＮＤ４は、その一
つの入力端子が差動インバータ１におけるデータ入力端
子Ｄとは逆の反転値を出力する方の出力端子ＤＮ′に接
続され、もう一つの入力端子がもう一つの２入力ＮＡＮ
Ｄ回路ＮＡＮＤ１の出力端子に接続され、さらにもう一
つの入力端子がセット信号入力端子ＳＥＴＮに接続され
ている。２入力ＮＡＮＤ回路ＮＡＮＤ１は、その一つの
入力端子が差動インバータ１におけるデータ入力端子Ｄ
と同じ値を出力する方の出力端子Ｄ′に接続され、もう
一つの入力端子が３入力ＮＡＮＤ回路ＮＡＮＤ４の出力
端子に接続されている。

【００７３】従来の技術の図６の場合、図面で下側の２
入力ＮＡＮＤ回路ＮＡＮＤ２の出力端子はデータ出力端
子Ｑに接続されたＱ出力端子となっており、上側の２入
力ＮＡＮＤ回路ＮＡＮＤ１の出力端子は反転データ出力
端子ＱＮに接続されたＱＮ出力端子となっているが、本
実施の形態２の場合は、下側の３入力ＮＡＮＤ回路ＮＡ
ＮＤ４の出力端子であるＱ出力端子は用いるが、上側の
２入力ＮＡＮＤ回路ＮＡＮＤ１の出力端子であるＱＮ出
力端子は用いない。下側の３入力ＮＡＮＤ回路ＮＡＮＤ
４のＱ出力端子に２つのインバータ回路ＩＮＶ３０，Ｉ
ＮＶ３１を介して非反転のデータ出力端子Ｑが接続さ
れ、同じ３入力ＮＡＮＤ回路ＮＡＮＤ４のＱ出力端子に
インバータ回路ＩＮＶ４０を介して反転データ出力端子
ＱＮが接続されている。

【００７４】このリセット・セット機能付きの差動−Ｒ
Ｓラッチ構成のＤ型フリップフロップにおいては、リセ
ット信号入力端子ＲＳＴＮはリセット機能を実行させる
ときは低電位側電源電位であるＶＳＳ電位とされ、それ
以外のときは高電位側電源電位であるＶＤＤ電位とされ
る。セット信号入力端子ＳＥＴＮはセット機能を実行さ
せるときはＶＳＳ電位とされ、それ以外のときはＶＤＤ
電位とされる。

【００７５】次に、上記構成のリセット・セット機能付
きの差動−ＲＳラッチ構成のＤ型フリップフロップの動
作を説明する。トランジスタＴＮ９のゲートは直流電源
に接続されて高電位側電源電位であるＶＤＤ電位に固定
されているので常に導通状態となっている。

【００７６】通常動作モードのときであって、リセット
機能を実行させない状態では、リセット信号入力端子Ｒ
ＳＴＮはＶＤＤ電位となっており、Ｐｃｈトランジスタ
ＴＰ１００は非導通状態となり、インバータ回路ＩＮＶ
５を介してＰｃｈトランジスタＴＰ６は導通状態とな
り、ＮｃｈトランジスタＴＮ１００は非導通状態となっ
ている。また、セット機能を実行させない状態では、セ
ット信号入力端子ＳＥＴＮはＶＤＤ電位となっており、
３入力ＮＡＮＤ回路ＮＡＮＤ４の一つの入力端子は常時
的にＶＤＤ電位が入力されていることになる。したがっ
て、セット信号入力端子ＳＥＴＮがＶＤＤ電位に固定さ
れている限りにおいては、３入力ＮＡＮＤ回路ＮＡＮＤ
４の動作は、差動インバータ１の出力端子ＤＮ′の状態
と２入力ＮＡＮＤ回路ＮＡＮＤ１の出力の状態のみによ
って制御されることになり、このことは、セット信号入
力端子ＳＥＴＮがＶＤＤ電位に固定されている限りにお
いて、３入力ＮＡＮＤ回路ＮＡＮＤ４が従来の技術の図
６の２入力ＮＡＮＤ回路ＮＡＮＤ２と実質的に同じとい
うことである。その結果として、通常の動作は従来の技
術の図６の場合と同様になる。もっとも、反転データ出
力端子ＱＮが３入力ＮＡＮＤ回路ＮＡＮＤ４にインバー
タ回路ＩＮＶ４０を介して接続されている点では構成的
に異なるが、反転データ出力端子ＱＮおよびデータ出力
端子Ｑからの出力状態については従来の技術の図６の場
合とまったく同じである。

【００７７】次に、リセット機能を働かせる場合を考え
る。リセット信号入力端子ＲＳＴＮをＶＤＤ電位からＶ
ＳＳ電位に切り換えると、そして、このときセット信号
入力端子ＳＥＴＮはインアクティブのＶＤＤ電位となっ
ているとすると、リセット入力端子Ｒに接続されたＰｃ
ｈトランジスタＴＰ１００が導通状態に反転する。ま
た、インバータ回路ＩＮＶ５の出力はＶＤＤ電位とな
り、ＰｃｈトランジスタＴＰ６が非導通状態に反転する
とともに、ＮｃｈトランジスタＴＮ１００が導通状態に
反転する。その結果、セット入力端子ＳはＮｃｈトラン
ジスタＴＮ１００を介してＶＳＳ電位のグランドに接続
されてＶＳＳ電位になり、リセット入力端子ＲはＰｃｈ
トランジスタＴＰ１００を介してＶＤＤ電位の直流電源
に接続されてＶＤＤ電位になる。このとき、充電用のＰ
ｃｈトランジスタＴＰ６は非導通状態に反転している。
また、セット入力端子ＳがＶＳＳ電位になることからＮ
ｃｈトランジスタＴＮ６は非導通状態となり、リセット
入力端子ＲはＶＳＳ電位のグランドから絶縁された状態
となる一方、ＰｃｈトランジスタＴＰ３が導通状態とな
って、このトランジスタＴＰ３を介してＶＤＤ電位の直
流電源よりリセット入力端子Ｒに充電が行われることか
ら、リセット入力端子ＲはそのＶＤＤ電位を保つ。ま
た、リセット入力端子ＲがＶＤＤ電位になることからＰ
ｃｈトランジスタＴＰ４が非導通状態となり、Ｐｃｈト
ランジスタＴＰ６も非導通状態であるので、セット入力
端子Ｓに対する充電は起こらず、セット入力端子Ｓはそ
のＶＳＳ電位を保つ。

【００７８】このようにセット入力端子ＳがＶＳＳ電位
に固定され、リセット入力端子ＲがＶＤＤ電位に固定さ
れると、２入力ＮＡＮＤ回路ＮＡＮＤ１の他方の入力の
いかんに関係なく２入力ＮＡＮＤ回路ＮＡＮＤ１の出力
はＶＤＤ電位となる。３入力ＮＡＮＤ回路ＮＡＮＤ４の
３つの入力端子については、その一つの入力端子に２入
力ＮＡＮＤ回路ＮＡＮＤ１の出力のＶＤＤ電位が入力さ
れ、もう一つの入力端子には前記のリセット入力端子Ｒ
のＶＤＤ電位が入力され、さらにもう一つの入力端子に
はセット信号入力端子ＳＥＴＮからのＶＤＤ電位が入力
されるため、ＮＡＮＤ条件が成立して、３入力ＮＡＮＤ
回路ＮＡＮＤ４の出力端子であるＱ出力端子からはＶＳ
Ｓ電位が出力されることになる。

【００７９】以上のようにして、リセット入力端子Ｒが
ＶＤＤ電位となることからＲＳラッチ２の３入力ＮＡＮ
Ｄ回路ＮＡＮＤ４の出力端子であるＱ出力端子からはＶ
ＳＳ電位が出力される。その結果として、２つのインバ
ータ回路ＩＮＶ３０，ＩＮＶ３１を介してのデータ出力
端子ＱからはＶＳＳ電位が出力され、１つのインバータ
回路ＩＮＶ４０を介しての反転データ出力端子ＱＮから
はＶＤＤ電位が出力されることになる。すなわち、リセ
ット機能が実現されている。この動作は、データ入力端
子Ｄから入力されるデータの値のいかんにかかわりな
く、またクロック入力端子ＣＬＫに入力されるクロック
入力信号の状態とは関係なく行われるので、非同期的に
リセット機能が実現される。

【００８０】次に、セット機能を働かせる場合を考え
る。セット信号入力端子ＳＥＴＮをＶＤＤ電位からアク
ティブのＶＳＳ電位に切り換えると、そして、このとき
リセット信号入力端子ＲＳＴＮはインアクティブのＶＤ
Ｄ電位となっているとすると、セット信号入力端子ＳＥ
ＴＮに接続された３入力ＮＡＮＤ回路ＮＡＮＤ４の一つ
の入力端子にＶＳＳ電位が入力されることになる。した
がって、３入力ＮＡＮＤ回路ＮＡＮＤ４の他の二つの入
力端子の状態がいかなる組み合わせにあっても、３入力
ＮＡＮＤ回路ＮＡＮＤ４の出力端子であるＱ出力端子か
らはＶＤＤ電位が出力されることになる。その結果とし
て、２つのインバータ回路ＩＮＶ３０，ＩＮＶ３１を介
しての非反転のデータ出力端子ＱからはＶＤＤ電位が出
力され、１つのインバータ回路ＩＮＶ４０を介しての反
転データ出力端子ＱＮからはＶＳＳ電位が出力されるこ
とになる。すなわち、セット機能が実現されている。こ
の動作は、データ入力端子Ｄから入力されるデータの値
のいかんにかかわりなく、またクロック入力端子ＣＬＫ
に入力されるクロック入力信号の状態とは関係なく行わ
れるので、非同期的にセット機能が実現される。

【００８１】最後に、セット機能を働かせるにつき、セ
ット信号入力端子ＳＥＴＮをＶＤＤ電位からアクティブ
のＶＳＳ電位に切り換えたときに、リセット信号入力端
子ＲＳＴＮもアクティブのＶＳＳ電位となっていた、あ
るいは同時にＶＳＳ電位になった場合を考察する。上記
で説明したように、セット機能は、セット信号入力端子
ＳＥＴＮからのセット信号を３入力ＮＡＮＤ回路ＮＡＮ
Ｄ４に直接に入力することにより、ＮＡＮＤ回路の論理
を利用したものとなっている。すなわち、セット信号入
力端子ＳＥＴＮに接続された３入力ＮＡＮＤ回路ＮＡＮ
Ｄ４の一つの入力端子にＶＳＳ電位が入力されたときに
は、他の二つの入力端子の状態がいかなる組み合わせに
あっても、ＮＡＮＤ論理によって、３入力ＮＡＮＤ回路
ＮＡＮＤ４の出力端子であるＱ出力端子からはＶＤＤ電
位が出力されることになる。この動作はリセット信号入
力端子ＲＳＴＮの出力がＶＤＤ電位であるかＶＳＳ電位
であるかに影響を受けない優先的なものである。したが
って、セット信号入力端子ＳＥＴＮとリセット信号入力
端子ＲＳＴＮとがともにアクティブのＶＳＳ電位になっ
ても、所期通りのセット機能が働くことになる。すなわ
ち、非反転のデータ出力端子ＱからはＶＤＤ電位が出力
され、反転データ出力端子ＱＮからはＶＳＳ電位が出力
されることになる。

【００８２】以上のように、スレイブラッチであるＲＳ
ラッチの論理とＮＡＮＤ回路の論理をうまく利用してい
ること、さらに、２つのＮＡＮＤ回路の出力の両方をフ
リップフロップの出力とするのではなく、片方のＮＡＮ
Ｄ回路すなわち３入力ＮＡＮＤ回路ＮＡＮＤ４の出力か
らフリップフロップの出力を作ることにより、セット機
能が確実に働くセット機能優先のリセット・セット機能
付きの差動−ＲＳラッチ構成のＤ型フリップフロップを
少ない素子数で実現できる。

【００８３】また、非反転のデータ出力端子Ｑも反転デ
ータ出力端子ＱＮも共通のＮＡＮＤ回路ＮＡＮＤ４の方
に接続してあるので、実施の形態１の場合と同様に、ト
ランジスタサイズの調整が容易になる。

【００８４】〔実施の形態３〕実施の形態３は、セット
動作はリセット動作の有無にかかわりなく非反転のデー
タ出力端子ＱをＶＤＤ電位になすという本来のセット機
能を発揮させ、リセット動作はセット動作の有無にかか
わりなく反転データ出力端子ＱＮをＶＤＤ電位になすと
いう本来のリセット機能を発揮させるように工夫したも
のである。図４は実施の形態３のＣＭＯＳ論理の規格に
沿ったリセット・セット機能付きの差動−ＲＳラッチ構
成のＤ型フリップフロップの回路構成図である。

【００８５】主だった構成要素について説明すると、図
３において、符号のＴＰ１１０およびＴＰ１１１はＰｃ
ｈ型ＭＯＳトランジスタ、ＴＮ２０およびＴＮ２１はＮ
ｃｈ型ＭＯＳトランジスタ、ＮＡＮＤ３およびＮＡＮＤ
４は３入力ＮＡＮＤ回路、ＩＮＶ２０，ＩＮＶ２１，Ｉ
ＮＶ３０およびＩＮＶ３１はインバータ回路、ＳＥＴＮ
はセット信号入力端子、リセット信号入力端子ＲＳＴＮ
はリセット信号入力端子であり、その他の符号は図１と
同じである。図１のインバータ回路ＩＮＶ６およびＰｃ
ｈトランジスタＴＰ７はない。

【００８６】実施の形態３の特徴ある回路構成は次の点
である。ＲＳラッチ２のセット入力端子Ｓと高電位側電
源電位であるＶＤＤ電位の直流電源との間にＰｃｈトラ
ンジスタＴＰ１１１が接続され、このトランジスタＴＰ
１１１のゲートがセット信号入力端子ＳＥＴＮに接続さ
れている。ＲＳラッチ２のリセット入力端子ＲとＶＤＤ
電位の直流電源との間にＰｃｈトランジスタＴＰ１１０
が接続され、このトランジスタＴＰ１１０のゲートがリ
セット信号入力端子ＲＳＴＮに接続されている。

【００８７】３入力ＮＡＮＤ回路ＮＡＮＤ３は、その一
つの入力端子が差動インバータ１におけるデータ入力端
子Ｄと同じ値を出力する方の出力端子Ｄ′に接続され、
もう一つの入力端子が他方の３入力ＮＡＮＤ回路ＮＡＮ
Ｄ４の出力端子に接続され、さらにもう一つの入力端子
がリセット信号入力端子ＲＳＴＮに接続されている。も
う一つの３入力ＮＡＮＤ回路ＮＡＮＤ４は、その一つの
入力端子が差動インバータ１におけるデータ入力端子Ｄ
とは逆の反転値を出力する方の出力端子ＤＮ′に接続さ
れ、もう一つの入力端子が他方の３入力ＮＡＮＤ回路Ｎ
ＡＮＤ３の出力端子に接続され、さらにもう一つの入力
端子がセット信号入力端子ＳＥＴＮに接続されている。

【００８８】上側の３入力ＮＡＮＤ回路ＮＡＮＤ３が請
求項７にいう第１のＮＡＮＤ回路に相当し、下側の３入
力ＮＡＮＤ回路ＮＡＮＤ４が第２のＮＡＮＤ回路に相当
し、ＰｃｈトランジスタＴＰ１１１，ＴＰ１１０がスイ
ッチング素子に対応している。

【００８９】上側の３入力ＮＡＮＤ回路ＮＡＮＤ３の出
力端子であるＱＮ出力端子に２つのインバータ回路ＩＮ
Ｖ２０，ＩＮＶ２１を介して反転データ出力端子ＱＮが
接続され、下側の３入力ＮＡＮＤ回路ＮＡＮＤ４の出力
端子であるＱ出力端子に２つのインバータ回路ＩＮＶ３
０，ＩＮＶ３１を介して非反転のデータ出力端子Ｑが接
続されている。

【００９０】グランドに接続されるべきＮｃｈトランジ
スタＴＮ１のソースとグランドとの間に２つのＮｃｈト
ランジスタＴＮ２０，ＴＮ２１が接続され、一方のトラ
ンジスタＴＮ２０のゲートがリセット信号入力端子ＲＳ
ＴＮに接続され、他方のトランジスタＴＮ２１のゲート
がセット信号入力端子ＳＥＴＮに接続されている。

【００９１】次に、上記構成のリセット・セット機能付
きの差動−ＲＳラッチ構成のＤ型フリップフロップの動
作を説明する。通常動作モードのときの動作について
は、実施の形態１，２の場合と同様であるので説明を省
略する。

【００９２】通常動作モードのときであって、セット機
能を実行させない状態では、セット信号入力端子ＳＥＴ
ＮはＶＤＤ電位であるので、ＰｃｈトランジスタＴＰ１
１１は非導通状態となっているとともに、下側の３入力
ＮＡＮＤ回路ＮＡＮＤ４の一つの入力端子は常時的にＶ
ＤＤ電位が入力されていることになる。また、リセット
機能を実行させない状態では、リセット信号入力端子Ｒ
ＳＴＮはＶＤＤ電位であるので、ＰｃｈトランジスタＴ
Ｐ１１０は非導通状態となっているとともに、上側の３
入力ＮＡＮＤ回路ＮＡＮＤ３の一つの入力端子は常時的
にＶＤＤ電位が入力されていることになる。したがっ
て、リセット信号入力端子ＲＳＴＮおよびセット信号入
力端子ＳＥＴＮがＶＤＤ電位に固定されている限りにお
いては、上側の３入力ＮＡＮＤ回路ＮＡＮＤ３の動作
は、差動インバータ１の出力端子Ｄ′の状態と他方の下
側の３入力ＮＡＮＤ回路ＮＡＮＤ４の出力の状態のみに
よって制御されることになり、このことは、上側の３入
力ＮＡＮＤ回路ＮＡＮＤ３が従来の技術の図６の２入力
ＮＡＮＤ回路ＮＡＮＤ１と実質的に同じということであ
る。また、リセット信号入力端子ＲＳＴＮおよびセット
信号入力端子ＳＥＴＮがＶＤＤ電位に固定されている限
りにおいては、下側の３入力ＮＡＮＤ回路ＮＡＮＤ４の
動作は、差動インバータ１の出力端子ＤＮ′と他方の上
側の３入力ＮＡＮＤ回路ＮＡＮＤ３の出力の状態のみに
よって制御されることになり、このことは、下側の３入
力ＮＡＮＤ回路ＮＡＮＤ４が従来の技術の図６の２入力
ＮＡＮＤ回路ＮＡＮＤ２と実質的に同じということであ
る。その結果として、通常の動作は従来の技術の図６の
場合と同様になり、データ出力端子Ｑおよび反転データ
出力端子ＱＮからの出力状態については従来の技術の図
６の場合とまったく同じである。

【００９３】次に、セット機能を働かせる場合を考え
る。セット信号入力端子ＳＥＴＮをＶＤＤ電位からＶＳ
Ｓ電位に切り換えると、そして、このときリセット信号
入力端子ＲＳＴＮはインアクティブのＶＤＤ電位となっ
ているとすると、セット入力端子Ｓに接続されたＰｃｈ
トランジスタＴＰ１１１が導通状態に反転するととも
に、下側の３入力ＮＡＮＤ回路ＮＡＮＤ４の一つの入力
端子がＶＳＳ電位になる。３入力ＮＡＮＤ回路ＮＡＮＤ
４の入力端子が一つでもＶＳＳ電位になると、その出力
端子はＶＤＤ電位になる。上側の３入力ＮＡＮＤ回路Ｎ
ＡＮＤ３の入力状態をみると、リセット信号入力端子Ｒ
ＳＴＮがＶＤＤ電位であり、ＰｃｈトランジスタＴＰ１
１１が導通状態となったのでセット入力端子ＳもＶＤＤ
電位であり、３入力ＮＡＮＤ回路ＮＡＮＤ４の出力から
もＶＤＤ電位であるので、３入力ＮＡＮＤ回路ＮＡＮＤ
３の出力端子はＶＳＳ電位となる。下側の３入力ＮＡＮ
Ｄ回路ＮＡＮＤ４の出力がＶＤＤ電位であるので、非反
転のデータ出力端子ＱはＶＤＤ電位となり、また、上側
の３入力ＮＡＮＤ回路ＮＡＮＤ３の出力がＶＳＳ電位で
あるので、反転データ出力端子ＱＮはＶＳＳ電位とな
る。すなわち、セット機能が実現されている。この動作
は、データ入力端子Ｄから入力されるデータの値のいか
んにかかわりなく、またクロック入力端子ＣＬＫに入力
されるクロック入力信号の状態とは関係なく行われるの
で、非同期的にセット機能が実現される。

【００９４】次に、リセット機能を働かせる場合を考え
る。リセット信号入力端子ＲＳＴＮをＶＤＤ電位からＶ
ＳＳ電位に切り換えると、そして、このときセット信号
入力端子ＳＥＴＮはインアクティブのＶＤＤ電位となっ
ているとすると、リセット入力端子Ｒに接続されたＰｃ
ｈトランジスタＴＰ１１０が導通状態に反転するととも
に、上側の３入力ＮＡＮＤ回路ＮＡＮＤ３の一つの入力
端子がＶＳＳ電位になる。３入力ＮＡＮＤ回路ＮＡＮＤ
３の入力端子が一つでもＶＳＳ電位になると、その出力
端子はＶＤＤ電位になる。下側の３入力ＮＡＮＤ回路Ｎ
ＡＮＤ４の入力状態をみると、セット信号入力端子ＳＥ
ＴＮがＶＤＤ電位であり、ＰｃｈトランジスタＴＰ１１
０が導通状態となったのでリセット入力端子ＲもＶＤＤ
電位であり、３入力ＮＡＮＤ回路ＮＡＮＤ３からの出力
もＶＤＤ電位であるので、３入力ＮＡＮＤ回路ＮＡＮＤ
４の出力端子はＶＳＳ電位となる。下側の３入力ＮＡＮ
Ｄ回路ＮＡＮＤ４の出力がＶＳＳ電位であるので、非反
転のデータ出力端子ＱはＶＳＳ電位となり、また、上側
の３入力ＮＡＮＤ回路ＮＡＮＤ３の出力がＶＤＤ電位で
あるので、反転データ出力端子ＱＮはＶＤＤ電位とな
る。すなわち、リセット機能が実現されている。この動
作は、データ入力端子Ｄから入力されるデータの値のい
かんにかかわりなく、またクロック入力端子ＣＬＫに入
力されるクロック入力信号の状態とは関係なく行われる
ので、非同期的にリセット機能が実現される。

【００９５】最後に、セット機能を働かせるべくセット
信号入力端子ＳＥＴＮをＶＳＳ電位にするとともに、リ
セット機能を働かせるべくリセット信号入力端子ＲＳＴ
ＮをＶＳＳ電位にした場合を考える。Ｐｃｈトランジス
タＴＰ１１１もＰｃｈトランジスタＴＰ１１０も導通状
態となる。上側の３入力ＮＡＮＤ回路ＮＡＮＤ３の一つ
の入力がリセット信号入力端子ＲＳＴＮによってＶＳＳ
電位となるので、その出力はＶＤＤ電位となり、これが
下側の３入力ＮＡＮＤ回路ＮＡＮＤ４の入力に与えられ
る。また、下側の３入力ＮＡＮＤ回路ＮＡＮＤ４の一つ
の入力がセット信号入力端子ＳＥＴＮによってＶＳＳ電
位となるので、その出力はＶＤＤ電位となり、これが上
側の３入力ＮＡＮＤ回路ＮＡＮＤ４の入力に与えられ
る。したがって、下側の３入力ＮＡＮＤ回路ＮＡＮＤ４
においては、リセット入力端子Ｒと上側の３入力ＮＡＮ
Ｄ回路ＮＡＮＤ４の出力からの入力のふたつがＶＤＤ電
位となっても、セット信号入力端子ＳＥＴＮがＶＳＳ電
位となることから、その出力はＶＤＤ電位となり、デー
タ出力端子ＱもＶＤＤ電位となる。すなわち、セット機
能が実現される。一方、上側の３入力ＮＡＮＤ回路ＮＡ
ＮＤ３においては、セット入力端子Ｓと下側の３入力Ｎ
ＡＮＤ回路ＮＡＮＤ３の出力からの入力のふたつがＶＤ
Ｄ電位となっても、リセット信号入力端子ＲＳＴＮがＶ
ＳＳ電位となることから、その出力はＶＤＤ電位とな
り、反転データ出力端子ＱＮもＶＤＤ電位となる。すな
わち、リセット機能が実現される。

【００９６】以上のように、本実施の形態３によれば、
ＣＭＯＳ論理の規格に沿った差動−ＲＳラッチ構成のＤ
型フリップフロップが実現されている。

【００９７】〔実施の形態４〕実施の形態４は、セット
アップ時間が通常のＤ型フリップフロップと大きくは変
わらないスキャンテスト対応のＤ型フリップフロップを
提供するものである。図５は実施の形態４のスキャンテ
スト対応の差動−ＲＳラッチ構成のＤ型フリップフロッ
プの回路構成図である。主だった構成要素についてのみ
説明すると、クロックとして通常動作用クロックとテス
ト動作用クロックの２系統を用意する。すなわち、クロ
ック入力端子ＣＬＫのほかにテスト用クロック入力端子
ＣＫＴを設けてある。また、データ入力端子Ｄのほかに
テストデータ入力端子ＤＴを設けてある。ＴＰ１０およ
びＴＰ１１はＰｃｈ型ＭＯＳトランジスタ、ＴＮ４，Ｔ
Ｎ５，ＴＮ１０はＮｃｈ型ＭＯＳトランジスタ、ＩＮＶ
２はインバータ回路である。ＲＳラッチ２は従来の技術
の図６の場合と同様に２つの２入力ＮＡＮＤ回路ＮＡＮ
Ｄ１，ＮＡＮＤ２から構成されている。充電用のＰｃｈ
トランジスタＴＰ１と直流電源との間にＰｃｈトランジ
スタＴＰ１０が接続され、充電用のＰｃｈトランジスタ
ＴＰ２と直流電源との間にＰｃｈトランジスタＴＰ１１
が接続され、両ＰｃｈトランジスタＴＰ１０，ＴＰ１１
のゲートがテスト用クロック入力端子ＣＫＴに接続され
ている。接続点ｎ１にＮｃｈトランジスタＴＮ４のドレ
インが接続され、接続点ｎ２にＮｃｈトランジスタＴＮ
５のドレインが接続され、両トランジスタＴＮ４，ＴＮ
５のソースどうしが接続され、その接続点にＮｃｈトラ
ンジスタＴＮ１０のドレインが接続され、そのソースが
グランドに接続されている。ＮｃｈトランジスタＴＮ１
０のゲートがテスト用クロック入力端子ＣＫＴに接続さ
れている。

【００９８】次に、上記構成のスキャンテスト対応の差
動−ＲＳラッチ構成のＤ型フリップフロップの動作を説
明する。トランジスタＴＮ９のゲートは直流電源に接続
されて高電位側電源電位であるＶＤＤ電位に固定されて
いるので常に導通状態となっている。通常動作状態では
テスト用クロック入力端子ＣＫＴは通常動作状態で常に
ＶＳＳ電位に固定されているもので、Ｐｃｈトランジス
タＴＰ１０，ＴＰ１１は常に導通状態となっている。ま
た、ＮｃｈトランジスタＴＮ１０は通常動作状態で常に
非導通状態であるから、テストデータ入力端子ＤＴの状
態のいかんにかかわらずＮｃｈトランジスタＴＮ４，Ｔ
Ｎ５のラインは無関係となる。したがって、通常動作に
ついては従来の技術の図６の場合あるいは実施の形態１
〜３の場合と同様となる。すなわち、通常動作状態にお
いて、テスト用クロック入力端子ＣＫＴがＶＳＳ電位に
固定されていると、クロック入力端子ＣＬＫがＶＳＳ電
位の充電期間においては、セット入力端子Ｓとリセット
入力端子ＲがともにＶＤＤ電位となり、ＲＳラッチ２は
ホールド状態となって、現在保持しているデータを保持
し続ける。また、クロック入力端子ＣＬＫがＶＤＤ電位
となった評価期間においては、データ入力端子ＤがＶＳ
Ｓ電位のときは、非反転のデータ出力端子ＱはＶＳＳ電
位となり、反転データ出力端子ＱＮはＶＤＤ電位となる
一方、データ入力端子ＤがＶＤＤ電位のときは、非反転
のデータ出力端子ＱはＶＤＤ電位となり、反転データ出
力端子ＱＮはＶＳＳ電位となる。

【００９９】スキャンテスト状態においては、クロック
入力端子ＣＬＫがＶＳＳ電位に固定され、Ｐｃｈトラン
ジスタＴＰ１，ＴＰ２がスキャンテスト状態で常に導通
状態となっている。また、ＮｃｈトランジスタＴＮ１が
非導通状態となるため、ＮｃｈトランジスタＴＮ２，Ｔ
Ｎ３のラインが無効になる代わりに、テスト用クロック
入力端子ＣＫＴの状態に応じてＮｃｈトランジスタＴＮ
１０が動作することになる。したがって、スキャンテス
ト状態において、テスト用クロック入力端子ＣＫＴの状
態変化とテストデータ入力端子ＤＴの状態変化との関係
は、通常動作状態でのクロック入力端子ＣＬＫの状態変
化とデータ入力端子Ｄの状態変化の関係に対して等価的
であり、全く同様の動作となる。

【０１００】本実施の形態４のスキャンテスト対応の差
動−ＲＳラッチ構成のＤ型フリップフロップにおいて
は、従来の技術の図１０に示した「スキャンテスト用」
のＤ型フリップフロップのようなセレクタ回路１０は用
いていないので、データ入力端子ＤからＲＳラッチ２ま
でのパスの長さが「通常」のＤ型フリップフロップのパ
スと変わらないことになる。したがって、図９に示した
ようなスキャンチェーン構成でスキャンテストを行うに
際して、スキャンテスト用としての本実施の形態のＤ型
フリップフロップのセットアップ時間は「通常」のＤ型
フリップフロップのセットアップ時間から大きく変化す
ることはないので、スキャンチェーン発生後に半導体集
積回路のタイミング設計をやり直す必要がなくなる。

【０１０１】

【発明の効果】差動−ＲＳラッチ構成のＤ型フリップフ
ロップについての本発明によれば、リセット信号とセッ
ト信号が同時に入力されても、セット機能またはリセッ
ト機能を所期通りに実現することができる。また、ＮＡ
ＮＤ回路を構成している複数のトランジスタについて、
そのゲート幅をどのようにするかの設計上の最適化が容
易になる。さらに、Ｄ型フリップフロップに対するテス
トをセレクタ回路を用いずに実現することができ、占有
面積の縮小化に有利となる。

【図面の簡単な説明】

【図１】 本発明の実施の形態１のリセット・セット機
能付きの差動−ＲＳラッチ構成のＤ型フリップフロップ
の回路構成図

【図２】 実施の形態１についてのＲＳラッチの回路構
成図

【図３】 実施の形態２のリセット・セット機能付きの
差動−ＲＳラッチ構成のＤ型フリップフロップの回路構
成図

【図４】 実施の形態３のリセット・セット機能付きの
差動−ＲＳラッチ構成のＤ型フリップフロップの回路構
成図

【図５】 実施の形態４のスキャンテスト対応の差動−
ＲＳラッチ構成のＤ型フリップフロップの回路構成図

【図６】 従来の技術についての差動−ＲＳラッチ構成
のＤ型フリップフロップの回路構成図

【図７】 従来の技術についてのリセット機能付きの差
動−ＲＳラッチ構成のＤ型フリップフロップの回路構成
図

【図８】 従来の技術についてのリセット・セット機能
付きの差動−ＲＳラッチ構成のＤ型フリップフロップの
回路構成図

【図９】 従来の技術のパーシャルスキャンの概念説明
図

【図１０】 従来の技術の「スキャンテスト用」のＤ型
フリップフロップの概念説明図

【符号の説明】

１……差動インバータ ２……ＲＳラッチ １０……セレクタ回路 １１……「通常」のＤ型フリップフロップ ２０……論理ブロック ３０……「スキャンテスト用」のＤ型フリップフロップ ＴＰ１，ＴＰ２，ＴＰ３，ＴＰ４，ＴＰ５，ＴＰ６，Ｔ
Ｐ７，ＴＰ１０，ＴＰ１１，ＴＰ１００，ＴＰ１０１，
ＴＰ１１０，ＴＰ１１１，ＴＰ２００，ＴＰ２０１，Ｔ
Ｐ２０２，ＴＰ２０３……Ｐｃｈ型ＭＯＳトランジスタ ＴＮ１，ＴＮ２，ＴＮ３，ＴＮ４，ＴＮ５，ＴＮ６，Ｔ
Ｎ７，ＴＮ９，ＴＮ１０，ＴＮ２０，ＴＮ２１，ＴＮ１
００，ＴＮ１０１，ＴＮ２００，ＴＮ２０１，ＴＮ２０
２，ＴＮ２０３……Ｎｃｈ型ＭＯＳトランジスタ ＩＮＶ１，ＩＮＶ２，ＩＮＶ５，ＩＮＶ６，ＩＮＶ１
０，ＩＮＶ２０，ＩＮＶ２１，ＩＮＶ３０，ＩＮＶ３
１，ＩＮＶ４０……インバータ回路 ＮＡＮＤ１，ＮＡＮＤ２……２入力ＮＡＮＤ回路 ＮＡＮＤ３，ＮＡＮＤ４……３入力ＮＡＮＤ回路 Ｄ……データ入力端子 ＤＴ……テストデータ入力端子 ＣＬＫ……クロック入力端子 ＣＫＴ……テスト用クロック入力端子 ＲＳＴＮ……リセット信号入力端子 ＳＥＴＮ……セット信号入力端子 Ｑ……非反転のデータ出力端子 ＱＮ……反転データ出力端子 Ｓ……セット入力端子 Ｒ……リセット入力端子 ｗ１，ｗ２，ｗ３，ｗ４，ｗ５，ｗ６，ｗ７，ｗ８，ｗ
９……スキャンチェーン配線

Claims (8)

【特許請求の範囲】
1. 【請求項１】 マスターラッチが差動インバータで構成
   され、スレイブラッチがＲＳラッチで構成され、前記Ｒ
   Ｓラッチは、差動インバータにおけるデータ入力端子と
   同じ値を出力する出力端子にそのセット入力端子が接続
   された第１のＮＡＮＤ回路と、データ入力端子とは逆の
   反転値を出力する出力端子にそのリセット入力端子が接
   続された第２のＮＡＮＤ回路とを有する構成となってい
   て、少なくともリセット機能を備えたＤ型フリップフロ
   ップであって、前記第１のＮＡＮＤ回路を３入力ＮＡＮ
   Ｄ回路で構成し、この３入力ＮＡＮＤ回路の一つの入力
   端子にリセット信号入力端子を接続した構成としてある
   Ｄ型フリップフロップ。
2. 【請求項２】 セット信号によりセット入力端子を高電
   位側電源電位とするスイッチング素子と、セット信号に
   よりリセット入力端子を低電位側電源電位とするスイッ
   チング素子とを備えている請求項１に記載のＤ型フリッ
   プフロップ。
3. 【請求項３】 ３入力ＮＡＮＤ回路の出力端子に反転デ
   ータ出力端子が接続され、同じ出力端子にインバータ回
   路を介して非反転のデータ出力端子が接続されている請
   求項１または請求項２に記載のＤ型フリップフロップ。
4. 【請求項４】 マスターラッチが差動インバータで構成
   され、スレイブラッチがＲＳラッチで構成され、前記Ｒ
   Ｓラッチは、差動インバータにおけるデータ入力端子と
   同じ値を出力する出力端子にそのセット入力端子が接続
   された第１のＮＡＮＤ回路と、データ入力端子とは逆の
   反転値を出力する出力端子にそのリセット入力端子が接
   続された第２のＮＡＮＤ回路とを有する構成となってい
   て、少なくともセット機能を備えたＤ型フリップフロッ
   プであって、前記第２のＮＡＮＤ回路を３入力ＮＡＮＤ
   回路で構成し、この３入力ＮＡＮＤ回路の一つの入力端
   子にセット信号入力端子を接続した構成としてあるＤ型
   フリップフロップ。
5. 【請求項５】 リセット信号によりセット入力端子を低
   電位側電源電位とするスイッチング素子と、リセット信
   号によりリセット入力端子を高電位側電源電位とするス
   イッチング素子とを備えている請求項４に記載のＤ型フ
   リップフロップ。
6. 【請求項６】 ３入力ＮＡＮＤ回路の出力端子に非反転
   のデータ出力端子が接続され、同じ出力端子にインバー
   タ回路を介して反転データ出力端子が接続されている請
   求項４または請求項５に記載のＤ型フリップフロップ。
7. 【請求項７】 マスターラッチが差動インバータで構成
   され、スレイブラッチがＲＳラッチで構成され、前記Ｒ
   Ｓラッチは、差動インバータにおけるデータ入力端子と
   同じ値を出力する出力端子にそのセット入力端子が接続
   された第１のＮＡＮＤ回路と、データ入力端子とは逆の
   反転値を出力する出力端子にそのリセット入力端子が接
   続された第２のＮＡＮＤ回路とを有する構成となってい
   て、リセット機能とセット機能を備えたＤ型フリップフ
   ロップであって、前記第１のＮＡＮＤ回路および第２の
   ＮＡＮＤ回路をともに３入力ＮＡＮＤ回路で構成し、第
   １の３入力ＮＡＮＤ回路の一つの入力端子にリセット信
   号入力端子を接続し、前記第２の３入力ＮＡＮＤ回路の
   一つの入力端子にセット信号入力端子を接続し、前記リ
   セット信号入力端子からのリセット信号によりリセット
   入力端子を高電位側電源電位とするスイッチング素子
   と、前記セット信号入力端子からのセット信号によりセ
   ット入力端子を高電位側電源電位とするスイッチング素
   子とを備えた構成としてあるＤ型フリップフロップ。
8. 【請求項８】 マスターラッチが差動インバータで構成
   され、スレイブラッチがＲＳラッチで構成されたＤ型フ
   リップフロップであって、クロック入力端子として通常
   動作のクロック入力端子のほかにテスト用クロック入力
   端子を備えるとともに、データ入力端子として通常動作
   のデータ入力端子のほかにテストデータ入力端子を備
   え、通常動作状態ではテスト用クロック入力端子および
   テストデータ入力端子を通常動作のクロック入力端子お
   よびデータ入力端子の状態に影響を与えない状態に固定
   化し、逆にテスト動作状態では通常動作のクロック入力
   端子およびデータ入力端子をテスト用クロック入力端子
   およびテストデータ入力端子の状態に影響を与えない状
   態に固定化するように構成してあるＤ型フリップフロッ
   プ。