JP2000209074A - D型フリップフロップ - Google Patents
D型フリップフロップInfo
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Abstract
たときに、リセット機能もセット機能も働かなかったと
いう問題を解消する。 【解決手段】 差動インバータ1のデータ入力端子Dと
同じ値を出力する出力端子D′に接続のセット入力端子
Sに入力を接続するNAND回路を3入力NAND回路
NAND3とする。その3入力NAND回路NAND3
の一つの入力にリセット信号入力端子RSTNを接続す
る。セット入力端子Sと高電位側電源との間に挿入した
PchトランジスタTP101とリセット入力端子Rと
低電位側電源との間に挿入したNchトランジスタTN
101をセット信号入力端子SETNによって制御す
る。
Description
差動インバータで構成され、スレイブラッチがRSラッ
チで構成されているD型フリップフロップに関するもの
で、特に半導体集積回路に用いられるD型フリップフロ
ップについてのものである。
タのマスターラッチとRSラッチのスレイブラッチから
なり、クロック入力信号に同期して、入力データを保持
し、また保持しているデータを出力する機能を有する。
D型フリップフロップの機能は、クロック入力信号の評
価期間においてデータ入力端子Dに入力されてきたデー
タがそのままデータ出力端子Qに現れるというものであ
る。このD型フリップフロップは同期型の半導体集積回
路にとって基本的な素子である。
フロップ回路について説明する。
られている一般的な差動−RSラッチ構成のD型フリッ
プフロップについて説明する。この説明は、回路構成お
よび動作についての基本的な説明であって、問題点を指
摘する意図のものではなく、後述する図8に示すリセッ
ト・セット機能付きの差動−RSラッチ構成のD型フリ
ップフロップを理解するための基礎とするものである。
リップフロップは、マスターラッチが差動インバータ
で、スレイブラッチがRSラッチで構成されている。図
6において、符号の1はマスターラッチを構成している
差動インバータ、2はスレイブラッチを構成しているR
Sラッチ、TP1,TP2,TP3およびTP4はPc
h型MOSトランジスタ、TN1,TN2,TN3,T
N6,TN7およびTN9はNch型MOSトランジス
タ、NAND1およびNAND2は2入力NAND回
路、INV1はインバータ回路、CLKはクロック入力
端子、Dはデータ入力端子、Qは非反転のデータ出力端
子、QNは反転データ出力端子、SおよびRはD型フリ
ップフロップの内部ノードでRSラッチ2のセット入力
端子とリセット入力端子、n1およびn2はトランジス
タTN9のドレイン端子またはソース端子である。
フリップフロップについて、動作を説明する。トランジ
スタTN9のゲートは直流電源に接続されて高電位側電
源電位であるVDD電位に固定されているので常に導通
状態となっている。
ク入力端子CLKに入力されるクロック入力信号が低電
位側電源電位であるVSS電位のとき、充電用の2つの
PchトランジスタTP1およびTP2は導通状態とな
り、NchトランジスタTN1は非導通状態となる。し
たがって、RSラッチ2のセット入力端子SはPchト
ランジスタTP2を介してVDD電位にチャージされ、
リセット入力端子RはPchトランジスタTP1を介し
てVDD電位にチャージされる。また、Nchトランジ
スタTN6およびTN7も導通状態になるので、接続点
n1およびn2はVDD電位からNchトランジスタの
閾値電圧を減じた電位にチャージされる。Nchトラン
ジスタTN6,TN7が導通状態でもソースがグランド
に接続されてVSS電位に固定のNchトランジスタT
N1が非導通状態となっているので、セット入力端子S
およびリセット入力端子Rからの放電は起こらない。こ
のとき、RSラッチ2のセット入力端子Sもリセット入
力端子RもともにVDD電位となるので、RSラッチ2
はホールド状態となり、いま保持しているデータを保持
し続ける。データ入力端子Dの状態のいかんにかかわら
ず、換言すれば、NchトランジスタTN2,TN3の
どちらが導通状態でどちらが非導通状態であっても、N
chトランジスタTN1が非導通状態を保っているか
ら、セット入力端子Sおよびリセット入力端子RのVD
D電位の状態は変わらない。駆動用のPchトランジス
タTP3およびTP4は非導通状態を保つ。このような
状態を充電期間と呼ぶ。
ク入力端子CLKに入力されるクロック入力信号がVS
S電位からVDD電位になっている期間が評価期間であ
る。評価期間になると、充電用のPchトランジスタT
P1およびTP2は非導通状態となり、Nchトランジ
スタTN1は導通状態となる。この状態で、データ入力
端子Dに入力されるデータの違いによる当該のD型フリ
ップフロップの出力状態の違いを次に説明する。
は、NchトランジスタTN2は非導通状態であり、イ
ンバータ回路INV1の出力はVDD電位となるので、
NchトランジスタTN3は導通状態である。接続点n
2はトランジスタTN3およびトランジスタTN1を介
してVSS電位のグランドに接続され、その結果、接続
点n2が接続点n1よりもより速くVSS電位となるた
め、セット入力端子Sは導通状態にあるトランジスタT
N7を介して放電し、セット入力端子SはVSS電位と
なる。すると、ゲートがVSS電位に下がったNchト
ランジスタTN6は非導通状態に反転し、ゲートがVS
S電位に下がった駆動用のPchトランジスタTP3は
導通状態に反転し、その結果として、直流電源より駆動
用のPchトランジスタTP3を介してリセット入力端
子RがチャージされてVDD電位となる。セット入力端
子SがVSS電位であるから反転データ出力端子QNに
はVDD電位が出力され、リセット入力端子RがVDD
電位であるからデータ出力端子QにはVSS電位が出力
される。
電位であるときは、NchトランジスタTN2は導通状
態であり、インバータ回路INV1の出力はVSS電位
となるので、NchトランジスタTN3は非導通状態で
ある。接続点n1はトランジスタTN2およびトランジ
スタTN1を介してVSS電位のグランドに接続され、
その結果、接続点n1が接続点n2よりもより速くVS
S電位となるため、リセット入力端子Rは導通状態にあ
るトランジスタTN6を介して放電し、リセット入力端
子RはVSS電位となる。すると、ゲートがVSS電位
に下がったNchトランジスタTN7は非導通状態に反
転し、ゲートがVSS電位に下がった駆動用のPchト
ランジスタTP4は導通状態に反転し、その結果とし
て、直流電源より駆動用のPchトランジスタTP4を
介してセット入力端子SがチャージされてVDD電位と
なる。セット入力端子SがVDD電位であるから反転デ
ータ出力端子QNにはVSS電位が出力され、リセット
入力端子RがVSS電位であるからデータ出力端子Qに
はVDD電位が出力される。
ッチ2のセット入力端子Sに接続された出力端子D′は
データ入力端子Dに入力されたデータと同じ値を出力す
る。差動インバータ1の出力端子としてRSラッチ2の
リセット入力端子Rに接続された出力端子DN′はデー
タ入力端子Dに入力されたデータの反転値を出力する。
ップはセットアップ時間が短いという特長があり、高い
周波数のクロック入力信号で半導体集積回路を動作させ
るためには有効なD型フリップフロップである。
回路に用いる場合には、クロック入力信号に同期してデ
ータをラッチして出力する機能のほかに、リセット機能
やセット機能、さらに半導体集積回路のテストを容易化
するためにスキャンテストに対応する機能が必要であ
る。
しながら順に説明する。
る。この説明は、回路構成および動作についての基本的
な説明であって、問題点を指摘する意図のものではな
く、後述する図8に示すリセット・セット機能付きの差
動−RSラッチ構成のD型フリップフロップを理解する
ための基礎とするものである。
チ構成のD型フリップフロップの回路構成図である。図
9において、TP5,TP6およびTP100はPch
型MOSトランジスタ、TN100はNch型MOSト
ランジスタ、INV5はインバータ回路、RSTNはリ
セット信号入力端子であり、その他の符号については図
6と同じである。
構成のD型フリップフロップの動作を説明する。RSラ
ッチ2のセット入力端子Sおよびリセット入力端子Rの
状態がどのような状態であっても、リセット信号入力端
子RSTNを低電位側電源電位のVSS電位に切り換え
ると、インバータ回路INV5を介して反転された高電
位側電源電位のVDD電位によってNchトランジスタ
TN100が導通状態に反転し、またリセット信号入力
端子RSTNからの直接のVSS電位によりPchトラ
ンジスタTP100が導通状態に反転する。その結果と
して、セット入力端子SはVSS電位になり、リセット
入力端子RはVDD電位になる。このとき、充電用のP
chトランジスタTP5,TP6は非導通状態に反転し
ている。また、セット入力端子SがVSS電位になるこ
とからNchトランジスタTN6は非導通状態となり、
リセット入力端子RはVSS電位のグランドから絶縁さ
れた状態となる一方、PchトランジスタTP3が導通
状態となって、このトランジスタTP3を介してVDD
電位の直流電源よりリセット入力端子Rに充電が行われ
ることから、リセット入力端子RはそのVDD電位を保
つ。また、リセット入力端子RがVDD電位になること
からPchトランジスタTP4が非導通状態となり、P
chトランジスタTP6も非導通状態であるので、セッ
ト入力端子Sに対する充電は起こらず、セット入力端子
SはそのVSS電位を保つ。
VDD電位となることからデータ出力端子QからはVS
S電位が出力され、セット入力端子SがVSS電位にな
ることから反転データ出力端子QNからはVDD電位が
出力されることになる。すなわち、リセット機能が実現
されている。この動作は、クロック入力端子CLKに入
力されるクロック入力信号の状態とは関係なく行われる
ので、非同期的にリセット機能が実現できる。
では図示は省略する。図7の場合のリセット機能の実現
に際しては、NchトランジスタTN100をセット入
力端子Sに接続し、このトランジスタTN100をリセ
ット信号により導通状態にしてセット入力端子SをVS
S電位に固定するとともに、PchトランジスタTP1
00をリセット入力端子Rに接続し、このトランジスタ
TP100をリセット信号により導通状態にしてリセッ
ト入力端子RをVDD電位に固定するように構成した。
これと同じような考え方でセット機能も実現できる。そ
の様子は次の説明で用いる図8を参照すると分かりやす
い。すなわち、セット入力端子SにPchトランジスタ
TP101を接続し、このトランジスタTP101をセ
ット信号により導通状態にしてセット入力端子SをVD
D電位に固定するとともに、NchトランジスタTN1
01をリセット入力端子Rに接続し、このトランジスタ
TN101をセット信号により導通状態にしてリセット
入力端子RをVSS電位に固定するように構成すればよ
い。リセット入力端子RがVSS電位となることからデ
ータ出力端子QからはVDD電位が出力され、セット入
力端子SがVDD電位になることから反転データ出力端
子QNからはVSS電位が出力されることになる。すな
わち、セット機能が実現されていることになる。この動
作は、クロック入力端子CLKに入力されるクロック入
力信号の状態とは関係なく行われるので、非同期的にセ
ット機能が実現できる。
セット機能の両方を備えた差動−RSラッチ構成のD型
フリップフロップについて図8を用いて説明する。図8
はリセット・セット機能付きの差動−RSラッチ構成の
D型フリップフロップの回路構成図である。
101はPch型MOSトランジスタ、TN101はN
ch型MOSトランジスタ、INV6はインバータ回
路、SETNはセット信号入力端子、その他については
図7と同じである。
かさないときはリセット信号入力端子RSTNはVDD
電位としておく。同様に、セット機能を働かさないとき
はセット信号入力端子SETNはVDD電位としてお
く。
信号入力端子RSTNをVSS電位に切り換える。これ
により、図7で説明したのと同じように、Nchトラン
ジスタTN100とPchトランジスタTP100がと
もに導通状態となり、セット入力端子SがVSS電位に
固定され、リセット入力端子RがVDD電位に固定され
る結果、データ出力端子QからはVSS電位が出力さ
れ、反転データ出力端子QNからはVDD電位が出力さ
れることになって、リセット機能が非同期的に実現され
る。
ラッチ2のセット入力端子Sおよびリセット入力端子R
の状態がどのような状態であっても、リセット信号入力
端子RSTNがVDD電位の状態で、セット信号入力端
子SETNを低電位側電源電位のVSS電位に切り換え
ると、インバータ回路INV6を介して反転された高電
位側電源電位のVDD電位によってNchトランジスタ
TN101が導通状態に反転し、またセット信号入力端
子SETNからの直接のVSS電位によりPchトラン
ジスタTP101が導通状態に反転する。その結果とし
て、セット入力端子SはVDD電位になり、リセット入
力端子RはVSS電位になる。このとき、充電用のPc
hトランジスタTP7,TP8は非導通状態に反転して
いる。また、リセット入力端子RがVSS電位になるこ
とからNchトランジスタTN7は非導通状態となり、
セット入力端子SはVSS電位のグランドから絶縁され
た状態となる一方、PchトランジスタTP4が導通状
態となって、このトランジスタTP4を介してVDD電
位の直流電源よりセット入力端子Sに充電が行われるこ
とから、セット入力端子SはそのVDD電位を保つ。ま
た、セット入力端子SがVDD電位になることからPc
hトランジスタTP3が非導通状態となり、Pchトラ
ンジスタTP7も非導通状態であるので、リセット入力
端子Rに対する充電は起こらず、リセット入力端子Rは
そのVSS電位を保つ。
VSS電位となることからデータ出力端子QからはVD
D電位が出力され、セット入力端子SがVDD電位にな
ることから反転データ出力端子QNからはVSS電位が
出力されることになる。すなわち、セット機能が実現さ
れている。この動作は、クロック入力端子CLKに入力
されるクロック入力信号の状態とは関係なく行われるの
で、非同期的にセット機能が実現できる。
TNをVSS電位に切り換えると同時にセット入力端子
SもVSS電位に切り換えた場合の動作を考えてみる。
充電用のPchトランジスタTP5,TP7,TP6,
TP8は非導通状態となる。そして、セット入力端子S
に接続されているNchトランジスタTN100とPc
hトランジスタTP101とが同時に導通状態となると
ともに、リセット入力端子Rに接続されているPchト
ランジスタTP100とNchトランジスタTN101
とが同時に導通状態となる。
ンジスタTP101はそのソースがVDD電位の直流電
源に接続され、NchトランジスタTN100はそのソ
ースがVSS電位のグランドに接続されているため、電
源−グランド間に短絡パスが発生してしまう。同様に、
リセット入力端子R側において、PchトランジスタT
P100はそのソースがVDD電位の直流電源に接続さ
れ、NchトランジスタTN101はそのソースがVS
S電位のグランドに接続されているため、これも電源−
グランド間に短絡パスが発生してしまう。
に対してスキャンテストを行うためには、多数のD型フ
リップフロップをすべて「スキャンテスト用」のD型フ
リップフロップで構成し、それらを論理回路との接続と
は別にすべてFFをシリアル接続して、スキャーンチェ
ーンを構成していた。しかし、近年、計算機技術の進歩
がめざましく、すべてのD型フリップフロップをスキャ
ンチェーン接続しなくても、有効なテストパターンを計
算することができるようになってきた。その技術を「パ
ーシャルスキャンテスト」という。その結果、スキャー
ンチェーンに必要なD型フリップフロップのみを「スキ
ャーンテスト用」のD型フリップフロップで構成すれば
よくなった。
念の一例を図9に示す。図9において、20は同期式の
論理回路、FF1,FF2,FF3,FF4,FF5,
FF6,FF7,FF8は「スキャンテスト用」のD型
フリップフロップ、FF100,FF101,FF10
2およびFF103は「通常」のD型フリップフロッ
プ、w1,w2,w3,w4,w5,w6,w7,w8
およびw9はスキャンチェーンを構成するための配線、
INはスキャンテストの入力端子、OUTはスキャンテ
ストの出力端子である。
テスト用」のD型フリップフロップをスキャンチェーン
配線することに代えて、「スキャンテスト用」のD型フ
リップフロップとしては必要最小限のものを用意し、そ
れらをスキャンチェーン配線している。これにより、
「スキャンテスト用」のD型フリップフロップ群の全体
が占める面積の減少が図れる。
ップフロップそのものとしては、依然として面積の大き
いものが用いられている。図10はパーシャルスキャン
テスト対応の従来の「スキャンテスト用」のD型フリッ
プフロップ30の構成を示す。これは、図9における
「スキャンテスト用」のD型フリップフロップFF1〜
FF8を代表的に示している。図10において、10は
セレクタ回路、11は「通常」のD型フリップフロッ
プ、Dはデータ入力端子、DTはテストデータ入力端
子、Tはデータ入力端子Dの入力データとテストデータ
入力端子DTの入力データのうちのどちらのデータを入
力するかを決めるための選択信号の入力端子、CLKは
クロック入力端子、Qは非反転のデータ出力端子、QN
は反転データ出力端子である。
トを行うためにテストデータを入力する関係上不可欠の
ものである。図9に示すように、ある「スキャンテスト
用」のD型フリップフロップのテストデータ入力端子D
Tには前段の「スキャンテスト用」のD型フリップフロ
ップのデータ出力端子Qからのテストデータが1クロッ
ク周期をおいてスキャンするかたちで入力されるように
なっている。
いときは、通常のデータがデータ入力端子Dに入力さ
れ、セレクタ回路10の出力端子Yから次段の「通常」
のD型フリップフロップ11へ出力される。スキャンテ
ストを行うときは、テストデータがテストデータ入力端
子DTに入力され、セレクタ回路10の出力端子Yから
D型フリップフロップ11へ出力される。通常のデータ
とテストデータの択一的な選択のためにセレクタ回路1
0を必要とし、またその選択のために選択信号入力端子
Tを必要としている。クロック入力端子CLKに入力さ
れるクロック入力信号としては、通常動作モードとスキ
ャンテストモードとで共通に使用するようになってい
る。
セット・セット機能付きの差動−RSラッチ構成のD型
フリップフロップにおいては、RSラッチ2の2つの出
力であるデータ出力端子Qと反転データ出力端子QNと
の両方から出力データを取り出すためには、RSラッチ
2を構成する2入力NAND回路NAND1,NAND
2の各々を構成しているすべてのトランジスタのゲート
幅を大きくする必要がある。しかし、これらのトランジ
スタは動作しないときには、他のトランジスタの負荷と
なってしまう。そのため、トランジスタのゲート幅サイ
ズの最適化が難しいという問題があった。
セット機能付きの差動−RSラッチ構成のD型フリップ
フロップにおいては、リセット信号入力端子RSTNと
セット信号入力端子SETNとをともに低電位側電源電
位のVSS電位に設定したときには、セット入力端子S
側におけるPchトランジスタTP101とNchトラ
ンジスタTN100との同時導通により、またリセット
入力端子R側におけるPchトランジスタTP100と
NchトランジスタTN101との同時導通により、電
源−グランド間に短絡パスが発生してしまい、その結
果、リセット機能もセット機能もともに働かないという
問題がある。
用」のD型フリップフロップの場合、「通常」のD型フ
リップフロップと比べて、セットアップ時間が大きくな
るという問題がある。通常、半導体集積回路の設計にお
いては、パーシャルスキャンテストのためのスキャンチ
ェーンのことは考えないで半導体集積回路の設計を行
い、最終段階で、計算機によりパーシャルスキャンテス
トのためのスキャンチェーンを自動発生させる。スキャ
ンチェーンを発生させることにより、一部の「通常」の
D型フリップフロップが「スキャンテスト用」のD型フ
リップフロップと置き換わる。「スキャンテスト用」の
D型フリップフロップは「通常」のD型フリップフロッ
プに比べて、入力部にセレクタ回路10が存在するた
め、「通常」のD型フリップフロップ11の内部のデー
タをラッチする部分までのパスが長くなり、そのことが
原因でセットアップ時間が大きくなる。そのため、半導
体集積回路のタイミングに関わる設計をやり直す必要が
生じることがあり、問題となっている。また、「スキャ
ンテスト用」のD型フリップフロップは「通常」のD型
フリップフロップに比べて、素子数、レイアウト面積が
大きく、そのためチップ面積が増大するという問題もあ
る。
−RSラッチ構成のD型フリップフロップについて、半
導体集積回路を作るために必要な機能、特に、リセット
機能、セット機能、あるいは、好ましいスキャンテスト
対応機能を付加することを課題としている。
リップフロップは、上記の課題を解決するために次のよ
うな構成とする。RSラッチは2つのNAND回路で構
成されるが、そのうち一方を3入力NAND回路とし、
これの一つの入力端子にローアクティブのリセット信号
またはセット信号の入力端子を接続しておく。リセット
信号やセット信号をインアクティブの高電位側電源電位
(VDD電位)にしておく限りにおいて、3入力NAN
D回路の動作は2入力NAND回路と実質的に同じとな
り、所期のフリップフロップ動作を行う。リセット信号
またはセット信号がアクティブの低電位側電源電位(V
SS電位)にされると、3入力NAND回路の一つの入
力端子に低電位側電源電位(VSS電位)が入力される
ことになり、他の二つの入力端子の状態がいかなる組み
合わせにあっても、3入力NAND回路の出力端子から
は高電位側電源電位(VDD電位)が出力されることに
なる。したがって、この3入力NAND回路を反転出力
側に設けておくと、セット信号が同時に入力されてもリ
セット信号によって優先的なリセット機能が実現され
る。また、3入力NAND回路を非反転出力側に設けて
おくと、リセット信号が同時に入力されてもセット信号
によって優先的なセット機能が実現される。
非反転のデータ出力端子と反転データ出力端子との両者
をいずれかにインバータ回路を用いて接続しておくと、
RSラッチにおける2つのNAND回路の各々を構成し
ている複数のトランジスタについて、そのゲート幅をど
のようにするかの設計上の最適化が容易になる。
かにテスト用クロック入力端子を設け、通常動作のデー
タ入力端子のほかにテストデータ入力端子を設け、通常
動作状態とテスト動作状態とで相互の干渉がない状態と
することにより、D型フリップフロップに対するテスト
をセレクタ回路を用いずに実現する。
フリップフロップは、マスターラッチが差動インバータ
で構成され、スレイブラッチがRSラッチで構成され、
前記RSラッチは、差動インバータにおけるデータ入力
端子と同じ値を出力する出力端子にそのセット入力端子
が接続された第1のNAND回路と、データ入力端子と
は逆の反転値を出力する出力端子にそのリセット入力端
子が接続された第2のNAND回路とを有する構成とな
っていて、少なくともリセット機能を備えたD型フリッ
プフロップであって、前記第1のNAND回路を3入力
NAND回路で構成し、この3入力NAND回路の一つ
の入力端子にリセット信号入力端子を接続した構成とし
てある。リセット信号をインアクティブの高電位側電源
電位(VDD電位)にしておく限りにおいて、3入力N
AND回路の動作は2入力NAND回路と実質的に同じ
となり、所期のフリップフロップ動作を行う。リセット
信号がアクティブの低電位側電源電位(VSS電位)に
されると、3入力NAND回路の一つの入力端子に低電
位側電源電位(VSS電位)が入力されることになり、
他の二つの入力端子の状態がいかなる組み合わせにあっ
ても、3入力NAND回路の出力端子からは高電位側電
源電位(VDD電位)が出力されることになる。したが
って、この3入力NAND回路を反転出力側に設けてお
くと、セット信号が同時に入力されてもリセット信号に
よって優先的なリセット機能が実現される。
フロップは、上記請求項1において、セット信号により
セット入力端子を高電位側電源電位とするスイッチング
素子と、セット信号によりリセット入力端子を低電位側
電源電位とするスイッチング素子とを備えた構成として
いる。リセット機能に加えて、セット機能も実現され
る。
フロップは、上記請求項1,2において、3入力NAN
D回路の出力端子に反転データ出力端子が接続され、同
じ出力端子にインバータ回路を介して非反転のデータ出
力端子が接続された構成としている。RSラッチにおけ
る2つのNAND回路の各々を構成している複数のトラ
ンジスタについて、そのゲート幅をどのようにするかの
設計上の最適化が容易になる。
フロップは、マスターラッチが差動インバータで構成さ
れ、スレイブラッチがRSラッチで構成され、前記RS
ラッチは、差動インバータにおけるデータ入力端子と同
じ値を出力する出力端子にそのセット入力端子が接続さ
れた第1のNAND回路と、データ入力端子とは逆の反
転値を出力する出力端子にそのリセット入力端子が接続
された第2のNAND回路とを有する構成となってい
て、少なくともセット機能を備えたD型フリップフロッ
プであって、前記第2のNAND回路を3入力NAND
回路で構成し、この3入力NAND回路の一つの入力端
子にセット信号入力端子を接続した構成としてある。セ
ット信号をインアクティブの高電位側電源電位(VDD
電位)にしておく限りにおいて、3入力NAND回路の
動作は2入力NAND回路と実質的に同じとなり、所期
のフリップフロップ動作を行う。セット信号がアクティ
ブの低電位側電源電位(VSS電位)にされると、3入
力NAND回路の一つの入力端子に低電位側電源電位
(VSS電位)が入力されることになり、他の二つの入
力端子の状態がいかなる組み合わせにあっても、3入力
NAND回路の出力端子からは高電位側電源電位(VD
D電位)が出力されることになる。したがって、この3
入力NAND回路を非反転出力側に設けておくと、リセ
ット信号が同時に入力されてもセット信号によって優先
的なセット機能が実現される。
フロップは、上記請求項4において、リセット信号によ
りセット入力端子を低電位側電源電位とするスイッチン
グ素子と、リセット信号によりリセット入力端子を高電
位側電源電位とするスイッチング素子とを備えた構成と
している。セット機能に加えて、リセット機能も実現さ
れる。
フロップは、上記請求項4,5において、3入力NAN
D回路の出力端子に非反転のデータ出力端子が接続さ
れ、同じ出力端子にインバータ回路を介して反転データ
出力端子が接続された構成としている。RSラッチにお
ける2つのNAND回路の各々を構成している複数のト
ランジスタについて、そのゲート幅をどのようにするか
の設計上の最適化が容易になる。
フロップは、マスターラッチが差動インバータで構成さ
れ、スレイブラッチがRSラッチで構成され、前記RS
ラッチは、差動インバータにおけるデータ入力端子と同
じ値を出力する出力端子にそのセット入力端子が接続さ
れた第1のNAND回路と、データ入力端子とは逆の反
転値を出力する出力端子にそのリセット入力端子が接続
された第2のNAND回路とを有する構成となってい
て、リセット機能とセット機能を備えたD型フリップフ
ロップであって、前記第1のNAND回路および第2の
NAND回路をともに3入力NAND回路で構成し、第
1の3入力NAND回路の一つの入力端子にリセット信
号入力端子を接続し、前記第2の3入力NAND回路の
一つの入力端子にセット信号入力端子を接続し、前記リ
セット信号入力端子からのリセット信号によりリセット
入力端子を高電位側電源電位とするスイッチング素子
と、前記セット信号入力端子からのセット信号によりセ
ット入力端子を高電位側電源電位とするスイッチング素
子とを備えた構成としてある。リセット信号とセット信
号とが同時的に出力された場合でも、2つの3入力NA
ND回路の出力をいずれも高電位側電源電位(VDD電
位)となし、非反転のデータ出力端子には高電位側電源
電位(VDD電位)を出力してセット機能を実現すると
ともに、反転データ出力端子にも高電位側電源電位(V
DD電位)を出力してリセット機能を実現する。
フロップは、マスターラッチが差動インバータで構成さ
れ、スレイブラッチがRSラッチで構成されたD型フリ
ップフロップであって、クロック入力端子として通常動
作のクロック入力端子のほかにテスト用クロック入力端
子を備えるとともに、データ入力端子として通常動作の
データ入力端子のほかにテストデータ入力端子を備え、
通常動作状態ではテスト用クロック入力端子およびテス
トデータ入力端子を通常動作のクロック入力端子および
データ入力端子の状態に影響を与えない状態に固定化
し、逆にテスト動作状態では通常動作のクロック入力端
子およびデータ入力端子をテスト用クロック入力端子お
よびテストデータ入力端子の状態に影響を与えない状態
に固定化するように構成してある。従来の技術の場合の
「スキャンテスト用」のD型フリップフロップのような
セレクタ回路は用いないですみ、スキャンチェーン構成
でスキャンテストを行うに際してセットアップ時間は
「通常」のD型フリップフロップのセットアップ時間か
ら大きく変化することはないので、スキャンチェーン発
生後に半導体集積回路のタイミング設計をやり直す必要
がなくなる。
ップの具体的な実施の形態について、図面を用いて詳細
に説明する。
機能優先タイプである。図1は実施の形態1のリセット
・セット機能付きの差動−RSラッチ構成のD型フリッ
プフロップの回路構成図である。構成要素について説明
すると、図1において、符号の1はマスターラッチを構
成する差動インバータ、2はスレイブラッチを構成する
RSラッチである。また、TP1,TP2,TP3,T
P4,TP7およびTP101はPch型MOSトラン
ジスタ、TN1,TN2,TN3,TN6,TN7,T
N9およびTN101はNch型MOSトランジスタ、
NAND2は2入力NAND回路、NAND3は3入力
NAND回路、INV1,INV6,INV10,IN
V20およびINV21はインバータ回路、SおよびR
はフリップフロップの内部ノードでRSラッチ2のセッ
ト入力端子とリセット入力端子、n1およびn2はトラ
ンジスタTN9のドレイン端子またはソース端子、CL
Kはクロック入力端子、Dはデータ入力端子、RSTN
はリセット信号入力端子、SETNはセット信号入力端
子、Qはデータ出力端子、QNは反転データ出力端子で
あり、これらの各要素は図示のとおりに結線されてい
る。3入力NAND回路NAND3が請求項1にいう第
1のNAND回路に相当し、2入力NAND回路NAN
D2が第2のNAND回路に相当している。Pchトラ
ンジスタTP101とNchトランジスタTN101の
それぞれが請求項2にいうスイッチング素子に相当して
いる。
しているのは次の点である。リセット信号入力端子RS
TNとセット信号入力端子SETNとが設けられてい
る。RSラッチ2のセット入力端子Sと高電位側電源電
位であるVDD電位の直流電源との間にPchトランジ
スタTP101が接続され、このトランジスタTP10
1のゲートがセット信号入力端子SETNに接続されて
いる。充電用のPchトランジスタTP1と高電位側電
源電位であるVDD電位の直流電源との間にPchトラ
ンジスタTP7が接続され、このトランジスタTP7の
ゲートがインバータ回路INV6を介してセット信号入
力端子SETNに接続されている。RSラッチ2のリセ
ット入力端子Rと低電位側電源電位であるVSS電位の
グランドとの間にNchトランジスタTN101が接続
され、このトランジスタTN101のゲートがインバー
タ回路INV6を介してセット信号入力端子SETNに
接続されている。
ちRSラッチ2のリセット入力端子Rに接続された出力
端子であり、この出力端子DN′はデータ入力端子Dに
入力されたデータの反転値を出力するものであるが、R
Sラッチ2におけるNAND回路としてこの出力端子D
N′に接続された方のNAND回路NAND2は従来の
技術の図6と同様に2入力NAND回路となっている。
D′は差動インバータ1の出力端子のうちRSラッチ2
のセット入力端子Sに接続された出力端子であり、この
出力端子D′はデータ入力端子Dに入力されたデータと
同じ値を出力するものであるが、RSラッチ2における
NAND回路としてこの出力端子D′に接続された方の
NAND回路NAND3は従来の技術の図6とは違って
3入力NAND回路となっている。
つの入力端子が差動インバータ1におけるデータ入力端
子Dと同じ値を出力する方の出力端子D′に接続され、
もう一つの入力端子がもう一つの2入力NAND回路N
AND2の出力端子に接続され、さらにもう一つの入力
端子がリセット信号入力端子RSTNに接続されてい
る。2入力NAND回路NAND2は、その一つの入力
端子が差動インバータ1におけるデータ入力端子Dとは
逆の反転値を出力する方の出力端子DN′に接続され、
もう一つの入力端子が3入力NAND回路NAND3の
出力端子に接続されている。
入力NAND回路NAND2の出力端子はデータ出力端
子Qに接続されたQ出力端子となっており、上側の2入
力NAND回路NAND1の出力端子は反転データ出力
端子QNに接続されたQN出力端子となっているが、本
実施の形態1の場合は、上側の3入力NAND回路NA
ND3の出力端子であるQN出力端子は用いるが、下側
の2入力NAND回路NAND2の出力端子であるQ出
力端子は用いない。上側の3入力NAND回路NAND
3のQN出力端子にインバータ回路INV10を介して
非反転のデータ出力端子Qが接続され、同じ3入力NA
ND回路NAND3のQN出力端子に2つのインバータ
回路INV20,INV21を介して反転データ出力端
子QNが接続されている。
Sラッチ構成のD型フリップフロップにおいては、リセ
ット信号入力端子RSTNはリセット機能を実行させる
ときは低電位側電源電位であるVSS電位とされ、それ
以外のときは高電位側電源電位であるVDD電位とされ
る。セット信号入力端子SETNはセット機能を実行さ
せるときはVSS電位とされ、それ以外のときはVDD
電位とされる。
きの差動−RSラッチ構成のD型フリップフロップの動
作を説明する。トランジスタTN9のゲートは直流電源
に接続されて高電位側電源電位であるVDD電位に固定
されているので常に導通状態となっている。
能を実行させない状態では、セット信号入力端子SET
NはVDD電位となっており、インバータ回路INV6
を介してPchトランジスタTP7は導通状態となり、
NchトランジスタTN101は非導通状態となってい
る。また、リセット機能を実行させない状態では、リセ
ット信号入力端子RSTNはVDD電位となっており、
3入力NAND回路NAND3の一つの入力端子は常時
的にVDD電位が入力されていることになる。したがっ
て、リセット信号入力端子RSTNがVDD電位に固定
されている限りにおいては、3入力NAND回路NAN
D3の動作は、差動インバータ1の出力端子D′の状態
と2入力NAND回路NAND2の出力の状態のみによ
って制御されることになり、このことは、リセット信号
入力端子RSTNがVDD電位に固定されている限りに
おいて、3入力NAND回路NAND3が従来の技術の
図6の2入力NAND回路NAND1と実質的に同じと
いうことである。その結果として、通常の動作は従来の
技術の図6の場合と同様になる。もっとも、非反転のデ
ータ出力端子Qが3入力NAND回路NAND3にイン
バータ回路INV10を介して接続されている点では構
成的に異なるが、非反転のデータ出力端子Qおよび反転
データ出力端子QNからの出力状態については従来の技
術の図6の場合とまったく同じである。
る。セット信号入力端子SETNをVDD電位からVS
S電位に切り換えると、そして、このときリセット信号
入力端子RSTNはインアクティブのVDD電位となっ
ているとすると、セット入力端子Sに接続されたPch
トランジスタTP101が導通状態に反転する。また、
インバータ回路INV6の出力はVDD電位となり、P
chトランジスタTP7が非導通状態に反転するととも
に、NchトランジスタTN101が導通状態に反転す
る。その結果、セット入力端子SはPchトランジスタ
TP101を介してVDD電位の直流電源に接続されて
VDD電位になり、リセット入力端子RはNchトラン
ジスタTN101を介してVSS電位のグランドに接続
されてVSS電位になる。このとき、充電用のPchト
ランジスタTP7は非導通状態に反転している。また、
リセット入力端子RがVSS電位になることからNch
トランジスタTN7は非導通状態となり、セット入力端
子SはVSS電位のグランドから絶縁された状態となる
一方、PchトランジスタTP4が導通状態となって、
このトランジスタTP4を介してVDD電位の直流電源
よりセット入力端子Sに充電が行われることから、セッ
ト入力端子SはそのVDD電位を保つ。また、セット入
力端子SがVDD電位になることからPchトランジス
タTP3が非導通状態となり、PchトランジスタTP
7も非導通状態であるので、リセット入力端子Rに対す
る充電は起こらず、リセット入力端子RはそのVSS電
位を保つ。
に固定され、リセット入力端子RがVSS電位に固定さ
れると、2入力NAND回路NAND2の他方の入力の
いかんに関係なく2入力NAND回路NAND2の出力
はVDD電位となる。3入力NAND回路NAND3の
3つの入力端子については、その一つの入力端子に2入
力NAND回路NAND2の出力のVDD電位が入力さ
れ、もう一つの入力端子には前記のセット入力端子Sの
VDD電位が入力され、さらにもう一つの入力端子には
リセット信号入力端子RSTNからのVDD電位が入力
されるため、NAND条件が成立して、3入力NAND
回路NAND3の出力端子であるQN出力端子からはV
SS電位が出力されることになる。
DD電位となることからRSラッチ2の3入力NAND
回路NAND3の出力端子であるQN出力端子からはV
SS電位が出力される。その結果として、1つのインバ
ータ回路INV10を介してのデータ出力端子Qからは
VDD電位が出力され、2つのインバータ回路INV2
0,INV21を介しての反転データ出力端子QNから
はVSS電位が出力されることになる。すなわち、セッ
ト機能が実現されている。この動作は、データ入力端子
Dから入力されるデータの値のいかんにかかわりなく、
またクロック入力端子CLKに入力されるクロック入力
信号の状態とは関係なく行われるので、非同期的にセッ
ト機能が実現される。
る。リセット信号入力端子RSTNをVDD電位からア
クティブのVSS電位に切り換えると、そして、このと
きセット信号入力端子SETNはインアクティブのVD
D電位となっているとすると、リセット信号入力端子R
STNに接続された3入力NAND回路NAND3の一
つの入力端子にVSS電位が入力されることになる。し
たがって、3入力NAND回路NAND3の他の二つの
入力端子の状態がいかなる組み合わせにあっても、3入
力NAND回路NAND3の出力端子であるQN出力端
子からはVDD電位が出力されることになる。その結果
として、1つのインバータ回路INV10を介してのデ
ータ出力端子QからはVSS電位が出力され、2つのイ
ンバータ回路INV20,INV21を介しての反転デ
ータ出力端子QNからはVDD電位が出力されることに
なる。すなわち、リセット機能が実現されている。この
動作は、データ入力端子Dから入力されるデータの値の
いかんにかかわりなく、またクロック入力端子CLKに
入力されるクロック入力信号の状態とは関係なく行われ
るので、非同期的にリセット機能が実現される。
リセット信号入力端子RSTNをVDD電位からアクテ
ィブのVSS電位に切り換えたときに、セット信号入力
端子SETNもアクティブのVSS電位となっていた、
あるいは同時にVSS電位になった場合を考察する。上
記で説明したように、リセット機能は、リセット信号入
力端子RSTNからのリセット信号を3入力NAND回
路NAND3に直接に入力することにより、NAND回
路の論理を利用したものとなっている。すなわち、リセ
ット信号入力端子RSTNに接続された3入力NAND
回路NAND3の一つの入力端子にVSS電位が入力さ
れたときには、他の二つの入力端子の状態がいかなる組
み合わせにあっても、NAND論理によって、3入力N
AND回路NAND3の出力端子であるQN出力端子か
らはVDD電位が出力されることになる。この動作はセ
ット信号入力端子SETNの出力がVDD電位であるか
VSS電位であるかに影響を受けない優先的なものであ
る。したがって、リセット信号入力端子RSTNとセッ
ト信号入力端子SETNとがともにアクティブのVSS
電位になっても、所期通りのリセット機能が働くことに
なる。すなわち、非反転のデータ出力端子QからはVS
S電位が出力され、反転データ出力端子QNからはVD
D電位が出力されることになる。
ラッチの論理とNAND回路の論理をうまく利用してい
ること、さらに、2つのNAND回路の出力の両方をフ
リップフロップの出力とするのではなく、片方のNAN
D回路すなわち3入力NAND回路NAND3の出力か
らフリップフロップの2つの出力を作ることにより、リ
セット機能が確実に働くリセット機能優先のリセット・
セット機能付きの差動−RSラッチ構成のD型フリップ
フロップを少ない素子数で実現できる。
ータ出力端子QNも共通のNAND回路NAND3の方
に接続してあるので、トランジスタサイズの調整が容易
になる。これについて、図2を参照しながら説明する。
プフロップのスレイブラッチから出力端子までを書き出
したものである。図2において、NAND1およびNA
ND2はNAND回路、Sはセット入力端子、Rはリセ
ット入力端子、Qはデータ出力端子、QNは反転データ
出力端子、TP200,TP201,TP202および
TP203はPch型MOSトランジスタ、TN20
0,TN201,TN202およびTN203はNch
型MOSトランジスタ、INV10,INV20および
INV21はインバータ回路である。
子RとがともにVDD電位の充電期間であり、データ出
力端子QにVDD電位が出力されているとする。この状
態からデータ出力端子QにVSS電位を出力する場合の
クリティカルパスは、セット入力端子SがVSS電位に
なり、PchトランジスタTP201がすばやく導通状
態となり、インバータ回路INV10によりデータ出力
端子QがVSS電位となるまでである。
子RとがともにVDD電位の充電期間であり、データ出
力端子QにVSS電位が出力されているとする。この状
態からデータ出力端子QにVDD電位を出力する場合の
クリティカルパスは、リセット入力端子RがVSS電位
となり、PchトランジスタTP202がすばやく導通
状態となり、NchトランジスタTN200が導通状態
となり、NAND回路NAND1の出力がVSS電位と
なり、INV10によりデータ出力端子QにVDD電位
が伝わるまでである。
1,TN201,TP202およびTN200の駆動能
力がRSラッチの動作速度を決めることが分かる。ほか
のトランジスタは、負荷となるので、できるだけ小さい
トランジスタサイズにすることが望ましい。この知見に
基づいて、一部のトランジスタのゲート幅サイズを大き
くするだけでよく、その調整が容易になる。
能優先タイプである。図3は実施の形態2のリセット・
セット機能付きの差動−RSラッチ構成のD型フリップ
フロップの回路構成図である。構成要素について説明す
ると、図3において、符号の1はマスターラッチを構成
する差動インバータ、2はスレイブラッチを構成するR
Sラッチである。また、TP1,TP2,TP3,TP
4,TP6およびTP100はPch型MOSトランジ
スタ、TN1,TN2,TN3,TN6,TN7,TN
9およびTN100はNch型MOSトランジスタ、N
AND1は2入力NAND回路、NAND4は3入力N
AND回路、INV1,INV5,INV30,INV
31およびINV40はインバータ回路、SおよびRは
フリップフロップの内部ノードでRSラッチ2のセット
入力端子とリセット入力端子、n1およびn2はトラン
ジスタTN9のドレイン端子またはソース端子、CLK
はクロック入力端子、Dはデータ入力端子、RSTNは
リセット信号入力端子、SETNはセット信号入力端
子、Qは非反転のデータ出力端子、QNは反転データ出
力端子であり、これらの各要素は図示のとおりに結線さ
れている。2入力NAND回路NAND1が請求項4に
いう第1のNAND回路に相当し、3入力NAND回路
NAND4が第2のNAND回路に相当している。Nc
hトランジスタTN100とPchトランジスタTP1
00のそれぞれが請求項5にいうスイッチング素子に相
当している。
しているのは次の点である。リセット信号入力端子RS
TNとセット信号入力端子SETNとが設けられてい
る。RSラッチ2のセット入力端子Sと低電位側電源電
位であるVSS電位のグランドとの間にNchトランジ
スタTN100が接続され、このトランジスタTN10
0のゲートがインバータ回路INV5を介してリセット
信号入力端子RSTNに接続されている。充電用のPc
hトランジスタTP2と高電位側電源電位であるVDD
電位の直流電源との間にPchトランジスタTP6が接
続され、このトランジスタTP6のゲートがインバータ
回路INV5を介してリセット信号入力端子RSTNに
接続されている。RSラッチ2のリセット入力端子Rと
直流電源との間にPchトランジスタTP100が接続
され、このトランジスタTP100のゲートが直接にリ
セット信号入力端子RSTNに接続されている。
RSラッチ2のセット入力端子Sに接続された出力端子
であり、この出力端子D′はデータ入力端子Dに入力さ
れたデータと同じ値を出力するものであるが、RSラッ
チ2におけるNAND回路としてこの出力端子D′に接
続された方のNAND回路NAND1は従来の技術の図
6と同様に2入力NAND回路となっている。DN′は
差動インバータ1の出力端子のうちRSラッチ2のリセ
ット入力端子Rに接続された出力端子であり、この出力
端子DN′はデータ入力端子Dに入力されたデータの反
転値を出力するものであるが、RSラッチ2におけるN
AND回路としてこの出力端子DN′に接続された方の
NAND回路NAND4は従来の技術の図6とは違って
3入力NAND回路となっている。
つの入力端子が差動インバータ1におけるデータ入力端
子Dとは逆の反転値を出力する方の出力端子DN′に接
続され、もう一つの入力端子がもう一つの2入力NAN
D回路NAND1の出力端子に接続され、さらにもう一
つの入力端子がセット信号入力端子SETNに接続され
ている。2入力NAND回路NAND1は、その一つの
入力端子が差動インバータ1におけるデータ入力端子D
と同じ値を出力する方の出力端子D′に接続され、もう
一つの入力端子が3入力NAND回路NAND4の出力
端子に接続されている。
入力NAND回路NAND2の出力端子はデータ出力端
子Qに接続されたQ出力端子となっており、上側の2入
力NAND回路NAND1の出力端子は反転データ出力
端子QNに接続されたQN出力端子となっているが、本
実施の形態2の場合は、下側の3入力NAND回路NA
ND4の出力端子であるQ出力端子は用いるが、上側の
2入力NAND回路NAND1の出力端子であるQN出
力端子は用いない。下側の3入力NAND回路NAND
4のQ出力端子に2つのインバータ回路INV30,I
NV31を介して非反転のデータ出力端子Qが接続さ
れ、同じ3入力NAND回路NAND4のQ出力端子に
インバータ回路INV40を介して反転データ出力端子
QNが接続されている。
Sラッチ構成のD型フリップフロップにおいては、リセ
ット信号入力端子RSTNはリセット機能を実行させる
ときは低電位側電源電位であるVSS電位とされ、それ
以外のときは高電位側電源電位であるVDD電位とされ
る。セット信号入力端子SETNはセット機能を実行さ
せるときはVSS電位とされ、それ以外のときはVDD
電位とされる。
きの差動−RSラッチ構成のD型フリップフロップの動
作を説明する。トランジスタTN9のゲートは直流電源
に接続されて高電位側電源電位であるVDD電位に固定
されているので常に導通状態となっている。
機能を実行させない状態では、リセット信号入力端子R
STNはVDD電位となっており、Pchトランジスタ
TP100は非導通状態となり、インバータ回路INV
5を介してPchトランジスタTP6は導通状態とな
り、NchトランジスタTN100は非導通状態となっ
ている。また、セット機能を実行させない状態では、セ
ット信号入力端子SETNはVDD電位となっており、
3入力NAND回路NAND4の一つの入力端子は常時
的にVDD電位が入力されていることになる。したがっ
て、セット信号入力端子SETNがVDD電位に固定さ
れている限りにおいては、3入力NAND回路NAND
4の動作は、差動インバータ1の出力端子DN′の状態
と2入力NAND回路NAND1の出力の状態のみによ
って制御されることになり、このことは、セット信号入
力端子SETNがVDD電位に固定されている限りにお
いて、3入力NAND回路NAND4が従来の技術の図
6の2入力NAND回路NAND2と実質的に同じとい
うことである。その結果として、通常の動作は従来の技
術の図6の場合と同様になる。もっとも、反転データ出
力端子QNが3入力NAND回路NAND4にインバー
タ回路INV40を介して接続されている点では構成的
に異なるが、反転データ出力端子QNおよびデータ出力
端子Qからの出力状態については従来の技術の図6の場
合とまったく同じである。
る。リセット信号入力端子RSTNをVDD電位からV
SS電位に切り換えると、そして、このときセット信号
入力端子SETNはインアクティブのVDD電位となっ
ているとすると、リセット入力端子Rに接続されたPc
hトランジスタTP100が導通状態に反転する。ま
た、インバータ回路INV5の出力はVDD電位とな
り、PchトランジスタTP6が非導通状態に反転する
とともに、NchトランジスタTN100が導通状態に
反転する。その結果、セット入力端子SはNchトラン
ジスタTN100を介してVSS電位のグランドに接続
されてVSS電位になり、リセット入力端子RはPch
トランジスタTP100を介してVDD電位の直流電源
に接続されてVDD電位になる。このとき、充電用のP
chトランジスタTP6は非導通状態に反転している。
また、セット入力端子SがVSS電位になることからN
chトランジスタTN6は非導通状態となり、リセット
入力端子RはVSS電位のグランドから絶縁された状態
となる一方、PchトランジスタTP3が導通状態とな
って、このトランジスタTP3を介してVDD電位の直
流電源よりリセット入力端子Rに充電が行われることか
ら、リセット入力端子RはそのVDD電位を保つ。ま
た、リセット入力端子RがVDD電位になることからP
chトランジスタTP4が非導通状態となり、Pchト
ランジスタTP6も非導通状態であるので、セット入力
端子Sに対する充電は起こらず、セット入力端子Sはそ
のVSS電位を保つ。
に固定され、リセット入力端子RがVDD電位に固定さ
れると、2入力NAND回路NAND1の他方の入力の
いかんに関係なく2入力NAND回路NAND1の出力
はVDD電位となる。3入力NAND回路NAND4の
3つの入力端子については、その一つの入力端子に2入
力NAND回路NAND1の出力のVDD電位が入力さ
れ、もう一つの入力端子には前記のリセット入力端子R
のVDD電位が入力され、さらにもう一つの入力端子に
はセット信号入力端子SETNからのVDD電位が入力
されるため、NAND条件が成立して、3入力NAND
回路NAND4の出力端子であるQ出力端子からはVS
S電位が出力されることになる。
VDD電位となることからRSラッチ2の3入力NAN
D回路NAND4の出力端子であるQ出力端子からはV
SS電位が出力される。その結果として、2つのインバ
ータ回路INV30,INV31を介してのデータ出力
端子QからはVSS電位が出力され、1つのインバータ
回路INV40を介しての反転データ出力端子QNから
はVDD電位が出力されることになる。すなわち、リセ
ット機能が実現されている。この動作は、データ入力端
子Dから入力されるデータの値のいかんにかかわりな
く、またクロック入力端子CLKに入力されるクロック
入力信号の状態とは関係なく行われるので、非同期的に
リセット機能が実現される。
る。セット信号入力端子SETNをVDD電位からアク
ティブのVSS電位に切り換えると、そして、このとき
リセット信号入力端子RSTNはインアクティブのVD
D電位となっているとすると、セット信号入力端子SE
TNに接続された3入力NAND回路NAND4の一つ
の入力端子にVSS電位が入力されることになる。した
がって、3入力NAND回路NAND4の他の二つの入
力端子の状態がいかなる組み合わせにあっても、3入力
NAND回路NAND4の出力端子であるQ出力端子か
らはVDD電位が出力されることになる。その結果とし
て、2つのインバータ回路INV30,INV31を介
しての非反転のデータ出力端子QからはVDD電位が出
力され、1つのインバータ回路INV40を介しての反
転データ出力端子QNからはVSS電位が出力されるこ
とになる。すなわち、セット機能が実現されている。こ
の動作は、データ入力端子Dから入力されるデータの値
のいかんにかかわりなく、またクロック入力端子CLK
に入力されるクロック入力信号の状態とは関係なく行わ
れるので、非同期的にセット機能が実現される。
ット信号入力端子SETNをVDD電位からアクティブ
のVSS電位に切り換えたときに、リセット信号入力端
子RSTNもアクティブのVSS電位となっていた、あ
るいは同時にVSS電位になった場合を考察する。上記
で説明したように、セット機能は、セット信号入力端子
SETNからのセット信号を3入力NAND回路NAN
D4に直接に入力することにより、NAND回路の論理
を利用したものとなっている。すなわち、セット信号入
力端子SETNに接続された3入力NAND回路NAN
D4の一つの入力端子にVSS電位が入力されたときに
は、他の二つの入力端子の状態がいかなる組み合わせに
あっても、NAND論理によって、3入力NAND回路
NAND4の出力端子であるQ出力端子からはVDD電
位が出力されることになる。この動作はリセット信号入
力端子RSTNの出力がVDD電位であるかVSS電位
であるかに影響を受けない優先的なものである。したが
って、セット信号入力端子SETNとリセット信号入力
端子RSTNとがともにアクティブのVSS電位になっ
ても、所期通りのセット機能が働くことになる。すなわ
ち、非反転のデータ出力端子QからはVDD電位が出力
され、反転データ出力端子QNからはVSS電位が出力
されることになる。
ラッチの論理とNAND回路の論理をうまく利用してい
ること、さらに、2つのNAND回路の出力の両方をフ
リップフロップの出力とするのではなく、片方のNAN
D回路すなわち3入力NAND回路NAND4の出力か
らフリップフロップの出力を作ることにより、セット機
能が確実に働くセット機能優先のリセット・セット機能
付きの差動−RSラッチ構成のD型フリップフロップを
少ない素子数で実現できる。
ータ出力端子QNも共通のNAND回路NAND4の方
に接続してあるので、実施の形態1の場合と同様に、ト
ランジスタサイズの調整が容易になる。
動作はリセット動作の有無にかかわりなく非反転のデー
タ出力端子QをVDD電位になすという本来のセット機
能を発揮させ、リセット動作はセット動作の有無にかか
わりなく反転データ出力端子QNをVDD電位になすと
いう本来のリセット機能を発揮させるように工夫したも
のである。図4は実施の形態3のCMOS論理の規格に
沿ったリセット・セット機能付きの差動−RSラッチ構
成のD型フリップフロップの回路構成図である。
3において、符号のTP110およびTP111はPc
h型MOSトランジスタ、TN20およびTN21はN
ch型MOSトランジスタ、NAND3およびNAND
4は3入力NAND回路、INV20,INV21,I
NV30およびINV31はインバータ回路、SETN
はセット信号入力端子、リセット信号入力端子RSTN
はリセット信号入力端子であり、その他の符号は図1と
同じである。図1のインバータ回路INV6およびPc
hトランジスタTP7はない。
である。RSラッチ2のセット入力端子Sと高電位側電
源電位であるVDD電位の直流電源との間にPchトラ
ンジスタTP111が接続され、このトランジスタTP
111のゲートがセット信号入力端子SETNに接続さ
れている。RSラッチ2のリセット入力端子RとVDD
電位の直流電源との間にPchトランジスタTP110
が接続され、このトランジスタTP110のゲートがリ
セット信号入力端子RSTNに接続されている。
つの入力端子が差動インバータ1におけるデータ入力端
子Dと同じ値を出力する方の出力端子D′に接続され、
もう一つの入力端子が他方の3入力NAND回路NAN
D4の出力端子に接続され、さらにもう一つの入力端子
がリセット信号入力端子RSTNに接続されている。も
う一つの3入力NAND回路NAND4は、その一つの
入力端子が差動インバータ1におけるデータ入力端子D
とは逆の反転値を出力する方の出力端子DN′に接続さ
れ、もう一つの入力端子が他方の3入力NAND回路N
AND3の出力端子に接続され、さらにもう一つの入力
端子がセット信号入力端子SETNに接続されている。
求項7にいう第1のNAND回路に相当し、下側の3入
力NAND回路NAND4が第2のNAND回路に相当
し、PchトランジスタTP111,TP110がスイ
ッチング素子に対応している。
力端子であるQN出力端子に2つのインバータ回路IN
V20,INV21を介して反転データ出力端子QNが
接続され、下側の3入力NAND回路NAND4の出力
端子であるQ出力端子に2つのインバータ回路INV3
0,INV31を介して非反転のデータ出力端子Qが接
続されている。
スタTN1のソースとグランドとの間に2つのNchト
ランジスタTN20,TN21が接続され、一方のトラ
ンジスタTN20のゲートがリセット信号入力端子RS
TNに接続され、他方のトランジスタTN21のゲート
がセット信号入力端子SETNに接続されている。
きの差動−RSラッチ構成のD型フリップフロップの動
作を説明する。通常動作モードのときの動作について
は、実施の形態1,2の場合と同様であるので説明を省
略する。
能を実行させない状態では、セット信号入力端子SET
NはVDD電位であるので、PchトランジスタTP1
11は非導通状態となっているとともに、下側の3入力
NAND回路NAND4の一つの入力端子は常時的にV
DD電位が入力されていることになる。また、リセット
機能を実行させない状態では、リセット信号入力端子R
STNはVDD電位であるので、PchトランジスタT
P110は非導通状態となっているとともに、上側の3
入力NAND回路NAND3の一つの入力端子は常時的
にVDD電位が入力されていることになる。したがっ
て、リセット信号入力端子RSTNおよびセット信号入
力端子SETNがVDD電位に固定されている限りにお
いては、上側の3入力NAND回路NAND3の動作
は、差動インバータ1の出力端子D′の状態と他方の下
側の3入力NAND回路NAND4の出力の状態のみに
よって制御されることになり、このことは、上側の3入
力NAND回路NAND3が従来の技術の図6の2入力
NAND回路NAND1と実質的に同じということであ
る。また、リセット信号入力端子RSTNおよびセット
信号入力端子SETNがVDD電位に固定されている限
りにおいては、下側の3入力NAND回路NAND4の
動作は、差動インバータ1の出力端子DN′と他方の上
側の3入力NAND回路NAND3の出力の状態のみに
よって制御されることになり、このことは、下側の3入
力NAND回路NAND4が従来の技術の図6の2入力
NAND回路NAND2と実質的に同じということであ
る。その結果として、通常の動作は従来の技術の図6の
場合と同様になり、データ出力端子Qおよび反転データ
出力端子QNからの出力状態については従来の技術の図
6の場合とまったく同じである。
る。セット信号入力端子SETNをVDD電位からVS
S電位に切り換えると、そして、このときリセット信号
入力端子RSTNはインアクティブのVDD電位となっ
ているとすると、セット入力端子Sに接続されたPch
トランジスタTP111が導通状態に反転するととも
に、下側の3入力NAND回路NAND4の一つの入力
端子がVSS電位になる。3入力NAND回路NAND
4の入力端子が一つでもVSS電位になると、その出力
端子はVDD電位になる。上側の3入力NAND回路N
AND3の入力状態をみると、リセット信号入力端子R
STNがVDD電位であり、PchトランジスタTP1
11が導通状態となったのでセット入力端子SもVDD
電位であり、3入力NAND回路NAND4の出力から
もVDD電位であるので、3入力NAND回路NAND
3の出力端子はVSS電位となる。下側の3入力NAN
D回路NAND4の出力がVDD電位であるので、非反
転のデータ出力端子QはVDD電位となり、また、上側
の3入力NAND回路NAND3の出力がVSS電位で
あるので、反転データ出力端子QNはVSS電位とな
る。すなわち、セット機能が実現されている。この動作
は、データ入力端子Dから入力されるデータの値のいか
んにかかわりなく、またクロック入力端子CLKに入力
されるクロック入力信号の状態とは関係なく行われるの
で、非同期的にセット機能が実現される。
る。リセット信号入力端子RSTNをVDD電位からV
SS電位に切り換えると、そして、このときセット信号
入力端子SETNはインアクティブのVDD電位となっ
ているとすると、リセット入力端子Rに接続されたPc
hトランジスタTP110が導通状態に反転するととも
に、上側の3入力NAND回路NAND3の一つの入力
端子がVSS電位になる。3入力NAND回路NAND
3の入力端子が一つでもVSS電位になると、その出力
端子はVDD電位になる。下側の3入力NAND回路N
AND4の入力状態をみると、セット信号入力端子SE
TNがVDD電位であり、PchトランジスタTP11
0が導通状態となったのでリセット入力端子RもVDD
電位であり、3入力NAND回路NAND3からの出力
もVDD電位であるので、3入力NAND回路NAND
4の出力端子はVSS電位となる。下側の3入力NAN
D回路NAND4の出力がVSS電位であるので、非反
転のデータ出力端子QはVSS電位となり、また、上側
の3入力NAND回路NAND3の出力がVDD電位で
あるので、反転データ出力端子QNはVDD電位とな
る。すなわち、リセット機能が実現されている。この動
作は、データ入力端子Dから入力されるデータの値のい
かんにかかわりなく、またクロック入力端子CLKに入
力されるクロック入力信号の状態とは関係なく行われる
ので、非同期的にリセット機能が実現される。
信号入力端子SETNをVSS電位にするとともに、リ
セット機能を働かせるべくリセット信号入力端子RST
NをVSS電位にした場合を考える。Pchトランジス
タTP111もPchトランジスタTP110も導通状
態となる。上側の3入力NAND回路NAND3の一つ
の入力がリセット信号入力端子RSTNによってVSS
電位となるので、その出力はVDD電位となり、これが
下側の3入力NAND回路NAND4の入力に与えられ
る。また、下側の3入力NAND回路NAND4の一つ
の入力がセット信号入力端子SETNによってVSS電
位となるので、その出力はVDD電位となり、これが上
側の3入力NAND回路NAND4の入力に与えられ
る。したがって、下側の3入力NAND回路NAND4
においては、リセット入力端子Rと上側の3入力NAN
D回路NAND4の出力からの入力のふたつがVDD電
位となっても、セット信号入力端子SETNがVSS電
位となることから、その出力はVDD電位となり、デー
タ出力端子QもVDD電位となる。すなわち、セット機
能が実現される。一方、上側の3入力NAND回路NA
ND3においては、セット入力端子Sと下側の3入力N
AND回路NAND3の出力からの入力のふたつがVD
D電位となっても、リセット信号入力端子RSTNがV
SS電位となることから、その出力はVDD電位とな
り、反転データ出力端子QNもVDD電位となる。すな
わち、リセット機能が実現される。
CMOS論理の規格に沿った差動−RSラッチ構成のD
型フリップフロップが実現されている。
アップ時間が通常のD型フリップフロップと大きくは変
わらないスキャンテスト対応のD型フリップフロップを
提供するものである。図5は実施の形態4のスキャンテ
スト対応の差動−RSラッチ構成のD型フリップフロッ
プの回路構成図である。主だった構成要素についてのみ
説明すると、クロックとして通常動作用クロックとテス
ト動作用クロックの2系統を用意する。すなわち、クロ
ック入力端子CLKのほかにテスト用クロック入力端子
CKTを設けてある。また、データ入力端子Dのほかに
テストデータ入力端子DTを設けてある。TP10およ
びTP11はPch型MOSトランジスタ、TN4,T
N5,TN10はNch型MOSトランジスタ、INV
2はインバータ回路である。RSラッチ2は従来の技術
の図6の場合と同様に2つの2入力NAND回路NAN
D1,NAND2から構成されている。充電用のPch
トランジスタTP1と直流電源との間にPchトランジ
スタTP10が接続され、充電用のPchトランジスタ
TP2と直流電源との間にPchトランジスタTP11
が接続され、両PchトランジスタTP10,TP11
のゲートがテスト用クロック入力端子CKTに接続され
ている。接続点n1にNchトランジスタTN4のドレ
インが接続され、接続点n2にNchトランジスタTN
5のドレインが接続され、両トランジスタTN4,TN
5のソースどうしが接続され、その接続点にNchトラ
ンジスタTN10のドレインが接続され、そのソースが
グランドに接続されている。NchトランジスタTN1
0のゲートがテスト用クロック入力端子CKTに接続さ
れている。
動−RSラッチ構成のD型フリップフロップの動作を説
明する。トランジスタTN9のゲートは直流電源に接続
されて高電位側電源電位であるVDD電位に固定されて
いるので常に導通状態となっている。通常動作状態では
テスト用クロック入力端子CKTは通常動作状態で常に
VSS電位に固定されているもので、Pchトランジス
タTP10,TP11は常に導通状態となっている。ま
た、NchトランジスタTN10は通常動作状態で常に
非導通状態であるから、テストデータ入力端子DTの状
態のいかんにかかわらずNchトランジスタTN4,T
N5のラインは無関係となる。したがって、通常動作に
ついては従来の技術の図6の場合あるいは実施の形態1
〜3の場合と同様となる。すなわち、通常動作状態にお
いて、テスト用クロック入力端子CKTがVSS電位に
固定されていると、クロック入力端子CLKがVSS電
位の充電期間においては、セット入力端子Sとリセット
入力端子RがともにVDD電位となり、RSラッチ2は
ホールド状態となって、現在保持しているデータを保持
し続ける。また、クロック入力端子CLKがVDD電位
となった評価期間においては、データ入力端子DがVS
S電位のときは、非反転のデータ出力端子QはVSS電
位となり、反転データ出力端子QNはVDD電位となる
一方、データ入力端子DがVDD電位のときは、非反転
のデータ出力端子QはVDD電位となり、反転データ出
力端子QNはVSS電位となる。
入力端子CLKがVSS電位に固定され、Pchトラン
ジスタTP1,TP2がスキャンテスト状態で常に導通
状態となっている。また、NchトランジスタTN1が
非導通状態となるため、NchトランジスタTN2,T
N3のラインが無効になる代わりに、テスト用クロック
入力端子CKTの状態に応じてNchトランジスタTN
10が動作することになる。したがって、スキャンテス
ト状態において、テスト用クロック入力端子CKTの状
態変化とテストデータ入力端子DTの状態変化との関係
は、通常動作状態でのクロック入力端子CLKの状態変
化とデータ入力端子Dの状態変化の関係に対して等価的
であり、全く同様の動作となる。
動−RSラッチ構成のD型フリップフロップにおいて
は、従来の技術の図10に示した「スキャンテスト用」
のD型フリップフロップのようなセレクタ回路10は用
いていないので、データ入力端子DからRSラッチ2ま
でのパスの長さが「通常」のD型フリップフロップのパ
スと変わらないことになる。したがって、図9に示した
ようなスキャンチェーン構成でスキャンテストを行うに
際して、スキャンテスト用としての本実施の形態のD型
フリップフロップのセットアップ時間は「通常」のD型
フリップフロップのセットアップ時間から大きく変化す
ることはないので、スキャンチェーン発生後に半導体集
積回路のタイミング設計をやり直す必要がなくなる。
ロップについての本発明によれば、リセット信号とセッ
ト信号が同時に入力されても、セット機能またはリセッ
ト機能を所期通りに実現することができる。また、NA
ND回路を構成している複数のトランジスタについて、
そのゲート幅をどのようにするかの設計上の最適化が容
易になる。さらに、D型フリップフロップに対するテス
トをセレクタ回路を用いずに実現することができ、占有
面積の縮小化に有利となる。
能付きの差動−RSラッチ構成のD型フリップフロップ
の回路構成図
成図
差動−RSラッチ構成のD型フリップフロップの回路構
成図
差動−RSラッチ構成のD型フリップフロップの回路構
成図
RSラッチ構成のD型フリップフロップの回路構成図
のD型フリップフロップの回路構成図
動−RSラッチ構成のD型フリップフロップの回路構成
図
付きの差動−RSラッチ構成のD型フリップフロップの
回路構成図
図
フリップフロップの概念説明図
P7,TP10,TP11,TP100,TP101,
TP110,TP111,TP200,TP201,T
P202,TP203……Pch型MOSトランジスタ TN1,TN2,TN3,TN4,TN5,TN6,T
N7,TN9,TN10,TN20,TN21,TN1
00,TN101,TN200,TN201,TN20
2,TN203……Nch型MOSトランジスタ INV1,INV2,INV5,INV6,INV1
0,INV20,INV21,INV30,INV3
1,INV40……インバータ回路 NAND1,NAND2……2入力NAND回路 NAND3,NAND4……3入力NAND回路 D……データ入力端子 DT……テストデータ入力端子 CLK……クロック入力端子 CKT……テスト用クロック入力端子 RSTN……リセット信号入力端子 SETN……セット信号入力端子 Q……非反転のデータ出力端子 QN……反転データ出力端子 S……セット入力端子 R……リセット入力端子 w1,w2,w3,w4,w5,w6,w7,w8,w
9……スキャンチェーン配線
Claims (8)
- 【請求項1】 マスターラッチが差動インバータで構成
され、スレイブラッチがRSラッチで構成され、前記R
Sラッチは、差動インバータにおけるデータ入力端子と
同じ値を出力する出力端子にそのセット入力端子が接続
された第1のNAND回路と、データ入力端子とは逆の
反転値を出力する出力端子にそのリセット入力端子が接
続された第2のNAND回路とを有する構成となってい
て、少なくともリセット機能を備えたD型フリップフロ
ップであって、前記第1のNAND回路を3入力NAN
D回路で構成し、この3入力NAND回路の一つの入力
端子にリセット信号入力端子を接続した構成としてある
D型フリップフロップ。 - 【請求項2】 セット信号によりセット入力端子を高電
位側電源電位とするスイッチング素子と、セット信号に
よりリセット入力端子を低電位側電源電位とするスイッ
チング素子とを備えている請求項1に記載のD型フリッ
プフロップ。 - 【請求項3】 3入力NAND回路の出力端子に反転デ
ータ出力端子が接続され、同じ出力端子にインバータ回
路を介して非反転のデータ出力端子が接続されている請
求項1または請求項2に記載のD型フリップフロップ。 - 【請求項4】 マスターラッチが差動インバータで構成
され、スレイブラッチがRSラッチで構成され、前記R
Sラッチは、差動インバータにおけるデータ入力端子と
同じ値を出力する出力端子にそのセット入力端子が接続
された第1のNAND回路と、データ入力端子とは逆の
反転値を出力する出力端子にそのリセット入力端子が接
続された第2のNAND回路とを有する構成となってい
て、少なくともセット機能を備えたD型フリップフロッ
プであって、前記第2のNAND回路を3入力NAND
回路で構成し、この3入力NAND回路の一つの入力端
子にセット信号入力端子を接続した構成としてあるD型
フリップフロップ。 - 【請求項5】 リセット信号によりセット入力端子を低
電位側電源電位とするスイッチング素子と、リセット信
号によりリセット入力端子を高電位側電源電位とするス
イッチング素子とを備えている請求項4に記載のD型フ
リップフロップ。 - 【請求項6】 3入力NAND回路の出力端子に非反転
のデータ出力端子が接続され、同じ出力端子にインバー
タ回路を介して反転データ出力端子が接続されている請
求項4または請求項5に記載のD型フリップフロップ。 - 【請求項7】 マスターラッチが差動インバータで構成
され、スレイブラッチがRSラッチで構成され、前記R
Sラッチは、差動インバータにおけるデータ入力端子と
同じ値を出力する出力端子にそのセット入力端子が接続
された第1のNAND回路と、データ入力端子とは逆の
反転値を出力する出力端子にそのリセット入力端子が接
続された第2のNAND回路とを有する構成となってい
て、リセット機能とセット機能を備えたD型フリップフ
ロップであって、前記第1のNAND回路および第2の
NAND回路をともに3入力NAND回路で構成し、第
1の3入力NAND回路の一つの入力端子にリセット信
号入力端子を接続し、前記第2の3入力NAND回路の
一つの入力端子にセット信号入力端子を接続し、前記リ
セット信号入力端子からのリセット信号によりリセット
入力端子を高電位側電源電位とするスイッチング素子
と、前記セット信号入力端子からのセット信号によりセ
ット入力端子を高電位側電源電位とするスイッチング素
子とを備えた構成としてあるD型フリップフロップ。 - 【請求項8】 マスターラッチが差動インバータで構成
され、スレイブラッチがRSラッチで構成されたD型フ
リップフロップであって、クロック入力端子として通常
動作のクロック入力端子のほかにテスト用クロック入力
端子を備えるとともに、データ入力端子として通常動作
のデータ入力端子のほかにテストデータ入力端子を備
え、通常動作状態ではテスト用クロック入力端子および
テストデータ入力端子を通常動作のクロック入力端子お
よびデータ入力端子の状態に影響を与えない状態に固定
化し、逆にテスト動作状態では通常動作のクロック入力
端子およびデータ入力端子をテスト用クロック入力端子
およびテストデータ入力端子の状態に影響を与えない状
態に固定化するように構成してあるD型フリップフロッ
プ。
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