JPH0398314A - レベル変換回路 - Google Patents
レベル変換回路Info
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- JPH0398314A JPH0398314A JP1235926A JP23592689A JPH0398314A JP H0398314 A JPH0398314 A JP H0398314A JP 1235926 A JP1235926 A JP 1235926A JP 23592689 A JP23592689 A JP 23592689A JP H0398314 A JPH0398314 A JP H0398314A
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- 238000006243 chemical reaction Methods 0.000 title claims description 23
- 230000007423 decrease Effects 0.000 abstract description 3
- 230000005540 biological transmission Effects 0.000 abstract 1
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 9
- 238000000034 method Methods 0.000 description 9
- 238000004519 manufacturing process Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 230000000630 rising effect Effects 0.000 description 2
- 230000008054 signal transmission Effects 0.000 description 2
- 101150090280 MOS1 gene Proteins 0.000 description 1
- 101100401568 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) MIC10 gene Proteins 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Landscapes
- Manipulation Of Pulses (AREA)
- Logic Circuits (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
異なる電源電圧間でディジタル信号の伝達を行うレベル
変換回路に関し、 チノプ内占有面積の減少、消費電力の低減、製造工程の
短縮およびプロセスのばらつきに対するマージンの向上
を図ることのできるレヘル変換回路を提供することを目
的とし、 低電圧側のディジタル信号を受ける能動素子をー導電形
の第1、第2のMOS}ランジスクで構成し、第1、第
2のMOSトランジスタの各ゲートに低電圧側のディジ
タル信号を互いに反転して入力し、第1、第2のMOS
I−ランジスタの各出力側と高電源電圧との間に反対導
電形の第3、第4のMOSトランジスタを介挿し、第3
、第4のMOSトランジスタの各ゲートはたすきがけし
て第2、第IのMOSトランジスタの各出力側に接ML
、第2のM’OSトランジスタの出力側から高電圧側の
ディジタル信号を取り出すように構或する。
変換回路に関し、 チノプ内占有面積の減少、消費電力の低減、製造工程の
短縮およびプロセスのばらつきに対するマージンの向上
を図ることのできるレヘル変換回路を提供することを目
的とし、 低電圧側のディジタル信号を受ける能動素子をー導電形
の第1、第2のMOS}ランジスクで構成し、第1、第
2のMOSトランジスタの各ゲートに低電圧側のディジ
タル信号を互いに反転して入力し、第1、第2のMOS
I−ランジスタの各出力側と高電源電圧との間に反対導
電形の第3、第4のMOSトランジスタを介挿し、第3
、第4のMOSトランジスタの各ゲートはたすきがけし
て第2、第IのMOSトランジスタの各出力側に接ML
、第2のM’OSトランジスタの出力側から高電圧側の
ディジタル信号を取り出すように構或する。
本発明は、レベル変換回路に係り、詳しくは、異なる電
源電圧間でディジタル信号の伝達を行うレベル変換回路
に関する。
源電圧間でディジタル信号の伝達を行うレベル変換回路
に関する。
一般にデジタル回路素子は、汎用性をもたせる必要から
、いわゆる標準ロジソク(Standard Logi
c)が′定められており、ECL系、TTL系、CMO
S系などに分類される。これらの標準ロジソクは例えば
、EC’L系は信号伝達特性に優れている特長からCP
U等の高速演算素子に用いられ、あるいは、TTL系は
雑音余裕度を生かして誤動作のない論理回路を構成する
ために広く用いられている。
、いわゆる標準ロジソク(Standard Logi
c)が′定められており、ECL系、TTL系、CMO
S系などに分類される。これらの標準ロジソクは例えば
、EC’L系は信号伝達特性に優れている特長からCP
U等の高速演算素子に用いられ、あるいは、TTL系は
雑音余裕度を生かして誤動作のない論理回路を構成する
ために広く用いられている。
このように、異なった標準ロジソク間での信号伝達には
、論理レベルの変換を必要とし、このような目的、すな
わち、異なった標準ロジソク間における論理レベルの整
合に、レベル変換回路が用いられる。一方、このようレ
ベル変換回路は異なる電源電圧間でディジタル信号の伝
達を行う場合にも必要であり、具体的にはEPROMの
書き込み時のVPP電源系と■cc電源系の間でレベル
変換を行う場合、VPP電源の供給を行う回路、さらに
は内部降圧が昇圧を使用している集積回路、インターフ
ェース素子等に用いられる。
、論理レベルの変換を必要とし、このような目的、すな
わち、異なった標準ロジソク間における論理レベルの整
合に、レベル変換回路が用いられる。一方、このようレ
ベル変換回路は異なる電源電圧間でディジタル信号の伝
達を行う場合にも必要であり、具体的にはEPROMの
書き込み時のVPP電源系と■cc電源系の間でレベル
変換を行う場合、VPP電源の供給を行う回路、さらに
は内部降圧が昇圧を使用している集積回路、インターフ
ェース素子等に用いられる。
従来のこの種のレベル変換回路としては、例えば第3図
に示すようなものがある。同図に示すものはCMOS回
路で形威されており、同図において、Q.,Q,.Q.
はPチャネルのMOSトランジスタ、Q z. Q 3
+ Q sはNチャネルのMOSトランジスタである。
に示すようなものがある。同図に示すものはCMOS回
路で形威されており、同図において、Q.,Q,.Q.
はPチャネルのMOSトランジスタ、Q z. Q 3
+ Q sはNチャネルのMOSトランジスタである。
そして、MOSトランジスタQl.Q2によりインバー
タ1が構成され、このインバータ1は電源Vcc(例え
ば、VcC=+5V)により作動し、VCCとOV (
GND)の2値論理をとる。また、MOSトランジスタ
Q a , Q sによりインバータ2が構成され、こ
のインバータ2は電源VPP(例えば、VPP=+12
V) により作動し、同様にVPPとOVの2値論理を
とる。さらに、MOSトランジスタQ3およびMOSト
ランジスタQ6により異電圧間のレベルマソチングが行
われる。
タ1が構成され、このインバータ1は電源Vcc(例え
ば、VcC=+5V)により作動し、VCCとOV (
GND)の2値論理をとる。また、MOSトランジスタ
Q a , Q sによりインバータ2が構成され、こ
のインバータ2は電源VPP(例えば、VPP=+12
V) により作動し、同様にVPPとOVの2値論理を
とる。さらに、MOSトランジスタQ3およびMOSト
ランジスタQ6により異電圧間のレベルマソチングが行
われる。
ここで、回路の全体的動作は次のようになる。
入力INに“L” (#GND電位)レベルを印加した
状態ではインバータ1の特性によりノードNlは“H”
(=Vcc電位)状態である。このとき、ノードN2
は“HH” (#VPP電位)、出力OUTは“L″
レベルであり、MOS+−ランジスタQ6がオン状態で
ノードN2をプルアップしている。なお、MOSトラン
ジスタQ3はノードN1がVCC以上に上がるのを防ぐ
働きがある。すなわち、ノードN1がvCC以上になる
と、MOSトランジスタQ,のP形のドレイン領域がN
形の基板(又はウェル)に対し臘方向にバイアスされ、
順方向電流が流れてしまう。そうすると、それをトリガ
にしてランチアンプが発生し、素子を破壊する恐れがあ
るからである。
状態ではインバータ1の特性によりノードNlは“H”
(=Vcc電位)状態である。このとき、ノードN2
は“HH” (#VPP電位)、出力OUTは“L″
レベルであり、MOS+−ランジスタQ6がオン状態で
ノードN2をプルアップしている。なお、MOSトラン
ジスタQ3はノードN1がVCC以上に上がるのを防ぐ
働きがある。すなわち、ノードN1がvCC以上になる
と、MOSトランジスタQ,のP形のドレイン領域がN
形の基板(又はウェル)に対し臘方向にバイアスされ、
順方向電流が流れてしまう。そうすると、それをトリガ
にしてランチアンプが発生し、素子を破壊する恐れがあ
るからである。
一方、人力INがL−Hへ変化すると、MOSトランジ
スタQ1はオフ、Q2はオン状態になり、MOSトラン
ジスタQ3を経由してノードN2の電位を下げてゆく。
スタQ1はオフ、Q2はオン状態になり、MOSトラン
ジスタQ3を経由してノードN2の電位を下げてゆく。
このとき、vPP→Q6→Q3→Q2−GNDへと電流
が流れる。ノードN2の電位が下がってくると、出力O
UTの゛電位が上昇し、MOSトランジスタQ6が次第
にオフしていき、その結果ノードN2が”L″レベルに
なり、MOSトランジスタQ4がオン、MOSトランジ
スタQ5がオフした状態になり、出力OUTのレベルは
“HH”になる。
が流れる。ノードN2の電位が下がってくると、出力O
UTの゛電位が上昇し、MOSトランジスタQ6が次第
にオフしていき、その結果ノードN2が”L″レベルに
なり、MOSトランジスタQ4がオン、MOSトランジ
スタQ5がオフした状態になり、出力OUTのレベルは
“HH”になる。
これに対して、入力INがH−Lへ変化すると、ノード
N1は″H″になるが、ノードN2はMOSトランジス
タQ3を介しているので、Vcc VTN (但し、
VTH : MO S トランジスタQ,のスレショル
ドレベル)までしか上昇しない。しかし、この状態で出
力OUTの電位がMOSトランジスタQ6がオンできる
程度まで下がっていればMOSトランジスタQ6により
ノードN2はプルアップされていく。また、MOSトラ
ンジスタQ3のゲート電位はVCCなので、ノードN2
がVCcより上昇してもMOSトランジスタQ3に電流
は流れない。そして、ノードN2が上昇することにより
、出力OUTの電位が下がり、最後はノードN2が”H
H”レベル、出力OUTが“L”レベルになる。したが
って、L−Hの信号変化をL−HHレベルの信号へ変換
することができる。
N1は″H″になるが、ノードN2はMOSトランジス
タQ3を介しているので、Vcc VTN (但し、
VTH : MO S トランジスタQ,のスレショル
ドレベル)までしか上昇しない。しかし、この状態で出
力OUTの電位がMOSトランジスタQ6がオンできる
程度まで下がっていればMOSトランジスタQ6により
ノードN2はプルアップされていく。また、MOSトラ
ンジスタQ3のゲート電位はVCCなので、ノードN2
がVCcより上昇してもMOSトランジスタQ3に電流
は流れない。そして、ノードN2が上昇することにより
、出力OUTの電位が下がり、最後はノードN2が”H
H”レベル、出力OUTが“L”レベルになる。したが
って、L−Hの信号変化をL−HHレベルの信号へ変換
することができる。
しかしながら、このような従来のレベル変換回路にあっ
ては、異種電圧間でディジタル信号の伝達を行うことが
できるものの次のような問題点があった。
ては、異種電圧間でディジタル信号の伝達を行うことが
できるものの次のような問題点があった。
(I)Vcc系素子とVPP系素子間に電流経路がある
。したがって、ノードN1の電位がVcC以上にならな
いように、MOSトランジスタQ3を挿入しなければな
らない。その結果、MOSI−ランジスタQ3が必要と
なって全体的にチンプ面積が増大する他、消費電力も増
大するという問題点がある。
。したがって、ノードN1の電位がVcC以上にならな
いように、MOSトランジスタQ3を挿入しなければな
らない。その結果、MOSI−ランジスタQ3が必要と
なって全体的にチンプ面積が増大する他、消費電力も増
大するという問題点がある。
(II).MOSl−ランジスタQ4,Q5のインバー
タの特性についての条件が多い。すなわちMOSトラン
ジスタQ 2. Q 3. Q bがオン状態のときノ
ードN2の電位はインハータ2の出力OUTが上昇を開
始するレベルまで下がっていなければ、MOSI−ラン
ジスタQ,はオン状態のままでノードN2をLレベルに
することはできない。
タの特性についての条件が多い。すなわちMOSトラン
ジスタQ 2. Q 3. Q bがオン状態のときノ
ードN2の電位はインハータ2の出力OUTが上昇を開
始するレベルまで下がっていなければ、MOSI−ラン
ジスタQ,はオン状態のままでノードN2をLレベルに
することはできない。
また、ノードN3が゛H”レヘル時にノードN2#Vc
c−VTHの電位で出力OUTはMOSトランジスタQ
6がオンするレベルまで下がっていないと、ノードN2
を“HH”レベルに上げることはできない。
c−VTHの電位で出力OUTはMOSトランジスタQ
6がオンするレベルまで下がっていないと、ノードN2
を“HH”レベルに上げることはできない。
したがって、これらの条件を充たすようにMOS}ラン
ジスクQ,〜Q6のディメンション,(W/L)を決め
てやらねばならないが、プロセス変動によって、トラン
ジスタの特性がばらつくと動作しなくなる恐れがある。
ジスクQ,〜Q6のディメンション,(W/L)を決め
てやらねばならないが、プロセス変動によって、トラン
ジスタの特性がばらつくと動作しなくなる恐れがある。
また、MOSトランジスタQ 3 ,Q 2はノードN
2の電位を十分下げるために比較的大きな素子を使用し
なければならず、占有面積が増大してしまう。
2の電位を十分下げるために比較的大きな素子を使用し
なければならず、占有面積が増大してしまう。
以上のことから占有面積の増大およびプロセスのばらつ
きに対してマージンが十分でないという問題点がある。
きに対してマージンが十分でないという問題点がある。
一方、第3図の回路とは別にチップ間の占有面積の減少
を図れることおよびプロセスのばらつきの影響が少ない
回路も提案されており、第4図のように示される。同図
に示す回路は1つのNチャネルのディプレション形のM
OSトランジスタQ,と1つのNチャネルのMOSトラ
ンジスタQ8とからなっている。
を図れることおよびプロセスのばらつきの影響が少ない
回路も提案されており、第4図のように示される。同図
に示す回路は1つのNチャネルのディプレション形のM
OSトランジスタQ,と1つのNチャネルのMOSトラ
ンジスタQ8とからなっている。
いま、入力INが”L”レベル時にはMosトランジス
タQBがオフ状態なので、MOSI−ランジスタQ7に
よって出力OUTがプルアップされ“HH”レベルにな
る。また、人力INが“H”レベル時には、MOSI−
ランジスタQ8がオン状態のため、MOSトランジスタ
Q8を十分大きくしておけば出力OUTは“L″レベル
になる。
タQBがオフ状態なので、MOSI−ランジスタQ7に
よって出力OUTがプルアップされ“HH”レベルにな
る。また、人力INが“H”レベル時には、MOSI−
ランジスタQ8がオン状態のため、MOSトランジスタ
Q8を十分大きくしておけば出力OUTは“L″レベル
になる。
しかしながら、この回路においてもMOSI−ランジス
タQ8がオン状態のときには、VPP−4Q7→Qe→
GNDと電流が流れる。これは定常電流なので、結局、
消費電力が増加するという不具合がある。また、MOS
I−ランジスタQ7をデプレソション形のトランジスタ
として作る工程が必要なので、コスト増、手番増になる
という欠点もあり、したがってこの回路であっても全て
に有効な解決作とはなっていない。
タQ8がオン状態のときには、VPP−4Q7→Qe→
GNDと電流が流れる。これは定常電流なので、結局、
消費電力が増加するという不具合がある。また、MOS
I−ランジスタQ7をデプレソション形のトランジスタ
として作る工程が必要なので、コスト増、手番増になる
という欠点もあり、したがってこの回路であっても全て
に有効な解決作とはなっていない。
そこで、本発明は、チップ占有面積の減少、消費電力の
低減、製造工程の短縮およびプロセスのばらつきに対す
るマージンの向上を図ることのできるレベル変換回路を
提供することを目的としている。
低減、製造工程の短縮およびプロセスのばらつきに対す
るマージンの向上を図ることのできるレベル変換回路を
提供することを目的としている。
本発明によるレヘル変換回路は上記目的達威のため、異
なる電源電圧間でディジタル信号の伝達を行うレベル変
換回路において、低電圧側のディジタル信号を受ける能
動素子を一導電形の第1、第2のMOSトランジスタで
構成し、第1、第29 10 のMOSトランジスタの各ゲートに低電圧側のディジタ
ル信号を互いに反転して入力し、第1、第2のMOSト
ランジスタの各出力側と高電源電圧との間に反対導電形
の第3、第4のMOSトランジスタを介挿し、第3、第
4のMOSトランジスタの各ゲートにたすきがけして第
2、第1のMOSトランジスタの各出力側に接続し、第
2のMOSトランジスタの出力側から高電圧側のディジ
タル信号を取り出すように構成している。
なる電源電圧間でディジタル信号の伝達を行うレベル変
換回路において、低電圧側のディジタル信号を受ける能
動素子を一導電形の第1、第2のMOSトランジスタで
構成し、第1、第29 10 のMOSトランジスタの各ゲートに低電圧側のディジタ
ル信号を互いに反転して入力し、第1、第2のMOSト
ランジスタの各出力側と高電源電圧との間に反対導電形
の第3、第4のMOSトランジスタを介挿し、第3、第
4のMOSトランジスタの各ゲートにたすきがけして第
2、第1のMOSトランジスタの各出力側に接続し、第
2のMOSトランジスタの出力側から高電圧側のディジ
タル信号を取り出すように構成している。
本発明では、第1、第2のMOSトランジスタの各ゲー
トに低電圧側のディジタル信号が互いに反転して入力さ
れ、第1、第2のMOSトランジスタのうち必ず一方は
オフ、他方はオンとなり、これにより第3、第4のMO
Sトランジスタの各ゲート電位が制御されて、第3、第
4のMOSトランジスタがオン、オフし高電圧側のディ
ジタル信号のレベルが決定される。
トに低電圧側のディジタル信号が互いに反転して入力さ
れ、第1、第2のMOSトランジスタのうち必ず一方は
オフ、他方はオンとなり、これにより第3、第4のMO
Sトランジスタの各ゲート電位が制御されて、第3、第
4のMOSトランジスタがオン、オフし高電圧側のディ
ジタル信号のレベルが決定される。
したがって、異なる電源電圧間のディジタル信号の伝達
が可能となり、しかもMOSI−ランジスタが4個でよ
いからチップ内占有面積が減少し、かつ定常的に電流が
流れず消費電力が低減する。
が可能となり、しかもMOSI−ランジスタが4個でよ
いからチップ内占有面積が減少し、かつ定常的に電流が
流れず消費電力が低減する。
また、通常のCMOS構造に対し工程増もなく、プロセ
ス変動に対しても余裕をもたせることができる。
ス変動に対しても余裕をもたせることができる。
?実施例〕
以下、本発明を図面に基づいて説明する。
第1,2図は本発明に係るレヘル変換回路の一実施例を
示す図であり、本発明をEPROMのVPP供給回路に
適用した例である。第1図はレベル変換回路の原理的回
路図であり、この図において、Q.、Q1■は低電圧側
のディジタル信号を受ける能動素子としてのNチャネル
のMOSトランジスタ(一導電形の第1、第2のMOS
I−ランジスタに相当)、QI3、Q14はPチャネル
のMOSトランジスタ(反対導電形の第3、第4のMO
Sトランジスタに相当)である。MOSトランジスタQ
1いQ1■の各ゲートには低電圧側のデイジタル信11 12 号、すなわち■CcとGND間で2値レベルとなる信号
INI、IN2が互いに反転して入力されており、MO
Sトランジスタq..,QI2の各ソースは接地されて
いる。また、MOSトランジスタQ1.、Q,2の各出
力側、すなわち各ドレインと高電源電圧VPPとの間に
は前記MOSトランジスタQ13、Q14が介挿され、
MOSI−ランジスタQ13、Q.の各ゲートはたずき
がけされてMOSトランジスタQI2、Qllの各ドレ
インに接続されている。
示す図であり、本発明をEPROMのVPP供給回路に
適用した例である。第1図はレベル変換回路の原理的回
路図であり、この図において、Q.、Q1■は低電圧側
のディジタル信号を受ける能動素子としてのNチャネル
のMOSトランジスタ(一導電形の第1、第2のMOS
I−ランジスタに相当)、QI3、Q14はPチャネル
のMOSトランジスタ(反対導電形の第3、第4のMO
Sトランジスタに相当)である。MOSトランジスタQ
1いQ1■の各ゲートには低電圧側のデイジタル信11 12 号、すなわち■CcとGND間で2値レベルとなる信号
INI、IN2が互いに反転して入力されており、MO
Sトランジスタq..,QI2の各ソースは接地されて
いる。また、MOSトランジスタQ1.、Q,2の各出
力側、すなわち各ドレインと高電源電圧VPPとの間に
は前記MOSトランジスタQ13、Q14が介挿され、
MOSI−ランジスタQ13、Q.の各ゲートはたずき
がけされてMOSトランジスタQI2、Qllの各ドレ
インに接続されている。
そして、MOSトランジスタQ,2のドレイン側(ノー
ド12の部分〉から高電圧側のディジタル信号、すなわ
ちVPPとGND間で2値レベルとなる信号が出力OU
Tとして取り出されるようになっている。なお、MOS
トランジスタQ13、Q14のバソクゲートは何れもソ
ース側(Vpp側)に接続されている。
ド12の部分〉から高電圧側のディジタル信号、すなわ
ちVPPとGND間で2値レベルとなる信号が出力OU
Tとして取り出されるようになっている。なお、MOS
トランジスタQ13、Q14のバソクゲートは何れもソ
ース側(Vpp側)に接続されている。
ここで、各MOSトランジスタQ.〜Q,4については
、設計上次のように能力比が設定される。
、設計上次のように能力比が設定される。
すなわち、MOSトランジスタQ,3がオンのときMO
SトランジスタQl+がオン状態になると、ノ?ド11
の電位はMOSトランジスタQI4がオンする程度まで
下がる必要があり、MOSトランジスタQ14がオンす
ればMOSI−ランジスタQ1■がオフ状態なので、M
OSトランジスタQI3のゲー1・電位が上昇し、MO
SトランジスタQI3が次第にオフしていき、結局、異
電源電圧間のデイジタル信号の伝達が可能となる。同様
の条件はMOSトランジスタQ14、MOSトランジス
タQ1■側にも言える。したがって、このような条件を
満たすにはMOSトランジスタQ13、Gl+aの能力
を比較的弱く、MOSトランジスタQll、Q,■の能
力(駆動能力に相当)を比較的強くすればよく、設計上
はこのように能力比が設定されている。
SトランジスタQl+がオン状態になると、ノ?ド11
の電位はMOSトランジスタQI4がオンする程度まで
下がる必要があり、MOSトランジスタQ14がオンす
ればMOSI−ランジスタQ1■がオフ状態なので、M
OSトランジスタQI3のゲー1・電位が上昇し、MO
SトランジスタQI3が次第にオフしていき、結局、異
電源電圧間のデイジタル信号の伝達が可能となる。同様
の条件はMOSトランジスタQ14、MOSトランジス
タQ1■側にも言える。したがって、このような条件を
満たすにはMOSトランジスタQ13、Gl+aの能力
を比較的弱く、MOSトランジスタQll、Q,■の能
力(駆動能力に相当)を比較的強くすればよく、設計上
はこのように能力比が設定されている。
次に、第2図は第1図の回路を適用したEPROMのV
PP供給回路の回路図であり、この図において、l1は
外部端子、12はEPROMの内部へVPPを供給する
VPF供給端子である。外部端子l1はEPROMにお
いて他の制御端子と兼用して使われるもので、例えばデ
ータの読み出し時にはCE(チソプイネーブル)、σ百
(出力イネーブル)、13 l4 BYTE等の端子として使い、書き込み時にはVPPを
印加する端子として使用する。なお、BYTEは出力デ
ータをl6ビットあるいは他のビット(8ビット等)に
セレクトするもので、BYTE=”H”のとき16ビッ
ト、BYTE一“L″のとき8ビットのようにセレクト
される。
PP供給回路の回路図であり、この図において、l1は
外部端子、12はEPROMの内部へVPPを供給する
VPF供給端子である。外部端子l1はEPROMにお
いて他の制御端子と兼用して使われるもので、例えばデ
ータの読み出し時にはCE(チソプイネーブル)、σ百
(出力イネーブル)、13 l4 BYTE等の端子として使い、書き込み時にはVPPを
印加する端子として使用する。なお、BYTEは出力デ
ータをl6ビットあるいは他のビット(8ビット等)に
セレクトするもので、BYTE=”H”のとき16ビッ
ト、BYTE一“L″のとき8ビットのようにセレクト
される。
外部端子11とVPF供給端子12との間にはPチャネ
ルのMOSトランジスタQI6が介挿され、そのゲート
はノード12に接続されている。また、外部端子11と
ノード12の間にはNチャネルのMOSトランジスタQ
15が介挿され、そのゲート12はMOSトランジスタ
Q.のゲートと同様に入力INIが供給されている。M
OSトランジスタQ,5は、外部端子11の印加電圧V
ppが低<MOSI−ランジスタQ14のゲート・ソー
ス間の電圧がそのスレショルド電圧VTHに満たなくな
った場合にノード12がフローティング状態となるのを
防ぐために設けられている。また、MOSトランジスタ
QI6は、外部端子11にVPPが印加されている状態
でEPR○Mの内部にVPPを印加したくない場合、M
OSトランジスタQ16をオフとしてこの要求に答える
ために設けられており、特にデータ書き込み時以外はM
OSトランジスタQ.bをオフ状態にしておく必要があ
るからである。
ルのMOSトランジスタQI6が介挿され、そのゲート
はノード12に接続されている。また、外部端子11と
ノード12の間にはNチャネルのMOSトランジスタQ
15が介挿され、そのゲート12はMOSトランジスタ
Q.のゲートと同様に入力INIが供給されている。M
OSトランジスタQ,5は、外部端子11の印加電圧V
ppが低<MOSI−ランジスタQ14のゲート・ソー
ス間の電圧がそのスレショルド電圧VTHに満たなくな
った場合にノード12がフローティング状態となるのを
防ぐために設けられている。また、MOSトランジスタ
QI6は、外部端子11にVPPが印加されている状態
でEPR○Mの内部にVPPを印加したくない場合、M
OSトランジスタQ16をオフとしてこの要求に答える
ために設けられており、特にデータ書き込み時以外はM
OSトランジスタQ.bをオフ状態にしておく必要があ
るからである。
次に、作用を説明する。
外部端子11にVPP (+12V)を印加してデータ
の書き込みを行う場合を例として動作を説明する。
の書き込みを行う場合を例として動作を説明する。
入力INI、TN2には低電圧側のディジタル信号が互
いに反転して入力され、いまIN1=”L″ IN2−
“H″レベルのときMOSトランジスタQ.はオフ、M
OSトランジスタQI2はオンするから、ノード12は
“L”レベルになり、MOSトランジスタQ.3がオン
状態でノード11は“HH”レベル(″HH”−Vpr
) 、MO S トランジスタQ.はオフ状態となって
いる。このため、MOSトランジスタQ16がオンして
外部端子11に印加されたVPPがMOSトランジスタ
Ql6を介してVPI’供給端子12からEPROMの
内部に供給され、データの書き込みが行われる。
いに反転して入力され、いまIN1=”L″ IN2−
“H″レベルのときMOSトランジスタQ.はオフ、M
OSトランジスタQI2はオンするから、ノード12は
“L”レベルになり、MOSトランジスタQ.3がオン
状態でノード11は“HH”レベル(″HH”−Vpr
) 、MO S トランジスタQ.はオフ状態となって
いる。このため、MOSトランジスタQ16がオンして
外部端子11に印加されたVPPがMOSトランジスタ
Ql6を介してVPI’供給端子12からEPROMの
内部に供給され、データの書き込みが行われる。
この状態から人力INIがL−H、人力IN2l5
16
?H→Lへ変化すると、MOSトランジスタQI+がオ
ン、MOSトランジスタQl■がオフ状態になる。MO
SトランジスタQ11がオンしてノード11の電位が下
がると、MOSトランジスタQI4がオン状態になり、
これによりノード12の電位がプルアンプされ、”HH
”レベルに上昇する。その結果、MOSトランジスタQ
I,ばオフ状態になり、ノード11が“L″、ノード1
2が”HH″レベルとなる。このため、MOSI−ラン
ジスタQI6がオフしてデータの書き込みが停止される
。このように、入力の変化に伴い異電源電圧間のディジ
クル信号の伝達が行われる。
ン、MOSトランジスタQl■がオフ状態になる。MO
SトランジスタQ11がオンしてノード11の電位が下
がると、MOSトランジスタQI4がオン状態になり、
これによりノード12の電位がプルアンプされ、”HH
”レベルに上昇する。その結果、MOSトランジスタQ
I,ばオフ状態になり、ノード11が“L″、ノード1
2が”HH″レベルとなる。このため、MOSI−ラン
ジスタQI6がオフしてデータの書き込みが停止される
。このように、入力の変化に伴い異電源電圧間のディジ
クル信号の伝達が行われる。
この場合、本実施例ではMOSI−ランジスタQ.、Q
.の能力が比較的弱く、MOSトランジスタQ11、Q
.■の能力が比較的強くなるように設計、製造されて前
述の動作上の条件が満たされている。
.の能力が比較的弱く、MOSトランジスタQ11、Q
.■の能力が比較的強くなるように設計、製造されて前
述の動作上の条件が満たされている。
この条件は従来例における第3図の回路条件に比べると
、制限が少なく容易に実現でき、またプロセス変動に対
しても十分な余裕(マージン〉をもたせることかできる
。また、定常的に電流は流れず、この点で消費電力の低
減を図ることができる他、MOSトランジスタも最低限
4個でよいから(第1図参照)、チップ内の占有面積を
減少させることができる。さらに、通常のCMOS構造
に対し工程増もなく、従来に比べて製造工程の短縮を図
ることができる。
、制限が少なく容易に実現でき、またプロセス変動に対
しても十分な余裕(マージン〉をもたせることかできる
。また、定常的に電流は流れず、この点で消費電力の低
減を図ることができる他、MOSトランジスタも最低限
4個でよいから(第1図参照)、チップ内の占有面積を
減少させることができる。さらに、通常のCMOS構造
に対し工程増もなく、従来に比べて製造工程の短縮を図
ることができる。
なお、上記実施例は本発明をEPROMに適用した例で
あるが、本発明はこれに限らず、レベル変換を必要とす
るものであれば他の集積回路にも適用できるのは勿論で
ある。
あるが、本発明はこれに限らず、レベル変換を必要とす
るものであれば他の集積回路にも適用できるのは勿論で
ある。
本発明によれば、異なる電源電圧間のディジタル信号の
伝達を行いつつ、チソプ内占有面積の減少、消費電力の
低減、製造工程の短縮およびプロセスのばらつきに対す
るマージンの向上を図ることができる。
伝達を行いつつ、チソプ内占有面積の減少、消費電力の
低減、製造工程の短縮およびプロセスのばらつきに対す
るマージンの向上を図ることができる。
第1、2図は本発明に係るレベル変換回路の一17
l8
実施例を示す図であり、
第1図はその原理的回路図、
第2図はそのEPROMのVpp供給回路の回路図、
第3図は従来のレベル変換回路の回路図、第4図は従来
の他のレベル変換回路の回路図である。 Q.、QI2・・・・・・MOSトランジスタ(一導電
形の第1、第2のMOSI−ラ ンジスタ)、 QI3、Q1,・・・・・・MOSトランジスタ(反対
導電形の第3、第4のMOSト ランジスタ)、 Nll、N12・・・・・・ノード、 VPP’・・・・・高電源電圧、 11・・・・・・外部端子、 12・・・・・・VPP供給端子。 19 一実施例の原理的回路図 第1図
の他のレベル変換回路の回路図である。 Q.、QI2・・・・・・MOSトランジスタ(一導電
形の第1、第2のMOSI−ラ ンジスタ)、 QI3、Q1,・・・・・・MOSトランジスタ(反対
導電形の第3、第4のMOSト ランジスタ)、 Nll、N12・・・・・・ノード、 VPP’・・・・・高電源電圧、 11・・・・・・外部端子、 12・・・・・・VPP供給端子。 19 一実施例の原理的回路図 第1図
Claims (1)
- 【特許請求の範囲】 異なる電源電圧間でディジタル信号の伝達を行うレベル
変換回路において、 低電圧側のディジタル信号を受ける能動素子を一導電形
の第1、第2のMOSトランジスタで構成し、 第1、第2のMOSトランジスタの各ゲートに低電圧側
のディジタル信号を互いに反転して入力し、 第1、第2のMOSトランジスタの各出力側と高電源電
圧との間に反対導電形の第3、第4のMOSトランジス
タを介挿し、 第3、第4のMOSトランジスタの各ゲートはたすきが
けして第2、第1のMOSトランジスタの各出力側に接
続し、 第2のMOSトランジスタの出力側から高電圧側のディ
ジタル信号を取り出すように構成したことを特徴とする
レベル変換回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1235926A JPH0398314A (ja) | 1989-09-12 | 1989-09-12 | レベル変換回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1235926A JPH0398314A (ja) | 1989-09-12 | 1989-09-12 | レベル変換回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0398314A true JPH0398314A (ja) | 1991-04-23 |
Family
ID=16993286
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1235926A Pending JPH0398314A (ja) | 1989-09-12 | 1989-09-12 | レベル変換回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0398314A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05102751A (ja) * | 1991-09-27 | 1993-04-23 | Mitsubishi Electric Corp | 電流源回路およびその動作方法 |
KR100302610B1 (ko) * | 1999-05-21 | 2001-09-26 | 김영환 | 고전압 구동 회로 |
US7514960B2 (en) | 2005-04-06 | 2009-04-07 | Nec Electronics Corporation | Level shifter circuit |
-
1989
- 1989-09-12 JP JP1235926A patent/JPH0398314A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05102751A (ja) * | 1991-09-27 | 1993-04-23 | Mitsubishi Electric Corp | 電流源回路およびその動作方法 |
KR100302610B1 (ko) * | 1999-05-21 | 2001-09-26 | 김영환 | 고전압 구동 회로 |
US7514960B2 (en) | 2005-04-06 | 2009-04-07 | Nec Electronics Corporation | Level shifter circuit |
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