KR20030065387A - 논리회로 및 반도체장치 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 23
- 238000000034 method Methods 0.000 claims abstract description 12
- 238000010586 diagram Methods 0.000 description 16
- 230000015556 catabolic process Effects 0.000 description 10
- 208000035795 Hypocalcemic vitamin D-dependent rickets Diseases 0.000 description 9
- 230000004913 activation Effects 0.000 description 9
- 208000033584 type 1 vitamin D-dependent rickets Diseases 0.000 description 9
- 230000007423 decrease Effects 0.000 description 5
- 230000000903 blocking effect Effects 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
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Abstract
Description
Claims (15)
- 고전위측 전원이 공급되는 제 1 전원공급단자와,저전위측 전원이 공급되는 제 2 전원공급단자를 갖고,상기 제 1 전원공급단자 및 상기 제 2 전원공급단자로부터의 전원공급에 의해 동작가능한 트랜지스터를 포함하는 논리게이트부와,상기 제 2 전원공급단자와 상기 저전위측 전원과의 사이에 설치되고, 입력된 제어신호에 따라 상기 논리게이트부에의 전원공급을 차단가능한 n채널형 제 1 트랜지스터와,상기 고전위측 전원과 상기 논리게이트부의 출력노드와의 사이에 설치되고,상기 제 1 트랜지스터에 의한 상기 전원공급의 차단동작에 연동하여 상기 논리게이트부의 출력노드를 하이 레벨로 고정가능한 p채널형 제 2 트랜지스터와, 를 갖고,상기 제 1 트랜지스터 및 상기 제 2 트랜지스터의 임계치는 상기 논리게이트부를 구성하는 트랜지스터의 임계치보다도 높게 설정되는 논리회로.
- 고전위측 전원이 공급되는 제 1 전원공급단자와,저전위측 전원이 공급되는 제 2 전원공급단자를 갖고,상기 제 1 전원공급단자 및 상기 제 2 전원공급단자로부터의 전원공급에 의해 동작가능한 트랜지스터를 포함하는 논리게이트부와,상기 제 2 전원공급단자와 상기 저전위측 전원사이에 설치되고, 입력된 제어신호에 따라 상기 논리게이트부에의 전원공급을 차단가능한 n채널형 제 1 트랜지스터와,상기 저전위측 전원과 상기 논리게이트부의 출력노드사이에 설치되고, 상기 제 1 트랜지스터에 의한 상기 전원공급의 차단동작에 연동하여 상기 논리게이트부의 출력노드를 로 레벨로 고정가능한 n채널형 제 2 트랜지스터와, 를 갖고,상기 제 1 트랜지스터 및 제 2 트랜지스터의 임계치는 상기 논리게이트부를 구성하는 트랜지스터의 임계치보다도 높게 설정되어 이루어지는 것을 특징으로 하는 논리회로.
- 청구항 1 또는 2에 있어서,상기 논리게이트부에 있어서 제 2 전원공급단자는 상기 논리게이트부의 내부구성에 따라 서로 독립된 복수의 단자를 포함하고, 상기 제 1 트랜지스터는 상기 복수의 단자에 대응하여 배치된 복수의 트랜지스터를 포함하는 논리회로.
- 고전위측 전원이 공급되는 제 1 전원공급단자와,저전위측 전원이 공급되는 제 2 전원공급단자를 갖고,상기 제 1 전원공급단자 및 상기 제 2 전원공급단자로부터의 전원공급에 의해 동작가능한 트랜지스터를 포함하는 논리게이트부와,상기 제 1 전원공급단자와 상기 고전위측 전원사이에 설치되고, 입력된 제어신호에 따라 상기 논리게이트부에의 전원공급을 차단가능한 p채널형 제 1 트랜지스터와,상기 저전위측 전원과 상기 논리게이트부의 출력노드사이에 설치되고, 상기 제 1 트랜지스터에 의한 상기 전원공급의 차단동작에 연동하여 상기 논리게이트부의 출력노드를 로 레벨로 고정가능한 n채널형 제 2 트랜지스터와, 를 갖고,상기 제 1 트랜지스터 및 제 2 트랜지스터의 임계치는 상기 논리게이트부를 구성하는 트랜지스터의 임계치보다도 높게 설정되어 이루어지는 것을 특징으로 하는 논리회로.
- 청구항 1, 2 또는 4 중 어느 하나에 있어서,상기 논리게이트부는, 상기 출력노드에 접속된 출력을 갖는 NOR회로를 포함하는 논리회로.
- 청구항 1, 2 또는 4 중 어느 하나에 있어서,상기 논리회로는 반도체장치에 포함되고, 상기 반도체장치는 입력된 어드레스신호를 디코드하기 위한 디코드배선군과,상기 디코드배선군의 논리신호에 따른 디코드출력을 얻기 위한 복수의 디코드논리회로를 포함하는 디코더를 포함하고,상기 복수의 디코드논리회로는 상기 논리회로를 포함하는 논리회로.
- 청구항 1, 2 또는 4에 있어서,상기 논리회로는 반도체장치에 포함되고, 상기 반도체장치는 클록 드라이버회로를 포함하고, 상기 클록 드라이버회로는, 클록신호를 설치하기 위한 클록입력단자와,선택신호를 설치하기 위한 선택신호 입력단자를 포함하는 클록 드라이버를 복수 포함하고,상기 복수의 클록 드라이버는 상기 논리회로를 포함하고, 상기 클록 입력단자를 통해 입력된 클록신호가 상기 논리게이트부에 입력되고, 상기 선택신호 입력단자를 통해 입력된 선택신호가 상기 제어신호로서 상기 제 1 트랜지스터에 전달되는 논리회로.
- 청구항 1, 2 또는 4 중 어느 하나에 있어서,상기 논리회로는 반도체장치에 포함되고, 상기 반도체장치는 신호출력을 위한 출력버퍼와,입력데이터에 따라 상기 출력버퍼를 구동하기 위한 출력드라이버를 포함하고,상기 출력 드라이버는 상기 논리회로를 포함하는 논리회로.
- 청구항 1, 2 또는 4 중 어느 하나에 있어서,상기 논리회로는 반도체장치에 포함되고, 상기 반도체장치는 신호출력을 위한 출력버퍼와, 입력데이터에 따라 상기 출력버퍼를 구동하기 위한 출력 드라이버를 포함하고,상기 출력 드라이버는 복수의 출력 드라이버회로와, 상기 출력 드라이버회로를 제어하므로써 상기 출력버퍼에서 출력되는 신호파형의 시작, 마침특성을 전환하기 위한 전환제어회로를 포함하고,상기 출력 드라이버회로 및 상기 전환제어회로는 상기 논리회로를 포함하는 논리회로.
- 제 1 전압을 받는 제 1 전압단자와,상기 제 1 전압보다도 큰 제 2 전압을 받는 제 2 전압단자와,제 1 단자와, 상기 제 2 전압단자에 접속된 제 2 단자와, 출력단자와, 제 1 N형 트랜지스터와,제 1 P형 트랜지스터를 포함하는 논리회로와,상기 제 1 전원단자와 상기 제 1 단자 사이에 접속된 소스 드레인경로와 제어신호를 받는 게이트를 갖는 제 2 N형 트랜지스터와,상기 제 2 전압단자와 상기 출력단자 사이에 접속된 소스 드레인경로와 상기 제어신호를 받는 게이트를 갖는 제 2 P형 트랜지스터를 포함하고,상기 제 2 N형 트랜지스터의 역치는 상기 제 1N형 트랜지스터의 역치보다도 크고,상기 제 2P형 트랜지스터의 역치는 상기 제 1P형 트랜지스터의 역치보다도큰 반도체 장치.
- 제 1 전압을 받는 제 1 전압단자와,상기 제 1 전압보다도 큰 제 2 전압을 받는 제 2 전압단자와,상기 제 1 전압단자에 접속된 제 1 단자와, 제 2 단자와, 출력단자와, 제 1N형 트랜지스터와, 제 1P형 트랜지스터를 포함하는 논리회로와,상기 제 2 전원단자와 상기 제 2 단자 사이에 접속된 소스 드레인경로와 제어신호를 받는 게이트를 갖는 제 2P형 트랜지스터와,상기 제 1 전압단자와 상기 출력단자 사이에 접속된 소스 드레인경로와 상기 제어신호를 받는 게이트를 갖는 제 2N형 트랜지스터를 포함하고,상기 제 2N형 트랜지스터의 역치는 상기 제 1N형 트랜지스터의 역치보다도 크고,상기 제 2P형 트랜지스터의 역치는 상기 제 1P형 트랜지스터의 역치보다도 큰 반도체장치.
- 청구항 10 또는 11에 있어서,상기 논리회로는 상기 출력단자에 접속된 NOR회로를 포함하고,상기 NOR회로는 상기 제 1N형 트랜지스터 및 상기 제 1P형 트랜지스터를 포함하는 반도체장치.
- 청구항 10에 있어서,상기 제 2N형 트랜지스터는 상기 논리회로의 서브 스레솔드전류를 저감하기 위한 트랜지스터이고,상기 제 2P형 트랜지스터는 상기 논리회로의 상기 출력단자의 전위를 상기 제 2 전압으로 고정하기 위한 트랜지스터인 반도체장치.
- 청구항 11에 있어서,상기 제 2P형 트랜지스터는 상기 논리회로의 서브 스레숄드전류를 저감하기 위한 트랜지스터이고,상기 제 2N형 트랜지스터는 상기 논리회로의 상기 출력단자의 전위를 상기 제 1전압으로 고정하기 위한 트랜지스터인 반도체장치.
- 청구항 10 또는 11에 있어서,상기 반도체장치는 데이터출력단자와,상기 데이터출력단자에 접속된 데이터출력회로를 더 포함하고,상기 데이터출력회로는 상기 논리회로를 포함하는 반도체장치.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002022760A JP3831270B2 (ja) | 2002-01-31 | 2002-01-31 | 論理回路及び半導体集積回路 |
JPJP-P-2002-00022760 | 2002-01-31 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20030065387A true KR20030065387A (ko) | 2003-08-06 |
KR100971990B1 KR100971990B1 (ko) | 2010-07-23 |
Family
ID=27606364
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020030005711A KR100971990B1 (ko) | 2002-01-31 | 2003-01-29 | 논리회로 및 반도체장치 |
Country Status (5)
Country | Link |
---|---|
US (1) | US6756814B2 (ko) |
JP (1) | JP3831270B2 (ko) |
KR (1) | KR100971990B1 (ko) |
CN (2) | CN1964193B (ko) |
TW (1) | TWI270972B (ko) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3902598B2 (ja) * | 2004-02-19 | 2007-04-11 | エルピーダメモリ株式会社 | 半導体回路装置 |
JP4117275B2 (ja) * | 2004-08-17 | 2008-07-16 | エルピーダメモリ株式会社 | 半導体集積回路 |
JP2008306281A (ja) | 2007-06-05 | 2008-12-18 | Nec Electronics Corp | 半導体装置 |
US7893723B2 (en) * | 2007-12-29 | 2011-02-22 | Texas Instruments Incorporated | Minimizing leakage in logic designs |
CN108022549B (zh) * | 2018-02-02 | 2020-07-24 | 京东方科技集团股份有限公司 | 一种逻辑电路、移位寄存器、驱动电路及显示面板 |
CN113300578B (zh) * | 2021-06-29 | 2022-09-16 | 中地装(重庆)地质仪器有限公司 | 一种电极系的恒流供电驱动电路以及一种物探*** |
Family Cites Families (27)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05291929A (ja) | 1992-04-14 | 1993-11-05 | Hitachi Ltd | 半導体回路 |
JPH0786916A (ja) | 1993-09-17 | 1995-03-31 | Hitachi Ltd | 半導体集積回路 |
US5583457A (en) * | 1992-04-14 | 1996-12-10 | Hitachi, Ltd. | Semiconductor integrated circuit device having power reduction mechanism |
JP3157649B2 (ja) | 1993-05-25 | 2001-04-16 | 日本電信電話株式会社 | 論理回路 |
JP3071612B2 (ja) | 1993-07-15 | 2000-07-31 | 日本電気株式会社 | Cmos型半導体集積回路 |
KR0169157B1 (ko) * | 1993-11-29 | 1999-02-01 | 기다오까 다까시 | 반도체 회로 및 mos-dram |
JPH07244982A (ja) | 1994-03-08 | 1995-09-19 | Nippon Telegr & Teleph Corp <Ntt> | ワード線選択回路 |
EP0690510B1 (en) * | 1994-06-28 | 1998-05-06 | Nippon Telegraph And Telephone Corporation | Low voltage SOI (silicon on insulator) logic circuit |
US5834948A (en) * | 1995-09-21 | 1998-11-10 | Matsushita Electric Industrial Co.,Ltd. | Output circuit |
JPH1051296A (ja) | 1996-08-06 | 1998-02-20 | Nippon Telegr & Teleph Corp <Ntt> | 論理回路 |
JP3307866B2 (ja) | 1996-11-20 | 2002-07-24 | 松下電器産業株式会社 | デコード回路 |
TW360873B (en) * | 1996-11-20 | 1999-06-11 | Matsushita Electric Ind Co Ltd | Semiconductor integrated circuit and decoding circuit of memory |
US6078195A (en) * | 1997-06-03 | 2000-06-20 | International Business Machines Corporation | Logic blocks with mixed low and regular Vt MOSFET devices for VLSI design in the deep sub-micron regime |
JPH11112297A (ja) * | 1997-10-06 | 1999-04-23 | Nec Corp | ラッチ回路及びこのラッチ回路を有する半導体集積回路 |
US6242948B1 (en) * | 1997-11-19 | 2001-06-05 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit device |
US6191615B1 (en) * | 1998-03-30 | 2001-02-20 | Nec Corporation | Logic circuit having reduced power consumption |
KR100297139B1 (ko) * | 1998-04-20 | 2001-10-29 | 가네꼬 히사시 | 반도체 집적회로 |
JP2000013215A (ja) | 1998-04-20 | 2000-01-14 | Nec Corp | 半導体集積回路 |
JP3947308B2 (ja) * | 1998-06-17 | 2007-07-18 | 沖電気工業株式会社 | 半導体集積回路 |
JP3516296B2 (ja) | 1998-09-01 | 2004-04-05 | シャープ株式会社 | 半導体集積回路及び半導体集積回路装置 |
JP3519284B2 (ja) | 1998-09-25 | 2004-04-12 | Necエレクトロニクス株式会社 | 半導体集積論理回路及びその制御方法 |
JP3214462B2 (ja) | 1998-10-20 | 2001-10-02 | 日本電気株式会社 | 半導体集積回路 |
JP3420141B2 (ja) | 1999-11-09 | 2003-06-23 | Necエレクトロニクス株式会社 | 半導体装置 |
JP3548487B2 (ja) * | 2000-02-23 | 2004-07-28 | Necエレクトロニクス株式会社 | 論理回路 |
JP3416628B2 (ja) * | 2000-04-27 | 2003-06-16 | 松下電器産業株式会社 | 半導体集積回路装置 |
JP2002064150A (ja) * | 2000-06-05 | 2002-02-28 | Mitsubishi Electric Corp | 半導体装置 |
JP3912960B2 (ja) * | 2000-06-20 | 2007-05-09 | 株式会社東芝 | 半導体集積回路、論理演算回路およびフリップフロップ |
-
2002
- 2002-01-31 JP JP2002022760A patent/JP3831270B2/ja not_active Expired - Lifetime
-
2003
- 2003-01-16 US US10/345,242 patent/US6756814B2/en not_active Expired - Lifetime
- 2003-01-17 TW TW092101030A patent/TWI270972B/zh not_active IP Right Cessation
- 2003-01-29 KR KR1020030005711A patent/KR100971990B1/ko active IP Right Grant
- 2003-01-30 CN CN2006101605539A patent/CN1964193B/zh not_active Expired - Fee Related
- 2003-01-30 CN CNB031023134A patent/CN1295878C/zh not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
CN1964193A (zh) | 2007-05-16 |
CN1964193B (zh) | 2011-01-19 |
KR100971990B1 (ko) | 2010-07-23 |
US6756814B2 (en) | 2004-06-29 |
CN1295878C (zh) | 2007-01-17 |
CN1435947A (zh) | 2003-08-13 |
US20030141905A1 (en) | 2003-07-31 |
TWI270972B (en) | 2007-01-11 |
JP2003224465A (ja) | 2003-08-08 |
TW200302566A (en) | 2003-08-01 |
JP3831270B2 (ja) | 2006-10-11 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20130621 Year of fee payment: 4 |
|
FPAY | Annual fee payment |
Payment date: 20140626 Year of fee payment: 5 |
|
FPAY | Annual fee payment |
Payment date: 20150618 Year of fee payment: 6 |
|
FPAY | Annual fee payment |
Payment date: 20160617 Year of fee payment: 7 |
|
FPAY | Annual fee payment |
Payment date: 20170616 Year of fee payment: 8 |
|
FPAY | Annual fee payment |
Payment date: 20180705 Year of fee payment: 9 |