JP2008053976A - 半導体装置 - Google Patents

Abstract

【課題】 制御信号のタイミングによらず、スタンバイ時の貫通電流を防止できる半導体装置を提供する。
【解決手段】 高位電源線１１と低位電源線１２との間に接続される第１および第２機能回路セル１３、１４と、第１機能回路セル１３と低位電源線１２との間に接続された第１絶縁ゲート電界効果トランジスタＭ１と、高位電源線１１と低位電源線１２との間に接続される第２機能回路セル１４と高位電源線１１との間に接続された第２絶縁ゲート電界効果トランジスタＭ２と、第１および第２機能回路セル１３、１４の一方の出力端と、他方の入力端とを接続する配線１５とを具備する。
スタンバイ時に、第１機能回路セル１３の出力φ２が高電位状態となり、第２機能回路セル１４の出力φ３が低電位状態となるように、第１および第２絶縁ゲート電界効果トランジスタＭ１、Ｍ２を駆動し、他方の機能回路セルに流れる貫通電流を抑制する。
【選択図】 図１

Description

本発明は、半導体装置に係り、特に貫通電流の抑制を図った半導体装置に関する。

近年、携帯電話、情報携帯端末等の電池で駆動される電子機器の高性能化、多機能化に伴い、屋外で長時間使用できるように、電子機器の低消費電力化が要求されている。

従来、電子機器の高性能化に対しては閾値電圧を低く設定することにより、低電圧で高速動作する絶縁ゲート電界効果トランジスタ（以後、ＭＯＳトランジスタという）を有する半導体装置が知られている。

また、電子機器の低消費電力化に対しては、ＭＯＳトランジスタの閾値電圧を低くしたことにより、従来の閾値電圧のＭＯＳトランジスタよりも増大するオフ時のリーク電流を抑制した半導体装置が知られている（例えば、特許文献１参照または特許文献２参照。）。

特許文献１に開示されたＣＭＯＳインバータ回路は、低閾値電圧のｐ型およびｎ型ＭＯＳトランジスタで構成され、接地線との間に高閾値電圧のｎ型ＭＯＳトランジスタが直列接続されている。

高閾値電圧のｎ型ＭＯＳトランジスタをオフすることにより、ＣＭＯＳインバータ回路はスタンバイモードになり、低閾値電圧のｐ型およびｎ型ＭＯＳトランジスタのオフ時のカットオフ特性が悪くても、リーク電流は高閾値電圧のｎ型ＭＯＳトランジスタのカットオフ特性により低く抑えられている。

特許文献２に開示された半導体集積回路は、高位電源線および低位電源線の間に接続された機能回路ブロックと、該機能回路ブロックに接続され、該機能回路ブロックに含まれるＦＥＴの閾値電圧よりも高い閾値電圧を有するリーク抑制ＦＥＴと、高位電源線および低位電源線の間に接続されたＦＥＴを含み、該ＦＥＴの少なくとも１つが他のＦＥＴよりも高い閾値電圧を有し、該リーク抑制ＦＥＴのオン・オフを制御する制御回路とを具備している。

これにより、スタンバイ時に機能回路ブロックのみならず制御回路自身のリーク電流も削減され、半導体集積回路全体としてリーク電流が低く抑えられている。

然しながら、特許文献１または特許文献２に開示された半導体装置は、制御信号の遅延によって、先にスタンバイ状態となった機能回路セルの出力はフローティングとなり、次段の機能回路セルがまだ動作可能状態であると、次段のセルに貫通電流が流れる問題がある。

そのため、貫通電流を抑制するために、制御信号のタイミングを最適に設計しなければならず、多大な時間と費用を要するという問題がある。しかし、制御信号のタイミングおよび貫通電流に関しては、何ら記載されていない。

即ち、電子機器に使用される半導体装置の低消費電力化には、スタンバイ時のリーク電流とともに貫通電流を抑制する必要がある。
特開平５−２６８０６５号公報 特開２００２−１５８５７６号公報

本発明は、制御信号のタイミングによらず、スタンバイ時の貫通電流を防止できる半導体装置を提供することを目的とする。

本発明の一態様の半導体装置は、高位電源線と低位電源線との間に接続される第１機能回路セルと、ソースが前記低位電源線に、ドレインが前記第１機能回路セルの低位電源端子に、それぞれ接続された第１導電型の第１絶縁ゲート電界効果トランジスタと、前記高位電源線と前記低位電源線との間に接続される第２機能回路セルと、ソースが前記高位電源線に、ドレインが前記第２機能回路セルの高位電源端子に、それぞれ接続された第２導電型の第２絶縁ゲート電界効果トランジスタと、前記第１および第２機能回路セルの一方の機能回路セルの出力端と他方の機能回路セルの入力端とを接続する配線と、を具備し、スタンバイ時に、前記第１機能回路セルの出力が高電位状態となり、前記第２機能回路セルの出力が低電位状態となるように、前記第１および第２絶縁ゲート電界効果トランジスタを駆動し、前記他方の機能回路セルに流れる貫通電流を抑制することを特徴としている。

本発明によれば、制御信号のタイミングによらず、スタンバイ時の貫通電流を防止できる半導体装置が得られる。

以下、本発明の実施例について図面を参照しながら説明する。

本発明の実施例１に係る半導体装置について図１乃至図４を用いて説明する。図１、図３および図４は第１乃至第３半導体装置を示す回路図、図２は半導体装置の動作を示すタイミングチャートである。
図１に示すように、本実施例の第１半導体装置１０は、高位電源線１１と低位電源線１２との間に接続される第１機能回路セル１３と、第１機能回路セル１３と低位電源線１２との間に接続された第１絶縁ゲート電界効果トランジスタ（第１ＭＯＳトランジスタ）Ｍ１と、高位電源線１１と低位電源線１２との間に接続される第２機能回路セル１４と、第２機能回路セル１４と高位電源線１１との間に接続された第２絶縁ゲート電界効果トランジスタ（第２ＭＯＳトランジスタ）Ｍ２と、第１機能回路セル１３の出力端１３ｂと第２機能回路セル１４の入力端１４ａとを接続する配線１５とを具備している。

高位電源線１１は、例えば５Ｖの電源Ｖｄｄラインであり、低位電源線１２は、例えば基準電位ＧＮＤである。

第１機能回路セル１３は、ｐ型ＭＯＳトランジスタＭ３とｎ型ＭＯＳトランジスタＭ４とで構成されたＣＭＯＳインバータ回路である。
第１ＭＯＳトランジスタＭ１は、ソースＳ１が低位電源線１２に、ドレインＤ１が第１機能回路セル１３の低位電源端子に、ゲートＧ１が制御部（図示せず）にそれぞれ接続され、第１機能回路セル１３をスタンバイ状態にするためのスイッチング用ｎ型ＭＯＳトランジスタである。

第１ＭＯＳトランジスタＭ１の閾値電圧は、例えば、０．４Ｖであり、第１機能回路セル１３が有するＭＯＳトランジスタＭ３、Ｍ４の閾値電圧、例えば、０．２Ｖより高く設定されている。

第２機能回路セル１４は、ｐ型ＭＯＳトランジスタＭ５とｎ型ＭＯＳトランジスタＭ６とで構成されたＣＭＯＳインバータ回路である。
第２ＭＯＳトランジスタＭ２は、ソースＳ２が高位電源線１１に、ドレインＤ１が第２機能回路セル１４の高位電源端子に、ゲートＧ２がインバータ回路１６を介して制御部（図示せず）にそれぞれ接続され、第２機能回路セル１４をスタンバイ状態にするためのスイッチング用ｐ型ＭＯＳトランジスタである。

第２ＭＯＳトランジスタＭ２の閾値電圧は、例えば、０．４Ｖであり、第２機能回路セル１４が有するＭＯＳトランジスタＭ５、Ｍ６の閾値電圧、例えば、０．２Ｖより高く設定されている。

インバータ回路１６は、ｐ型ＭＯＳトランジスタＭ７とｎ型ＭＯＳトランジスタＭ８とを有し、閾値電圧は、例えば、０．４Ｖであり、第１および第２ＭＯＳトランジスタＭ１、Ｍ２と等しく設定されている。

第１機能回路セル１３の入力端１３ａにはセル入力信号φ１が供給され、出力端１３ｂからセル出力信号φ２が第２機能回路セル１４の入力端１４ａに供給され、出力端１４ｂからセル出力信号φ３が、次段の機能回路セル（図示せず）へと送出される。

第１機能回路セル１３と第２機能回路セル１４とにより、第１半導体装置１０はバッファとして機能する。

セル制御信号φ０が”１”のときに、第１および第２ＭＯＳトランジスタＭ１、Ｍ２がともにオンされ、第１および第２機能回路セル１３、１４がアクティブ状態となる。
セル制御信号φ０が”０”のときに、第１および第２ＭＯＳトランジスタＭ１、Ｍ２がともにオフされ、第１および第２機能回路セル１３、１４がスタンバイ状態となる。

本明細書では、信号が高電位状態、例えば２〜５Ｖのときを”１”とし、低電位状態、例えば０〜０．８Ｖのときを”０”としている。

図２に示すように、アクティブ状態のときに、セル制御信号φ０は”１”であり、セル制御信号φ０により、第１および第２ＭＯＳトランジスタＭ１、Ｍ２はともにオンしている。

第１ＭＯＳトランジスタＭ１がオンのときに、第１機能回路セル１３はセル入力信号φ１に応じて、第１機能回路セル１３の遅延時間δ１だけ遅れて反転したセル出力信号φ２を出力する。
第２ＭＯＳトランジスタＭ２がオンのときに、第２機能回路セル１４はセル出力信号φ２に応じて、第２機能回路セル１４の遅延時間δ２だけ遅れて反転したセル出力信号φ３を出力する。

セル出力信号φ２が”１”、且つセル出力信号φ３が”０”のときに、スタンバイ状態になるように、時刻ｔ１でセル制御信号φ０が”０”となる。

セル制御信号φ０により、第１および第２ＭＯＳトランジスタＭ１、Ｍ２はともにオフされるので、第１および第２機能回路セル１３、１４にオフ時のリーク電流ＩＬ１、ＩＬ２が抑制される。

ここで、第１ＭＯＳトランジスタＭ１がオフされても、第１機能回路セル１３の出力端１３ｂは、オン状態のＭＯＳトランジスタＭ３を介して高位電源線１１の電圧Ｖｄｄにプルアップされているので、セル出力信号φ２は安定して“１”の状態を維持している。

また、第２ＭＯＳトランジスタＭ２がオフされても、第２機能回路セル１４の出力端１４ｂは、オン状態のＭＯＳトランジスタＭ６を介して低位電源線１２の基準電位ＧＮＤにプルダウンされているので、セル出力信号φ２は安定して“０”の状態を維持している。

その結果、例えば第１ＭＯＳトランジスタＭ１がオフされるまでの遅延時間Δ１より、第２ＭＯＳトランジスタＭ２がオフされるまでの遅延時間Δ２が大きい場合に、先にスタンバイ状態となった第１機能回路セル１３の出力端１３ｂがフローティング状態となり、次段の第２機能回路セル１４がまだ動作可能状態であるために第２機能回路セル１４に貫通電流ＩＰ２が流れるのを抑制することが可能である。

一方、遅延時間Δ１が遅延時間Δ２より大きいか、または等しい場合は、第２機能回路セル１４が第１機能回路セル１３より先に、または同時にスタンバイ状態となるので、第２機能回路セル１４にもともと貫通電流ＩＰ２は流れない。

即ち、第１および第２機能回路セル１３、１４がスタンバイ状態になるタイミングによらず、第２機能回路セル１４には貫通電流ＩＰ２が流れない。
従って、第１および第２機能回路セル１３、１４を流れる電流は、アクティブ状態では、ＣＭＯＳインバータの僅かなスイッチング電流ＩＢ１、ＩＢ２のみとなり、スタンバイ状態では０（第１および第２ＭＯＳトランジスタＭ１、Ｍ２のリーク電流分を除く）となるので、第１半導体装置１０の消費電流を低減することができる。

仮に、セル出力信号φ２が”０”、且つセル出力信号φ３が”１”のときにスタンバイ状態になる場合は、セル出力信号φ２はフローティング状態となり、オフされているＭＯＳトランジスタＭ３のリーク電流を介して電位が上昇する。

セル出力信号φ２が”０”でも”１”でもない中間電位を通過すると、ｐ型ＭＯＳトランジスタＭ５とｎ型ＭＯＳトランジスタＭ６が同時にオンし、第２機能回路セル１４に貫通電流か流れる。

図３は、第１機能回路セル１３のインバータ回路をＮＡＮＤ回路２１に置き換えた第２半導体装置２０を示す回路図である。
図３に示すように、第２半導体装置２０は並列接続されたｐ型ＭＯＳトランジスタＭ９、Ｍ１０と直列接続されたｎ型ＭＯＳトランジスタＭ１１、Ｍ１２とを有するＣＭＯＳ−ＮＡＮＤ回路２１を具備している。
ＮＡＮＤ回路２１と第２機能回路セル１４のインバータ回路とにより、第２半導体装置２０はＡＮＤ回路として機能する。

ＮＡＮＤ回路２１の入力端２１ａに２入力の一方のセル入力信号φ１ａが供給され、ＮＡＮＤ回路２１の入力端２１ｂに２入力の他方のセル入力信号φ１ｂが供給される。
セル制御信号φ０によりセル出力信号φ２が”１”のときに第１ＭＯＳトランジスタＭ１がオフされ、ＮＡＮＤ回路２１はスタンバイ状態となる。
第１ＭＯＳトランジスタＭ１がオフされても、第１機能回路セル２１の出力端２１ｂは、いずれかがオン状態のＭＯＳトランジスタＭ９またはＭＯＳトランジスタＭ１０を介して高位電源線１１の電圧Ｖｄｄにプルアップされているので、セル出力信号φ２は安定して“１”の状態を維持している。

これにより、ＮＡＮＤ回路２１が第２機能回路セル１４より先にスタンバイ状態となった場合に、第２機能回路セル１４に貫通電流ＩＰ２が流れるのを抑制することが可能である。

図４は第１半導体装置１０のバッフア回路と第２半導体装置２０のＡＮＤ回路とを有する第３半導体装置３０の要部を示す回路図である。
図４に示すように、第３半導体装置３０は、複数のフリップフロップ３１と、クロック信号の遅延によるクロックスキュー対策として各フリップフロップ３１に所定のタイミングでクロック信号を供給するためのクロックツリー３２と、フリップフロップ３１の動作を制御するためのクロックゲート回路３３とを具備している。
クロックツリー３２の各枝先には、リーフセルとしてクロックゲート回路３３およびフリップフロップ３１がそれぞれ接続されている（図示せず）。

更に、フリップフロップ３１と、クロックツリー３２と、クロックゲート回路３３をスタンバイ状態にするために、ツリー状に接続されたバッファ３５を有するスタンバイ制御回路３４を具備している。

スタンバイ制御回路３４は、回路ブロック動作イネーブル信号を適宜遅延させて、フリップフロップ３１と、クロックツリー３２と、クロックゲート回路３３に、それぞれセル制御信号φ０として供給している。

フリップフロップ３１、クロックゲート回路３３は、それぞれ高速に動作させるための低閾値電圧のＭＯＳトランジスタで構成され、オフ時のリーク電流を抑制するために直列接続された高閾値電圧のＭＯＳトランジスタを具備している。

スタンバイ制御回路３４のバッファ３５は、高閾値電圧のＭＯＳトランジスタで構成されたインバータが２段接続されている。

回路ブロック動作イネーブル信号が”１”のときに、クロック信号がクロックツリー３２を介してクロックゲート回路３３に供給される。
個別フリップフロップ動作イネーブル信号が”１”のときに、クロック信号がクロックゲート回路３３を介してフリップフロップ３１に供給される。

以上説明したように、本実施例では、セル出力信号φ２が”１”でスタンバイ状態になる第１機能回路セル１３と低位電源線１２との間に第１ＭＯＳトランジスタＭ１が接続され、セル出力信号φ３が”０”でスタンバイ状態になる第２機能回路セル１４と高位電源線１１との間に第２ＭＯＳトランジスタＭ２が接続されている。

その結果、セル制御信号φ０の遅延時間Δ１、Δ２により、第１機能回路セル１３が第２機能回路セル１４より先にスタンバイ状態となった場合に、第２機能回路セル１４に貫通電流が流れるのを抑制することができる。
従って、セル制御信号φ０のタイミングによらず、スタンバイ時の貫通電流を防止できる半導体装置１０が得られる。

これにより、第１および第２半導体装置１０、２０のセル制御信号φ０のタイミングを考慮する必要がないので、第３半導体装置の回路設計、レイアウト設計が容易になる利点がある。

図５乃至図７は、本発明の実施例２に係る第４乃至第６半導体装置を示す回路図である。本実施例において、上記実施例１と同一の構成部分には同一符号を付してその部分の説明は省略し、異なる部分について説明する。
本実施例が実施例１と異なる点は、第２機能回路セルの出力を第１機能回路セルに入力するようにしたことにある。

即ち、図５に示すように、本実施例の第４半導体装置４０は、第２機能回路セル１４の出力端１４ｂと第１機能回路セル１３の入力端１３ａとが配線１５により接続されている。

第２機能回路セル１４の入力端１４ａにセル入力信号φ１が入力され、第２機能回路セル１４の出力端１４ｂからセル出力信号φ２が第１機能回路セル１３の入力端１３ａに出力され、第１機能回路セル１３の出力端１３ｂからセル出力信号φ３が外部に出力される。

第１ＭＯＳトランジスタＭ１は、ゲートＧ１にインバータ回路１６を介して制御部（図示せず）からのセル制御信号φ０が入力され、第２ＭＯＳトランジスタＭ２は、ゲートＧ２にセル制御信号φ０が直接入力されている。

第２機能回路セル１４はセル出力信号φ２が”０”のときにスタンバイ状態となり、第１機能回路セル１３はセル出力信号φ３が”１”のときにスタンバイ状態になるように、セル制御信号φ０が入力される。

セル制御信号φ０により、第１および第２ＭＯＳトランジスタＭ１、Ｍ２はともにオフされ、第１および第２機能回路セル１３、１４のオフ時のリーク電流ＩＬ１、ＩＬ２が抑制される。

第２ＭＯＳトランジスタＭ２がオフされたスタンバイ状態でも、第２機能回路セル１４の出力端１４ｂは、オン状態のＭＯＳトランジスタＭ６を介して低位電源線１２の基準電位ＧＮＤにプルダウンされているので、セル出力信号φ２は安定して”０”の状態を維持している。

第１ＭＯＳトランジスタＭ１がオフされたスタンバイ状態でも、第１機能回路セル１３の出力端１３ｂは、オン状態のＭＯＳトランジスタＭ３を介して高位電源線１１の電圧Ｖｄｄにプルアップされているので、セル出力信号φ２は安定して”１”の状態を維持している。

これにより、第２機能回路セル１４が第１機能回路セル１３より先にスタンバイ状態になった場合に、第１機能回路セル１３に貫通電流ＩＰ１が流れるのを抑制することが可能である。

図６は第２機能回路セル１４のインバータ回路をＮＯＲ回路５１に置き換えた第５半導体装置５０を示す回路図である。
図６に示すように、第５半導体装置５０は直列接続されたｐ型ＭＯＳトランジスタＭ１３、Ｍ１４と並列接続されたｎ型ＭＯＳトランジスタＭ１５、Ｍ１６とを有するＣＭＯＳ−ＮＯＲ回路５１を具備している。

ＮＯＲ回路５１の入力端５１ａに２入力の一方のセル入力信号φ１ａが供給され、ＮＯＲ回路５１の入力端５１ｂに２入力の他方のセル入力信号φ１ｂが供給される。
ＮＯＲ回路５１と第１機能回路セル１３のインバータ回路とにより、半導体装置５０はＯＲ回路として機能する。

ＮＯＲ回路５１は、セル出力信号φ２が”０”のときにスタンバイ状態となるようにセル制御信号φ０が入力され、第２ＭＯＳトランジスタＭ２がオフされる。
第２ＭＯＳトランジスタＭ１がオフされても、第２機能回路セル５１の出力端５１ｂは、いずれかがオン状態のＭＯＳトランジスタＭ１５またはＭＯＳトランジスタＭ１６を介して低位電源線１２の基準電位ＧＮＤにプルダウンされているので、セル出力信号φ２は安定して”０”の状態を維持している。

これにより、ＮＯＲ回路５１が第１機能回路セル１３より先にスタンバイ状態となった場合に、第１機能回路セル１３に貫通電流ＩＰ１が流れるのを抑制することが可能である。

図７は第４半導体装置４０のバッフア回路と第５半導体装置５０のＯＲ回路とを有する第６半導体装置６０の要部を示す回路図である。
図７に示すように、第６半導体装置６０は、複数のフリップフロップ３１と、クロック信号の遅延によるクロックスキュー対策として各フリップフロップ３１に所定のタイミングでクロック信号を供給するためのクロックツリー６２と、フリップフロップ３１の動作を制御するためのクロックゲート回路６３とを具備している。

回路ブロック動作ディゼーブル信号が”１”のときに、クロック信号がクロックツリー６２を介して各フリップフロップに供給される。
個別フリップフロップ動作ディゼーブル信号が”１”のときに、クロックツリー６２により適宜遅延されたクロック信号がクロックゲート回路６３を介してフリップフロップ３１に供給される。

以上説明したように、本実施例では、セル制御信号φ０の遅延により、前段の第２機能回路セル１４が”０”でスタンバイ状態になり、後段の第１機能回路セル１３が”１”でスタンバイ状態になるようにしているので、反転した極性で動作させる半導体装置に適している。

図８および図９は、本発明の実施例３に係る第７乃至第９半導体装置を示す回路図である。本実施例において、上記実施例１と同一の構成部分には同一符号を付してその部分の説明は省略し、異なる部分について説明する。
本実施例が実施例１と異なる点は、第１機能回路セルと第２機能回路セルを個別の半導体装置としたことにある。

即ち、図８に示すように、本実施例では、第７半導体装置７０は第１機能セル１３と第１ＭＯＳトランジスタＭ１とを具備し、第８半導体装置８０は第２機能セル１４と第２ＭＯＳトランジスタＭ２とを具備している。

第１ＭＯＳトランジスタＭ１と第２ＭＯＳトランジスタＭ２には、セル制御信号を反転させるインバータ回路１６を介すことなく、セル制御信号φ０がそれぞれ個別に供給されている。

図９は、第２半導体装置２０、第７半導体装置７０および第８半導体装置８０を有する第９半導体装置９０の要部を示す回路図である。
図９に示すように、半導体装置９０は、複数のフリップフロップ３１と、クロック信号の遅延によるクロックスキュー対策として各フリップフロップ３１に所定のタイミングでクロック信号を供給するためのクロックツリー９２と、フリップフロップ３１の動作を制御するためのクロックゲート回路３３とを具備している。

更に、フリップフロップ３１と、クロックツリー９２と、クロックゲート回路３３をスタンバイ状態にするために、ツリー状に接続されたインバータ９５を有するスタンバイ制御回路９４を具備している。

クロックツリー９２は、第７半導体装置７０のインバータ回路と第８半導体装置８０のインバータ回路が交互にツリー状に接続されている。
スタンバイ制御回路９４のインバータ９５は、高閾値電圧のｐ型ＭＯＳトランジスタとｎ型ＭＯＳトランジスタとで構成されるＣＭＯＳインバータである。

回路ブロック動作イネーブル信号が”０”のときに、クロック信号がクロックツリー９２を介して各フリップフロップに供給される。
個別フリップフロップ動作イネーブル信号が”１”のときに、クロックツリー９２により適宜遅延されたクロック信号がクロックゲート回路３３を介してフリップフロップ３１に供給される。

以上説明したように、本実施例では、第１機能回路セル１３と第２機能回路セル１４を、個別の第７および第８半導体装置７０、８０とし、セル制御信号φ０をそれぞれ個別に供給しているので、回路設計やレイアウトの自由度が増す利点がある。
また、第７および第８半導体装置７０、８０のいずれもインバータ回路１６が不要であり、チップサイズを小さくできる利点がある。

本発明の実施例１に係る第１半導体装置を示す回路図。 本発明の実施例１に係る第１半導体装置の動作を示すタイミングチャート。 本発明の実施例１に係る第２半導体装置を示す回路図。 本発明の実施例１に係る第３半導体装置の要部を示す回路図。 本発明の実施例２に係る第４半導体装置を示す回路図。 本発明の実施例２に係る第５半導体装置を示す回路図。 本発明の実施例２に係る第６半導体装置の要部を示す回路図。 本発明の実施例３に係る半導体装置を示す図で、図８（ａ）は第７半導体装置を示す回路図、図８（ｂ）は第８半導体装置を示す回路図。 本発明の実施例３に係る第９半導体装置の要部を示す回路図。

符号の説明

１０ 第１半導体装置（バッファ）
１１ 高位電源線（Ｖｄｄ）
１２ 低位電源線（ＧＮＤ）
１３ 第１機能回路セル（インバータ）
１３ａ、１４ａ、２１ａ、２１ｂ、５１ａ、５１ｂ 入力端
１３ｂ、１４ｂ、２１ｃ、５１ｃ 出力端
１４ 第２機能回路セル（インバータ）
１５ 配線
１６、９５ インバータ回路
２０ 第２半導体装置（ＡＮＤ回路）
２１ 第１機能回路セル（ＮＡＮＤ回路）
３０ 第３半導体装置
３１ フリップフロップ
３２、６２、９２ クロックツリー
３３、６３ クロックゲート回路
３４、９４ スタンバイ制御回路
３５ バッフア
４０ 第４半導体装置（バッファ）
５０ 第５半導体装置（ＯＲ回路）
５１ 第２機能回路セル（ＮＯＲ回路）
６０ 第６半導体装置
７０ 第７半導体装置（インバータ）
８０ 第８半導体装置（インバータ）
９０ 第９半導体装置
Ｍ１ 第１ＭＯＳトランジスタ
Ｍ２ 第２ＭＯＳトランジスタ
Ｍ３、Ｍ４、Ｍ６、Ｍ７、Ｍ８、Ｍ９、Ｍ１０、Ｍ１１、Ｍ１２、Ｍ１３、Ｍ１４、Ｍ１５、Ｍ１６ ＭＯＳトランジスタ

Claims (5)

1. 高位電源線と低位電源線との間に接続される第１機能回路セルと、
   ソースが前記低位電源線に、ドレインが前記第１機能回路セルの低位電源端子に、それぞれ接続された第１導電型の第１絶縁ゲート電界効果トランジスタと、
   前記高位電源線と前記低位電源線との間に接続される第２機能回路セルと、
   ソースが前記高位電源線に、ドレインが前記第２機能回路セルの高位電源端子に、それぞれ接続された第２導電型の第２絶縁ゲート電界効果トランジスタと、
   前記第１および第２機能回路セルの一方の機能回路セルの出力端と他方の機能回路セルの入力端とを接続する配線と、
   を具備し、
   スタンバイ時に、前記第１機能回路セルの出力が高電位状態となり、前記第２機能回路セルの出力が低電位状態となるように、前記第１および第２絶縁ゲート電界効果トランジスタを駆動し、前記他方の機能回路セルに流れる貫通電流を抑制することを特徴とする半導体装置。
2. 前記第１絶縁ゲート電界効果トランジスタは、前記第１機能回路セルが有する絶縁ゲート電界効果トランジスタより高い閾値電圧を有し、前記第２絶縁ゲート電界効果トランジスタは、前記第２機能回路セルが有する絶縁ゲート電界効果トランジスタより高い閾値電圧を有することを特徴とする請求項１に記載の半導体装置。
3. 前記第１絶縁ゲート電界効果トランジスタと、前記第２絶縁ゲート電界効果トランジスタとが駆動されるタイミングが、順序不同であることを特徴とする請求項１に記載の半導体装置。
4. 前記第１および第２機能回路セルが、インバータ回路であることを特徴とする請求項１に記載の半導体装置。
5. 前記第１機能回路セルがＮＡＮＤ回路またはＮＯＲ回路であり、前記第２機能回路セルがインバータ回路であることを特徴とする請求項１に記載の半導体装置。
   
   

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