JP4137118B2 - 半導体装置 - Google Patents

Description

本発明は、出力バッファ回路または入出力バッファ回路を備えた半導体装置に関するものであり、特に、自己の電源電圧に比して高い電圧の信号が出力端子または入出力端子に印加される場合のある半導体装置に関するものである。

近年、ＣＭＯＳ構成の半導体集積回路（以下、ＬＳＩ）を中心として、微細化等の進展によりＬＳＩの駆動電源電圧は低電圧化してきている。しかしながら、低電圧化への移行状況はＬＳＩの製品分野ごとに異なっているため、システムを構成する際、電源電圧の異なる複数のＬＳＩを組み合わせて構成しなければならない場合が生じている。そこで、相互に異なる電源電圧で動作するＬＳＩの端子同士を直接接続できれば好都合である。この場合、出力信号の電圧振幅とは異なる電圧振幅の信号が端子に印加されることも考慮しなければならない。従って、外部より電源電圧以上の電圧振幅を有する信号が印加されても、電源電圧との間で不要な漏れ電流が流れないことが必要であり、従来より回路方式が提案されてきている。

従来技術として、特許文献１に開示されているドライバ回路では、外部より電源電圧ＶＤＤより高い電圧が印加される場合にも漏れ電流が流れない回路例が提案されている。

第１１図に示すようにドライバ回路１００では、ＮＡＮＤゲート１１およびＮＯＲゲート１２には、出力データ信号ＤＯＵＴが入力されると共に、ＮＡＮＤゲート１１には直接に、ＮＯＲゲート１２にはインバータゲート１６０を介して反転されて、出力イネーブル信号ＥＮが入力される。各々の出力端子は、電源電圧ＶＤＤ側のＰＭＯＳトランジスタＰ１のゲート端子Ｇ１、およびソース端子が接地電圧に接続されているＮＭＯＳトランジスタＮ１のゲート端子に接続されている。

ＰＭＯＳトランジスタＰ１のソース端子は、ＰＭＯＳトランジスタＰ２を介して電源電圧ＶＤＤが入力され、ＮＭＯＳトランジスタＮ１のドレイン端子は、ゲート端子が電源電圧源ＶＤＤに接続されたＮＭＯＳトランジスタＮ２を介してＰＭＯＳトランジスタＰ１のドレイン端子に接続されている。この接続点が端子ＢＵＳである。

また、ＰＭＯＳトランジスタＰ２のゲート端子Ｇ２は、ＮＭＯＳトランジスタＮ４を介してＮＭＯＳトランジスタＮ６に接続されている。ＮＭＯＳトランジスタＮ６のソース端子は接地電圧に接続され、ゲート端子には出力イネーブル信号ＥＮが入力される。また、ＮＭＯＳトランジスタＮ４のゲート端子には電源電圧ＶＤＤが入力されている。

更に、ＰＭＯＳトランジスタＰ２のゲート端子Ｇ２とドレイン端子との間には、ゲート端子に出力イネーブル信号ＥＮが入力されるＰＭＯＳトランジスタＰ１００が接続されている。また、図示されてはいないが、ＰＭＯＳトランジスタＰ１００のゲート端子を電源電圧ＶＤＤに接続する構成とされる場合もある。ＰＭＯＳトランジスタＰ１、Ｐ２、Ｐ１００のＮウェルＮＷは、ＰＭＯＳトランジスタで構成されるＮウェル電圧制御回路１３０に接続されている。

ドライバ回路１００では、端子ＢＵＳに電源電圧ＶＤＤよりＰＭＯＳトランジスタの閾値電圧以上の電圧が印加される場合にも、ＰＭＯＳトランジスタＰ２は非導通状態を維持し、端子ＢＵＳからＰＭＯＳトランジスタＰ１、Ｐ２を介して電源電圧ＶＤＤに抜ける漏れ電流が流れることはない。

尚、上記の説明で参照した先行技術文献は下記のとおりである。
特開昭６４−７２６１８号公報

しかしながら、第１２図に第１の課題を示す。上記のドライバ回路１００に入力バッファ回路４００を追加して端子ＢＵＳを介して自己の電源電圧ＶＤＤに比して高い電圧の入力信号が入力される場合のある入出力バッファ回路１１０を構成する場合、動作モードが、出力バッファモードから入力バッファモードに切り替わり、電源電圧ＶＤＤに比して高電圧の入力信号が入力される際に問題を生ずる可能性がある。

出力バッファモードにおいてハイレベルであった出力イネーブル信号ＥＮが、ローレベルに切り替わることにより入力バッファモードが開始される。出力イネーブル信号ＥＮがローレベルに切り替わると、ＮＭＯＳトランジスタＮ６が非導通となる。この結果、ＰＭＯＳトランジスタＰ２のゲート端子Ｇ２を駆動するトランジスタはなくなり端子Ｇ２はフローティング状態となる。この場合、直前のゲート端子電圧ＶＧ２がローレベルであるため、入力バッファモードへの切り替わり後も端子Ｇ２は低い電圧レベルを維持することとなる。また、ＰＭＯＳトランジスタＰ１００のゲート端子電圧は接地電圧となり、ＰＭＯＳトランジスタＰ１のゲート端子電圧ＶＧ１は電源電圧ＶＤＤとなる。また、ＰＭＯＳトランジスタＰ１００のゲート端子が電源電圧ＶＤＤに接続されている場合もある。

この状態で、端子ＢＵＳより電源電圧ＶＤＤからＰＭＯＳトランジスタの閾値電圧以上に高い電圧信号ＶＤＤｅｘが入力されると、ＰＭＯＳトランジスタＰ１が導通する。ここで、ＰＭＯＳトランジスタＰ１００のゲート端子が接地電圧の場合にはＰＭＯＳトランジスタＰ１００は導通状態を維持しており、また、ＰＭＯＳトランジスタＰ１００のゲート端子が電源電圧ＶＤＤに接続されている場合にもＰＭＯＳトランジスタＰ１００は導通するので、端子Ｇ２の電圧レベルＶＧ２は外部より入力される電圧レベルにまで充電されるが、トランジスタや配線の寄生抵抗や寄生容量に起因する時定数により急速な充電は行われない。

このため、端子Ｇ２の電圧レベルＶＧ２の充電過渡期間（Ｔ）において、ＰＭＯＳトランジスタＰ２が導通状態に維持される場合がある。この場合、端子ＢＵＳから電源電圧ＶＤＤへの漏れ電流ＩＩＮが発生する。この漏れ電流ＩＩＮは、端子ＢＵＳに接続されたインターフェース回路ＩＦに接続された高い電圧レベルＶＤＤｅｘから流れ込むため、インターフェース回路ＩＦの出力抵抗とＰＭＯＳトランジスタＰ１、Ｐ２のオン抵抗とにより分圧されて、バス線路ＢＵＳの電圧レベルＶＢＵＳが降下してしまう。降下電圧がバッファ回路Ｂｕｆの入力閾値電圧を下回れば、出力電圧ＶＸが出力されない場合もあり問題である。

また、第１３図に第２の課題を示す。出力信号として電源電圧ＶＤＤより高い電圧ＶＤＤｅｘを発生させるため、ドライバ回路１００の出力構成を擬似的にＮＭＯＳトランジスタのオープンドレイン構成として使用する際に問題を生ずる可能性がある。

ドライバ回路１００において、出力データ信号ＤＯＵＴが入力されるべき端子に接地電圧を供給すると共に、出力イネーブル信号ＥＮが入力されるべき端子に出力データ信号ＤＯＵＴを入力する。

ハイレベルの出力データ信号ＤＯＵＴに対しては、ドライバ回路１００は出力可能状態となり接地電圧に固定されたローレベル信号を出力する。この時、ＰＭＯＳトランジスタＰ１は導通状態を維持しているためゲート端子Ｇ２の電圧レベルＶＧ２は接地電圧である。

出力データ信号ＤＯＵＴがローレベルに遷移すると、ドライバ回路１００は出力不可状態となり、ＰＭＯＳトランジスタＰ１、ＮＭＯＳトランジスタＮ１は共に非導通となる。同時に、ＮＭＯＳトランジスタＮ６も非導通状態となり端子Ｇ２は低い電圧レベルを維持したままフローティング状態となる。

ドライバ回路１００からの駆動が行われないバス線路ＢＵＳは、外部プルアップ抵抗Ｒｕｐにより外部電圧ＶＤＤｅｘまで充電されることとなるが、寄生抵抗と寄生容量により充電は急速には行われない。

端子ＢＵＳに印加される電圧ＶＢＵＳが電源電圧ＶＤＤからＰＭＯＳトランジスタの閾値電圧以上に高い電圧になると、ＰＭＯＳトランジスタＰ１が導通して端子Ｇ２を充電することとなるが、この充電も急速には行われないため、電圧レベルＶＧ２の充電過渡期間（Ｔ）においてＰＭＯＳトランジスタＰ２が導通状態に維持される場合がある。この場合、端子ＢＵＳから電源電圧ＶＤＤへの漏れ電流ＩＩＮが発生する。この漏れ電流ＩＩＮによるバス線路ＢＵＳの電圧降下が、バッファ回路Ｂｕｆの入力閾値電圧を下回れば、出力電圧ＶＸが出力されない場合もあり問題である。

本発明は前記従来技術の課題の少なくとも１つを解消するためになされたものであり、自己の電源電圧に比して高い電圧信号が出力端子または入出力端子に印加される場合にも、端子を介して不要な漏れ電流が流れることがなく端子電圧を正しく維持することが可能な、出力バッファ回路または入出力バッファ回路を備えた半導体装置を提供することを目的とする。

前記目的を達成するために、請求項１および２に係る半導体装置は、自己の電源電圧に比して高い電圧信号が、出力端子または入出力端子に印加される場合、電源電圧源と、出力端子または入出力端子との間に直列接続されてなる、第１ＰＭＯＳトランジスタと、第２ＰＭＯＳトランジスタとを備えており、第１ＰＭＯＳトランジスタのゲート端子は、非出力状態において電源電圧に保持されると共に、出力状態において出力信号に応じて駆動される。また、第２ＰＭＯＳトランジスタのゲート端子は、非出力状態において出力端子または入出力端子に印加される印加電圧が、電源電圧に所定電圧を加えた電圧以上の電圧である第１領域では印加電圧に、電源電圧に所定電圧を加えた電圧未満の電圧である第２領域では電源電圧に設定されることを特徴とする。

請求項１および２の半導体装置では、出力状態においては、第１ＰＭＯＳトランジスタが駆動制御されて、出力端子または入出力端子に出力信号が出力される。非出力状態においては、印加電圧が第２領域である場合に、第１および第２ＰＭＯＳトランジスタのゲート端子に電源電圧が供給されて非導通状態に維持されると共に、印加電圧が第１領域である場合に、第２ＰＭＯＳトランジスタのゲート端子に印加電圧が供給されて非導通状態が維持される。

ここで、電源電圧に所定電圧を加えた電圧とは、第２ＰＭＯＳトランジスタのゲート端子が電源電圧に設定されている場合に、第２ＰＭＯＳトランジスタが出力端子または入出力端子から電源電圧源に向けて導通し始める際の印加電圧である。

また、所定電圧は、第２ＰＭＯＳトランジスタのゲート端子が電源電圧に設定されている場合に、第２ＰＭＯＳトランジスタが出力端子または入出力端子から電源電圧源に向けて導通し始める際の第２ＰＭＯＳトランジスタの閾値電圧に相当する電圧である。

これにより、非出力状態において、第２ＰＭＯＳトランジスタのゲート端子はフローティング状態になることはなく、少なくとも電源電圧に設定される。出力状態から非出力状態に移行した際、出力端子または入出力端子に印加される印加電圧が電源電圧に所定電圧を加えた電圧以上である場合に、第２ＰＭＯＳトランジスタのゲート端子は、電源電圧から印加電圧に設定されるが、この時間は短く第２ＰＭＯＳトランジスタの導通による、出力端子または入出力端子から電源電圧源に不要な漏れ電流が流れることはない。端子への不要な漏れ電流を防止することができる。また、不要な漏れ電流がないので、出力端子または入出力端子を所定の電圧レベルに設定することができる。

また、請求項３に係る半導体装置は、請求項１または２に記載の半導体装置において、非出力状態において電源電圧を供給し、出力状態において接地電圧を供給するゲート駆動部と、ゲート駆動部と第２ＰＭＯＳトランジスタのゲート端子との間に、第１領域において第２ＰＭＯＳトランジスタのゲート端子からゲート駆動部への印加電圧の印加を阻止し、第２領域および出力状態においてゲート駆動部からの供給電圧を第２ＰＭＯＳトランジスタのゲート端子に供給する第１ゲート電圧制御部とを備えることを特徴とする。

請求項３の半導体装置では、第２ＰＭＯＳトランジスタのゲート端子は、第１ゲート電圧制御部を介してゲート駆動部により電圧が供給される。出力状態においては接地電圧が供給され、非出力状態のうち第２領域においては電源電圧が供給される。また、非出力状態のうち第１領域においては、第１ゲート電圧制御部により、第２ＰＭＯＳトランジスタのゲート端子に印加される印加電圧がゲート駆動部に印加されることが阻止される。

これにより、非出力状態において、第２ＰＭＯＳトランジスタは、ゲート駆動部によりゲート端子が電源電圧に設定されて第２領域において非導通状態に維持されることに加えて。第１領域においても、ゲート端子が印加電圧に設定されて非導通状態に維持される。この場合、印加電圧が過電圧としてゲート駆動部に印加されることはない。また、ゲート端子からゲート駆動部を介して電源電圧に至る不要な電流が流れることはなく、ゲート端子からの不要な電流の流入を防止することができる。

更に、不要な電流が流れないので、出力端子または入出力端子を所定の電圧レベルに設定することができる。

また、請求項４に係る半導体装置は、請求項３に記載の半導体装置において、第１ゲート電圧制御部は、ゲート駆動部と第２ＰＭＯＳトランジスタのゲート端子とを接続する第３ＰＭＯＳトランジスタを備え、第３ＰＭＯＳトランジスタは、第２領域において導通することを特徴とする。

請求項４の半導体装置では、第１ゲート電圧制御部に備えられる第３ＰＭＯＳトランジスタにより、ゲート駆動部と第２ＰＭＯＳトランジスタのゲート端子とが接続制御される。第２領域において導通されて第２ＰＭＯＳトランジスタのゲート端子に電源電圧が供給される。

ここで、第１ゲート電圧制御部は、第３ＰＭＯＳトランジスタを含む第１トランスミッションゲートを備えることが好ましい。

また、請求項６に係る半導体装置は、請求項４に記載の半導体装置において、第３ＰＭＯＳトランジスタのゲート端子を、第１領域では印加電圧に設定し、第２領域では電源電圧から第３ＰＭＯＳトランジスタが導通し始める電圧以下の電圧に設定する第２ゲート電圧制御部を備えることを特徴とする。

請求項６の半導体装置では、第２ゲート電圧制御部により第３ＰＭＯＳトランジスタの導通制御が行われる。第１領域では印加電圧に設定して非導通とし、第２領域では電源電圧から第３ＰＭＯＳトランジスタが導通し始める電圧以下の電圧に設定して導通させる。

ここで、導通し始める電圧とは、第３ＰＭＯＳトランジスタの閾値電圧に相当する電圧である。

これにより、第３ＰＭＯＳトランジスタは、第１領域では非導通となって印加電圧のゲート駆動部への印加を阻止すると共に、第２領域では導通状態となり第２ＰＭＯＳトランジスタのゲート端子をゲート駆動部で駆動することができる。

また、請求項８に係る半導体装置は、請求項６に記載の半導体装置において、第２ゲート電圧制御部は、出力端子または入出力端子と、第３ＰＭＯＳトランジスタのゲート端子とを接続し、ゲート端子に電源電圧源が接続されてなる第４ＰＭＯＳトランジスタを備えることを特徴とする。

請求項８の半導体装置では、第２ゲート電圧制御部に備えられる第４ＰＭＯＳトランジスタにより、第１領域において、第３ＰＭＯＳトランジスタのゲート端子に印加電圧が供給される。これにより、第１領域において、第３ＰＭＯＳトランジスタを非導通とすることができる。

また、請求項９に係る半導体装置は、請求項６に記載の半導体装置において、第２ゲート電圧制御部は、出力端子または入出力端子と、第３ＰＭＯＳトランジスタのゲート端子とを接続する第１ＮＭＯＳトランジスタを備え、第１ＮＭＯＳトランジスタのゲート端子は、非出力状態において電源電圧に設定され、出力状態において接地電圧に設定されることを特徴とする。

請求項９の半導体装置では、第２ゲート電圧制御部に備えられる第１ＮＭＯＳトランジスタにより、第３ＰＭＯＳトランジスタのゲート端子と出力端子または入出力端子とが接続制御される。非出力状態において導通されて第３ＰＭＯＳトランジスタのゲート端子に電源電圧から閾値電圧を減じた電圧が供給される。

これにより、第３ＰＭＯＳトランジスタのゲート端子に印加される電圧は、電源電圧から第１ＮＭＯＳトランジスタの閾値電圧を減じた電圧に制限されるので、第２領域において第３ＰＭＯＳトランジスタを導通させることができる。

本発明によれば、自己の電源電圧に比して高い電圧信号が出力端子または入出力端子に印加される場合にも、端子を介して不要な漏れ電流が流れることはない。このため、出力端子または入出力端子に外部回路を接続する場合、出力端子または入出力端子に印加される電圧レベルに関わらず、端子電圧の電圧レベルを正しく設定することができ、端子ＢＵＳへの信号出力または入出力を安定して行なうことができる。

以下、本発明の半導体装置について具体化した実施形態を第１図乃至第１０図に基づき図面を参照しつつ詳細に説明する。

第１図に示す第１実施形態の半導体装置における入出力バッファ回路１では、出力バッファ部に加えて、入力バッファ回路１４と、その耐圧保護用としてゲート端子に電源電圧源ＶＤＤが接続されているＮＭＯＳトランジスタＮ３とが備えられている。

また、従来技術の入出力バッファ回路１００における、ＰＭＯＳトランジスタＰ１００、およびＮウェル電圧制御回路１３０に代えて、ＰＭＯＳトランジスタＰ３、およびＮウェル電圧制御回路１３を備えている。ＰＭＯＳトランジスタＰ３は、ソース端子およびドレイン端子が、各々第２ＰＭＯＳトランジスタとして機能するＰＭＯＳトランジスタＰ２のゲート端子Ｇ２および入出力端子ＢＵＳに接続され、ゲート端子には電源電圧源ＶＤＤが接続されている。また出力イネーブル信号ＥＮに代えて、ローレベルが出力状態を示す入出力モード切替信号ＣＮＴが入力される。入出力モード切替信号ＣＮＴは出力イネーブル信号ＥＮとは逆論理で出力状態を示すため、インバータゲート１６０に代えて、論理レベルを合わせるためのインバータゲート１６、１７を備えている。

更に、入出力バッファ回路１００におけるＮＭＯＳトランジスタＮ６に加えて、電源電圧ＶＤＤとＮＭＯＳトランジスタＮ６とを接続するＰＭＯＳトランジスタＰ６を備えてゲート駆動部８を構成している。ＰＭＯＳ／ＮＭＯＳトランジスタＰ６／Ｎ６のゲート端子は、入出力モード切替信号ＣＮＴが入力されるインバータゲート１７の出力端子が接続されている。

ゲート駆動部８の出力端子は、入出力バッファ回路１００におけるＮＭＯＳトランジスタＮ４との間でソース・ドレイン端子同士が接続されるＰＭＯＳトランジスタＰ４を備えて構成される第１トランスミッションゲート６を介してＰＭＯＳトランジスタＰ２のゲート端子Ｇ２に接続されている。ここで、ＰＭＯＳトランジスタＰ４が第３ＰＭＯＳトランジスタとして機能し、第１トランスミッションゲート６が第１ゲート電圧制御部として機能する。

ＰＭＯＳトランジスタＰ４のゲート端子は、ソース・ドレイン端子同士が接続されるＰＭＯＳ／ＮＭＯＳトランジスタＰ５／Ｎ５により構成される第２トランスミッションゲート７を介して入出力端子ＢＵＳに接続されている。更に、ゲート端子がインバータゲート１８に接続されているＮＭＯＳトランジスタＮ７を介して接地電圧に接続されている。ここで、ＰＭＯＳトランジスタＰ５が第４ＰＭＯＳトランジスタとして機能し、ＮＭＯＳトランジスタＮ５が第１ＮＭＯＳトランジスタとして機能する。また、第２トランスミッションゲート７が第２ゲート電圧制御部として機能する。

ＰＭＯＳトランジスタＰ５のゲート端子は電源電圧源ＶＤＤに接続されると共に、ＮＭＯＳトランジスタＮ５のゲート端子はバッファ回路１５に接続されている。バッファ回路１５には入出力モード切替信号ＣＮＴが入力される。また、インバータゲート１８には入出力モード切替信号ＣＮＴが入力される。

詳細は後述するが、Ｎウェル電圧制御回路１３は、入出力端子ＢＵＳに印加される印加電圧に応じて、ＰＭＯＳトランジスタＰ１乃至Ｐ５のＮウェルＮＷの電位を、電源電圧ＶＤＤと印加電圧ＶＢＵＳとの間を切れ目なくバイアスする回路である。印加電圧ＶＢＵＳの電圧レベルに関わらずＮウェルＮＷの電位を確実に設定することができ、ＮウェルＮＷはフローティング状態となることはない。

入出力バッファ回路１は、入出力モード切替信号ＣＮＴの電圧レベルがローレベルの場合には出力状態となる。インバータゲート１７を介してゲート駆動部８から出力されるローレベル信号は、第１トランスミッションゲート６を構成するＰＭＯＳ／ＮＭＯＳトランジスタＰ４／Ｎ４が共に導通してＰＭＯＳトランジスタＰ２のゲート端子Ｇ２にはローレベルが供給される（ＶＧ２＝Ｌｏ）。これによりＰＭＯＳトランジスタＰ２は導通状態を維持することとなる。

ここで、ローレベルの入出力モード切替信号ＣＮＴは、ＮＡＮＤゲート１１には論理反転されたハイレベル信号として、ＮＯＲゲート１２にはそのままのローレベル信号として、各々一方の入力端子に入力される。このため、この場合のＮＡＮＤゲート１１およびＮＯＲゲート１２は論理反転ゲートとして機能することとなる。従って、入出力バッファ回路に入力される出力データ信号ＤＯＵＴは、ＮＡＮＤゲート１１およびＮＯＲゲート１２を介して論理反転された上で、ＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１とを駆動し、導通状態にあるＰＭＯＳトランジスタＰ２とＮＭＯＳトランジスタＮ２とを介して、入出力端子ＢＵＳにデータが出力される。

また、第１トランスミッションゲート６を構成するＰＭＯＳトランジスタＰ４の導通は以下のとおりである。ゲート端子Ｇ４は、電源電圧ＶＤＤがゲート端子に印加されているＰＭＯＳトランジスタＰ５、およびゲート端子にバッファ回路１５を介して入出力モード切替信号ＣＮＴと同相のローレベルの信号が印加されるＮＭＯＳトランジスタＮ５により、第２トランスミッションゲート７は非導通であり、入出力端子ＢＵＳからの経路は遮断される。これに対して、ローレベルの入出力モード切替信号ＣＮＴが反転されてゲート端子に供給されることにより、ＮＭＯＳトランジスタＮ７は導通するので、接地電圧が供給されることとなる。このため、ＰＭＯＳトランジスタＰ４が導通状態となる。

入出力バッファ回路１は、入出力モード切替信号ＣＮＴの電圧レベルがハイレベルの場合には非出力状態となり、入力バッファ回路１４を介して入出力端子ＢＵＳからの入力信号を受け入れて入力データ信号ＤＩＮを受け付ける入力バッファ動作を行なう。

非出力状態では、ハイレベルの入出力モード切替信号ＣＮＴが、ＮＡＮＤゲート１１には論理反転されたローレベル信号として、ＮＯＲゲート１２にはそのままのハイレベル信号として、各々一方の入力端子に入力されて、ＮＡＮＤゲート１１およびＮＯＲゲート１２は共に非活性状態となる。すなわち、ＮＡＮＤゲート１１からはハイレベルの信号が出力され、ＮＯＲゲート１２からはローレベルの信号が出力される。ＰＭＯＳトランジスタＰ１のゲート端子Ｇ１を電源電圧ＶＤＤに固定しＮＭＯＳトランジスタＮ１のゲート端子を接地電圧に固定して、出力バッファとしての機能は非活性となる。

また、インバータゲート１７を介してゲート駆動部８からは電源電圧ＶＤＤのハイレベル信号が出力されているが、入出力端子ＢＵＳに入力される印加電圧ＶＢＵＳに応じて第１トランスミッションゲート６が制御されることにより、電源電圧ＶＤＤより高電圧の印加電圧ＶＢＵＳが入力される場合にも入出力端子ＢＵＳと電源電圧ＶＤＤとの間に不要な漏れ電流が流れることのない構成とすることができる。第１トランスミッションゲート６の制御とはＰＭＯＳトランジスタＰ４の導通制御である。ハイレベルの入出力モード切替信号ＣＮＴによりＮＭＯＳトランジスタＮ７は非導通となっており、第２トランスミッションゲート７によりゲート端子Ｇ４の電圧レベルＶＧ４が制御されてＰＭＯＳトランジスタＰ４の導通制御が行われる。

第２トランスミッションゲートにおいて、バッファ回路１５を介してＮＭＯＳトランジスタＮ５のゲート端子には、電源電圧ＶＤＤや後述するように降圧された電圧レベルが印加されている。ＮＭＯＳトランジスタＮ５は、入出力端子ＢＵＳに入力される印加電圧ＶＢＵＳの電圧レベルに応じて非飽和特性又は飽和特性で動作し、ゲート端子Ｇ４を印加電圧ＶＢＵＳ、または電源電圧ＶＤＤや降圧電圧からＮＭＯＳトランジスタの閾値電圧Ｖｔｈｎを減じた電圧に印加する特性を有している。

また、ＰＭＯＳトランジスタＰ５はゲート端子が電源電圧ＶＤＤに固定されている。このため、印加電圧ＶＢＵＳが、電源電圧ＶＤＤにＰＭＯＳトランジスタの閾値電圧Ｖｔｈｐを加えた電圧以上の高電圧である場合に導通し、ゲート端子Ｇ４を印加電圧ＶＢＵＳに印加する特性を有している。

ここで、印加電圧ＶＢＵＳに対するゲート端子電圧ＶＧ４の特性について、第５図に基づき詳細に説明する。ここでは、ＮＭＯＳトランジスタＮ５のゲート端子に電源電圧ＶＤＤが印加されている場合を例にとり説明する（第５図中、（Ｉ））。尚、以下の説明では、ＰＭＯＳ／ＮＭＯＳトランジスタのオン抵抗や配線抵抗等の電圧降下成分を無視して説明する。

印加電圧ＶＢＵＳが、電源電圧ＶＤＤから閾値電圧Ｖｔｈｎを減じた電圧未満である場合（０≦ＶＢＵＳ＜ＶＤＤ−Ｖｔｈｎ）、ＮＭＯＳトランジスタＮ５は非飽和領域で導通し、ゲート端子電圧ＶＧ４は印加電圧ＶＢＵＳとなる（ＶＧ４＝ＶＢＵＳ）。ここで、ＮＭＯＳ／ＰＭＯＳの両閾値電圧が略等しいという条件では、ＰＭＯＳトランジスタＰ４は閾値電圧Ｖｔｈｐ以上にバイアスされることとなり、非出力状態においてゲート駆動部８から出力されている電源電圧ＶＤＤがゲート端子Ｇ２に供給される（ＶＧ２＝ＶＤＤ）。従って、ＶＧ２＞ＶＢＵＳとなり、ＰＭＯＳトランジスタＰ２は非導通状態に維持され、入出力端子ＢＵＳと電源電圧ＶＤＤとの間には漏れ電流は流れない。

印加電圧ＶＢＵＳが、電源電圧ＶＤＤから閾値電圧Ｖｔｈｎを減じた電圧以上であり、且つ電源電圧ＶＤＤから閾値電圧Ｖｔｈｐを減じた電圧未満である場合（ＶＤＤ−Ｖｔｈｎ≦ＶＢＵＳ＜ＶＤＤ−Ｖｔｈｐ）、ＮＭＯＳトランジスタＮ５は飽和領域で導通し、ゲート端子電圧ＶＧ４には電源電圧ＶＤＤから閾値電圧Ｖｔｈｎを減じた電圧が印加される（ＶＧ４＝ＶＤＤ−Ｖｔｈｎ）。ここで、ＮＭＯＳ／ＰＭＯＳの両閾値電圧が略等しいという条件では、ＰＭＯＳトランジスタＰ４は閾値電圧Ｖｔｈｐ以上にバイアスされることとなり、非出力状態において電源電圧ＶＤＤのハイレベル信号がゲート端子Ｇ２に供給される（ＶＧ２＝ＶＤＤ）。従って、ＶＧ２＞ＶＢＵＳとなるのでＰＭＯＳトランジスタＰ２は非導通状態に維持され、入出力端子ＢＵＳと電源電圧ＶＤＤとの間に漏れ電流は流れない。

入力信号電圧ＶＢＵＳが、電源電圧ＶＤＤから閾値電圧Ｖｔｈｐを減じた電圧以上であり、且つ電源電圧ＶＤＤに閾値電圧Ｖｔｈｐを加えた電圧未満である場合（ＶＤＤ−Ｖｔｈｐ≦ＶＢＵＳ＜ＶＤＤ＋Ｖｔｈｐ）も同様に、ＮＭＯＳトランジスタＮ５は飽和領域で導通しており、ゲート端子電圧ＶＧ４には電源電圧ＶＤＤから閾値電圧Ｖｔｈｎを減じた電圧が印加される（ＶＧ４＝ＶＤＤ−Ｖｔｈｎ）。ここで、ＮＭＯＳ／ＰＭＯＳの両閾値電圧が略等しいという条件では、ＰＭＯＳトランジスタＰ４は閾値電圧Ｖｔｈｐ以上にバイアスされることとなり、ゲート端子Ｇ２に電源電圧ＶＤＤが供給される（ＶＧ２＝ＶＤＤ）。この場合にはＶＧ２＞ＶＢＵＳ−Ｖｔｈｐとなり、ＰＭＯＳトランジスタＰ２は、バイアス電圧が閾値電圧Ｖｔｈｐ以下であるため依然として非導通状態に維持され、入出力端子ＢＵＳと電源電圧ＶＤＤとの間に漏れ電流は流れない。

印加電圧ＶＢＵＳが、電源電圧ＶＤＤに閾値電圧Ｖｔｈｐを加えた電圧以上である場合（ＶＤＤ＋Ｖｔｈｐ≦ＶＢＵＳ）、ＰＭＯＳトランジスタＰ５が非飽和領域で導通し、ゲート端子電圧ＶＧ４には印加電圧ＶＢＵＳが供給される（ＶＧ４＝ＶＢＵＳ）。従って、ＰＭＯＳトランジスタＰ４は非導通となる。しかしながら、この状態においてはＰＭＯＳトランジスタＰ３が導通するので、ゲート端子電圧ＶＧ２が印加電圧ＶＢＵＳに印加される（ＶＧ２＝ＶＢＵＳ）。ＶＧ２＝ＶＢＵＳであるので、ＰＭＯＳトランジスタＰ２は非導通状態に維持されており、入出力端子ＢＵＳと電源電圧ＶＤＤとの間に漏れ電流は流れない。

尚、ＮＭＯＳトランジスタＮ４のゲート端子が電源電圧ＶＤＤであることから、ゲート端子Ｇ２からゲート駆動部８に向けて印加電圧ＶＢＵＳが印加されることはない。ゲート駆動部８に過電圧が印加されることはない。更に、このときのゲート駆動部８はＰＭＯＳトランジスタＰ６が導通しており電源電圧ＶＤＤが出力されている。ＮＭＯＳトランジスタＮ４が導通することはなく、ゲート端子Ｇ２からゲート駆動部８に向けて不要な漏れ電流が流れることはない。

ＰＭＯＳトランジスタＰ２のゲート端子電圧ＶＧ２の特性を第６図に示す。印加電圧ＶＢＵＳが電源電圧ＶＤＤに閾値電圧Ｖｔｈｐを加えた電圧未満では電源電圧が供給され、印加電圧ＶＢＵＳが電源電圧ＶＤＤに閾値電圧Ｖｔｈｐを加えた電圧以上では印加電圧ＶＢＵＳが供給される。印加電圧ＶＢＵＳの電圧レベルに関わらずＰＭＯＳトランジスタＰ２が導通することはなく、入出力端子ＢＵＳと電源電圧ＶＤＤとの間に漏れ電流が流れることはない。

ここで、ＮＭＯＳトランジスタＮ５のゲート端子に印加される電圧は電源電圧ＶＤＤであるとして説明したが、バッファ回路１５が後述する電圧降圧機能を備えていればゲート端子には降圧電圧ＶＤＤＬが供給されることとなる。ＮＭＯＳトランジスタＮ５の飽和特性によりゲート端子Ｇ４に供給される電圧ＶＧ４は、第５図中の（ＩＩ）に示すＶＤＤＬ−Ｖｔｈｎとなり、ＰＭＯＳトランジスタＰ４は更に確実に導通状態にバイアスされることとなる。

次に、Ｎウェル電圧制御回路１３の具体例を第２図乃至第４図にて説明する。

第２図に示す第１具体例のＮウェル電圧制御回路１３Ａでは、ソース端子が電源電圧ＶＤＤに接続され、ドレイン端子およびバックゲート端子がＮウェルＮＷに接続されるＰＭＯＳトランジスタＰ３１Ａと、ソース端子が入出力端子ＢＵＳに接続され、ドレイン端子およびバックゲート端子がＮウェルＮＷに接続され、更にゲート端子が電源電圧ＶＤＤに接続されるＰＭＯＳトランジスタＰ３２Ａとが備えられている。

ＰＭＯＳトランジスタＰ３１Ａは、ゲート端子Ｇ３１Ａに接続されるＰＭＯＳトランジスタ制御部により導通・非導通が制御される。
ＰＭＯＳトランジスタ制御部は、ＮＭＯＳトランジスタＮ３１Ａ、ＰＭＯＳトランジスタＰ３３Ａ、そして、必要に応じて第１電圧降圧部３１が備えられている。ＮＭＯＳトランジスタＮ３１Ａは、ドレイン端子が入出力端子ＢＵＳに接続され、ソース端子が第１電圧降圧部３１を介してＰＭＯＳトランジスタＰ３１Ａのゲート端子Ｇ３１Ａに接続され、ゲート端子が電源電圧ＶＤＤに接続されている。ＰＭＯＳトランジスタＰ３３Ａは、ソース端子が入出力端子ＢＵＳに接続され、ドレイン端子がＰＭＯＳトランジスタＰ３１Ａのゲート端子Ｇ３１Ａに接続され、バックゲート端子はＮウェルＮＷに接続され、ゲート端子が電源電圧ＶＤＤに接続されている。

第１電圧降圧部３１は、ＮＭＯＳトランジスタＮ３１Ａのソース端子からの電圧を降圧して、ＰＭＯＳトランジスタＰ３１Ａのゲート端子Ｇ３１Ａに供給する。

第２図では、第１電圧降圧部３１の具体例を合わせて示す。具体例（Ａ）は、所定数のダイオードを直列接続して降圧する。ダイオードの所定数を適宜に設定することにより、ＰＭＯＳトランジスタＰ３１Ａを導通する際には、ＰＭＯＳトランジスタＰ３１Ａのゲート端子Ｇ３１Ａに、電源電圧ＶＤＤから閾値電圧Ｖｔｈｐを減じた電圧以下の電圧が供給される。具体例（Ｂ）は、ＮＭＯＳトランジスタＮ３１Ａのソース端子の電圧を抵抗素子により分圧する。分圧比を適宜に設定してやれば、ＰＭＯＳトランジスタＰ３１Ａのゲート端子Ｇ３１Ａに、電源電圧ＶＤＤから閾値電圧Ｖｔｈｐを減じた電圧以下の電圧が供給される。

第３図に示す第２具体例のＮウェル電圧制御回路１３Ｂは、ＰＭＯＳトランジスタ制御部に関して、第１具体例のＮウェル電圧制御回路１３Ａ（第２図）の第１電圧降圧部３１に代えて第２電圧降圧部３２が備えられている。

ＰＭＯＳトランジスタ制御部において、ＮＭＯＳトランジスタＮ３１Ｂは、ソース端子がＰＭＯＳトランジスタＰ３１Ｂのゲート端子Ｇ３１Ｂに直接接続されると共に、ゲート端子が第２電圧降圧部３２を介して電源電圧ＶＤＤに接続されている。

第２電圧降圧部３２は、電源電圧ＶＤＤを降圧してＮＭＯＳトランジスタＮ３１Ｂのゲート端子をバイアスする。これにより、ＮＭＯＳトランジスタＮ３１Ｂのソース端子に適宜に降圧された電圧が出力されゲート端子Ｇ３１Ｂに供給することができる。

第３図に示す第２電圧降圧部３２の具体例は、第１電圧降圧部３１（第２図）の具体例と同様である。所定数のダイオードを直列接続することにより（具体例（Ａ））、また電源電圧ＶＤＤを抵抗素子により分圧することにより（具体例（Ｂ））、降圧された電圧を得ることができる。

第１、第２具体例のＮウェル電圧制御回路１３Ａ、１３Ｂでは、印加電圧ＶＢＵＳが、電源電圧ＶＤＤに閾値電圧Ｖｔｈｐを加えた電圧以上の場合（ＶＢＵＳ≧ＶＤＤ＋Ｖｔｈｐ）には、ＰＭＯＳトランジスタＰ３３Ａ、Ｐ３３Ｂが導通しゲート端子Ｇ３１Ａ、Ｇ３１Ｂを電圧ＶＢＵＳにバイアスして、ＰＭＯＳトランジスタＰ３１Ａ、Ｐ３１Ｂは非導通となる。一方、ＰＭＯＳトランジスタＰ３２Ａ、Ｐ３２Ｂは導通しＮウェルＮＷの電位は印加電圧ＶＢＵＳとなる。

印加電圧ＶＢＵＳが、電源電圧ＶＤＤに閾値電圧Ｖｔｈｐを加えた電圧未満に降圧すると（ＶＢＵＳ＜ＶＤＤ＋Ｖｔｈｐ）、ＰＭＯＳトランジスタＰ３２Ａ、Ｐ３３Ａ、Ｐ３２Ｂ、Ｐ３３Ｂは非導通となる。一方、ＮＭＯＳトランジスタＮ３１Ａ、Ｎ３１Ｂは導通する。

印加電圧ＶＢＵＳがＮＭＯＳトランジスタＮ３１Ａ、Ｎ３１Ｂのゲート端子の電圧から閾値電圧Ｖｔｈｎを減じた電圧に降圧するまでは、ＮＭＯＳトランジスタＮ３１Ａ、Ｎ３１Ｂは飽和動作をするため、ソース端子の電圧はゲート端子の電圧から閾値電圧Ｖｔｈｎを減じた電圧に略固定される。それ以上に降圧すると、ＮＭＯＳトランジスタＮ３１Ａ、Ｎ３１Ｂは線形動作して導通することとなり、ＮＭＯＳトランジスタＮ３１Ａ、Ｎ３１Ｂのソース端子には印加電圧ＶＢＵＳがそのまま出力される。

ここで、ＮＭＯＳトランジスタＮ３１Ａ、Ｎ３１Ｂのゲート端子に供給される電圧は、電源電圧ＶＤＤ（第２図）、または電源電圧ＶＤＤから降圧された電圧（第３図）である。この電圧が、直接に（第３図）、または降圧されて（第２図）、ＰＭＯＳトランジスタＰ３１Ａ、Ｐ３１Ｂのゲート端子Ｇ３１Ａ、Ｇ３１Ｂに供給される。第１および第２電圧降圧部３１、３２がない場合に、電源電圧ＶＤＤからＮＭＯＳトランジスタＮ３１Ａ、Ｎ３１Ｂの閾値電圧Ｖｔｈｎを減じた電圧になることを上限として印加電圧ＶＢＵＳが設定される。

ＮＭＯＳトランジスタＮ３１Ａ、Ｎ３１ＢとＰＭＯＳトランジスタＰ３１Ａ、Ｐ３１Ｂとの閾値電圧は略等しいとする場合、ＰＭＯＳトランジスタＰ３１Ａ、Ｐ３１Ｂは、ゲート・ソース間の電位差が閾値電圧Ｖｔｈｐ以上に印加されることになる。導通してＮウェルＮＷに電源電圧ＶＤＤが供給される。

また、ＮＭＯＳトランジスタＮ３１Ａ、Ｎ３１ＢとＰＭＯＳトランジスタＰ３１Ａ、Ｐ３１Ｂとの閾値電圧が異なる場合にも、第１または第２電圧降圧部３１、３２の少なくとも何れか一方を備えることにより、印加電圧ＶＢＵＳを十分に降圧して、ＰＭＯＳトランジスタＰ３１Ａ、Ｐ３１Ｂを導通させることができる。

第４図に示す第３具体例のＮウェル電圧制御回路１３Ｃでは、第１、第２具体例のＮウェル電圧制御回路１３Ａ、１３Ｂ（第２図、第３図）において、ＰＭＯＳトランジスタ制御部によりＰＭＯＳトランジスタＰ３１Ａ、Ｐ３１Ｂを制御し、ＰＭＯＳトランジスタＰ３２Ａ、Ｐ３２Ｂのゲート端子を電源電圧ＶＤＤに接続した接続関係を、逆転させた構成である。すなわち、ＮＭＯＳトランジスタＮ３１ＣおよびＰＭＯＳトランジスタＰ３３Ｃを、ＰＭＯＳトランジスタＰ３２Ｃのゲート端子Ｇ３２Ｃと電源電圧ＶＤＤとの間に備え、ＮＭＯＳトランジスタＮ３１Ｃのゲート端子を入出力端子ＢＵＳに接続する。また、ＰＭＯＳトランジスタＰ３１Ｃ、Ｐ３３Ｃのゲート端子は入出力端子ＢＵＳに接続する。この場合、第１電圧降圧部３１、第２電圧降圧部３２については第１、第２具体例のＮウェル電圧制御回路１３Ａ、１３Ｂと同様な接続とすることができる。すなわち、第１電圧降圧部３１は、ＮＭＯＳトランジスタＮ３１Ｃとゲート端子Ｇ３２Ｃとの間に備えることができる。第２電圧降圧部３２は、ＮＭＯＳトランジスタＮ３１Ｃのゲート端子と入出力端子ＢＵＳとの間に接続することができる。

第３具体例のＮウェル電圧制御回路１３Ｃでは、第１、第２電圧降圧部３１、３２を備えない場合には、印加電圧ＶＢＵＳが電源電圧ＶＤＤに閾値電圧Ｖｔｈｎを加えた電圧未満で、ＮＭＯＳトランジスタＮ３１Ｃが飽和動作する。ＰＭＯＳトランジスタＰ３２Ｃのゲート端子Ｇ３２Ｃには印加電圧ＶＢＵＳから閾値電圧Ｖｔｈｎを減じた電圧が供給される。ＮＭＯＳ／ＰＭＯＳの両閾値電圧が略等しいという条件で、ＰＭＯＳトランジスタＰ３２Ｃが導通して、Ｎウェル電位ＶＮＷを印加電圧ＶＢＵＳとする。

印加電圧ＶＢＵＳが電源電圧ＶＤＤに閾値電圧Ｖｔｈｎを加えた電圧以上になると、ＮＭＯＳトランジスタＮ３１Ｃは線形動作する。ＰＭＯＳトランジスタＰ３２Ｃのゲート端子Ｇ３２Ｃには電源電圧ＶＤＤが供給される。ＰＭＯＳトランジスタＰ３２Ｃが導通されて、ＮウェルＮＷには印加電圧ＶＢＵＳが供給される。

尚、第１、第２電圧降圧部３１、３２を備えた場合の作用・効果については、第１、第２具体例のＮウェル電圧制御回路１３Ａ、１３Ｂの場合と同様であるのでここでの説明は省略する。ここで、第１電圧降圧部３１による電圧降下の効果によれば、印加電圧ＶＢＵＳが電源電圧ＶＤＤに閾値電圧Ｖｔｈｎを加算した電圧以上の電圧においては、電源電圧ＶＤＤから第１電圧降圧部３１により降圧された電圧レベルがゲート端子Ｇ３２Ｃに設定され、第２電圧降圧部３２による電圧降下の効果によれば、ゲート端子Ｇ３２Ｃには、印加電圧ＶＢＵＳから第２電圧降圧部３２により降圧された電圧レベルを減じ、更に閾値電圧Ｖｔｈｎを減じた電圧レベルに設定される。

第７図に示す第２実施形態の入出力バッファ回路２では、第１実施形態の入出力バッファ回路１とは異なり、外部とのインターフェース用に出力バッファ部分については、内部回路において使用される電源電圧ＶＤＤに比して高電圧の電源電圧ＶＤＤＨを使用する。更に、電源電圧ＶＤＤで動作する回路部分と、高電源電圧ＶＤＤＨで動作する回路部分とのインターフェースとして、レベル変換回路１９、２０、２１が備えられている。尚、ＮＭＯＳトランジスタＮ５のゲート端子には電源電圧ＶＤＤが印加される。

第２実施形態の入出力バッファ回路２では、第１実施形態の入出力バッファ回路１と同様の作用・効果を奏するものである。ＮＭＯＳトランジスタＮ５のゲート端子に電源電圧ＶＤＤが印加されることによる作用・効果は、入出力バッファ回路１において、バッファ回路１５が電圧降圧機能を備えている場合と同様である。即ち、ゲート端子電圧ＶＧ４は、高電源電圧ＶＤＤＨに比して降圧された電源電圧ＶＤＤから、更に閾値電圧Ｖｔｈｎを減じた電圧となり（ＶＧ４＝ＶＤＤ−Ｖｔｈｎ）、ＰＭＯＳトランジスタＰ４をより確実に導通状態にバイアスすることができる。

ここで、第８図（Ａ）により、第１実施形態のバッファ回路１５において、出力電圧が電源電圧ＶＤＤから降圧された電圧ＶＤＤＬにレベルシフトされる場合の具体例１５Ａ、および第２実施形態のレベル変換回路１９乃至２１において、出力電圧が電源電圧ＶＤＤより高電圧の電源電圧ＶＤＤＨにレベルシフトされる場合の具体例（１９Ａ乃至２１Ａ）を示す。

入力信号ＩＮは、ＰＭＯＳトランジスタＰ５２およびＮＭＯＳトランジスタＮ５２で構成されるインバータゲートと、ＮＭＯＳトランジスタＮ５１とのゲート端子に入力される。インバータゲートの出力端子は、ＮＭＯＳトランジスタＮ５３のゲート端子に接続されている。ＮＭＯＳトランジスタＮ５１、Ｎ５３は、ソース端子が接地電圧に接続されると共に、ドレイン端子は、各々、ＰＭＯＳトランジスタＰ５１、Ｐ５３のドレイン端子に接続されている。ＰＭＯＳトランジスタＰ５１、Ｐ５３のゲート端子は、互いに他のトランジスタのドレイン端子に接続され、ソース端子は共に降圧された電圧ＶＤＤＬ（１５Ａの場合）、または高電源電圧ＶＤＤＨ（１９Ａ乃至２１Ａの場合）に接続されている。

ハイレベルの入力信号ＩＮが入力されるとする。ＮＭＯＳトランジスタＮ５１が導通しＰＭＯＳトランジスタＰ５３のゲート端子電圧を接地電圧にすることにより、ＰＭＯＳトランジスタＰ５３が導通する。また、インバータゲートにより反転されたローレベルの信号がＮＭＯＳトランジスタＮ５３のゲート端子に入力されて、ＮＭＯＳトランジスタＮ５３は非導通となる。従って、出力される信号ＯＵＴはＰＭＯＳトランジスタＰ５３を介して降圧電圧ＶＤＤＬまたは高電源電圧ＶＤＤＨとなる。

ここで、出力される信号ＯＵＴはＰＭＯＳトランジスタＰ５１のゲート端子に入力され、ＰＭＯＳトランジスタＰ５１を非導通とする。

入力信号ＩＮとして、接地電圧のローレベル信号が入力されるとする。この場合には、ＮＭＯＳトランジスタＮ５１が非導通となり、ＰＭＯＳトランジスタＰ５３のゲート端子から接地電圧への径路は遮断される。一方、インバータゲートにより反転されたハイレベルの信号がＮＭＯＳトランジスタＮ５３のゲート端子に入力されるので、ＮＭＯＳトランジスタＮ５３は導通する。従って、出力される信号ＯＵＴは、ＮＭＯＳトランジスタＮ５３を介して接地電圧となる。出力される信号ＯＵＴはＰＭＯＳトランジスタＰ５１のゲート端子に入力され、ＰＭＯＳトランジスタＰ５１が導通して、ＰＭＯＳトランジスタＰ５３を非導通に維持する。

尚、第８図（Ｂ）に示すように、ソース・ドレイン端子にそれぞれ入力信号ＩＮ・出力信号ＯＵＴが入出力され、ゲート端子に電源電圧ＶＤＤが接続された、ＮＭＯＳトランジスタＮ５４により降圧回路を形成することもできる。この場合、入力信号ＩＮとして電源電圧ＶＤＤレベルのハイレベル信号が入力されると、電源電圧ＶＤＤレベルから閾値電圧Ｖｔｈｎを減じた電圧が出力される。

第９図、第１０図には、第１、第２実施形態の入出力バッファ回路１、２を使用して、入出力端子ＢＵＳを介して自己の電源電圧より高い電圧レベルの印加電圧ＶＢＵＳが印加される場合の動作状態を示す。

第９図に示す第１の動作状態は、出力状態から非出力状態に切り替わる際に、従来技術においては、インターフェース回路ＩＦから供給される電圧ＶＤＤｅｘから入出力端子ＢＵＳを介して電源電圧ＶＤＤに漏れ電流ＩＩＮが流れてしまう結果、バッファ回路Ｂｕｆが入出力端子ＢＵＳの電圧レベルＶＢＵＳを正しく認識できない課題があるところ（第１２図の第１の課題）、入出力バッファ回路１、２では、出力状態から非出力状態への切り替わりの際にも不要な電流は流れず、入出力端子ＢＵＳの電源レベルＶＢＵＳをバッファ回路Ｂｕｆが正しく認識できることを示す。出力電圧ＶＸは正しく出力される。

第１０図に示す第２の動作状態は、ＮＭＯＳトランジスタのオープンドレイン構成においてバス線路ＢＵＳを充電する際に、従来技術においては、外部プルアップ抵抗Ｒｕｐにより充電に所定時間を要し、電圧ＶＤＤｅｘから電源電圧ＶＤＤに漏れ電流ＩＩＮが流れてしまう結果、バッファ回路Ｂｕｆが電圧レベルＶＢＵＳを正しく認識できない課題があるところ（第１３図の第２の課題）、入出力バッファ回路１、２では、充電途中でも不要な電流は流れず、入出力端子ＢＵＳの電源レベルＶＢＵＳをバッファ回路Ｂｕｆが正しく認識できることを示す。出力電圧ＶＸは正しく出力される。

以上詳細に説明したとおり、第１、第２実施形態に係る入出力バッファ回路１、２では、非出力状態である入力状態において、ＰＭＯＳトランジスタＰ２のゲート端子Ｇ２がフローティング状態になることはなく、少なくとも電源電圧ＶＤＤに設定される。出力状態から入力状態に移行した際、入出力端子ＢＵＳに印加される印加電圧ＶＢＵＳが電源電圧ＶＤＤにＰＭＯＳトランジスタの閾値電圧Ｖｔｈｐを加えた電圧以上である場合に、ゲート端子Ｇ２は短時間に電源電圧ＶＤＤから印加電圧ＶＢＵＳに設定される。このため、ＰＭＯＳトランジスタＰ２の導通により入出力端子ＢＵＳから電源電圧源ＶＤＤに不要な漏れ電流が流れることはない。入出力端子ＢＵＳへの不要な漏れ電流の流入を防止することができる。また、不要な漏れ電流がないので印加電圧ＢＵＳの電圧レベルが変動することはなく、所定の電圧レベルに維持することができる。

また、入力状態において、ＰＭＯＳトランジスタＰ２は、ゲート駆動部８によりゲート端子Ｇ２が電源電圧ＶＤＤに設定されて（ＶＧ２＝ＶＤＤ）、電源電圧ＶＤＤに閾値電圧Ｖｔｈｐを加えた電圧未満の電圧において非導通状態に維持される。加えて、電源電圧ＶＤＤに閾値電圧Ｖｔｈｐを加えた電圧以上の電圧において、ゲート端子Ｇ２が印加電圧ＶＢＵＳに設定されて非導通状態に維持される。更にこの場合、ゲート駆動部８に過電圧が印加されることもない。また、ゲート端子Ｇ２からゲート駆動部８を介して電源電圧ＶＤＤに至る不要な漏れ電流が流れることはなく、不要な漏れ電流を防止することができる。更に、不要な漏れ電流がないので、入出力端子ＢＵＳを所定の電圧レベルに設定することができる。

また、ＰＭＯＳトランジスタＰ４のゲート端子Ｇ４に印加される電圧は、電源電圧ＶＤＤあるいは降圧された電圧ＶＤＤＬから、ＮＭＯＳトランジスタＮ５の閾値電圧Ｖｔｈｎを減じた電圧に制限されるので、電源電圧ＶＤＤに閾値電圧Ｖｔｈｐを加えた電圧未満の電圧において、ＰＭＯＳトランジスタＰ４を確実に導通させることができる。ＰＭＯＳトランジスタＰ２のゲート端子Ｇ２を電源電圧ＶＤＤに設定することができる。

尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。

第１実施形態の半導体装置に係る回路図である。 Ｎウェル電圧制御回路の第1具体例を示す回路図である。 Ｎウェル電圧制御回路の第２具体例を示す回路図である。 Ｎウェル電圧制御回路の第３具体例を示す回路図である。 実施形態におけるＰＭＯＳトランジスタＰ４のゲート端子電圧（ＶＧ４）特性を示す特性図である。 実施形態におけるＰＭＯＳトランジスタＰ２のゲート端子電圧（ＶＧ２）特性を示す特性図である。 第２実施形態の半導体装置に係る回路図である。 レベル変換回路の具体例を示す回路図である。 実施形態における第１の動作状態を示す説明図である。 実施形態における第２の動作状態を示す説明図である。 従来技術の半導体装置に係る回路図である。 従来技術における第１の課題を示す説明図である。 従来技術における第２の課題を示す説明図である。

Claims (9)

1. 自己の電源電圧に比して高い電圧信号が、出力端子または入出力端子に印加される場合のある半導体装置において、
   電源電圧源と、前記出力端子または前記入出力端子との間に直列接続されてなる、第１ＰＭＯＳトランジスタと、第２ＰＭＯＳトランジスタとを備え、
   前記第１ＰＭＯＳトランジスタのゲート端子は、非出力状態において前記電源電圧に保持されると共に、出力状態において出力信号に応じて駆動され、
   前記第２ＰＭＯＳトランジスタのゲート端子は、非出力状態において前記出力端子または前記入出力端子に印加される印加電圧が、
   前記電源電圧に所定電圧を加えた電圧以上の電圧である第１領域では前記印加電圧に、
   前記電源電圧に所定電圧を加えた電圧未満の電圧である第２領域では前記電源電圧に設定され、
   前記電源電圧に所定電圧を加えた電圧とは、前記第２ＰＭＯＳトランジスタのゲート端子が前記電源電圧に設定されている場合に、前記第２ＰＭＯＳトランジスタが前記出力端子または前記入出力端子から前記電源電圧源に向けて導通し始める際の前記印加電圧であることを特徴とする半導体装置。
2. 自己の電源電圧に比して高い電圧信号が、出力端子または入出力端子に印加される場合のある半導体装置において、
   電源電圧源と、前記出力端子または前記入出力端子との間に直列接続されてなる、第１ＰＭＯＳトランジスタと、第２ＰＭＯＳトランジスタとを備え、
   前記第１ＰＭＯＳトランジスタのゲート端子は、非出力状態において前記電源電圧に保持されると共に、出力状態において出力信号に応じて駆動され、
   前記第２ＰＭＯＳトランジスタのゲート端子は、非出力状態において前記出力端子または前記入出力端子に印加される印加電圧が、
   前記電源電圧に所定電圧を加えた電圧以上の電圧である第１領域では前記印加電圧に、
   前記電源電圧に所定電圧を加えた電圧未満の電圧である第２領域では前記電源電圧に設定され、
   前記所定電圧は、前記第２ＰＭＯＳトランジスタのゲート端子が前記電源電圧に設定されている場合に、前記第２ＰＭＯＳトランジスタが前記出力端子または前記入出力端子から前記電源電圧源に向けて導通し始める際の前記第２ＰＭＯＳトランジスタの閾値電圧に相当する電圧であることを特徴とする半導体装置。
3. 非出力状態において前記電源電圧を供給し、出力状態において接地電圧を供給するゲート駆動部と、
   前記ゲート駆動部と前記第２ＰＭＯＳトランジスタのゲート端子との間に、前記第１領域において前記第２ＰＭＯＳトランジスタのゲート端子から前記ゲート駆動部への前記印加電圧の印加を阻止し、前記第２領域および出力状態において前記ゲート駆動部からの供給電圧を前記第２ＰＭＯＳトランジスタのゲート端子に供給する第１ゲート電圧制御部とを備えることを特徴とする請求項１または２に記載の半導体装置。
4. 前記第１ゲート電圧制御部は、
   前記ゲート駆動部と前記第２ＰＭＯＳトランジスタのゲート端子とを接続する第３ＰＭＯＳトランジスタを備え、
   前記第３ＰＭＯＳトランジスタは、前記第２領域において導通することを特徴とする請求項３に記載の半導体装置。
5. 前記第１ゲート電圧制御部は、
   前記第３ＰＭＯＳトランジスタを含む第１トランスミッションゲートを備えることを特徴とする請求項４に記載の半導体装置。
6. 前記第３ＰＭＯＳトランジスタのゲート端子を、前記第１領域では前記印加電圧に設定し、前記第２領域では前記電源電圧から前記第３ＰＭＯＳトランジスタが導通し始める電圧以下の電圧に設定する第２ゲート電圧制御部を備えることを特徴とする請求項４に記載の半導体装置。
7. 前記導通し始める電圧とは、前記第３ＰＭＯＳトランジスタの閾値電圧に相当する電圧であることを特徴とする請求項６に記載の半導体装置。
8. 前記第２ゲート電圧制御部は、
   前記出力端子または前記入出力端子と、前記第３ＰＭＯＳトランジスタのゲート端子とを接続し、ゲート端子に前記電源電圧源が接続されてなる第４ＰＭＯＳトランジスタを備えることを特徴とする請求項６に記載の半導体装置。
9. 前記第２ゲート電圧制御部は、
   前記出力端子または前記入出力端子と、前記第３ＰＭＯＳトランジスタのゲート端子とを接続する第１ＮＭＯＳトランジスタを備え、
   前記第１ＮＭＯＳトランジスタのゲート端子は、非出力状態において前記電源電圧に設定され、出力状態において接地電圧に設定されることを特徴とする請求項６に記載の半導体装置。

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