JP2001298356A - レベルシフト回路 - Google Patents

Abstract

(57)【要約】 【課題】 小型ラッチでノードをプルアップすることが
なく、高速動作し且つレイアウト面積が小さいレベルシ
フト回路を提供する。 【解決手段】 ２個のＰ型トランジスタで構成されるラ
ッチを備えたレベルシフト回路において、端子ＩＮの入
力信号が例えばＨからＬレベルに変化した時、Ｎ型トラ
ンジスタＮ２がＯＮしてノードＷ２の電位を低下させる
が、Ｐ型トランジスタＰ４はＯＦＦ状態にあって、高電
圧源ＶＤＤ３からトランジスタＰ２、Ｎ２を経て接地に
流れる貫通電流が遮断される。一方、Ｎ型トランジスタ
Ｎ１はＯＦＦ、Ｐ型トランジスタＰ３もＯＦＦとなり、
ノードＷ１の両端は遮断されるが、高電圧源ＶＤＤ３が
Ｐ型トランジスタＰ４、抵抗Ｐ５及びＰ型トランジスタ
Ｐ１を経てノードＷ１を高電圧にプルアップする。従っ
て、Ｎ型トランジスタＮ１、Ｎ２の駆動容量が少なく、
遅延時間が短縮される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、論理レベルを変換
するレベルシフト回路に関し、特に、信号変化時に生じ
る貫通電流を防止する構成を持つものに関する。

【０００２】

【従来の技術】従来より、レベルシフト回路として、ラ
ッチ型レベルシフト回路が知られている。このレベルシ
フト回路を具体的構成を図３２に示す。同図のレベルシ
フト回路は、２個のＮ型トランジスタ５１、５２と、ゲ
ートが互いに相手方のドレインに接続されるクロスカッ
プル接続の２個のＰ型トランジスタ５３、５４と、第１
及び第２のインバータ５５、５６を備えている。前記第
１のインバータ５５は入力端子ＩＮの入力信号を反転
し、例えば１．５ｖ等の低電圧源ＶＤＤで動作する。前
記第１のインバータ５５以外の素子は、例えば３．３ｖ
等の高電圧源ＶＤＤ３で動作する高電圧側の素子であっ
て、２個のＮ型トランジスタ５１、５２は、接地される
と共に、互いに相補の信号、即ち、各々入力端子ＩＮの
入力信号、及び第１のインバータ５５からの入力信号の
反転信号を受ける。前記２個のＰ型トランジスタ５３、
５４は、ソースが高電圧源ＶＤＤ３に接続され、ドレイ
ンが各々Ｎ型トランジスタ５１、５２のドレインに接続
され、前記第２のインバータ５６は、一方のＮ型トラン
ジスタ５２とＰ型トランジスタ５４との接続点に接続さ
れ、その出力側は出力端子ＯＵＴに接続されている。

【０００３】次に、前記レベルシフト回路の動作を説明
する。静止状態では、例えば入力信号がＨ（ＶＤＤ）レ
ベル、その反転信号がＬ（ＶＳＳ＝０ｖ）レベルのと
き、Ｎ型トランジスタ５１はＯＮ、Ｎ型トランジスタ５
２はＯＦＦ、Ｐ型トランジスタ５３はＯＦＦ、Ｐ型トラ
ンジスタ５４はＯＮ状態にある。また、この状態では、
一方のＮ型トランジスタ５１とＰ型トランジスタ５３と
の接続点であるノードＷ１はＬ（ＶＳＳ）レベル、他方
のＮ型トランジスタ５２とＰ型トランジスタ５４との接
続点であるノードＷ２は、Ｈ（ＶＤＤ３）レベルにあ
る。トランジスタ５１と５３、トランジスタ５２と５４
は、各々相補的な関係にあるので、この静止状態では電
流は流れていない。

【０００４】その後、入力信号がＬ（ＶＳＳ）レベルに
変化し、動作時になると、図３３に示すように、Ｎ型ト
ランジスタ５１がＯＦＦ、Ｎ型トランジスタ５２がＯＮ
する。従って、高電圧源ＶＤＤ３からＯＮ状態のＰ型ト
ランジスタ５４及びＮ型トランジスタ５２を経て貫通電
流Ｉが流れ、ノードＷ２の電位はＨ（ＶＤＤ３）レベル
から低下し始める。ノードＷ２の電位がＶＤＤ３−Ｖｔ
ｐ（ＶｔｐはＰ型トランジスタ５３のしきい値電圧）以
下に低下すると、Ｐ型トランジスタ５３がＯＮし始め、
ノードＷ１の電位は上昇して、Ｐ型トランジスタ５４の
ドレイン電流は少なくなり、ノードＷ２の電位は一層低
くなる。

【０００５】最終的に、ノードＷ１の電位はＨ（ＶＤＤ
３）レベル、ノードＷ２の電位はＬ（０ｖ）レベルにな
り、貫通電流は流れなくなって、第２のインバータ５６
により出力論理が反転し、次の入力信号の変化待ち状態
となる。以上、入力信号がＨレベルからＬレベルに変化
した場合について説明したが、その逆に変化した場合も
同様である。

【０００６】しかしながら、前記従来のレベルシフト回
路では、動作時にＰ型トランジスタ５４及びＮ型トラン
ジスタ５２を通じる貫通電流を流してノードＷ２の電位
を変化させている関係上、貫通電流が流れる分、消費電
力が増大するという欠点があった。

【０００７】そこで、従来、例えば特開平１０−１９０
４３８号公報や特開平７−１０６９４６号公報に開示さ
れるものでは、出力ノードＷ２の電位変化に応じて貫通
電流を遮断する構成を持つレベルシフト回路を提案して
いる。このレベルシフト回路の構成を図３４に示す。同
図のレベルシフト回路は、前記図３２の構成に加えて、
高電圧源ＶＤＤ３と２個のＰ型トランジスタ５３、５４
との間に、各々、Ｐ型トランジスタよりなる電流遮断ト
ランジスタ５７、５８を配置すると共に、一方の電流遮
断トランジスタ５７のゲートには２個のインバータより
成る遅延素子５９、６０を介してノードＷ１の電位が印
可され、他方の電流遮断トランジスタ５８のゲートには
２個遅延素子６１、６２を介してノードＷ２の電位が印
可される。更に、２つのノードＷ１、Ｗ２には小型ラッ
チ６３が接続され、このラッチ６３は２個のＰ型トラン
ジスタ６４、６５を有し、これ等トランジスタは、ソー
スが高電圧源ＶＤＤ３に接続され、ドレインが各々ノー
ドＷ１、Ｗ２及び相手方のゲートに接続される。

【０００８】前記従来の貫通電流遮断機能を持つレベル
シフト回路では、例えば入力信号がＨレベルの場合に
は、ノードＷ２の電位はＨ（ＶＤＤ３）レベルにあっ
て、電流遮断トランジスタ５８がＯＦＦしており、高電
圧源ＶＤＤ３とＰ型トランジスタ５４との接続は遮断さ
れている。また、ノードＷ１の電位はＬ（０ｖ）レベル
にあって、Ｐ型トランジスタ５３及び電流遮断トランジ
スタ５７はＯＮしており、高電圧源ＶＤＤ３とＰ型トラ
ンジスタ５３とは接続されている。この状態から入力信
号がＬレベルに変化した動作時には、Ｎ型トランジスタ
５１のＯＦＦ動作によりノードＷ１と接地との接続が遮
断されると共に、Ｎ型トランジスタ５２のＯＮ動作によ
りノードＷ２が接地されて、ノードＷ２の電位は低下す
る。この電位の低下変化は電流遮断トランジスタ５８に
伝達されるが、その伝達は２個の遅延素子６１、６２に
より所定の遅延時間遅れる。その遅れ時間の間では、ノ
ードＷ２の電位低下によりＰ型トランジスタ５３がＯＮ
して、高電圧源ＶＤＤ３とノードＷ１とが接続され、ノ
ードＷ１の電位が上昇し、Ｐ型トランジスタ５４がＯＦ
Ｆする。そして、その後に前記電流遮断トランジスタ５
８がＯＮする。従って、この動作時にＮ型トランジスタ
５２がＯＮしても、高電圧源ＶＤＤ３からＰ型トランジ
スタ５４及びＮ型トランジスタ５２を通じた貫通電流が
遮断されるので、消費電力が低減される。一方、前記ノ
ードＷ１の電位上昇により、所定時間遅れて電流遮断ト
ランジスタ５７がＯＦＦ動作すると、ノードＷ１がハイ
インピーダンス状態になって出力が不定となることを防
止するため、前記小型ラッチ６３がノードＷ２の電位低
下に応じて内部のＰ型トランジスタ６２をＯＮさせて、
ノードＷ１に高電圧源ＶＤＤ３を接続して、ノードＷ１
をプルアップする。

【０００９】

【発明が解決しようとする課題】しかしながら、前記従
来の貫通電流遮断機能を持つレベルシフト回路では、小
型ラッチ６３は、低電圧であっても動作可能なように十
分ゲート長Ｌを大きくし、トランジスタのＯＮ抵抗を大
きくする必要があるが、Ｎ型トランジスタ５１、５２は
一般的に動作電流が小さいため、このＮ型トランジスタ
５１、５２の駆動容量が前記小型ラッチ６１によって増
大し、入力信号の論理レベル変化からレベルシフト回路
の出力端子ＯＵＴの論理レベル変化までの遅延時間が長
くなる欠点がある。

【００１０】更に、前記従来の貫通電流遮断機能を持つ
レベルシフト回路では、Ｎ型トランジスタ５１、５２の
ドレインにラッチ６３が接続されているため、出力端子
ＯＵＴの論理レベルを変化させるためには、これ等Ｎ型
トランジスタ５１、５２のドレインの電位、即ちノード
Ｗ１、Ｗ２の電位を高電圧源ＶＤＤ３の電位と接地電位
とにフルスイングさせる必要があり、このことが遅延時
間を長くする他の原因ともなっている。一方、遅延時間
を短縮するようにＮ型トランジスタ５１、５２の電流能
力を大きくすると、これ等Ｎ型トランジスタ５１、５２
のサイズが大型化する。特に、低電圧源ＶＤＤが低電圧
化すると、Ｎ型トランジスタ５１、５２を流れる電流値
が小さくなるため、これ等Ｎ型トランジスタ５１、５２
のサイズが一層大型化するため、面積の増大を招く欠点
が生じる。

【００１１】本発明はかかる点に鑑み、その目的は、前
記従来のような小型ラッチを配置することなく、高速に
動作して遅延時間が短い貫通電流遮断機能付きのレベル
シフト回路を提供することにある。

【００１２】

【課題を解決するための手段】以上の目的を達成するた
め、本発明では、電流遮断トランジスタとクロスカップ
ル接続されたトランジスタとの接続点に抵抗を接続し、
この抵抗を介して前記接続点を高電圧にプルアップする
構成を採用する。

【００１３】また、以上の目的を達成するため、本発明
では、レベルシフト回路としてクロスカップル接続され
た２個のトランジスタを有しない新規なレベルシフト回
路を提供する。

【００１４】即ち、請求項１記載の発明のレベルシフト
回路は、第１の電圧源を電源とする相補の入力信号が入
力され、一端が接地され、他端が第１及び第２のノード
に各々接続された第１及び第２のＮ型トランジスタと、
一端が第２の電圧源に接続され、他端が前記第１及び第
２のノードに各々接続されたクロスカップル接続の第１
及び第２のＰ型トランジスタと、前記入力信号のレベル
変化時に前記第２の電圧源と前記第１又は第２のＰ型ト
ランジスタとの接続を断って貫通電流を遮断する電流遮
断部と、前記入力信号の定常時に、前記第２の電圧源を
前記第１又は第２のノードに接続する抵抗とを備えたこ
とを特徴とする。

【００１５】請求項２記載の発明は、前記請求項１記載
のレベルシフト回路において、前記電流遮断部は、前記
第２の電圧源と前記第１のＰ型トランジスタとの間に配
置された第３のＰ型トランジスタと、前記第２の電圧源
と前記第２のＰ型トランジスタとの間に配置された第４
のＰ型トランジスタとを備え、前記抵抗は、前記第１の
Ｐ型トランジスタと前記第３のＰ型トランジスタとの接
続点、及び前記第２のＰ型トランジスタと前記第４のＰ
型トランジスタとの接続点に接続されたトランジスタよ
り成ることを特徴とする。

【００１６】請求項３記載の発明は、前記請求項１記載
のレベルシフト回路において、前記抵抗は、前記第２の
電圧源と前記第１及び第３のＰ型トランジスタ同士の接
続点との間に配置される第１の抵抗と、前記第２の電圧
源と前記第２及び第４のＰ型トランジスタ同士の接続点
との間に配置される第２の抵抗とから成ることを特徴と
している。

【００１７】請求項４記載の発明は、前記請求項３記載
のレベルシフト回路において、前記第１の抵抗は、前記
第２のノードの電位により制御されるＰ型トランジスタ
より成り、前記第２の抵抗は、前記第２のノードの電位
を反転した電位により制御されるＰ型トランジスタより
成ることを特徴とする。

【００１８】請求項５記載の発明は、前記請求項１、２
又は３記載のレベルシフト回路において、前記抵抗の抵
抗値は、前記第２の電圧源から自己の抵抗を経て流れる
電流値がほぼ零値になるように高抵抗な値に設定される
ことを特徴とする。

【００１９】請求項６記載の発明は、前記請求項１記載
のレベルシフト回路において、前記第２のノードには次
段のインバータが接続され、前記次段のインバータのゲ
ート容量及び前記第１のＰ型トランジスタのゲート容量
は、前記第２のノードの電位低下時に、この電位の低下
が早く行われるように小さく設定されることを特徴とす
る。

【００２０】請求項７記載の発明は、前記請求項１記載
のレベルシフト回路において、前記第２及び第４のＰ型
トランジスタは、前記第２のノードの電位上昇時に、こ
の電位の上昇が早く行われるように大きなサイズに設定
されることを特徴とする。

【００２１】請求項８記載の発明は、前記請求項１記載
のレベルシフト回路において、前記第１の電圧源のシャ
ットダウン時に、前記第２のノードを所定電位に固定す
る機能を持つことを特徴とする。

【００２２】請求項９記載の発明のレベルシフト回路
は、第１の電圧源を電源とする相補の信号が入力され、
一端が接地され、他端が第１及び第２のノードに各々接
続される第１及び第２のトランジスタと、前記第１及び
第２のノードを第２の電圧源の電位にプリチャージする
プリチャージ回路と、前記第１及び第２のノードの電位
低下を検出するレベル検出回路と、前記プリチャージ回
路を制御するプリチャージ制御回路とを備えたことを特
徴とする。

【００２３】請求項１０記載の発明は、前記請求項９記
載のレベルシフト回路において、前記レベル検出回路
は、前記第１及び第２のノードに接続されるフリップフ
ロップ回路により構成されることを特徴とする。

【００２４】請求項１１記載の発明は、前記請求項９又
は１０記載のレベルシフト回路において、前記レベル検
出回路は、第１及び第２のノードの電位低下時にその電
位低下を早く検出するようにスイッチングレベルが高く
設定されることを特徴としている。

【００２５】請求項１２記載の発明は、前記請求項９又
は１０記載のレベルシフト回路において、前記レベル検
出回路は、前記第１及び第２のノードに接続されたゲー
トの容量が、第１及び第２のノードの電位低下時にこの
電位低下が早く行われるように、小さく設定されること
を特徴とする。

【００２６】請求項１３記載の発明は、前記請求項９又
は１０記載のレベルシフト回路において、前記プリチャ
ージ回路は、前記第２の電圧源を前記第１及び第２のノ
ードに接続する供給回路と、前記第１のノードと接地と
の間、並びに前記第２のノードと接地との間を遮断及び
接続する断続回路とを備えることを特徴とする。

【００２７】請求項１４記載の発明は、前記請求項１３
記載のレベルシフト回路において、前記供給回路は、前
記第２の電圧源と前記第１のノードとの間に配置された
第１のＰ型トランジスタと、前記第２の電圧源と前記第
２のノードとの間に配置された第２のＰ型トランジスタ
とから成り、前記遮断回路は、前記第１のノードと接地
との間に配置された第３のＮ型トランジスタと、前記第
２のノードと接地との間に配置された第４のＮ型トラン
ジスタとから成ることを特徴とする。

【００２８】請求項１５記載の発明は、前記請求項９又
は１３記載のレベルシフト回路において、前記プリチャ
ージ制御回路は、前記入力信号が変化しない定常時に
は、ＯＦＦ動作している一方の第１又は第２のトランジ
スタに接続される一方の第１又は第２のノードを第２の
電圧源の高電圧にプリチャージした状態で、前記第２の
電圧源と前記プリチャージ状態の一方のノードとの接続
を断ち、一方、前記入力信号が変化したレベル変化時に
は、前記レベル検出回路のレベル検出に応じて、前記一
方のノードと接地との接続を遮断すると共に前記第２の
電圧源を前記一方のノードに接続してこの一方のノード
を第２の電圧源の高電圧にプリチャージするように前記
プリチャージ回路を制御することを特徴とする。

【００２９】請求項１６記載の発明は、前記請求項１４
記載のレベルシフト回路において、前記プリチャージ制
御回路は、前記入力信号が変化しない定常時には、ＯＦ
Ｆ動作している一方の第１又は第２のトランジスタに対
応する一方の第１又は第２のＰ型トランジスタをＯＦＦ
すると共に対応する一方の第３又は第４のＮ型トランジ
スタをＯＮし、一方、前記入力信号が変化したレベル変
化時には、前記レベル検出回路のレベル検出に応じて、
前記一方のＰ型トランジスタをＯＮすると共に前記一方
のＮ型トランジスタをＯＦＦすることを特徴とする。

【００３０】請求項１７記載の発明は、前記請求項９又
は１０記載のレベルシフト回路において、前記入力信号
の定常時に、前記第２の電圧源を前記第１のノード又は
第２のノードに接続する抵抗を備えたことを特徴とす
る。

【００３１】請求項１８記載の発明は、前記請求項１７
記載のレベルシフト回路において、前記抵抗の抵抗値
は、前記第２の電圧源から自己の抵抗を経て流れる電流
値がほぼ零値になるように高抵抗な値に設定されること
を特徴とする。

【００３２】請求項１９記載の発明は、前記請求項９記
載のレベルシフト回路において、前記レベル検出回路
は、前記第１の電圧源のシャットダウン時に、シャット
ダウン指令信号を受けて出力論理を固定する機能を持つ
ことを特徴とする。

【００３３】請求項２０記載の発明は、前記請求項１９
記載のレベルシフト回路において、前記レベル検出回路
は、前記第１の電圧源のシャットダウン時に、優先信号
を受けて、固定する出力論理を任意に選択可能であるこ
とを特徴とする。

【００３４】請求項２１記載の発明は、前記請求項９記
載のレベルシフト回路において、前記レベル検出回路
は、クロック信号の変化時に前記第１又は第２のノード
の電位低下を検出するエッジトリガー構成であることを
特徴とする。

【００３５】請求項２２記載の発明は、前記請求項９記
載のレベルシフト回路において、テストモード時に、前
記入力信号に代えてテスト信号を受けて、そのテスト信
号に応じた電位低下を前記レベル検出回路が検出する機
能を持つことを特徴としている。

【００３６】請求項２３記載の発明は、前記請求項９記
載のレベルシフト回路において、前記レベル検出回路
は、リセット信号を受けて、出力論理をリセットする機
能を持つことを特徴とする。

【００３７】請求項２４記載の発明は、前記請求項９又
は２３記載のレベルシフト回路において、前記レベル検
出回路は、セット信号を受けて、出力論理をセットする
機能を持つことを特徴とする。

【００３８】請求項２５記載の発明は、前記請求項９記
載のレベルシフト回路において、前記入力信号に加えて
制御信号を受けて、前記レベル検出回路の出力が３つの
状態に変化する機能を持つことを特徴とする。

【００３９】以上により、請求項１ないし請求項８記載
の発明では、入力信号のレベルが変化しない定常時に
は、第１又は第２のノードの両端が遮断される状況とな
っても、この第１又は第２のノードには抵抗を介して第
２の電圧源が接続されてプルアップされるので、従来の
ようにプルアップ用の小型ラッチを配置する必要がな
い。従って、クロスカップル接続の２個のトランジスタ
（ラッチ）の論理を変更する第１及び第２のＮ型トラン
ジスタの駆動容量が減少するので、入力信号のレベル変
化時には、第１又は第２のノードの電位低下が早まっ
て、遅延時間が短縮され、レベルシフト回路は高速に動
作する。しかも、従来のプルアップ用の抵抗は、小型ラ
ッチに比して小さいので、レイアウト面積が小さくな
る。

【００４０】特に、請求項５、請求項６及び請求項７記
載の発明では、第２のノードの電位低下時には、この電
位低下が早く行われるので、より一層に遅延時間が短縮
されて、レベルシフト回路の動作の一層の高速化が可能
である。

【００４１】また、請求項９ないし請求項２５記載の発
明では、第１及び第２のノードの電位低下を検出するレ
ベル検出回路が設けられ、このレベル検出回路のスイッ
チングレベルが高く設定される。従って、これ等第１及
び第２のノードの電位が前記レベル検出回路のスイッチ
ングレベル以下に低下した段階になると、前記レベル検
出回路がレベル検出を行って、出力論理が変化するの
で、従来のように第１及び第２のノードの電位を高電圧
でフルスイングして初めて出力論理が変化するレベルシ
フト回路に比べて、低消費電力で且つ高速に動作する。

【００４２】特に、請求項１２記載の発明では、第１及
び第２のノードの電位低下時には、これ等第１及び第２
のノードに接続されたゲートから流れ込む電流が少なく
て、これ等ノードの電位低下が早く行われるので、遅延
時間が短縮され、レベルシフト回路は高速に動作する。

【００４３】

【発明の実施の形態】（第１の実施の形態）以下、本発
明の第１の実施の形態のレベルシフト回路について図面
を参照しながら説明する。

【００４４】図１は本実施の形態のレベルシフト回路の
具体的構成を示す図である。

【００４５】同図において、ＩＮは信号の入力端子、Ｉ
ＮＶ０は前記入力端子ＩＮに入力された信号を反転する
インバータであって、例えば１．５ｖ等の低電圧源（第
１の電圧源）ＶＤＤで動作する。図１のレベルシフト回
路は、前記インバータＩＮＶ０を除く他の素子は全て例
えば３．３ｖ等の高電圧源（第２の電圧源）ＶＤＤ３で
動作する高電圧側の素子である。

【００４６】また、図１において、Ｎ１、Ｎ２は１対の
Ｎ型トランジスタであって、そのソースは接地される。
一方のＮ型トランジスタ（第１のＮ型トランジスタ）Ｎ
１のゲートには前記入力端子ＩＮの入力信号が入力さ
れ、他方のＮ型トランジスタ（第２のＮ型トランジス
タ）Ｎ２のゲートには前記インバータＩＮＶ０の反転信
号が入力される。Ｐ１、Ｐ２は一対のＰ型トランジスタ
であって、ゲートは互いに相手方のドレインにクロスカ
ップル接続され、ドレインは各々前記Ｎ型トランジスタ
Ｎ１、Ｎ２のドレインに接続される。これ等一方のＰ型
トランジスタ（第１のＰ型トランジスタ）Ｐ１と第１の
Ｎ型トランジスタＮ１との接続点を第１のノードＷ１、
他方のＰ型トランジスタ（第２のＰ型トランジスタ）Ｐ
２とＮ型トランジスタＮ２との接続点を第２のノードＷ
２とする。

【００４７】更に、Ｐ３、Ｐ４は一対のＰ型トランジス
タより成る電流遮断トランジスタ（電流遮断部）であっ
て、ソースは高電圧源ＶＤＤ３に接続され、ドレインは
各々前記Ｐ型トランジスタＰ１、Ｐ２のソースに接続さ
れる。この一方の電流遮断トランジスタ（第３のＰ型ト
ランジスタ）Ｐ３と第１のＰ型トランジスタＰ１との接
続点を第３のノードＷ３、他方の電流遮断トランジスタ
（第４のＰ型トランジスタ）Ｐ４と第２のＰ型トランジ
スタＰ２との接続点を第４のノードＷ４とする。前記一
方の電流遮断トランジスタＰ３のゲートには、インバー
タＩＮＶ１を介して前記第２のノードＷ２が接続され、
他方の電流遮断トランジスタＰ４のゲートには、インバ
ータＩＮＶ１及びインバータＩＮＶ２を介して前記第２
のノードＷ２が接続される。インバータＩＮＶ２の出力
側には出力端子ＯＵＴが接続される。

【００４８】加えて、Ｐ５は、ゲートが接地されたＰ型
トランジスタより成る抵抗であって、その一端は前記第
３のノードＷ３に接続され、他端は前記第４のノードＷ
４に接続される。

【００４９】以上のように構成されたレベルシフト回路
について、以下、その動作を説明する。

【００５０】先ず、入力端子ＩＮの信号の電位がＨ（Ｖ
ＤＤ）レベルにある定常時には、Ｎ型トランジスタＮ１
はＯＮ、Ｐ型トランジスタＰ１はＯＦＦしている。ま
た、Ｎ型トランジスタＮ２はＯＦＦ、Ｐ型トランジスタ
Ｐ２はＯＮしている。第１のノードＷ１は０ｖ、第２の
ノードＷ２は高電圧ＶＤＤ３の電位（３．３ｖ）であ
る。これ等の動作は既述した従来のラッチ型レベルシフ
ト回路と同様である。更に、前記ノードＷ２の電位
（３．３ｖ）により、一方の電流遮断トランジスタＰ３
はＯＮ、他方の電流遮断トランジスタＰ４はＯＦＦして
いる。前記一方の電流遮断トランジスタＰ３のＯＮによ
り、高電圧源ＶＤＤ３と第４のノードＷ４とがトランジ
スタ（抵抗）Ｐ５を介して接続され、第４のノードＷ４
が高電圧源ＶＤＤ３の高電圧にプルアップされ、これに
伴いＯＮ状態にあるＰ型トランジスタＰ２を介して第２
のノードＷ２も高電圧源ＶＤＤ３の高電圧にプルアップ
される。従って、電流遮断トランジスタＰ４及びＮ型ト
ランジスタＮ２が共にＯＦＦ状態にあることによって第
２及び第４のノードＷ２、Ｗ４がハイインピーダンス状
態となることが防止される。その結果、出力端子ＯＵＴ
の論理はＨ（ＶＤＤ３）レベルに固定されている。

【００５１】次に、入力信号がＨ（ＶＤＤ）レベルから
Ｌ（ＶＳＳ）レベルに変化した場合には、Ｎ型トランジ
スタＮ２がＯＮする。しかし、電流遮断トランジスタＰ
４がＯＦＦしているので、高電圧源ＶＤＤ３からＰ型ト
ランジスタＰ２及びＮ型トランジスタＮ２を経る貫通電
流が流れることはない。

【００５２】この入力信号の変化直後に流れる電流の様
子を図２に示す。同図において、入力信号が変化した直
後では、Ｎ型トランジスタＮ２がＯＮするために、第２
のノードＷ２には、Ｐ型トランジスタＰ１のゲート容量
Ｃｇｐ１をディスチャージする電流Ｉｇｐ１と、次段の
インバータＩｎｖ１のゲート容量Ｃｇｉｎｖをディスチ
ャージする電流Ｉｇｉｎｖ、及び高電圧源ＶＤＤ３から
電流遮断トランジスタＰ３、抵抗Ｐ５及びＰ型トランジ
スタ・Ｐ２を経て流れ込む電流Ｉｄｐが流れる。一方、
ノードＷ２からは、Ｎ型トランジスタＮ２を経て接地に
流れる電流Ｉｄｎが流れ出す。従って、 Ｉｇｉｎｖ＋Ｉｇｐ１＝Ｉｄｎ−Ｉｄｐ が成立する。ここで、貫通電流ｌｄｐが流れないように
トランジスタ（抵抗）Ｐ５の抵抗値は十分に大きな値に
設定される。この設定は、この貫通電流が流れる経路中
の電流遮断トランジスタＰ３及びＰ型トランジスタＰ２
の抵抗値の設定と共同して行われる。この設定により前
記式中の貫通電流Ｉｄｐを無視して、第２のノードＷ２
の電位を早く下げて遅延時間を短縮するためには、電流
Ｉｄｎを大きくし、電流Ｉｇｉｎｖ及び電流Ｉｇｐ１を
小さく設定するのが良い。即ち、Ｐ型トランジスタＰ１
のゲート容量Ｃｇｐ１、及び次段のインバータＩｎｖ１
のゲート容量Ｃｇｉｎｖを小さく設定することが有効で
ある。

【００５３】その後、一方のＰ型トランジスタＰ１がＯ
Ｎし、他方のＰ型トランジスタＰ２ＯＦＦして、これ等
より成るラッチ部の論理が逆転すると、インバータＩＮ
Ｖ１、ＩＮＶ２を介した所定の遅延時間だけ遅れて、出
力端子ＯＵＴがＬ（０Ｖ）レベルに反転すると共に、一
方の電流遮断トランジスタＰ３がＯＦＦし、他方の電流
遮断トランジスタＰ４がＯＮして、次の入力信号の入力
変化待ち状態となる。ここで、電流遮断トランジスタＰ
４がＯＮしても、Ｐ型トランジスタＰ２が既にＯＦＦし
ているので、高電圧源ＶＤＤ３からこれ等２個のトラン
ジスタＰ４、Ｐ２を経て貫通電流が流れることはない。
更に、電流遮断トランジスタＰ３及びＮ型トランジスタ
Ｎ１が共にＯＦＦしても、電流遮断トランジスタＰ４が
ＯＮしているので、高電圧源ＶＤＤ３と第３のノードＷ
３とがトランジスタ（抵抗）Ｐ５を介して接続され、第
４のノードＷ４が高電圧源ＶＤＤ３の高電圧にプルアッ
プされる。従って、ＯＮ状態にあるＰ型トランジスタＰ
１を介して第１のノードＷ１も高電圧源ＶＤＤ３の高電
圧にプルアップされ、第１のノードＷ１がハイインピー
ダンス状態となることが防止される。

【００５４】次に、入力信号がＬ（ＶＳＳ）レベルから
Ｈ（ＶＤＤ）レベルに変化した場合には、Ｎ型トランジ
スタＮ１がＯＮする。しかし、電流遮断トランジスタＰ
３がＯＦＦしているので、高電圧源ＶＤＤ３からＰ型ト
ランジスタＰ１及びＮ型トランジスタＮ１を経る貫通電
流が流れることはない。

【００５５】この入力信号の変化直後に流れる電流の様
子を図３に示す。同図において、入力信号が変化した直
後では、Ｎ型トランジスタＮ２がＯＦＦするために、第
２のノードＷ２からは、Ｐ型トランジスタＰ１のゲート
容量Ｃｇｐ１をチャージする電流−Ｉｇｐ１と、インバ
ータＩｎｖ１のゲート容量Ｃｇｉｎｖをチャージする電
流−Ｉｇｉｎｖとが流れ出し、第２のノードＷ２には、
高電圧源ＶＤＤ３から電流遮断トランジスタＰ４及びＰ
型トランジスタＰ２を経て電流Ｉｄｐが流れ込む。従っ
て、 Ｉｇｉｎｖ＋Ｉｇｐ１＝Ｉｄｐ が成立する。遅延時間を短縮するためには、電流Ｉｄｐ
を大きくし、電流Ｉｇｐ１及び電流ｌｇｉｎｖを小さく
設定するのが望ましい。即ち、電流遮断トランジスタＰ
４及びＰ型トランジスタＰ２のサイズを大きくし、次段
のインバータＩＮＶ１のゲート容量を小さくすることが
有効である。

【００５６】以上のことから、２個のＰ型トランジスタ
Ｐ１、Ｐ２は、第２のノードＷ２の電位の上昇時間と下
降時間とを一致させるための最適な値が存在する。ま
た、電流遮断トランジスタＰ３、Ｐ４のサイズは、これ
等Ｐ型トランジスタＰ１、Ｐ２のサイズよりも大きい方
が、より一層遅延時間を短縮できる。

【００５７】本実施の形態では、第３及び第４のノード
Ｗ３、Ｗ４に接続される抵抗Ｐ５を配置し、この抵抗Ｐ
５により、第１及び第２のノードＷ１、Ｗ２のハイイン
ピーダンス状態を防止するので、第１及び第２のノード
Ｗ１、Ｗ２には従来のような小型ラッチを配置する必要
がない。その結果、２個のＮ型トランジスタＮ１、Ｎ２
は、各々、その駆動容量が減少するので、第２のノード
Ｗ２の電位の上昇及び下降速度が速くなり、遅延時間が
有効に短縮される。しかも、Ｎ型トランジスタＮ１、Ｎ
２を小さなサイズに設計できること、及び従来の小型ラ
ッチに代えて抵抗５を配置するだけで良いので、レイア
ウト面積を小さくできる効果を奏する。

【００５８】本実施の形態のレベルシフト回路の動作限
界は、トランジスタ（抵抗）Ｐ５の抵抗値が非常に大き
いとすると、 ＶＤＤ≦Ｖｔｎ （ＶｔｎはＮ型トランジスタＮ１、Ｎ２のしきい値電圧
である）となる。従って、設計マージンを大きくとるこ
とが可能である。

【００５９】（変形例）図４、図５及び図６は第１の実
施の形態の変形例を示す。

【００６０】図４は、トランジスタ（抵抗）Ｐ５の配置
位置の変形例を示す。前記第１の実施の形態では、一方
のＰ型トランジスタ（例えばＰ４）がＯＦＦ状態の時に
は、他方のＯＮ状態のＰ型トランジスタＰ３はＯＮ状態
にあることを利用して、このＯＮ状態のＰ型トランジス
タＰ３を経て第２及び第４のノードＷ２、Ｗ４を高電圧
源ＶＤＤ３の高電圧にプルアップしたが、本変形例で
は、ノードＷ１、Ｗ３のプルアップ用の抵抗（第１の抵
抗）Ｐ５１と、ノードＷ２、Ｗ４のプルアップ用の抵抗
（第２の抵抗）Ｐ５２とに分け、これ等抵抗をＰ型トラ
ンジスタで構成すると共に、高電圧源ＶＤＤ３に接続し
ている。そして、Ｐ型トランジスタＰ３、Ｐ４が各々Ｏ
ＦＦ状態のときにＯＮするように、これ等トランジスタ
Ｐ３、Ｐ４を制御する信号を反転した信号（第２のノー
ドＷ２の電位及びこの電位を反転した電位）を用いて前
記Ｐ型トランジスタ（抵抗）Ｐ５１、Ｐ５２を制御する
ようにしたものである。これ等抵抗Ｐ５１、Ｐ５２の奏
する機能は、前記第１の実施の形態の抵抗（トランジス
タ）Ｐ５と同様であるので、その説明を省略する。

【００６１】図５は、前記図４の変形例を更に変形した
ものである。即ち、図５のレベルシフト回路では、ノー
ドプルアップ用の抵抗Ｐ５１、Ｐ５２を、Ｐ型トランジ
スタより成る抵抗Ｐ６０を介して高電圧源ＶＤＤ３に接
続したものである。この変形例の機能は前記図４の変形
例と同様である。

【００６２】図６は、内部低電圧電源のシャットダウン
時に出力論理を固定できる機能を持つレベルシフト回路
を示す。図６のレベルシフト回路は、図１に示したレベ
ルシフト回路を基礎として、更に、低電圧電源のシャッ
トダウン指令信号を受ける入力端子ＳＤと、Ｐ型トラン
ジスタＰ６５と、Ｎ型トランジスタＮ６６とが設けられ
ている。前記Ｐ型トランジスタＰ６５は、高電圧源ＶＤ
Ｄ３と第２のノードＷ２とに接続され、ゲートには前記
入力端子ＳＤに入力されたシャットダウン指令信号（Ｌ
レベル）が入力される。また、前記Ｎ型トランジスタＮ
６６は、ドレインがＮ型トランジスタＮ１、Ｎ２のソー
スに接続され、ソースが接地され、ゲートには前記入力
端子ＳＤのシャットダウン指令信号が入力される。

【００６３】従って、本変形例では、低電圧電源のシャ
ットダウン指令時には、Ｎ型トランジスタ６６をＯＦＦ
させて、第２のノードＷ２と接地との接続を遮断すると
共に、Ｐ型トランジスタＰ６５をＯＮさせて、第２のノ
ードＷ２を強制的に高電圧源ＶＤＤ３に接続し、出力端
子ＯＵＴの論理をＨ（ＶＤＤ３）レベルに固定すること
ができる。

【００６４】（第２の実施の形態）以下、本発明の第２
の実施の形態のレベルシフト回路を図７を参照しながら
説明する。

【００６５】図７は、本実施の形態のレベルシフト回路
の全体構成を示す。本実施の形態は、前記第１の実施の
形態のレベルシフト回路と比べると、レベル変換に、ゲ
ートを相手方のドレインに接続する２個のトランジスタ
より成るラッチ構造を採用しない点に特徴を持つ。以
下、詳述する。

【００６６】図７において、ＩＮは入力端子、ＩＮＶ０
は前記入力端子ＩＮに入力される信号を反転するインバ
ータであって、低電圧源（第１の電圧源）（ＶＤＤ）で
動作する。図７のレベルシフト回路において、前記イン
バータＩＮＶ０以外の素子は全て高電圧源（第２の電圧
源）ＶＤＤ３で動作する。

【００６７】また、図７において、Ｎ１、Ｎ２は相互に
相補信号を受ける１対のＮ型トランジスタであって、一
方のＮ型トランジスタ（第１のトランジスタ）Ｎ１はゲ
ートに前記入力端子ＩＮの信号をうけ、他方のＮ型トラ
ンジスタ（第２のトランジスタ）Ｎ２はゲートに前記イ
ンバータＩＮＶ０からの反転信号を受ける。これ等Ｎ型
トランジスタＮ１、Ｎ２のソースは接地され、ドレイン
は各々第１及び第２のノードＷ１、Ｗ２に接続される。
従って、何れか一方のＮ型トランジスタＮ１又はＮ２の
ＯＮ時には、第１又は第２のノードＷ１、Ｗ２を接地し
て、第１又は第２ノードＷ１、Ｗ２の電位をＬ（０ｖ）
レベルに低下させる。

【００６８】また、Ｂはプリチャージ回路であって、１
対のＰ型トランジスタＰ３、Ｐ４で構成される供給回路
４０と、１対のＮ型トランジスタＮ３、Ｎ４で構成され
る断続回路５０と、抵抗として動作するＰ型トランジス
タＰ５とを備える。一方のＰ型トランジスタ（第１のＰ
型トランジスタ）Ｐ３は、ソースが高電圧源ＶＤＤ３に
接続され、ドレインが第１のノードＷ１に接続される。
他方のＰ型トランジスタ（第２のＰ型トランジスタ）Ｐ
４は、ソースが前記高電圧源ＶＤＤ３に接続され、ドレ
インが第２のノードＷ２に接続される。何れか一方のＰ
型トランジスタＰ３又はＰ４のＯＮ時に、高電圧源ＶＤ
Ｄ３を第１又は第２のノードＷ１、Ｗ２に接続して、第
１又は第２のノードＷ１、Ｗ２の電位を高電圧源ＶＤＤ
３の高電圧にプリチャージする。

【００６９】また、前記プリチャージ回路Ｂにおいて、
一方のＮ型トランジスタ（第３のＮ型トランジスタ）Ｎ
３は、同図では第１のノードＷ１とＮ型トランジスタＮ
１との間に配置され、他方のＮ型トランジスタ（第４の
Ｎ型トランジスタ）Ｎ４は第２のノードＷ２とＮ型トラ
ンジスタＮ２との間に配置される。これ等Ｎ型トランジ
スタＮ３、Ｎ４は、前記Ｐ型トランジスタＰ３、Ｐ４に
よるプリチャージ時に、対応する第１又は第２のノード
Ｗ１、Ｗ２が各々Ｎ型トランジスタＮ１、Ｎ２を経て接
地に接続されることを防止する。更に、Ｐ型トランジス
タＰ５は、前記２個のＰ型トランジスタＰ３、Ｐ４のド
レイン（第１及び第２のノードＷ１、Ｗ２）に接続され
る。このＰ型トランジスタＰ５は、前記第１の実施の形
態と同様に、高電圧源ＶＤＤ３を第１又は第２のノード
Ｗ１、Ｗ２に接続して、第１及び第２のノードＷ１、Ｗ
２がハイインピーダンス状態にならないようにするため
に配置される。

【００７０】更に、Ａは制御回路であって、前記第１又
は第２のノードＷ１、Ｗ２がＬ（０ｖ）レベルに低下し
たことを検出すると共に、この検出後に第１又は第２の
ノードＷ１、Ｗ２をＨ（ＶＤＤ３）レベルにプリチャー
ジする機能を持つ。この制御回路Ａの内部構成を図８に
示す。

【００７１】図８の制御回路Ａは、フリップフロップ回
路ＦＦと、２個のインバータＩＮＶ１、ＩＮＶ２を持つ
プリチャージ制御回路７０とを有する。前記フリップフ
ロップ回路（レベル検出回路）ＦＦは、第１及び第２の
２入力型ＮＡＮＤ回路Ｎａｎｄ１、Ｎａｎｄ２を持つ。
第１のＮＡＮＤ回路Ｎａｎｄ１は、第１のノードＷ１の
電位と、第２のＮＡＮＤ回路Ｎａｎｄ２の出力信号とを
受け、第２のＮＡＮＤ回路Ｎａｎｄ２は、第２のノード
Ｗ２の電位と、第１のＮＡＮＤ回路Ｎａｎｄ１の出力信
号とを受ける。これ等第１及び第２のＮａｎｄ回路の出
力がフリップフロップ回路ＦＦの出力となる。従って、
第１のノードＷ１がＬ（０ｖ）レベルになった際には、
第１のＮＡＮＤ回路Ｎａｎｄ１の出力はＨ（ＶＤＤ３）
レベル、第２のＮＡＮＤ回路Ｎａｎｄ２の出力はＬ（０
ｖ）レベルとなり、一方、第２のノードＷ２がＬ（０
ｖ）レベルになった際には、第２のＮＡＮＤ回路Ｎａｎ
ｄ２の出力がＨ（ＶＤＤ３）レベル、第１のＮＡＮＤ回
路Ｎａｎｄ１の出力はＬ（０ｖ）レベルとなる。

【００７２】前記制御回路Ａのプリチャージ制御回路７
０は、前記プリチャージ回路Ｂのプリチャージ動作を制
御するものであって、一方のインバータＩＮＶ１は、前
記フリップフロップ回路ＦＦの第１のＮＡＮＤ回路Ｎａ
ｎｄ１の出力を受けて反転し、この反転信号を前記プリ
チャージ回路ＢのＰ型及びＮ型トランジスタＰ３、Ｎ３
のゲートに出力する。他方のインバータＩＮＶ２は、前
記フリップフロップ回路ＦＦの第２のＮＡＮＤ回路Ｎａ
ｎｄ２の出力を受けて反転し、この反転信号を前記プリ
チャージ回路ＢのＰ型及びＮ型トランジスタＰ４、Ｎ４
のゲートに出力する。

【００７３】次に、本実施の形態のレベルシフト回路の
動作を説明する。

【００７４】定常時、第１及び第２のノードＷ１、Ｗ２
の電位は共にＨ（ＶＤＤ３）レベルにある。入力信号が
Ｈ（ＶＤＤ３）レベルの場合には、Ｎ型トランジスタＮ
１、Ｎ２は各々ＯＮ、ＯＦＦし、フリップフロップ回路
ＦＦの２つの出力（第１及び第２のＮＡＮＤ回路Ｎａｎ
ｄ１の出力）はＨ（ＶＤＤ３）レベル、Ｌ（０ｖ）レベ
ルにあって、その論理を保持している。この時、Ｎ型ト
ランジスタＮ３、Ｎ４は各々ＯＦＦ、ＯＮし、Ｐ型トラ
ンジスタＰ３、Ｐ４は各々ＯＮ，ＯＦＦしている。Ｎ型
トランジスタＮ１、Ｎ３相互、及びＮ型トランジスタＮ
２、Ｎ４相互は、共に相補的な論理である。

【００７５】前記の状態において、例えば入力信号Ｈ
（ＶＤＤ）レベルからＬ（０ｖ）レベルに変化した場合
には、Ｎ型トランジスタＮ２がＯＮする。この時、プリ
チャージ回路Ｂでは、Ｎ型トランジスタＮ４はＯＮ状態
にあるが、Ｐ型トランジスタＰ４がＯＦＦ状態にあるの
で、高電圧源ＶＤＤ３からこれ等３個のトランジスタＰ
４、Ｎ４，Ｎ２を経て接地に貫通電流が流れることはな
い。この場合には、図９に示すような電流が流れる。即
ち、入力信号が変化した直後では、Ｎ型トランジスタＮ
２がＯＮするので、第２のノードＷ２からは、Ｎ型トラ
ンジスタＮ４、Ｎ２を経て接地に流れる電流Ｉｄｎが流
れ出し、第２のノードＷ２には、フリップフロップ回路
ＦＦ内の第２のＮＡＮＤ回路Ｎａｎｄ２のゲート容量Ｃ
ｇｎａｎｄ２をディスチャージする電流Ｉｇｎａｎｄ２
と、Ｐ型トランジスタＰ３、Ｐ５を経る電流Ｉｄｐとが
流れ込む。従って、Ｉｇｎａｎｄ２＝Ｉｄｎ−Ｉｄｐが
成立する。ここで、貫通電流Ｉｄｐが流れない、つまり
Ｐ型トランジスタ（抵抗）Ｐ５の抵抗値が十分に大きい
とすると、貫通電流Ｉｄｐは無視できる。従って、第２
のノードＷ２の電位を早く下げて遅延時間を短縮するた
めには、前記電流Ｉｄｎを大きくし、電流Ｉｇｎａｎｄ
２を小さく設定すると良い。具体的には、フリップフロ
ップ回路ＦＦのＮＡＮＤ回路Ｎａｎｄ２のゲート容量Ｃ
ｇｎａｎｄ２を小さく設定することが有効である。ま
た、電流Ｉｄｐは２個のトランジスタＰ３、Ｐ５の経て
流れる電流であるので、この電流値を小さく抑えること
は容易である。

【００７６】その後、第２のノードＷ２の電位の低下が
進行して、フリップフロップ回路ＦＦの論理が逆転し、
ＮＡＮＤ回路Ｎａｎｄ２の出力がＨ（ＶＤＤ３）レベル
に、ＮＡＮＤ回路Ｎａｎｄ１の出力がＬ（０ｖ）レベル
に反転すると、Ｎ型トランジスタＮ４がＯＦＦすると共
にＰ型トランジスタＰ４がＯＮするので、第２のノード
Ｗ２は高電圧源ＶＤＤ３によりＨ（ＶＤＤ３）レベルま
でプリチャージされる。このプリチャージ動作はＰ型ト
ランジスタＰ４により行われるので、高速である。一
方、Ｐ型トランジスタＰ３がＯＦＦして高電圧源ＶＤＤ
３から第１のノードＷ１へのプリチャージを停止すると
共に、Ｎ型トランジスタＮ３がＯＮして第１のノードＷ
１をＯＦＦ状態のＮ型トランジスタＮ１に接続して、次
の入力信号の変化待ち状態となる。この状態では、高電
圧源ＶＤＤ３の高電圧がＯＮ状態のＰ型トランジスタＰ
４、抵抗Ｐ５を経て第１のノードＷ１に印可されるの
で、第１のノードＷ１の電位はＨ（ＶＤＤ３）レベルと
なり、Ｐ型トランジスタＰ３及びＮ型トランジスタＮ１
のＯＦＦに伴う第１のノードＷ１のハイインピーダンス
状態が防止される。

【００７７】入力信号がＬ（０ｖ）レベルからＨ（ＶＤ
Ｄ）レベルに変化した場合の動作も、既述の動作と同様
であるので、その説明を省略する。

【００７８】ここに、フリップフロップ回路ＦＦの２個
のＮＡＮＤ回路Ｎａｎｄ１、Ｎａｎｄ２のスイッチング
レベルは高く設定される。従って、Ｎ型トランジスタＮ
１、Ｎ２のＯＮ時には、対応する第１又は第２のノード
Ｗ１、Ｗ２の電位をＨ（ＶＤＤ３）レベルからＬ（０
ｖ）レベルにフルスイングする必要がないので、フルス
イングする必要がある従来のレベルシフト回路と比べ
て、より一層高速で低消費電力な動作が可能である。

【００７９】また、Ｎ型トランジスタＮ１、Ｎ２は、各
々、フリップフロップ回路ＦＦの対応するＮＡＮＤ回路
Ｎａｎｄ１、Ｎａｎｄ２のゲート容量のみを駆動するだ
けで良いので、これ等トランジスタＮ１、Ｎ２を小さな
サイズに抑えることが可能である。従って、レイアウト
面積を小さく抑えることが可能である。

【００８０】本実施の形態のレベルシフト回路の動作限
界は、Ｐ型トランジスタ（抵抗）Ｐ５の抵抗値が非常に
大きいとすると、 ＶＤＤ≧Ｖｔｎ であるので、設計マージンを大きくとることが可能であ
る。

【００８１】（第１の変形例）図１０及び図１１は前記
第２の実施の形態の第１の変形例を示す。図１０のレベ
ルシフト回路では、制御回路Ａを少ない個数のトランジ
スタで構成したものである。即ち、前記図８のレベルシ
フト回路と比較して判るように、２個のインバータＩＮ
Ｖ１、ＩＮＶ２を省略して、ＮＡＮＤ回路Ｎａｎｄ２の
出力でもって一方のＰ型及びＮ型トランジスタＰ３、Ｎ
３を制御し、ＮＡＮＤ回路Ｎａｎｄ１の出力でもって他
方のＰ型及びＮ型トランジスタＰ４、Ｎ４を制御したも
のである。従って、図１０のレベルシフト回路は、少な
いトランジスタの個数で図８のレベルシフト回路と同一
の動作を行うことができる。

【００８２】また、図１１のレベルシフト回路では、フ
リップフロップ回路を２個のＮＯＲ回路Ｎｏｒ１、Ｎｏ
ｒ２で構成すると共に、これ等ＮＯＲ回路の前段に各々
インバータＩＮＶ１０、ＩＮＶ１１を配置したものであ
る。また、図１０のレベルシフト回路と同様に、プリチ
ャージ制御回路７０の２個のインバータＩＮＶ１、ＩＮ
Ｖ２を省略している。従って、図１１のレベルシフト回
路では、図８のレベルシフト回路と同一の動作が行われ
ると共に、２個のインバータＩＮＶ１０、ＩＮＶ１１の
存在により、２個のＮＯＲ回路Ｎｏｒ１、Ｎｏｒ２の駆
動容量が減少して、フリップフロップ回路の動作速度が
高くなる。

【００８３】（第２の変形例）図１２〜図１６は、第２
の実施の形態の第２の変形例を示す。図１２のレベルシ
フト回路では、低電圧源ＶＤＤがシャットダウンされた
場合に、フリップフロップ回路の論理をそのシャットダ
ウン前の論理に固定する機能が付加される。具体的に
は、端子ＳＤにシャットダウン指令信号（Ｈ（ＶＤＤ
３）レベル）を受けた際には、２個のＮＯＲ回路Ｎｏｒ
３、Ｎｏｒ４により、プリチャージ回路Ｂを動作させて
第１及び第２のノードＷ１、Ｗ２を共にＨ（ＶＤＤ３）
レベルに固定して、フリップフロップ回路の２個のＮＡ
ＮＤ回路Ｎａｎｄ１、Ｎａｎｄ２の出力を固定するもの
である。

【００８４】図１３のレベルシフト回路も同様に、低電
圧源ＶＤＤがシャットダウンされた場合に、フリップフ
ロップ回路の論理をそのシャットダウン前の論理に固定
する機能が付加される。図１２のレベルシフト回路と相
違する点は、フリップフロップ回路が２個のＮＯＲ回路
Ｎｏｒ１、Ｎｏｒ２で構成される点と、端子ＳＤにシャ
ットダウン指令信号（Ｈ（ＶＤＤ３）レベル）を受けた
際には、２個のＮＯＲ回路Ｎｏｒ５、Ｎｏｒ６により、
第１及び第２のノードＷ１、Ｗ２のレベルに拘わらず、
前記フリップフロップ回路の２個のＮＯＲ回路Ｎｏｒ
１、Ｎｏｒ２の出力を低電圧源のシャットダウン前の論
理に固定するようにしたものである。更に、図１３のレ
ベルシフト回路では、シャットダウン指令信号（Ｈ（Ｖ
ＤＤ３）レベル）により、Ｐ型トランジスタ（抵抗）Ｐ
５がＯＦＦ制御される。これは、例えばＰ型トランジス
タＰ３及びＮ型トランジスタＮ４、Ｎ２がＯＮの状況で
これ等トランジスタとＰ型トランジスタＰ５とを経た貫
通電流が流れることを防止するためである。

【００８５】図１４のレベルシフト回路では、低電圧源
ＶＤＤのシャットダウン時には、フリップフロップ回路
の論理を強制的に、ＮＡＮＤ回路Ｎａｎｄ１ではＬ（０
ｖ）レベルに、ＮＡＮＤ回路Ｎａｎｄ２ではＨ（ＶＤＤ
３）レベルに固定するものである。即ち、図１４のレベ
ルシフト回路は、図１２のレベルシフト回路に更にイン
バータＩＮＶ１２を付加し、端子ＳＤに入力されたシャ
ットダウン信号（Ｈ（ＶＤＤ３）レベル）をこのインバ
ータＩＮＶ１２で反転し、この反転信号をフリップフロ
ップ回路のＮＡＮＤ回路Ｎａｎｄ２に入力して、ＮＡＮ
Ｄ回路Ｎａｎｄ２の出力をＨ（ＶＤＤ３）レベルに固定
するものである。前記シャットダウン信号はＮＯＲ回路
Ｎｏｒ３、Ｎｏｒ４を介してＰ型トランジスタＰ３及び
Ｎ型トランジスタＮ３並びにＰ型トランジスタＰ４及び
Ｎ型トランジスタＮ４に与えられ、第１及び第２のノー
ドＷ１、Ｗ２の電位はＨ（ＶＤＤ３）レベルに固定され
る。

【００８６】図１５のレベルシフト回路は、図１４のレ
ベルシフト回路のフリップフロップ回路を２個のＮＯＲ
回路Ｎｏｒ１、Ｎｏｒ２及び２個のインバータＩＮＶ１
０、ＩＮＶ１１により構成し、更にインバータＩＮＶ１
２を省略してシャットダウン信号を直接ＮＯＲ回路Ｎｏ
ｒ２に入力した構成を持つ。本レベルシフト回路も図１
４のレベルシフト回路と同様の機能を持つ。

【００８７】図１６のレベルシフト回路は、前記図１４
及び図１５のレベルシフト回路と同一の機能を他の構成
で奏するよう構成したものである。即ち、フリップフロ
ップ回路を構成する２個のＮＡＮＤ回路Ｎａｎｄ１、Ｎ
ａｎｄ２の前段に、各々、インバータＩＮＶ１２及びＮ
ＯＲ回路Ｎｏｒ５、インバータＩＮＶ１３及びＩＮＶ１
４を配置し、前記ＮＯＲ回路Ｎｏｒ５に端子ＳＤからの
シャットダウン信号を入力したものである。

【００８８】（第３の変形例）図１７及び図１８は第２
の実施の形態の第３の変形例を示す。これ等は低電圧源
ＶＤＤのシャットダウン時にレベルシフト回路の出力論
理を任意に切換え可能とする機能を持つ。図１７のレベ
ルシフト回路では、図１６の構成を基本として、図１６
のレベルシフト回路のインバータＩＮＶ１４に代えてＮ
ＡＮＤ回路Ｎａｎｄ３を配置すると共に、他のＮＡＮＤ
回路Ｎａｎｄ４を配置し、更に優先信号を受ける端子Ｐ
Ｒを設けている。前記ＮＡＮＤ回路Ｎａｎｄ４は、端子
ＳＤからのシャットダウン信号（Ｈ（ＶＤＤ３）レベ
ル）と、端子ＰＲからの優先信号とを受け、その出力は
前記ＮＡＮＤ回路Ｎａｎｄ３に入力される。

【００８９】従って、図１７のレベルシフト回路では、
シャットダウン信号の入力時に、端子ＰＲへの優先信号
をＨ（ＶＤＤ３）レベルとＬ（０ｖ）レベルとに変更す
ることにより、ＮＡＮＤ回路Ｎａｎｄ３の出力をＨレベ
ルとＬレベルとに切換えて、フリップフロップ回路のＮ
ＡＮＤ回路Ｎａｎｄ２の論理をＨ（ＶＤＤ３）レベルと
Ｌ（０ｖ）レベルとに切換え可能としている。尚、本レ
ベルシフト回路では、フリップフロップ回路の他のＮＡ
ＮＤ回路Ｎａｎｄ１は、常にＨ（ＶＤＤ３）レベルに固
定される。

【００９０】図１８のレベルシフト回路では、図１７の
レベルシフト回路を改良し、フリップフロップ回路の他
のＮＡＮＤ回路Ｎａｎｄ１をも優先信号に応じてＨ（Ｖ
ＤＤ３）レベルとＬ（０ｖ）レベルとに切換え可能とし
たものである。具体的には、インバータＩＮＶ１５と、
２個のＮＡＮＤ回路Ｎａｎｄ５、Ｎａｎｄ６とが別途配
置される。一方のＮＡＮＤ回路Ｎａｎｄ５には、端子Ｐ
Ｒからの優先信号が前記インバータＩＮＶ１５を介して
入力されると共に、端子ＳＤからのシャットダウン信号
（Ｈ（ＶＤＤ３）レベル）が入力される。このＮＡＮＤ
回路Ｎａｎｄ５の出力は他のＮＡＮＤ回路Ｎａｎｄ６に
入力される。

【００９１】従って、このレベルシフト回路では、端子
ＰＲの優先信号をＨ（ＶＤＤ３）レベルとＬ（０ｖ）レ
ベルとに変更することにより、ＮＡＮＤ回路Ｎａｎｄ
５、Ｎａｎｄ６の出力論理を切換えて、フリップフロッ
プ回路のＮＡＮＤ回路Ｎａｎｄ１の出力論理をもＨ（Ｖ
ＤＤ３）レベルとＬ（０ｖ）レベルとに切換え可能とす
ることができる。

【００９２】（第４の変形例）図１９〜図２１は第２の
実施の形態の第４の変形例を示す。これ等はエッジトリ
ガー形式のレベルシフト回路である。

【００９３】図１９のレベルシフト回路では、クロック
信号ＣＬＫと第１のノードＷ１の電位を受ける第１のフ
リップフロップ回路ＦＦ１と、前記クロック信号ＣＬＫ
と第２のノードＷ２の電位を受ける第２のフリップフロ
ップ回路ＦＦ２と、これ等フリップフロップ回路ＦＦ
１、ＦＦ２の出力を受ける第３のフリップフロップ回路
ＦＦ３とを備える。

【００９４】図１９のレベルシフト回路では、クロック
信号ＣＬＫがＬレベルの時、第１及び第２のフリップフ
ロップ回路ＦＦ１、ＦＦ２はリセット状態にあって、プ
リチャージ回路Ｂは、ＮＡＮＤ回路Ｎａｎｄ７及びイン
バータＩＮＶ１５により、第１及び第２のノードＷ１、
Ｗ２を高電圧源ＶＤＤ３の高電圧にプリチャージしてい
る。また、第３のフリップフロップ回路ＦＦ３はレベル
の保持状態にある。その後、クロック信号がＨレベルに
遷移すると、前記ＮＡＮＤ回路Ｎａｎｄ７及びインバー
タＩＮＶ１５により、２個のＰ型トランジスタＰ３、Ｐ
４がＯＦＦして前記プリチャージが停止すると共に、２
個のＮ型トランジスタＮ３、Ｎ４がＯＮして、端子ＩＮ
の入力信号のレベルに応じて第１又は第２のノードＷ
１、Ｗ２がＬ（０ｖ）レベルに低下し、これが第１又は
第２のフリップフロップ回路ＦＦ１、ＦＦ２に取り込ま
れ、フリップフロップ回路ＦＦ３の論理がセットされ
る。この取り込みが完了すると、前記ＮＡＮＤ回路Ｎａ
ｎｄ７及びインバータＩＮＶ１５により、前記プリチャ
ージ回路Ｂが再び第１及び第２のノードＷ１、Ｗ２を高
電圧源ＶＤＤ３の高電圧にプリチャージする。

【００９５】図２０は、図１９のレベルシフト回路を改
良したものであり、図１９のレベルシフト回路の２個の
Ｎ型トランジスタＮ３、Ｎ４を１個のＮ型トランジスタ
Ｎ５で共用したものである。

【００９６】図２１のレベルシフト回路は、前記図２０
のレベルシフト回路の一部を変更したものである。即
ち、第１及び第２のノードＷ１、Ｗ２とＮ型トランジス
タＮ３、Ｎ４との間に他のＮ型トランジスタＮ７、Ｎ８
を配置し、これ等Ｎ型トランジスタをクロック信号ＣＬ
Ｋにより制御することにより、クロック信号ＣＬＫのＨ
レベルへの立上り時には、これ等Ｎ型トランジスタＮ
７、Ｎ８をＯＮさせて、端子ＩＮの入力信号に応じて第
１又は第２のノードＷ１、Ｗ２の論理レベルを変化させ
るものである。

【００９７】（第５の変形例）図２２及び図２３は、図
２１のエッジトリガー形式のレベルシフト回路に更にテ
ストモード機能を付加したレベルシフト回路を示す。

【００９８】図２２のレベルシフト回路は、テスト時に
は、端子ＮＴに入力されるテストモード信号（Ｌレベ
ル）により、２個のＮ型トランジスタＮ１０、Ｎ１１を
ＯＦＦして、通常時の入力信号（入力端子ＩＮの入力信
号）に応じて動作する２個のＮ型トランジスタＮ１、Ｎ
２をＰ型トランジスタＰ３、Ｐ４から切り離すと共に、
前記テストモード信号をインバータＩＮＶ１６で反転し
た信号により、テストモード用の２個のＮ型トランジス
タＮ１２、Ｎ１３をＯＮして、端子ＩＮＴに入力される
テスト用信号及びそのインバータＩＮＶ１７による反転
信号に応じて動作する２個のＮ型トランジスタＮ１４、
Ｎ１５を前記Ｐ型トランジスタＰ３、Ｐ４に接続して、
テストモード時には、端子ＩＮＴのテスト信号により第
１及び第２のノードＷ１、Ｗ２の論理レベルを変化させ
るようにしたものである。

【００９９】図２３のレベルシフト回路は、図２２のレ
ベルシフト回路を改良したものである。即ち、通常用の
２個のＮ型トランジスタＮ１、Ｎ２を接地するＮ型トラ
ンジスタＮ５と同様に、テストモード用の２個のＮ型ト
ランジスタＮ１４、Ｎ１５を接地するＮ型トランジスタ
Ｎ１６を設け、端子ＮＴに入力されるテストモード信号
（Ｌレベル）により、ＮＡＮＤ回路Ｎａｎｄ８及びＮＯ
Ｒ回路Ｎｏｒ６の出力を制御して、通常時には通常時用
のＮ型トランジスタＮ５をプリチャージ制御回路７０の
ＮＡＮＤ回路Ｎａｎｄ８の出力に応じてＯＮ、ＯＦＦ制
御する一方、テストモード時にはテストモード時用のＮ
型トランジスタＮ１６をプリチャージ制御回路７０のＮ
ＯＲ回路Ｎｏｒ６の出力に応じてＯＮ、ＯＦＦ制御する
ようにしたものである。

【０１００】（第６の変形例）図２４及び図２５は第２
の実施の形態の第６の変形例を示す。

【０１０１】図２４のレベルシフト回路は、図２０のエ
ッジトリガー形式のレベルシフト回路に更にリセット機
能を付加したものである。

【０１０２】即ち、図２４のレベルシフト回路では、リ
セット端子Ｒに入力されるリセット信号をインバータＩ
ＮＶ１８を介してフリップフロップ回路ＦＦ３の一方の
ＮＯＲ回路Ｎｏｒ７に入力して、出力論理を固定すると
共に、前記リセット信号をＮＡＮＤ回路Ｎａｎｄ９に出
力して、プリチャージ回路Ｂにより第１及び第２のノー
ドＷ１、Ｗ２を高電圧源ＶＤＤ３の高電圧にプリチャー
ジするように構成したものである。

【０１０３】また、図２５のレベルシフト回路は、図２
４のレベルシフト回路に更にセット機能を付加したもの
である。即ち、図２５のレベルシフト回路では、セット
端子Ｓに入力されるセット信号をインバータＩＮＶ１９
を介してフリップフロップ回路ＦＦの他方のＮＯＲ回路
Ｎｏｒ８に入力して、出力論理を固定すると共に、前記
セット信号を前記ＮＡＮＤ回路Ｎａｎｄ９に出力して、
プリチャージ回路Ｂにより第１及び第２のノードＷ１、
Ｗ２を高電圧源ＶＤＤ３の高電圧にプリチャージするよ
うに構成したものである。

【０１０４】（第７の変形例）図２６は第２の実施の形
態の第７の変形例を示す。同図のレベルシフト回路は、
トライステートのレベルシフト回路を構成する。

【０１０５】即ち、図２６のレベルシフト回路は、出力
端子ＯＵＴ１、ＯＵＴ２のレベルの組み合わせとして、
「Ｈ，Ｌ」、「Ｌ，Ｈ」に加えて「Ｈ，Ｈ」の状態を作
成する。具体的には、一対のＮ型トランジスタＮ１、Ｎ
２に対応して更に１個のＮ型トランジスタＮ１７を設
け、一対のＰ型トランジスタＰ３、Ｐ４に対応して更に
１個のＰ型トランジスタＰ６を設け、更に一対のＮ型ト
ランジスタＮ３、Ｎ４に対応して更に１個のＮ型トラン
ジスタＮ１８を設ける。更に、Ｐ型トランジスタ（抵
抗）Ｐ５に対応してＰ型トランジスタ（抵抗）Ｐ７を設
ける。

【０１０６】そして、通常時には、端子Ｃの入力信号を
Ｌ（０ｖ）レベルとした状態にして、Ｎ型トランジスタ
Ｎ１８をＯＦＦさせ、ノードＷ３をプリチャージ状態に
保持する。この状態で、端子ＩＮの入力信号及びその反
転信号により、ＮＡＮＤ回路Ｎａｎｄ１０、Ｎａｎｄ１
１を通じて１対のＮ型トランジスタＮ１、Ｎ２をＯＮ又
はＯＦＦさせて、制御回路３０により一対の出力端子Ｏ
ＵＴ１、ＯＵＴ２の論理レベルを「Ｈ，Ｌ」又は「Ｌ，
Ｈ」にする。一方、出力端子ＯＵＴ１、ＯＵＴ２の論理
レベルを「Ｈ，Ｈ」に制御する場合には、端子Ｃの入力
信号をＨ（ＶＤＤ）レベルにする。これにより、Ｎ型ト
ランジスタＮ１７をＯＮさせて、ノードＷ３をＬ（０
ｖ）レベルにし、このノードＷ３の電位低下に応じて制
御回路３０により一対の出力端子ＯＵＴ１、ＯＵＴ２の
論理レベルを「Ｈ，Ｈ」に制御するようにしている。
尚、図中Ｎａｎｄ１２は、ノードＷ１、Ｗ２、Ｗ３のプ
リチャージを制御するプリチャージ制御回路７０を構成
する。

【０１０７】（第８の変形例）図２７ないし図２９は第
２の実施の形態の第８の変形例を示す。

【０１０８】これ等のレベルシフト回路は、図８に示し
たレベルシフト回路において一対のＮ型トランジスタＮ
１、Ｎ２に入力される相補の信号の生成回路を改良した
ものである。即ち、図８のレベルシフト回路では、制御
回路Ａの遅延時間が短くて、入力信号の変化時からフリ
ップフロップ回路ＦＦのセット及び高電圧ＶＤＤ３への
プリチャージまでの一連の変化に必要な遅延時間が、低
電圧ＶＤＤ側のインバータＩＮＶ０の遅延時間よりも短
い場合には、プリチャージすべき第１又は第２のノード
Ｗ１、Ｗ２を誤ってディスチャージすることが考えられ
る。即ち、図３１に示すように、一対のＮ型トランジス
タＮ１、Ｎ２への入力信号波形が共に同時にＨレベルで
ある状態が長くて制御回路Ａの遅延時間が短い場合に
は、第１及び第２のノードＷ１、Ｗ２が交互にディスチ
ャージ及びプリチャージされて、出力端子には誤ってパ
ルス状の出力波形が出力されることが考えられる。特
に、入力信号がＨレベルからＬレベルに遷移する場合
に、入力系が高耐圧トランジスタで構成され、出力系が
低耐圧トランジスタで構成され、遅延時間が高耐圧系の
方が低耐圧系よりも非常に長い場合に誤動作が生じると
考えられる。本変形例はこの誤動作を防止するように、
一対のＮ型トランジスタＮ１、Ｎ２への相補信号の一方
がＬレベルに遷移した後でなければ相補信号の他方をＨ
レベルにしないようにして、この相補信号の一方及び他
方が同時にＨレベルにならないように構成したものであ
る。

【０１０９】図２７のレベルシフト回路では、図８のイ
ンバータＩＮＶ０に代えて、インバータＩＮＶ２７と、
２個のインバータＩＮＶ２８、ＩＮＶ２９より成る遅延
回路と、このインバータＩＮＶ２９の出力と最初段のイ
ンバータＩＮＶ２７の出力とを受けるＮＯＲ回路Ｎｏｒ
２７とにより、相補の入力信号を生成している。

【０１１０】また、図２８のレベルシフト回路では、２
個のインバータＩＮＶ３０、ＩＮＶ３１と、フリップフ
ロップ回路ＦＦ４とにより、相補の入力信号を生成して
いる。

【０１１１】更に、図２９のレベルシフト回路では、２
個のシュミット回路ＳｃｈＡ、ＳｃｈＢと、インバータ
ＩＮＶ３２と、フリップフロップ回路ＦＦ４とにより、
相補の入力信号を生成し、図３０に示すように、前記一
方のシュミット回路ＳｃｈＡのスイッチングレベルを低
く、他方のシュミット回路ＳｃｈＢのスイッチングレベ
ルを高く設定している。

【０１１２】尚、以上の説明では、低電圧の論理レベル
を高電圧の論理レベルに変換するレベルシフト回路につ
いて説明したが、本発明はこれに限定されず、逆に高電
圧の論理レベルを低電圧の論理レベルに変換するレベル
シフト回路についても同様に適用できるのは勿論であ
る。この場合には、第１の電圧源が高電圧源となり、第
２の電圧源が低電圧源となる。

【０１１３】

【発明の効果】以上説明したように、請求項１ないし請
求項８記載の発明のレベルシフト回路によれば、入力信
号のレベルが変化しない定常時には、第１又は第２のノ
ードの両端が遮断される状況で、前記第１又は第２のノ
ードを抵抗を介して第２の電圧源を接続してプルアップ
したので、従来のようにプルアップ用の小型ラッチを配
置する必要をなくして、第１及び第２のＮ型トランジス
タの駆動容量を減少させたので、入力信号のレベル変化
時での第１又は第２のノードの電位低下を促進させて、
遅延時間を短縮でき、高速動作し且つレイアウト面積が
小さいレベルシフト回路を提供できる。

【０１１４】特に、請求項５、請求項６及び請求項７記
載の発明によれば、第２のノードの電位低下を促進する
ように構成したので、遅延時間をより一層に短縮でき
て、レベルシフト回路の動作の一層の高速化が可能であ
る。

【０１１５】また、請求項９ないし請求項２５記載の発
明のレベルシフト回路によれば、第１及び第２のノード
の電位低下を検出するレベル検出回路を設け、このレベ
ル検出回路のスイッチングレベルを高く設定したので、
第１及び第２のノードの電位が高電圧でフルスイングす
ることを待つことなく、早期にレベル変化を検出でき、
低消費電力で且つ高速に動作するレベルシフト回路を提
供できる。

【０１１６】特に、請求項１２記載の発明によれば、第
１及び第２のノードの電位低下を促進させたので、遅延
時間を短縮して高速に動作するレベルシフト回路を提供
することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態のレベルシフト回路
の構成を示す図である。

【図２】入力信号のＨレベルからＬレベルへの変化時に
おける同レベルシフト回路に流れる電流の説明図であ
る。

【図３】入力信号のＬレベルからＨレベルへの変化時に
おける同レベルシフト回路に流れる電流の説明図であ
る。

【図４】同実施の形態のレベルシフト回路における抵抗
の配置位置の変形例を示す図である。

【図５】同レベルシフト回路の他の変形例を示す図であ
る。

【図６】同レベルシフト回路の変形例を示し、内部電源
シャットダウン時の出力論理固定構成を持つレベルシフ
ト回路を示す図である。

【図７】本発明の第２の実施の形態のレベルシフト回路
の概略構成を示す図である。

【図８】同レベルシフト回路の具体的構成を示す図であ
る。

【図９】入力信号のＨレベルからＬレベルへの変化時に
おける同レベルシフト回路に流れる電流の説明図であ
る。

【図１０】本発明の第２の実施の形態の第１の変形例を
示し、レベルシフト回路に備えるプリチャージ制御回路
を変形した図である。

【図１１】同実施の形態の第１の変形例を示し、レベル
シフト回路に備えるフリップフロップ回路を変形した図
である。

【図１２】本発明の第２の実施の形態の第２の変形例を
示し、低電圧源のシャットダウン時に論理を固定する機
能を持つレベルシフト回路の構成を示す図である。

【図１３】同第２の変形例のレベルシフト回路の他の構
成を示す図である。

【図１４】同第２の変形例のレベルシフト回路の更に他
の構成を示す図である。

【図１５】同第２の変形例のレベルシフト回路の別の構
成を示す図である。

【図１６】同第２の変形例のレベルシフト回路の更に別
の構成を示す図である。

【図１７】本発明の第２の実施の形態の第３の変形例を
示し、低電圧源のシャットダウン時に所定論理を優先的
に出力する機能を持つレベルシフト回路の構成を示す図
である。

【図１８】同第３の変形例のレベルシフト回路の他の構
成を示す図である。

【図１９】本発明の第２の実施の形態の第４の変形例の
エッジトリガー形式のレベルシフト回路の構成を示す図
である。

【図２０】同第４の変形例のエッジトリガー形式のレベ
ルシフト回路の他の構成を示す図である。

【図２１】同第４の変形例のエッジトリガー形式のレベ
ルシフト回路の更に他の構成を示す図である。

【図２２】本発明の第２の実施の形態の第５の変形例の
テストモード機能付きのエッジトリガー形式のレベルシ
フト回路の構成を示す図である。

【図２３】同変形例のテストモード機能付きのエッジト
リガー形式のレベルシフト回路の他の構成を示す図であ
る。

【図２４】本発明の第２の実施の形態の第６の変形例の
リセット機能付きのエッジトリガー形式のレベルシフト
回路の構成を示す図である。

【図２５】同変形例のリセット機能付きのエッジトリガ
ー形式のレベルシフト回路にセット機能を付加した構成
を示す図である。

【図２６】本発明の第２の実施の形態の第７の変形例の
トライステートレベルシフト回路の構成を示す図であ
る。

【図２７】本発明の第２の実施の形態の第８の変形例の
レベルシフト回路の構成を示す図である。

【図２８】同変形例のレベルシフト回路の他の構成を示
す図である。

【図２９】同変形例のレベルシフト回路の更に他の構成
を示す図である。

【図３０】同レベルシフト回路の動作を示す図である。

【図３１】本発明の第２の実施の形態のレベルシフト回
路に生じ得る入力波形及び出力波形を示す図である。

【図３２】従来のレベルシフト回路の構成を示す図であ
る。

【図３３】同レベルシフト回路の動作時に流れる電流を
説明する図である。

【図３４】従来の他のレベルシフト回路の構成を示す図
である。

【符号の説明】

ＩＮ 入力端子 ＶＤＤ 低電圧源（第１の電圧
源） ＶＤＤ３ 高電圧源（第２の電圧
源） Ｎ１ Ｎ型トランジスタ（第１
のＮ型トランジスタ） Ｎ２ Ｎ型トランジスタ（第２
のＮ型トランジスタ） Ｐ１ Ｐ型トランジスタ（第１
のＰ型トランジスタ） Ｐ２ Ｐ型トランジスタ（第２
のＰ型トランジスタ） Ｐ３ Ｐ型トランジスタ（第３
のＰ型トランジスタ、電流遮断部） Ｐ４ Ｐ型トランジスタ（第４
のＰ型トランジスタ、電流遮断部） Ｐ５ Ｐ型トランジスタ（抵
抗） Ｐ５１ Ｐ型トランジスタ（第１
の抵抗） Ｐ５２ Ｐ型トランジスタ（第２
の抵抗） INV0、INV1、INV2 インバータ Ｗ１ 第１のノード Ｗ２ 第２のノード Ｗ３ 第３のノード Ｗ４ 第４のノード Ａ 制御回路 Ｂ プリチャージ回路 ＦＦ フリップフロップ回路
（レベル検出回路） Nand1、Nand2 ＮＡＮＤ回路 ４０ 供給回路 ５０ 断続回路 ７０ プリチャージ制御回路 Ｐ３ Ｐ型トランジスタ（第１
のＰ型トランジスタ） Ｐ４ Ｐ型トランジスタ（第２
のＰ型トランジスタ） Ｎ３ Ｎ型トランジスタ（第３
のＮ型トランジスタ） Ｎ４ Ｎ型トランジスタ（第４
のＮ型トランジスタ） ＳＤ シャットダウン端子 ＣＬＫ クロック端子 ＮＴ テストモード端子 ＩＮＴ テスト端子 Ｒ リセット端子 Ｓ セット端子 Ｃ 制御端子 ３０ 制御回路

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5J055 AX02 AX27 BX16 CX10 CX24 DX12 DX72 DX83 EX07 EX19 EX21 EY21 EZ07 EZ25 EZ31 FX12 FX17 FX35 GX01 5J056 AA00 AA11 BB02 BB19 CC14 CC21 DD12 DD28 EE03 EE07 FF08

Claims (25)

【特許請求の範囲】
1. 【請求項１】 第１の電圧源を電源とする相補の入力信
   号が入力され、一端が接地され、他端が第１及び第２の
   ノードに各々接続された第１及び第２のＮ型トランジス
   タと、 一端が第２の電圧源に接続され、他端が前記第１及び第
   ２のノードに各々接続されたクロスカップル接続の第１
   及び第２のＰ型トランジスタと、 前記入力信号のレベル変化時に前記第２の電圧源と前記
   第１又は第２のＰ型トランジスタとの接続を断って貫通
   電流を遮断する電流遮断部と、 前記入力信号の定常時に、前記第２の電圧源を前記第１
   又は第２のノードに接続する抵抗とを備えたことを特徴
   とするレベルシフト回路。
2. 【請求項２】 前記電流遮断部は、 前記第２の電圧源と前記第１のＰ型トランジスタとの間
   に配置された第３のＰ型トランジスタと、前記第２の電
   圧源と前記第２のＰ型トランジスタとの間に配置された
   第４のＰ型トランジスタとを備え、 前記抵抗は、前記第１のＰ型トランジスタと前記第３の
   Ｐ型トランジスタとの接続点、及び前記第２のＰ型トラ
   ンジスタと前記第４のＰ型トランジスタとの接続点に接
   続されたトランジスタより成ることを特徴とする請求項
   １記載のレベルシフト回路。
3. 【請求項３】 前記抵抗は、 前記第２の電圧源と前記第１及び第３のＰ型トランジス
   タ同士の接続点との間に配置される第１の抵抗と、 前記第２の電圧源と前記第２及び第４のＰ型トランジス
   タ同士の接続点との間に配置される第２の抵抗とから成
   ることを特徴とする請求項２記載のレベルシフト回路。
4. 【請求項４】 前記第１の抵抗は、前記第２のノードの
   電位により制御されるＰ型トランジスタより成り、 前記第２の抵抗は、前記第２のノードの電位を反転した
   電位により制御されるＰ型トランジスタより成ることを
   特徴とする請求項３記載のレベルシフト回路。
5. 【請求項５】 前記抵抗の抵抗値は、 前記第２の電圧源から自己の抵抗を経て流れる電流値が
   ほぼ零値になるように高抵抗な値に設定されることを特
   徴とする請求項１、２又は３記載のレベルシフト回路。
6. 【請求項６】 前記第２のノードには次段のインバータ
   が接続され、 前記次段のインバータのゲート容量及び前記第１のＰ型
   トランジスタのゲート容量は、前記第２のノードの電位
   低下時に、この電位の低下が早く行われるように小さく
   設定されることを特徴とする前記１記載のレベルシフト
   回路。
7. 【請求項７】 前記第２及び第４のＰ型トランジスタ
   は、 前記第２のノードの電位上昇時に、この電位の上昇が早
   く行われるように大きなサイズに設定されることを特徴
   とする請求項２記載のレベルシフト回路。
8. 【請求項８】 前記第１の電圧源のシャットダウン時
   に、前記第２のノードを所定電位に固定する機能を持つ
   ことを特徴とする請求項１記載のレベルシフト回路。
9. 【請求項９】 第１の電圧源を電源とする相補の信号が
   入力され、一端が接地され、他端が第１及び第２のノー
   ドに各々接続される第１及び第２のトランジスタと、 前記第１及び第２のノードを第２の電圧源の電位にプリ
   チャージするプリチャージ回路と、 前記第１及び第２のノードの電位低下を検出するレベル
   検出回路と、 前記プリチャージ回路を制御するプリチャージ制御回路
   とを備えたことを特徴とするレベルシフト回路。
10. 【請求項１０】 前記レベル検出回路は、 前記第１及び第２のノードに接続されるフリップフロッ
    プ回路により構成されることを特徴とする請求項９記載
    のレベルシフト回路。
11. 【請求項１１】 前記レベル検出回路は、 第１及び第２のノードの電位低下時にその電位低下を早
    く検出するようにスイッチングレベルが高く設定される
    ことを特徴とする請求項９又は１０記載のレベルシフト
    回路。
12. 【請求項１２】 前記レベル検出回路は、 前記第１及び第２のノードに接続されたゲートの容量
    が、第１及び第２のノードの電位低下時にこの電位低下
    が早く行われるように、小さく設定されることを特徴と
    する請求項９又は１０記載のレベルシフト回路。
13. 【請求項１３】 前記プリチャージ回路は、 前記第２の電圧源を前記第１及び第２のノードに接続す
    る供給回路と、 前記第１のノードと接地との間、並びに前記第２のノー
    ドと接地との間を遮断及び接続する断続回路とを備える
    ことを特徴とする請求項９又は１０記載のレベルシフト
    回路。
14. 【請求項１４】 前記供給回路は、 前記第２の電圧源と前記第１のノードとの間に配置され
    た第１のＰ型トランジスタと、前記第２の電圧源と前記
    第２のノードとの間に配置された第２のＰ型トランジス
    タとから成り、 前記遮断回路は、 前記第１のノードと接地との間に配置された第３のＮ型
    トランジスタと、前記第２のノードと接地との間に配置
    された第４のＮ型トランジスタとから成ることを特徴と
    する請求項１３記載のレベルシフト回路。
15. 【請求項１５】 前記プリチャージ制御回路は、 前記入力信号が変化しない定常時には、ＯＦＦ動作して
    いる一方の第１又は第２のトランジスタに接続される一
    方の第１又は第２のノードを第２の電圧源の高電圧にプ
    リチャージした状態で、前記第２の電圧源と前記プリチ
    ャージ状態の一方のノードとの接続を断ち、一方、 前記入力信号が変化したレベル変化時には、前記レベル
    検出回路のレベル検出に応じて、前記一方のノードと接
    地との接続を遮断すると共に前記第２の電圧源を前記一
    方のノードに接続してこの一方のノードを第２の電圧源
    の高電圧にプリチャージするように前記プリチャージ回
    路を制御することを特徴とする請求項９又は１３記載の
    レベルシフト回路。
16. 【請求項１６】 前記プリチャージ制御回路は、 前記入力信号が変化しない定常時には、ＯＦＦ動作して
    いる一方の第１又は第２のトランジスタに対応する一方
    の第１又は第２のＰ型トランジスタをＯＦＦすると共に
    対応する一方の第３又は第４のＮ型トランジスタをＯＮ
    し、一方、 前記入力信号が変化したレベル変化時には、前記レベル
    検出回路のレベル検出に応じて、前記一方のＰ型トラン
    ジスタをＯＮすると共に前記一方のＮ型トランジスタを
    ＯＦＦすることを特徴とする請求項１４記載のレベルシ
    フト回路。
17. 【請求項１７】 前記入力信号の定常時に、前記第２の
    電圧源を前記第１のノード又は第２のノードに接続する
    抵抗を備えたことを特徴とする請求項９又は１０記載の
    レベルシフト回路。
18. 【請求項１８】 前記抵抗の抵抗値は、 前記第２の電圧源から自己の抵抗を経て流れる電流値が
    ほぼ零値になるように高抵抗な値に設定されることを特
    徴とする請求項１７記載のレベルシフト回路。
19. 【請求項１９】 前記レベル検出回路は、 前記第１の電圧源のシャットダウン時に、シャットダウ
    ン指令信号を受けて出力論理を固定する機能を持つこと
    を特徴とする請求項９記載のレベルシフト回路。
20. 【請求項２０】 前記レベル検出回路は、 前記第１の電圧源のシャットダウン時に、優先信号を受
    けて、固定する出力論理を任意に選択可能であることを
    特徴とする請求項１９記載のレベルシフト回路。
21. 【請求項２１】 前記レベル検出回路は、 クロック信号の変化時に前記第１又は第２のノードの電
    位低下を検出するエッジトリガー構成であることを特徴
    とする請求項９記載のレベルシフト回路。
22. 【請求項２２】 テストモード時に、前記入力信号に代
    えてテスト信号を受けて、そのテスト信号に応じた電位
    低下を前記レベル検出回路が検出する機能を持つことを
    特徴とする請求項９記載のレベルシフト回路。
23. 【請求項２３】 前記レベル検出回路は、 リセット信号を受けて、出力論理をリセットする機能を
    持つことを特徴とする請求項９記載のレベルシフト回
    路。
24. 【請求項２４】 前記レベル検出回路は、 セット信号を受けて、出力論理をセットする機能を持つ
    ことを特徴とする請求項９又は２３記載のレベルシフト
    回路。
25. 【請求項２５】 前記入力信号に加えて制御信号を受け
    て、前記レベル検出回路の出力が３つの状態に変化する
    機能を持つことを特徴とする請求項９記載のレベルシフ
    ト回路。