JP2001298356A - レベルシフト回路 - Google Patents
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Abstract
なく、高速動作し且つレイアウト面積が小さいレベルシ
フト回路を提供する。 【解決手段】 2個のP型トランジスタで構成されるラ
ッチを備えたレベルシフト回路において、端子INの入
力信号が例えばHからLレベルに変化した時、N型トラ
ンジスタN2がONしてノードW2の電位を低下させる
が、P型トランジスタP4はOFF状態にあって、高電
圧源VDD3からトランジスタP2、N2を経て接地に
流れる貫通電流が遮断される。一方、N型トランジスタ
N1はOFF、P型トランジスタP3もOFFとなり、
ノードW1の両端は遮断されるが、高電圧源VDD3が
P型トランジスタP4、抵抗P5及びP型トランジスタ
P1を経てノードW1を高電圧にプルアップする。従っ
て、N型トランジスタN1、N2の駆動容量が少なく、
遅延時間が短縮される。
Description
するレベルシフト回路に関し、特に、信号変化時に生じ
る貫通電流を防止する構成を持つものに関する。
ッチ型レベルシフト回路が知られている。このレベルシ
フト回路を具体的構成を図32に示す。同図のレベルシ
フト回路は、2個のN型トランジスタ51、52と、ゲ
ートが互いに相手方のドレインに接続されるクロスカッ
プル接続の2個のP型トランジスタ53、54と、第1
及び第2のインバータ55、56を備えている。前記第
1のインバータ55は入力端子INの入力信号を反転
し、例えば1.5v等の低電圧源VDDで動作する。前
記第1のインバータ55以外の素子は、例えば3.3v
等の高電圧源VDD3で動作する高電圧側の素子であっ
て、2個のN型トランジスタ51、52は、接地される
と共に、互いに相補の信号、即ち、各々入力端子INの
入力信号、及び第1のインバータ55からの入力信号の
反転信号を受ける。前記2個のP型トランジスタ53、
54は、ソースが高電圧源VDD3に接続され、ドレイ
ンが各々N型トランジスタ51、52のドレインに接続
され、前記第2のインバータ56は、一方のN型トラン
ジスタ52とP型トランジスタ54との接続点に接続さ
れ、その出力側は出力端子OUTに接続されている。
する。静止状態では、例えば入力信号がH(VDD)レ
ベル、その反転信号がL(VSS=0v)レベルのと
き、N型トランジスタ51はON、N型トランジスタ5
2はOFF、P型トランジスタ53はOFF、P型トラ
ンジスタ54はON状態にある。また、この状態では、
一方のN型トランジスタ51とP型トランジスタ53と
の接続点であるノードW1はL(VSS)レベル、他方
のN型トランジスタ52とP型トランジスタ54との接
続点であるノードW2は、H(VDD3)レベルにあ
る。トランジスタ51と53、トランジスタ52と54
は、各々相補的な関係にあるので、この静止状態では電
流は流れていない。
変化し、動作時になると、図33に示すように、N型ト
ランジスタ51がOFF、N型トランジスタ52がON
する。従って、高電圧源VDD3からON状態のP型ト
ランジスタ54及びN型トランジスタ52を経て貫通電
流Iが流れ、ノードW2の電位はH(VDD3)レベル
から低下し始める。ノードW2の電位がVDD3−Vt
p(VtpはP型トランジスタ53のしきい値電圧)以
下に低下すると、P型トランジスタ53がONし始め、
ノードW1の電位は上昇して、P型トランジスタ54の
ドレイン電流は少なくなり、ノードW2の電位は一層低
くなる。
3)レベル、ノードW2の電位はL(0v)レベルにな
り、貫通電流は流れなくなって、第2のインバータ56
により出力論理が反転し、次の入力信号の変化待ち状態
となる。以上、入力信号がHレベルからLレベルに変化
した場合について説明したが、その逆に変化した場合も
同様である。
路では、動作時にP型トランジスタ54及びN型トラン
ジスタ52を通じる貫通電流を流してノードW2の電位
を変化させている関係上、貫通電流が流れる分、消費電
力が増大するという欠点があった。
438号公報や特開平7−106946号公報に開示さ
れるものでは、出力ノードW2の電位変化に応じて貫通
電流を遮断する構成を持つレベルシフト回路を提案して
いる。このレベルシフト回路の構成を図34に示す。同
図のレベルシフト回路は、前記図32の構成に加えて、
高電圧源VDD3と2個のP型トランジスタ53、54
との間に、各々、P型トランジスタよりなる電流遮断ト
ランジスタ57、58を配置すると共に、一方の電流遮
断トランジスタ57のゲートには2個のインバータより
成る遅延素子59、60を介してノードW1の電位が印
可され、他方の電流遮断トランジスタ58のゲートには
2個遅延素子61、62を介してノードW2の電位が印
可される。更に、2つのノードW1、W2には小型ラッ
チ63が接続され、このラッチ63は2個のP型トラン
ジスタ64、65を有し、これ等トランジスタは、ソー
スが高電圧源VDD3に接続され、ドレインが各々ノー
ドW1、W2及び相手方のゲートに接続される。
シフト回路では、例えば入力信号がHレベルの場合に
は、ノードW2の電位はH(VDD3)レベルにあっ
て、電流遮断トランジスタ58がOFFしており、高電
圧源VDD3とP型トランジスタ54との接続は遮断さ
れている。また、ノードW1の電位はL(0v)レベル
にあって、P型トランジスタ53及び電流遮断トランジ
スタ57はONしており、高電圧源VDD3とP型トラ
ンジスタ53とは接続されている。この状態から入力信
号がLレベルに変化した動作時には、N型トランジスタ
51のOFF動作によりノードW1と接地との接続が遮
断されると共に、N型トランジスタ52のON動作によ
りノードW2が接地されて、ノードW2の電位は低下す
る。この電位の低下変化は電流遮断トランジスタ58に
伝達されるが、その伝達は2個の遅延素子61、62に
より所定の遅延時間遅れる。その遅れ時間の間では、ノ
ードW2の電位低下によりP型トランジスタ53がON
して、高電圧源VDD3とノードW1とが接続され、ノ
ードW1の電位が上昇し、P型トランジスタ54がOF
Fする。そして、その後に前記電流遮断トランジスタ5
8がONする。従って、この動作時にN型トランジスタ
52がONしても、高電圧源VDD3からP型トランジ
スタ54及びN型トランジスタ52を通じた貫通電流が
遮断されるので、消費電力が低減される。一方、前記ノ
ードW1の電位上昇により、所定時間遅れて電流遮断ト
ランジスタ57がOFF動作すると、ノードW1がハイ
インピーダンス状態になって出力が不定となることを防
止するため、前記小型ラッチ63がノードW2の電位低
下に応じて内部のP型トランジスタ62をONさせて、
ノードW1に高電圧源VDD3を接続して、ノードW1
をプルアップする。
来の貫通電流遮断機能を持つレベルシフト回路では、小
型ラッチ63は、低電圧であっても動作可能なように十
分ゲート長Lを大きくし、トランジスタのON抵抗を大
きくする必要があるが、N型トランジスタ51、52は
一般的に動作電流が小さいため、このN型トランジスタ
51、52の駆動容量が前記小型ラッチ61によって増
大し、入力信号の論理レベル変化からレベルシフト回路
の出力端子OUTの論理レベル変化までの遅延時間が長
くなる欠点がある。
レベルシフト回路では、N型トランジスタ51、52の
ドレインにラッチ63が接続されているため、出力端子
OUTの論理レベルを変化させるためには、これ等N型
トランジスタ51、52のドレインの電位、即ちノード
W1、W2の電位を高電圧源VDD3の電位と接地電位
とにフルスイングさせる必要があり、このことが遅延時
間を長くする他の原因ともなっている。一方、遅延時間
を短縮するようにN型トランジスタ51、52の電流能
力を大きくすると、これ等N型トランジスタ51、52
のサイズが大型化する。特に、低電圧源VDDが低電圧
化すると、N型トランジスタ51、52を流れる電流値
が小さくなるため、これ等N型トランジスタ51、52
のサイズが一層大型化するため、面積の増大を招く欠点
が生じる。
記従来のような小型ラッチを配置することなく、高速に
動作して遅延時間が短い貫通電流遮断機能付きのレベル
シフト回路を提供することにある。
め、本発明では、電流遮断トランジスタとクロスカップ
ル接続されたトランジスタとの接続点に抵抗を接続し、
この抵抗を介して前記接続点を高電圧にプルアップする
構成を採用する。
では、レベルシフト回路としてクロスカップル接続され
た2個のトランジスタを有しない新規なレベルシフト回
路を提供する。
回路は、第1の電圧源を電源とする相補の入力信号が入
力され、一端が接地され、他端が第1及び第2のノード
に各々接続された第1及び第2のN型トランジスタと、
一端が第2の電圧源に接続され、他端が前記第1及び第
2のノードに各々接続されたクロスカップル接続の第1
及び第2のP型トランジスタと、前記入力信号のレベル
変化時に前記第2の電圧源と前記第1又は第2のP型ト
ランジスタとの接続を断って貫通電流を遮断する電流遮
断部と、前記入力信号の定常時に、前記第2の電圧源を
前記第1又は第2のノードに接続する抵抗とを備えたこ
とを特徴とする。
のレベルシフト回路において、前記電流遮断部は、前記
第2の電圧源と前記第1のP型トランジスタとの間に配
置された第3のP型トランジスタと、前記第2の電圧源
と前記第2のP型トランジスタとの間に配置された第4
のP型トランジスタとを備え、前記抵抗は、前記第1の
P型トランジスタと前記第3のP型トランジスタとの接
続点、及び前記第2のP型トランジスタと前記第4のP
型トランジスタとの接続点に接続されたトランジスタよ
り成ることを特徴とする。
のレベルシフト回路において、前記抵抗は、前記第2の
電圧源と前記第1及び第3のP型トランジスタ同士の接
続点との間に配置される第1の抵抗と、前記第2の電圧
源と前記第2及び第4のP型トランジスタ同士の接続点
との間に配置される第2の抵抗とから成ることを特徴と
している。
のレベルシフト回路において、前記第1の抵抗は、前記
第2のノードの電位により制御されるP型トランジスタ
より成り、前記第2の抵抗は、前記第2のノードの電位
を反転した電位により制御されるP型トランジスタより
成ることを特徴とする。
又は3記載のレベルシフト回路において、前記抵抗の抵
抗値は、前記第2の電圧源から自己の抵抗を経て流れる
電流値がほぼ零値になるように高抵抗な値に設定される
ことを特徴とする。
のレベルシフト回路において、前記第2のノードには次
段のインバータが接続され、前記次段のインバータのゲ
ート容量及び前記第1のP型トランジスタのゲート容量
は、前記第2のノードの電位低下時に、この電位の低下
が早く行われるように小さく設定されることを特徴とす
る。
のレベルシフト回路において、前記第2及び第4のP型
トランジスタは、前記第2のノードの電位上昇時に、こ
の電位の上昇が早く行われるように大きなサイズに設定
されることを特徴とする。
のレベルシフト回路において、前記第1の電圧源のシャ
ットダウン時に、前記第2のノードを所定電位に固定す
る機能を持つことを特徴とする。
は、第1の電圧源を電源とする相補の信号が入力され、
一端が接地され、他端が第1及び第2のノードに各々接
続される第1及び第2のトランジスタと、前記第1及び
第2のノードを第2の電圧源の電位にプリチャージする
プリチャージ回路と、前記第1及び第2のノードの電位
低下を検出するレベル検出回路と、前記プリチャージ回
路を制御するプリチャージ制御回路とを備えたことを特
徴とする。
載のレベルシフト回路において、前記レベル検出回路
は、前記第1及び第2のノードに接続されるフリップフ
ロップ回路により構成されることを特徴とする。
は10記載のレベルシフト回路において、前記レベル検
出回路は、第1及び第2のノードの電位低下時にその電
位低下を早く検出するようにスイッチングレベルが高く
設定されることを特徴としている。
は10記載のレベルシフト回路において、前記レベル検
出回路は、前記第1及び第2のノードに接続されたゲー
トの容量が、第1及び第2のノードの電位低下時にこの
電位低下が早く行われるように、小さく設定されること
を特徴とする。
は10記載のレベルシフト回路において、前記プリチャ
ージ回路は、前記第2の電圧源を前記第1及び第2のノ
ードに接続する供給回路と、前記第1のノードと接地と
の間、並びに前記第2のノードと接地との間を遮断及び
接続する断続回路とを備えることを特徴とする。
記載のレベルシフト回路において、前記供給回路は、前
記第2の電圧源と前記第1のノードとの間に配置された
第1のP型トランジスタと、前記第2の電圧源と前記第
2のノードとの間に配置された第2のP型トランジスタ
とから成り、前記遮断回路は、前記第1のノードと接地
との間に配置された第3のN型トランジスタと、前記第
2のノードと接地との間に配置された第4のN型トラン
ジスタとから成ることを特徴とする。
は13記載のレベルシフト回路において、前記プリチャ
ージ制御回路は、前記入力信号が変化しない定常時に
は、OFF動作している一方の第1又は第2のトランジ
スタに接続される一方の第1又は第2のノードを第2の
電圧源の高電圧にプリチャージした状態で、前記第2の
電圧源と前記プリチャージ状態の一方のノードとの接続
を断ち、一方、前記入力信号が変化したレベル変化時に
は、前記レベル検出回路のレベル検出に応じて、前記一
方のノードと接地との接続を遮断すると共に前記第2の
電圧源を前記一方のノードに接続してこの一方のノード
を第2の電圧源の高電圧にプリチャージするように前記
プリチャージ回路を制御することを特徴とする。
記載のレベルシフト回路において、前記プリチャージ制
御回路は、前記入力信号が変化しない定常時には、OF
F動作している一方の第1又は第2のトランジスタに対
応する一方の第1又は第2のP型トランジスタをOFF
すると共に対応する一方の第3又は第4のN型トランジ
スタをONし、一方、前記入力信号が変化したレベル変
化時には、前記レベル検出回路のレベル検出に応じて、
前記一方のP型トランジスタをONすると共に前記一方
のN型トランジスタをOFFすることを特徴とする。
は10記載のレベルシフト回路において、前記入力信号
の定常時に、前記第2の電圧源を前記第1のノード又は
第2のノードに接続する抵抗を備えたことを特徴とす
る。
記載のレベルシフト回路において、前記抵抗の抵抗値
は、前記第2の電圧源から自己の抵抗を経て流れる電流
値がほぼ零値になるように高抵抗な値に設定されること
を特徴とする。
載のレベルシフト回路において、前記レベル検出回路
は、前記第1の電圧源のシャットダウン時に、シャット
ダウン指令信号を受けて出力論理を固定する機能を持つ
ことを特徴とする。
記載のレベルシフト回路において、前記レベル検出回路
は、前記第1の電圧源のシャットダウン時に、優先信号
を受けて、固定する出力論理を任意に選択可能であるこ
とを特徴とする。
載のレベルシフト回路において、前記レベル検出回路
は、クロック信号の変化時に前記第1又は第2のノード
の電位低下を検出するエッジトリガー構成であることを
特徴とする。
載のレベルシフト回路において、テストモード時に、前
記入力信号に代えてテスト信号を受けて、そのテスト信
号に応じた電位低下を前記レベル検出回路が検出する機
能を持つことを特徴としている。
載のレベルシフト回路において、前記レベル検出回路
は、リセット信号を受けて、出力論理をリセットする機
能を持つことを特徴とする。
は23記載のレベルシフト回路において、前記レベル検
出回路は、セット信号を受けて、出力論理をセットする
機能を持つことを特徴とする。
載のレベルシフト回路において、前記入力信号に加えて
制御信号を受けて、前記レベル検出回路の出力が3つの
状態に変化する機能を持つことを特徴とする。
の発明では、入力信号のレベルが変化しない定常時に
は、第1又は第2のノードの両端が遮断される状況とな
っても、この第1又は第2のノードには抵抗を介して第
2の電圧源が接続されてプルアップされるので、従来の
ようにプルアップ用の小型ラッチを配置する必要がな
い。従って、クロスカップル接続の2個のトランジスタ
(ラッチ)の論理を変更する第1及び第2のN型トラン
ジスタの駆動容量が減少するので、入力信号のレベル変
化時には、第1又は第2のノードの電位低下が早まっ
て、遅延時間が短縮され、レベルシフト回路は高速に動
作する。しかも、従来のプルアップ用の抵抗は、小型ラ
ッチに比して小さいので、レイアウト面積が小さくな
る。
載の発明では、第2のノードの電位低下時には、この電
位低下が早く行われるので、より一層に遅延時間が短縮
されて、レベルシフト回路の動作の一層の高速化が可能
である。
明では、第1及び第2のノードの電位低下を検出するレ
ベル検出回路が設けられ、このレベル検出回路のスイッ
チングレベルが高く設定される。従って、これ等第1及
び第2のノードの電位が前記レベル検出回路のスイッチ
ングレベル以下に低下した段階になると、前記レベル検
出回路がレベル検出を行って、出力論理が変化するの
で、従来のように第1及び第2のノードの電位を高電圧
でフルスイングして初めて出力論理が変化するレベルシ
フト回路に比べて、低消費電力で且つ高速に動作する。
び第2のノードの電位低下時には、これ等第1及び第2
のノードに接続されたゲートから流れ込む電流が少なく
て、これ等ノードの電位低下が早く行われるので、遅延
時間が短縮され、レベルシフト回路は高速に動作する。
明の第1の実施の形態のレベルシフト回路について図面
を参照しながら説明する。
具体的構成を示す図である。
NV0は前記入力端子INに入力された信号を反転する
インバータであって、例えば1.5v等の低電圧源(第
1の電圧源)VDDで動作する。図1のレベルシフト回
路は、前記インバータINV0を除く他の素子は全て例
えば3.3v等の高電圧源(第2の電圧源)VDD3で
動作する高電圧側の素子である。
N型トランジスタであって、そのソースは接地される。
一方のN型トランジスタ(第1のN型トランジスタ)N
1のゲートには前記入力端子INの入力信号が入力さ
れ、他方のN型トランジスタ(第2のN型トランジス
タ)N2のゲートには前記インバータINV0の反転信
号が入力される。P1、P2は一対のP型トランジスタ
であって、ゲートは互いに相手方のドレインにクロスカ
ップル接続され、ドレインは各々前記N型トランジスタ
N1、N2のドレインに接続される。これ等一方のP型
トランジスタ(第1のP型トランジスタ)P1と第1の
N型トランジスタN1との接続点を第1のノードW1、
他方のP型トランジスタ(第2のP型トランジスタ)P
2とN型トランジスタN2との接続点を第2のノードW
2とする。
タより成る電流遮断トランジスタ(電流遮断部)であっ
て、ソースは高電圧源VDD3に接続され、ドレインは
各々前記P型トランジスタP1、P2のソースに接続さ
れる。この一方の電流遮断トランジスタ(第3のP型ト
ランジスタ)P3と第1のP型トランジスタP1との接
続点を第3のノードW3、他方の電流遮断トランジスタ
(第4のP型トランジスタ)P4と第2のP型トランジ
スタP2との接続点を第4のノードW4とする。前記一
方の電流遮断トランジスタP3のゲートには、インバー
タINV1を介して前記第2のノードW2が接続され、
他方の電流遮断トランジスタP4のゲートには、インバ
ータINV1及びインバータINV2を介して前記第2
のノードW2が接続される。インバータINV2の出力
側には出力端子OUTが接続される。
トランジスタより成る抵抗であって、その一端は前記第
3のノードW3に接続され、他端は前記第4のノードW
4に接続される。
について、以下、その動作を説明する。
DD)レベルにある定常時には、N型トランジスタN1
はON、P型トランジスタP1はOFFしている。ま
た、N型トランジスタN2はOFF、P型トランジスタ
P2はONしている。第1のノードW1は0v、第2の
ノードW2は高電圧VDD3の電位(3.3v)であ
る。これ等の動作は既述した従来のラッチ型レベルシフ
ト回路と同様である。更に、前記ノードW2の電位
(3.3v)により、一方の電流遮断トランジスタP3
はON、他方の電流遮断トランジスタP4はOFFして
いる。前記一方の電流遮断トランジスタP3のONによ
り、高電圧源VDD3と第4のノードW4とがトランジ
スタ(抵抗)P5を介して接続され、第4のノードW4
が高電圧源VDD3の高電圧にプルアップされ、これに
伴いON状態にあるP型トランジスタP2を介して第2
のノードW2も高電圧源VDD3の高電圧にプルアップ
される。従って、電流遮断トランジスタP4及びN型ト
ランジスタN2が共にOFF状態にあることによって第
2及び第4のノードW2、W4がハイインピーダンス状
態となることが防止される。その結果、出力端子OUT
の論理はH(VDD3)レベルに固定されている。
L(VSS)レベルに変化した場合には、N型トランジ
スタN2がONする。しかし、電流遮断トランジスタP
4がOFFしているので、高電圧源VDD3からP型ト
ランジスタP2及びN型トランジスタN2を経る貫通電
流が流れることはない。
子を図2に示す。同図において、入力信号が変化した直
後では、N型トランジスタN2がONするために、第2
のノードW2には、P型トランジスタP1のゲート容量
Cgp1をディスチャージする電流Igp1と、次段の
インバータInv1のゲート容量Cginvをディスチ
ャージする電流Iginv、及び高電圧源VDD3から
電流遮断トランジスタP3、抵抗P5及びP型トランジ
スタ・P2を経て流れ込む電流Idpが流れる。一方、
ノードW2からは、N型トランジスタN2を経て接地に
流れる電流Idnが流れ出す。従って、 Iginv+Igp1=Idn−Idp が成立する。ここで、貫通電流ldpが流れないように
トランジスタ(抵抗)P5の抵抗値は十分に大きな値に
設定される。この設定は、この貫通電流が流れる経路中
の電流遮断トランジスタP3及びP型トランジスタP2
の抵抗値の設定と共同して行われる。この設定により前
記式中の貫通電流Idpを無視して、第2のノードW2
の電位を早く下げて遅延時間を短縮するためには、電流
Idnを大きくし、電流Iginv及び電流Igp1を
小さく設定するのが良い。即ち、P型トランジスタP1
のゲート容量Cgp1、及び次段のインバータInv1
のゲート容量Cginvを小さく設定することが有効で
ある。
Nし、他方のP型トランジスタP2OFFして、これ等
より成るラッチ部の論理が逆転すると、インバータIN
V1、INV2を介した所定の遅延時間だけ遅れて、出
力端子OUTがL(0V)レベルに反転すると共に、一
方の電流遮断トランジスタP3がOFFし、他方の電流
遮断トランジスタP4がONして、次の入力信号の入力
変化待ち状態となる。ここで、電流遮断トランジスタP
4がONしても、P型トランジスタP2が既にOFFし
ているので、高電圧源VDD3からこれ等2個のトラン
ジスタP4、P2を経て貫通電流が流れることはない。
更に、電流遮断トランジスタP3及びN型トランジスタ
N1が共にOFFしても、電流遮断トランジスタP4が
ONしているので、高電圧源VDD3と第3のノードW
3とがトランジスタ(抵抗)P5を介して接続され、第
4のノードW4が高電圧源VDD3の高電圧にプルアッ
プされる。従って、ON状態にあるP型トランジスタP
1を介して第1のノードW1も高電圧源VDD3の高電
圧にプルアップされ、第1のノードW1がハイインピー
ダンス状態となることが防止される。
H(VDD)レベルに変化した場合には、N型トランジ
スタN1がONする。しかし、電流遮断トランジスタP
3がOFFしているので、高電圧源VDD3からP型ト
ランジスタP1及びN型トランジスタN1を経る貫通電
流が流れることはない。
子を図3に示す。同図において、入力信号が変化した直
後では、N型トランジスタN2がOFFするために、第
2のノードW2からは、P型トランジスタP1のゲート
容量Cgp1をチャージする電流−Igp1と、インバ
ータInv1のゲート容量Cginvをチャージする電
流−Iginvとが流れ出し、第2のノードW2には、
高電圧源VDD3から電流遮断トランジスタP4及びP
型トランジスタP2を経て電流Idpが流れ込む。従っ
て、 Iginv+Igp1=Idp が成立する。遅延時間を短縮するためには、電流Idp
を大きくし、電流Igp1及び電流lginvを小さく
設定するのが望ましい。即ち、電流遮断トランジスタP
4及びP型トランジスタP2のサイズを大きくし、次段
のインバータINV1のゲート容量を小さくすることが
有効である。
P1、P2は、第2のノードW2の電位の上昇時間と下
降時間とを一致させるための最適な値が存在する。ま
た、電流遮断トランジスタP3、P4のサイズは、これ
等P型トランジスタP1、P2のサイズよりも大きい方
が、より一層遅延時間を短縮できる。
W3、W4に接続される抵抗P5を配置し、この抵抗P
5により、第1及び第2のノードW1、W2のハイイン
ピーダンス状態を防止するので、第1及び第2のノード
W1、W2には従来のような小型ラッチを配置する必要
がない。その結果、2個のN型トランジスタN1、N2
は、各々、その駆動容量が減少するので、第2のノード
W2の電位の上昇及び下降速度が速くなり、遅延時間が
有効に短縮される。しかも、N型トランジスタN1、N
2を小さなサイズに設計できること、及び従来の小型ラ
ッチに代えて抵抗5を配置するだけで良いので、レイア
ウト面積を小さくできる効果を奏する。
界は、トランジスタ(抵抗)P5の抵抗値が非常に大き
いとすると、 VDD≦Vtn (VtnはN型トランジスタN1、N2のしきい値電圧
である)となる。従って、設計マージンを大きくとるこ
とが可能である。
施の形態の変形例を示す。
位置の変形例を示す。前記第1の実施の形態では、一方
のP型トランジスタ(例えばP4)がOFF状態の時に
は、他方のON状態のP型トランジスタP3はON状態
にあることを利用して、このON状態のP型トランジス
タP3を経て第2及び第4のノードW2、W4を高電圧
源VDD3の高電圧にプルアップしたが、本変形例で
は、ノードW1、W3のプルアップ用の抵抗(第1の抵
抗)P51と、ノードW2、W4のプルアップ用の抵抗
(第2の抵抗)P52とに分け、これ等抵抗をP型トラ
ンジスタで構成すると共に、高電圧源VDD3に接続し
ている。そして、P型トランジスタP3、P4が各々O
FF状態のときにONするように、これ等トランジスタ
P3、P4を制御する信号を反転した信号(第2のノー
ドW2の電位及びこの電位を反転した電位)を用いて前
記P型トランジスタ(抵抗)P51、P52を制御する
ようにしたものである。これ等抵抗P51、P52の奏
する機能は、前記第1の実施の形態の抵抗(トランジス
タ)P5と同様であるので、その説明を省略する。
ものである。即ち、図5のレベルシフト回路では、ノー
ドプルアップ用の抵抗P51、P52を、P型トランジ
スタより成る抵抗P60を介して高電圧源VDD3に接
続したものである。この変形例の機能は前記図4の変形
例と同様である。
時に出力論理を固定できる機能を持つレベルシフト回路
を示す。図6のレベルシフト回路は、図1に示したレベ
ルシフト回路を基礎として、更に、低電圧電源のシャッ
トダウン指令信号を受ける入力端子SDと、P型トラン
ジスタP65と、N型トランジスタN66とが設けられ
ている。前記P型トランジスタP65は、高電圧源VD
D3と第2のノードW2とに接続され、ゲートには前記
入力端子SDに入力されたシャットダウン指令信号(L
レベル)が入力される。また、前記N型トランジスタN
66は、ドレインがN型トランジスタN1、N2のソー
スに接続され、ソースが接地され、ゲートには前記入力
端子SDのシャットダウン指令信号が入力される。
ットダウン指令時には、N型トランジスタ66をOFF
させて、第2のノードW2と接地との接続を遮断すると
共に、P型トランジスタP65をONさせて、第2のノ
ードW2を強制的に高電圧源VDD3に接続し、出力端
子OUTの論理をH(VDD3)レベルに固定すること
ができる。
の実施の形態のレベルシフト回路を図7を参照しながら
説明する。
の全体構成を示す。本実施の形態は、前記第1の実施の
形態のレベルシフト回路と比べると、レベル変換に、ゲ
ートを相手方のドレインに接続する2個のトランジスタ
より成るラッチ構造を採用しない点に特徴を持つ。以
下、詳述する。
は前記入力端子INに入力される信号を反転するインバ
ータであって、低電圧源(第1の電圧源)(VDD)で
動作する。図7のレベルシフト回路において、前記イン
バータINV0以外の素子は全て高電圧源(第2の電圧
源)VDD3で動作する。
相補信号を受ける1対のN型トランジスタであって、一
方のN型トランジスタ(第1のトランジスタ)N1はゲ
ートに前記入力端子INの信号をうけ、他方のN型トラ
ンジスタ(第2のトランジスタ)N2はゲートに前記イ
ンバータINV0からの反転信号を受ける。これ等N型
トランジスタN1、N2のソースは接地され、ドレイン
は各々第1及び第2のノードW1、W2に接続される。
従って、何れか一方のN型トランジスタN1又はN2の
ON時には、第1又は第2のノードW1、W2を接地し
て、第1又は第2ノードW1、W2の電位をL(0v)
レベルに低下させる。
対のP型トランジスタP3、P4で構成される供給回路
40と、1対のN型トランジスタN3、N4で構成され
る断続回路50と、抵抗として動作するP型トランジス
タP5とを備える。一方のP型トランジスタ(第1のP
型トランジスタ)P3は、ソースが高電圧源VDD3に
接続され、ドレインが第1のノードW1に接続される。
他方のP型トランジスタ(第2のP型トランジスタ)P
4は、ソースが前記高電圧源VDD3に接続され、ドレ
インが第2のノードW2に接続される。何れか一方のP
型トランジスタP3又はP4のON時に、高電圧源VD
D3を第1又は第2のノードW1、W2に接続して、第
1又は第2のノードW1、W2の電位を高電圧源VDD
3の高電圧にプリチャージする。
一方のN型トランジスタ(第3のN型トランジスタ)N
3は、同図では第1のノードW1とN型トランジスタN
1との間に配置され、他方のN型トランジスタ(第4の
N型トランジスタ)N4は第2のノードW2とN型トラ
ンジスタN2との間に配置される。これ等N型トランジ
スタN3、N4は、前記P型トランジスタP3、P4に
よるプリチャージ時に、対応する第1又は第2のノード
W1、W2が各々N型トランジスタN1、N2を経て接
地に接続されることを防止する。更に、P型トランジス
タP5は、前記2個のP型トランジスタP3、P4のド
レイン(第1及び第2のノードW1、W2)に接続され
る。このP型トランジスタP5は、前記第1の実施の形
態と同様に、高電圧源VDD3を第1又は第2のノード
W1、W2に接続して、第1及び第2のノードW1、W
2がハイインピーダンス状態にならないようにするため
に配置される。
は第2のノードW1、W2がL(0v)レベルに低下し
たことを検出すると共に、この検出後に第1又は第2の
ノードW1、W2をH(VDD3)レベルにプリチャー
ジする機能を持つ。この制御回路Aの内部構成を図8に
示す。
路FFと、2個のインバータINV1、INV2を持つ
プリチャージ制御回路70とを有する。前記フリップフ
ロップ回路(レベル検出回路)FFは、第1及び第2の
2入力型NAND回路Nand1、Nand2を持つ。
第1のNAND回路Nand1は、第1のノードW1の
電位と、第2のNAND回路Nand2の出力信号とを
受け、第2のNAND回路Nand2は、第2のノード
W2の電位と、第1のNAND回路Nand1の出力信
号とを受ける。これ等第1及び第2のNand回路の出
力がフリップフロップ回路FFの出力となる。従って、
第1のノードW1がL(0v)レベルになった際には、
第1のNAND回路Nand1の出力はH(VDD3)
レベル、第2のNAND回路Nand2の出力はL(0
v)レベルとなり、一方、第2のノードW2がL(0
v)レベルになった際には、第2のNAND回路Nan
d2の出力がH(VDD3)レベル、第1のNAND回
路Nand1の出力はL(0v)レベルとなる。
0は、前記プリチャージ回路Bのプリチャージ動作を制
御するものであって、一方のインバータINV1は、前
記フリップフロップ回路FFの第1のNAND回路Na
nd1の出力を受けて反転し、この反転信号を前記プリ
チャージ回路BのP型及びN型トランジスタP3、N3
のゲートに出力する。他方のインバータINV2は、前
記フリップフロップ回路FFの第2のNAND回路Na
nd2の出力を受けて反転し、この反転信号を前記プリ
チャージ回路BのP型及びN型トランジスタP4、N4
のゲートに出力する。
動作を説明する。
の電位は共にH(VDD3)レベルにある。入力信号が
H(VDD3)レベルの場合には、N型トランジスタN
1、N2は各々ON、OFFし、フリップフロップ回路
FFの2つの出力(第1及び第2のNAND回路Nan
d1の出力)はH(VDD3)レベル、L(0v)レベ
ルにあって、その論理を保持している。この時、N型ト
ランジスタN3、N4は各々OFF、ONし、P型トラ
ンジスタP3、P4は各々ON,OFFしている。N型
トランジスタN1、N3相互、及びN型トランジスタN
2、N4相互は、共に相補的な論理である。
(VDD)レベルからL(0v)レベルに変化した場合
には、N型トランジスタN2がONする。この時、プリ
チャージ回路Bでは、N型トランジスタN4はON状態
にあるが、P型トランジスタP4がOFF状態にあるの
で、高電圧源VDD3からこれ等3個のトランジスタP
4、N4,N2を経て接地に貫通電流が流れることはな
い。この場合には、図9に示すような電流が流れる。即
ち、入力信号が変化した直後では、N型トランジスタN
2がONするので、第2のノードW2からは、N型トラ
ンジスタN4、N2を経て接地に流れる電流Idnが流
れ出し、第2のノードW2には、フリップフロップ回路
FF内の第2のNAND回路Nand2のゲート容量C
gnand2をディスチャージする電流Ignand2
と、P型トランジスタP3、P5を経る電流Idpとが
流れ込む。従って、Ignand2=Idn−Idpが
成立する。ここで、貫通電流Idpが流れない、つまり
P型トランジスタ(抵抗)P5の抵抗値が十分に大きい
とすると、貫通電流Idpは無視できる。従って、第2
のノードW2の電位を早く下げて遅延時間を短縮するた
めには、前記電流Idnを大きくし、電流Ignand
2を小さく設定すると良い。具体的には、フリップフロ
ップ回路FFのNAND回路Nand2のゲート容量C
gnand2を小さく設定することが有効である。ま
た、電流Idpは2個のトランジスタP3、P5の経て
流れる電流であるので、この電流値を小さく抑えること
は容易である。
進行して、フリップフロップ回路FFの論理が逆転し、
NAND回路Nand2の出力がH(VDD3)レベル
に、NAND回路Nand1の出力がL(0v)レベル
に反転すると、N型トランジスタN4がOFFすると共
にP型トランジスタP4がONするので、第2のノード
W2は高電圧源VDD3によりH(VDD3)レベルま
でプリチャージされる。このプリチャージ動作はP型ト
ランジスタP4により行われるので、高速である。一
方、P型トランジスタP3がOFFして高電圧源VDD
3から第1のノードW1へのプリチャージを停止すると
共に、N型トランジスタN3がONして第1のノードW
1をOFF状態のN型トランジスタN1に接続して、次
の入力信号の変化待ち状態となる。この状態では、高電
圧源VDD3の高電圧がON状態のP型トランジスタP
4、抵抗P5を経て第1のノードW1に印可されるの
で、第1のノードW1の電位はH(VDD3)レベルと
なり、P型トランジスタP3及びN型トランジスタN1
のOFFに伴う第1のノードW1のハイインピーダンス
状態が防止される。
D)レベルに変化した場合の動作も、既述の動作と同様
であるので、その説明を省略する。
のNAND回路Nand1、Nand2のスイッチング
レベルは高く設定される。従って、N型トランジスタN
1、N2のON時には、対応する第1又は第2のノード
W1、W2の電位をH(VDD3)レベルからL(0
v)レベルにフルスイングする必要がないので、フルス
イングする必要がある従来のレベルシフト回路と比べ
て、より一層高速で低消費電力な動作が可能である。
々、フリップフロップ回路FFの対応するNAND回路
Nand1、Nand2のゲート容量のみを駆動するだ
けで良いので、これ等トランジスタN1、N2を小さな
サイズに抑えることが可能である。従って、レイアウト
面積を小さく抑えることが可能である。
界は、P型トランジスタ(抵抗)P5の抵抗値が非常に
大きいとすると、 VDD≧Vtn であるので、設計マージンを大きくとることが可能であ
る。
第2の実施の形態の第1の変形例を示す。図10のレベ
ルシフト回路では、制御回路Aを少ない個数のトランジ
スタで構成したものである。即ち、前記図8のレベルシ
フト回路と比較して判るように、2個のインバータIN
V1、INV2を省略して、NAND回路Nand2の
出力でもって一方のP型及びN型トランジスタP3、N
3を制御し、NAND回路Nand1の出力でもって他
方のP型及びN型トランジスタP4、N4を制御したも
のである。従って、図10のレベルシフト回路は、少な
いトランジスタの個数で図8のレベルシフト回路と同一
の動作を行うことができる。
リップフロップ回路を2個のNOR回路Nor1、No
r2で構成すると共に、これ等NOR回路の前段に各々
インバータINV10、INV11を配置したものであ
る。また、図10のレベルシフト回路と同様に、プリチ
ャージ制御回路70の2個のインバータINV1、IN
V2を省略している。従って、図11のレベルシフト回
路では、図8のレベルシフト回路と同一の動作が行われ
ると共に、2個のインバータINV10、INV11の
存在により、2個のNOR回路Nor1、Nor2の駆
動容量が減少して、フリップフロップ回路の動作速度が
高くなる。
の実施の形態の第2の変形例を示す。図12のレベルシ
フト回路では、低電圧源VDDがシャットダウンされた
場合に、フリップフロップ回路の論理をそのシャットダ
ウン前の論理に固定する機能が付加される。具体的に
は、端子SDにシャットダウン指令信号(H(VDD
3)レベル)を受けた際には、2個のNOR回路Nor
3、Nor4により、プリチャージ回路Bを動作させて
第1及び第2のノードW1、W2を共にH(VDD3)
レベルに固定して、フリップフロップ回路の2個のNA
ND回路Nand1、Nand2の出力を固定するもの
である。
圧源VDDがシャットダウンされた場合に、フリップフ
ロップ回路の論理をそのシャットダウン前の論理に固定
する機能が付加される。図12のレベルシフト回路と相
違する点は、フリップフロップ回路が2個のNOR回路
Nor1、Nor2で構成される点と、端子SDにシャ
ットダウン指令信号(H(VDD3)レベル)を受けた
際には、2個のNOR回路Nor5、Nor6により、
第1及び第2のノードW1、W2のレベルに拘わらず、
前記フリップフロップ回路の2個のNOR回路Nor
1、Nor2の出力を低電圧源のシャットダウン前の論
理に固定するようにしたものである。更に、図13のレ
ベルシフト回路では、シャットダウン指令信号(H(V
DD3)レベル)により、P型トランジスタ(抵抗)P
5がOFF制御される。これは、例えばP型トランジス
タP3及びN型トランジスタN4、N2がONの状況で
これ等トランジスタとP型トランジスタP5とを経た貫
通電流が流れることを防止するためである。
VDDのシャットダウン時には、フリップフロップ回路
の論理を強制的に、NAND回路Nand1ではL(0
v)レベルに、NAND回路Nand2ではH(VDD
3)レベルに固定するものである。即ち、図14のレベ
ルシフト回路は、図12のレベルシフト回路に更にイン
バータINV12を付加し、端子SDに入力されたシャ
ットダウン信号(H(VDD3)レベル)をこのインバ
ータINV12で反転し、この反転信号をフリップフロ
ップ回路のNAND回路Nand2に入力して、NAN
D回路Nand2の出力をH(VDD3)レベルに固定
するものである。前記シャットダウン信号はNOR回路
Nor3、Nor4を介してP型トランジスタP3及び
N型トランジスタN3並びにP型トランジスタP4及び
N型トランジスタN4に与えられ、第1及び第2のノー
ドW1、W2の電位はH(VDD3)レベルに固定され
る。
ベルシフト回路のフリップフロップ回路を2個のNOR
回路Nor1、Nor2及び2個のインバータINV1
0、INV11により構成し、更にインバータINV1
2を省略してシャットダウン信号を直接NOR回路No
r2に入力した構成を持つ。本レベルシフト回路も図1
4のレベルシフト回路と同様の機能を持つ。
及び図15のレベルシフト回路と同一の機能を他の構成
で奏するよう構成したものである。即ち、フリップフロ
ップ回路を構成する2個のNAND回路Nand1、N
and2の前段に、各々、インバータINV12及びN
OR回路Nor5、インバータINV13及びINV1
4を配置し、前記NOR回路Nor5に端子SDからの
シャットダウン信号を入力したものである。
の実施の形態の第3の変形例を示す。これ等は低電圧源
VDDのシャットダウン時にレベルシフト回路の出力論
理を任意に切換え可能とする機能を持つ。図17のレベ
ルシフト回路では、図16の構成を基本として、図16
のレベルシフト回路のインバータINV14に代えてN
AND回路Nand3を配置すると共に、他のNAND
回路Nand4を配置し、更に優先信号を受ける端子P
Rを設けている。前記NAND回路Nand4は、端子
SDからのシャットダウン信号(H(VDD3)レベ
ル)と、端子PRからの優先信号とを受け、その出力は
前記NAND回路Nand3に入力される。
シャットダウン信号の入力時に、端子PRへの優先信号
をH(VDD3)レベルとL(0v)レベルとに変更す
ることにより、NAND回路Nand3の出力をHレベ
ルとLレベルとに切換えて、フリップフロップ回路のN
AND回路Nand2の論理をH(VDD3)レベルと
L(0v)レベルとに切換え可能としている。尚、本レ
ベルシフト回路では、フリップフロップ回路の他のNA
ND回路Nand1は、常にH(VDD3)レベルに固
定される。
レベルシフト回路を改良し、フリップフロップ回路の他
のNAND回路Nand1をも優先信号に応じてH(V
DD3)レベルとL(0v)レベルとに切換え可能とし
たものである。具体的には、インバータINV15と、
2個のNAND回路Nand5、Nand6とが別途配
置される。一方のNAND回路Nand5には、端子P
Rからの優先信号が前記インバータINV15を介して
入力されると共に、端子SDからのシャットダウン信号
(H(VDD3)レベル)が入力される。このNAND
回路Nand5の出力は他のNAND回路Nand6に
入力される。
PRの優先信号をH(VDD3)レベルとL(0v)レ
ベルとに変更することにより、NAND回路Nand
5、Nand6の出力論理を切換えて、フリップフロッ
プ回路のNAND回路Nand1の出力論理をもH(V
DD3)レベルとL(0v)レベルとに切換え可能とす
ることができる。
実施の形態の第4の変形例を示す。これ等はエッジトリ
ガー形式のレベルシフト回路である。
信号CLKと第1のノードW1の電位を受ける第1のフ
リップフロップ回路FF1と、前記クロック信号CLK
と第2のノードW2の電位を受ける第2のフリップフロ
ップ回路FF2と、これ等フリップフロップ回路FF
1、FF2の出力を受ける第3のフリップフロップ回路
FF3とを備える。
信号CLKがLレベルの時、第1及び第2のフリップフ
ロップ回路FF1、FF2はリセット状態にあって、プ
リチャージ回路Bは、NAND回路Nand7及びイン
バータINV15により、第1及び第2のノードW1、
W2を高電圧源VDD3の高電圧にプリチャージしてい
る。また、第3のフリップフロップ回路FF3はレベル
の保持状態にある。その後、クロック信号がHレベルに
遷移すると、前記NAND回路Nand7及びインバー
タINV15により、2個のP型トランジスタP3、P
4がOFFして前記プリチャージが停止すると共に、2
個のN型トランジスタN3、N4がONして、端子IN
の入力信号のレベルに応じて第1又は第2のノードW
1、W2がL(0v)レベルに低下し、これが第1又は
第2のフリップフロップ回路FF1、FF2に取り込ま
れ、フリップフロップ回路FF3の論理がセットされ
る。この取り込みが完了すると、前記NAND回路Na
nd7及びインバータINV15により、前記プリチャ
ージ回路Bが再び第1及び第2のノードW1、W2を高
電圧源VDD3の高電圧にプリチャージする。
良したものであり、図19のレベルシフト回路の2個の
N型トランジスタN3、N4を1個のN型トランジスタ
N5で共用したものである。
のレベルシフト回路の一部を変更したものである。即
ち、第1及び第2のノードW1、W2とN型トランジス
タN3、N4との間に他のN型トランジスタN7、N8
を配置し、これ等N型トランジスタをクロック信号CL
Kにより制御することにより、クロック信号CLKのH
レベルへの立上り時には、これ等N型トランジスタN
7、N8をONさせて、端子INの入力信号に応じて第
1又は第2のノードW1、W2の論理レベルを変化させ
るものである。
21のエッジトリガー形式のレベルシフト回路に更にテ
ストモード機能を付加したレベルシフト回路を示す。
は、端子NTに入力されるテストモード信号(Lレベ
ル)により、2個のN型トランジスタN10、N11を
OFFして、通常時の入力信号(入力端子INの入力信
号)に応じて動作する2個のN型トランジスタN1、N
2をP型トランジスタP3、P4から切り離すと共に、
前記テストモード信号をインバータINV16で反転し
た信号により、テストモード用の2個のN型トランジス
タN12、N13をONして、端子INTに入力される
テスト用信号及びそのインバータINV17による反転
信号に応じて動作する2個のN型トランジスタN14、
N15を前記P型トランジスタP3、P4に接続して、
テストモード時には、端子INTのテスト信号により第
1及び第2のノードW1、W2の論理レベルを変化させ
るようにしたものである。
ベルシフト回路を改良したものである。即ち、通常用の
2個のN型トランジスタN1、N2を接地するN型トラ
ンジスタN5と同様に、テストモード用の2個のN型ト
ランジスタN14、N15を接地するN型トランジスタ
N16を設け、端子NTに入力されるテストモード信号
(Lレベル)により、NAND回路Nand8及びNO
R回路Nor6の出力を制御して、通常時には通常時用
のN型トランジスタN5をプリチャージ制御回路70の
NAND回路Nand8の出力に応じてON、OFF制
御する一方、テストモード時にはテストモード時用のN
型トランジスタN16をプリチャージ制御回路70のN
OR回路Nor6の出力に応じてON、OFF制御する
ようにしたものである。
の実施の形態の第6の変形例を示す。
ッジトリガー形式のレベルシフト回路に更にリセット機
能を付加したものである。
セット端子Rに入力されるリセット信号をインバータI
NV18を介してフリップフロップ回路FF3の一方の
NOR回路Nor7に入力して、出力論理を固定すると
共に、前記リセット信号をNAND回路Nand9に出
力して、プリチャージ回路Bにより第1及び第2のノー
ドW1、W2を高電圧源VDD3の高電圧にプリチャー
ジするように構成したものである。
4のレベルシフト回路に更にセット機能を付加したもの
である。即ち、図25のレベルシフト回路では、セット
端子Sに入力されるセット信号をインバータINV19
を介してフリップフロップ回路FFの他方のNOR回路
Nor8に入力して、出力論理を固定すると共に、前記
セット信号を前記NAND回路Nand9に出力して、
プリチャージ回路Bにより第1及び第2のノードW1、
W2を高電圧源VDD3の高電圧にプリチャージするよ
うに構成したものである。
態の第7の変形例を示す。同図のレベルシフト回路は、
トライステートのレベルシフト回路を構成する。
端子OUT1、OUT2のレベルの組み合わせとして、
「H,L」、「L,H」に加えて「H,H」の状態を作
成する。具体的には、一対のN型トランジスタN1、N
2に対応して更に1個のN型トランジスタN17を設
け、一対のP型トランジスタP3、P4に対応して更に
1個のP型トランジスタP6を設け、更に一対のN型ト
ランジスタN3、N4に対応して更に1個のN型トラン
ジスタN18を設ける。更に、P型トランジスタ(抵
抗)P5に対応してP型トランジスタ(抵抗)P7を設
ける。
L(0v)レベルとした状態にして、N型トランジスタ
N18をOFFさせ、ノードW3をプリチャージ状態に
保持する。この状態で、端子INの入力信号及びその反
転信号により、NAND回路Nand10、Nand1
1を通じて1対のN型トランジスタN1、N2をON又
はOFFさせて、制御回路30により一対の出力端子O
UT1、OUT2の論理レベルを「H,L」又は「L,
H」にする。一方、出力端子OUT1、OUT2の論理
レベルを「H,H」に制御する場合には、端子Cの入力
信号をH(VDD)レベルにする。これにより、N型ト
ランジスタN17をONさせて、ノードW3をL(0
v)レベルにし、このノードW3の電位低下に応じて制
御回路30により一対の出力端子OUT1、OUT2の
論理レベルを「H,H」に制御するようにしている。
尚、図中Nand12は、ノードW1、W2、W3のプ
リチャージを制御するプリチャージ制御回路70を構成
する。
2の実施の形態の第8の変形例を示す。
たレベルシフト回路において一対のN型トランジスタN
1、N2に入力される相補の信号の生成回路を改良した
ものである。即ち、図8のレベルシフト回路では、制御
回路Aの遅延時間が短くて、入力信号の変化時からフリ
ップフロップ回路FFのセット及び高電圧VDD3への
プリチャージまでの一連の変化に必要な遅延時間が、低
電圧VDD側のインバータINV0の遅延時間よりも短
い場合には、プリチャージすべき第1又は第2のノード
W1、W2を誤ってディスチャージすることが考えられ
る。即ち、図31に示すように、一対のN型トランジス
タN1、N2への入力信号波形が共に同時にHレベルで
ある状態が長くて制御回路Aの遅延時間が短い場合に
は、第1及び第2のノードW1、W2が交互にディスチ
ャージ及びプリチャージされて、出力端子には誤ってパ
ルス状の出力波形が出力されることが考えられる。特
に、入力信号がHレベルからLレベルに遷移する場合
に、入力系が高耐圧トランジスタで構成され、出力系が
低耐圧トランジスタで構成され、遅延時間が高耐圧系の
方が低耐圧系よりも非常に長い場合に誤動作が生じると
考えられる。本変形例はこの誤動作を防止するように、
一対のN型トランジスタN1、N2への相補信号の一方
がLレベルに遷移した後でなければ相補信号の他方をH
レベルにしないようにして、この相補信号の一方及び他
方が同時にHレベルにならないように構成したものであ
る。
ンバータINV0に代えて、インバータINV27と、
2個のインバータINV28、INV29より成る遅延
回路と、このインバータINV29の出力と最初段のイ
ンバータINV27の出力とを受けるNOR回路Nor
27とにより、相補の入力信号を生成している。
個のインバータINV30、INV31と、フリップフ
ロップ回路FF4とにより、相補の入力信号を生成して
いる。
個のシュミット回路SchA、SchBと、インバータ
INV32と、フリップフロップ回路FF4とにより、
相補の入力信号を生成し、図30に示すように、前記一
方のシュミット回路SchAのスイッチングレベルを低
く、他方のシュミット回路SchBのスイッチングレベ
ルを高く設定している。
を高電圧の論理レベルに変換するレベルシフト回路につ
いて説明したが、本発明はこれに限定されず、逆に高電
圧の論理レベルを低電圧の論理レベルに変換するレベル
シフト回路についても同様に適用できるのは勿論であ
る。この場合には、第1の電圧源が高電圧源となり、第
2の電圧源が低電圧源となる。
求項8記載の発明のレベルシフト回路によれば、入力信
号のレベルが変化しない定常時には、第1又は第2のノ
ードの両端が遮断される状況で、前記第1又は第2のノ
ードを抵抗を介して第2の電圧源を接続してプルアップ
したので、従来のようにプルアップ用の小型ラッチを配
置する必要をなくして、第1及び第2のN型トランジス
タの駆動容量を減少させたので、入力信号のレベル変化
時での第1又は第2のノードの電位低下を促進させて、
遅延時間を短縮でき、高速動作し且つレイアウト面積が
小さいレベルシフト回路を提供できる。
載の発明によれば、第2のノードの電位低下を促進する
ように構成したので、遅延時間をより一層に短縮でき
て、レベルシフト回路の動作の一層の高速化が可能であ
る。
明のレベルシフト回路によれば、第1及び第2のノード
の電位低下を検出するレベル検出回路を設け、このレベ
ル検出回路のスイッチングレベルを高く設定したので、
第1及び第2のノードの電位が高電圧でフルスイングす
ることを待つことなく、早期にレベル変化を検出でき、
低消費電力で且つ高速に動作するレベルシフト回路を提
供できる。
1及び第2のノードの電位低下を促進させたので、遅延
時間を短縮して高速に動作するレベルシフト回路を提供
することができる。
の構成を示す図である。
おける同レベルシフト回路に流れる電流の説明図であ
る。
おける同レベルシフト回路に流れる電流の説明図であ
る。
の配置位置の変形例を示す図である。
る。
シャットダウン時の出力論理固定構成を持つレベルシフ
ト回路を示す図である。
の概略構成を示す図である。
る。
おける同レベルシフト回路に流れる電流の説明図であ
る。
示し、レベルシフト回路に備えるプリチャージ制御回路
を変形した図である。
シフト回路に備えるフリップフロップ回路を変形した図
である。
示し、低電圧源のシャットダウン時に論理を固定する機
能を持つレベルシフト回路の構成を示す図である。
成を示す図である。
の構成を示す図である。
成を示す図である。
の構成を示す図である。
示し、低電圧源のシャットダウン時に所定論理を優先的
に出力する機能を持つレベルシフト回路の構成を示す図
である。
成を示す図である。
エッジトリガー形式のレベルシフト回路の構成を示す図
である。
ルシフト回路の他の構成を示す図である。
ルシフト回路の更に他の構成を示す図である。
テストモード機能付きのエッジトリガー形式のレベルシ
フト回路の構成を示す図である。
リガー形式のレベルシフト回路の他の構成を示す図であ
る。
リセット機能付きのエッジトリガー形式のレベルシフト
回路の構成を示す図である。
ー形式のレベルシフト回路にセット機能を付加した構成
を示す図である。
トライステートレベルシフト回路の構成を示す図であ
る。
レベルシフト回路の構成を示す図である。
す図である。
を示す図である。
路に生じ得る入力波形及び出力波形を示す図である。
る。
説明する図である。
である。
源) VDD3 高電圧源(第2の電圧
源) N1 N型トランジスタ(第1
のN型トランジスタ) N2 N型トランジスタ(第2
のN型トランジスタ) P1 P型トランジスタ(第1
のP型トランジスタ) P2 P型トランジスタ(第2
のP型トランジスタ) P3 P型トランジスタ(第3
のP型トランジスタ、電流遮断部) P4 P型トランジスタ(第4
のP型トランジスタ、電流遮断部) P5 P型トランジスタ(抵
抗) P51 P型トランジスタ(第1
の抵抗) P52 P型トランジスタ(第2
の抵抗) INV0、INV1、INV2 インバータ W1 第1のノード W2 第2のノード W3 第3のノード W4 第4のノード A 制御回路 B プリチャージ回路 FF フリップフロップ回路
(レベル検出回路) Nand1、Nand2 NAND回路 40 供給回路 50 断続回路 70 プリチャージ制御回路 P3 P型トランジスタ(第1
のP型トランジスタ) P4 P型トランジスタ(第2
のP型トランジスタ) N3 N型トランジスタ(第3
のN型トランジスタ) N4 N型トランジスタ(第4
のN型トランジスタ) SD シャットダウン端子 CLK クロック端子 NT テストモード端子 INT テスト端子 R リセット端子 S セット端子 C 制御端子 30 制御回路
Claims (25)
- 【請求項1】 第1の電圧源を電源とする相補の入力信
号が入力され、一端が接地され、他端が第1及び第2の
ノードに各々接続された第1及び第2のN型トランジス
タと、 一端が第2の電圧源に接続され、他端が前記第1及び第
2のノードに各々接続されたクロスカップル接続の第1
及び第2のP型トランジスタと、 前記入力信号のレベル変化時に前記第2の電圧源と前記
第1又は第2のP型トランジスタとの接続を断って貫通
電流を遮断する電流遮断部と、 前記入力信号の定常時に、前記第2の電圧源を前記第1
又は第2のノードに接続する抵抗とを備えたことを特徴
とするレベルシフト回路。 - 【請求項2】 前記電流遮断部は、 前記第2の電圧源と前記第1のP型トランジスタとの間
に配置された第3のP型トランジスタと、前記第2の電
圧源と前記第2のP型トランジスタとの間に配置された
第4のP型トランジスタとを備え、 前記抵抗は、前記第1のP型トランジスタと前記第3の
P型トランジスタとの接続点、及び前記第2のP型トラ
ンジスタと前記第4のP型トランジスタとの接続点に接
続されたトランジスタより成ることを特徴とする請求項
1記載のレベルシフト回路。 - 【請求項3】 前記抵抗は、 前記第2の電圧源と前記第1及び第3のP型トランジス
タ同士の接続点との間に配置される第1の抵抗と、 前記第2の電圧源と前記第2及び第4のP型トランジス
タ同士の接続点との間に配置される第2の抵抗とから成
ることを特徴とする請求項2記載のレベルシフト回路。 - 【請求項4】 前記第1の抵抗は、前記第2のノードの
電位により制御されるP型トランジスタより成り、 前記第2の抵抗は、前記第2のノードの電位を反転した
電位により制御されるP型トランジスタより成ることを
特徴とする請求項3記載のレベルシフト回路。 - 【請求項5】 前記抵抗の抵抗値は、 前記第2の電圧源から自己の抵抗を経て流れる電流値が
ほぼ零値になるように高抵抗な値に設定されることを特
徴とする請求項1、2又は3記載のレベルシフト回路。 - 【請求項6】 前記第2のノードには次段のインバータ
が接続され、 前記次段のインバータのゲート容量及び前記第1のP型
トランジスタのゲート容量は、前記第2のノードの電位
低下時に、この電位の低下が早く行われるように小さく
設定されることを特徴とする前記1記載のレベルシフト
回路。 - 【請求項7】 前記第2及び第4のP型トランジスタ
は、 前記第2のノードの電位上昇時に、この電位の上昇が早
く行われるように大きなサイズに設定されることを特徴
とする請求項2記載のレベルシフト回路。 - 【請求項8】 前記第1の電圧源のシャットダウン時
に、前記第2のノードを所定電位に固定する機能を持つ
ことを特徴とする請求項1記載のレベルシフト回路。 - 【請求項9】 第1の電圧源を電源とする相補の信号が
入力され、一端が接地され、他端が第1及び第2のノー
ドに各々接続される第1及び第2のトランジスタと、 前記第1及び第2のノードを第2の電圧源の電位にプリ
チャージするプリチャージ回路と、 前記第1及び第2のノードの電位低下を検出するレベル
検出回路と、 前記プリチャージ回路を制御するプリチャージ制御回路
とを備えたことを特徴とするレベルシフト回路。 - 【請求項10】 前記レベル検出回路は、 前記第1及び第2のノードに接続されるフリップフロッ
プ回路により構成されることを特徴とする請求項9記載
のレベルシフト回路。 - 【請求項11】 前記レベル検出回路は、 第1及び第2のノードの電位低下時にその電位低下を早
く検出するようにスイッチングレベルが高く設定される
ことを特徴とする請求項9又は10記載のレベルシフト
回路。 - 【請求項12】 前記レベル検出回路は、 前記第1及び第2のノードに接続されたゲートの容量
が、第1及び第2のノードの電位低下時にこの電位低下
が早く行われるように、小さく設定されることを特徴と
する請求項9又は10記載のレベルシフト回路。 - 【請求項13】 前記プリチャージ回路は、 前記第2の電圧源を前記第1及び第2のノードに接続す
る供給回路と、 前記第1のノードと接地との間、並びに前記第2のノー
ドと接地との間を遮断及び接続する断続回路とを備える
ことを特徴とする請求項9又は10記載のレベルシフト
回路。 - 【請求項14】 前記供給回路は、 前記第2の電圧源と前記第1のノードとの間に配置され
た第1のP型トランジスタと、前記第2の電圧源と前記
第2のノードとの間に配置された第2のP型トランジス
タとから成り、 前記遮断回路は、 前記第1のノードと接地との間に配置された第3のN型
トランジスタと、前記第2のノードと接地との間に配置
された第4のN型トランジスタとから成ることを特徴と
する請求項13記載のレベルシフト回路。 - 【請求項15】 前記プリチャージ制御回路は、 前記入力信号が変化しない定常時には、OFF動作して
いる一方の第1又は第2のトランジスタに接続される一
方の第1又は第2のノードを第2の電圧源の高電圧にプ
リチャージした状態で、前記第2の電圧源と前記プリチ
ャージ状態の一方のノードとの接続を断ち、一方、 前記入力信号が変化したレベル変化時には、前記レベル
検出回路のレベル検出に応じて、前記一方のノードと接
地との接続を遮断すると共に前記第2の電圧源を前記一
方のノードに接続してこの一方のノードを第2の電圧源
の高電圧にプリチャージするように前記プリチャージ回
路を制御することを特徴とする請求項9又は13記載の
レベルシフト回路。 - 【請求項16】 前記プリチャージ制御回路は、 前記入力信号が変化しない定常時には、OFF動作して
いる一方の第1又は第2のトランジスタに対応する一方
の第1又は第2のP型トランジスタをOFFすると共に
対応する一方の第3又は第4のN型トランジスタをON
し、一方、 前記入力信号が変化したレベル変化時には、前記レベル
検出回路のレベル検出に応じて、前記一方のP型トラン
ジスタをONすると共に前記一方のN型トランジスタを
OFFすることを特徴とする請求項14記載のレベルシ
フト回路。 - 【請求項17】 前記入力信号の定常時に、前記第2の
電圧源を前記第1のノード又は第2のノードに接続する
抵抗を備えたことを特徴とする請求項9又は10記載の
レベルシフト回路。 - 【請求項18】 前記抵抗の抵抗値は、 前記第2の電圧源から自己の抵抗を経て流れる電流値が
ほぼ零値になるように高抵抗な値に設定されることを特
徴とする請求項17記載のレベルシフト回路。 - 【請求項19】 前記レベル検出回路は、 前記第1の電圧源のシャットダウン時に、シャットダウ
ン指令信号を受けて出力論理を固定する機能を持つこと
を特徴とする請求項9記載のレベルシフト回路。 - 【請求項20】 前記レベル検出回路は、 前記第1の電圧源のシャットダウン時に、優先信号を受
けて、固定する出力論理を任意に選択可能であることを
特徴とする請求項19記載のレベルシフト回路。 - 【請求項21】 前記レベル検出回路は、 クロック信号の変化時に前記第1又は第2のノードの電
位低下を検出するエッジトリガー構成であることを特徴
とする請求項9記載のレベルシフト回路。 - 【請求項22】 テストモード時に、前記入力信号に代
えてテスト信号を受けて、そのテスト信号に応じた電位
低下を前記レベル検出回路が検出する機能を持つことを
特徴とする請求項9記載のレベルシフト回路。 - 【請求項23】 前記レベル検出回路は、 リセット信号を受けて、出力論理をリセットする機能を
持つことを特徴とする請求項9記載のレベルシフト回
路。 - 【請求項24】 前記レベル検出回路は、 セット信号を受けて、出力論理をセットする機能を持つ
ことを特徴とする請求項9又は23記載のレベルシフト
回路。 - 【請求項25】 前記入力信号に加えて制御信号を受け
て、前記レベル検出回路の出力が3つの状態に変化する
機能を持つことを特徴とする請求項9記載のレベルシフ
ト回路。
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