KR101392094B1 - 로직 프로세스의 임베디드 ｄｒａｍ을 위한 워드 라인 드라이버 - Google Patents

로직 프로세스의 임베디드 ｄｒａｍ을 위한 워드 라인 드라이버 Download PDF

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Abstract

종래 로직 프로세스의 임베디드 메모리 셀에 액세스하는 워드 라인 드라이버를 제공하고 셀 커패시터에 연결된 p-채널 액세스 트랜지스터를 포함한다. 워드 라인 드라이버는 p-웰 내에 위치된 n-채널 트랜지스터를 포함하고, p-웰은 깊은 n-웰 내에 배치된다. 깊은 n-웰은 p-타입 기판에 배치된다. 워드 라인은 n-채널트랜지스터를 p-채널 액세스 트랜지스터의 게이트에 연결한다. 음의 부스트 전압은 p-채널 액세스 트랜지스터의 임계 전압보다 크거나 같은 양으로 그라운드 이하이다. 깊은 n-웰과 p-타입 기판은 그라운드에 연결된다. 다른 실시예에서, 극성은 역전될 수 있다.

Description

로직 프로세스의 임베디드 ＤＲＡＭ을 위한 워드 라인 드라이버{WORD LINE DRIVER FOR DRAM EMBEDDED IN A LOGIC PROCESS}
본 발명은 Wingyu Leung의 미국 특허 제6,028,804호 "Method and Apparatus for 1-T SRAM Compatible Memory"; Wingyu Leung과 Fu-Chieh Hsu의 미국 특허 제6,573,548호 "DRAM cell Having a Capacitor Structure Fabricated Partially in a Cavity and Method for Operating the Same"; Wingyu Leung과 Fu-Chieh Hsu의 미국 특허 제6,147,914호 "On-Chip Word Line Voltage Generation for DRAM Embedded in Logic Process"; Wingyu Leung과 Fu-Chieh Hsu의 미국 특허 제6,075,720호 "Memory Cell for DRAM Embedded in Logic"에 관한 것이다. 이들 특허는 전체가 여기에서 참조로 관련된다.
본 발명은 DRAM에 적용될 수 있다. 보다 구체적으로는, 본 발명은 로직 호환 프로세스를 사용하여 제조된 DRAM에 관한 것이다. 본 발명은 또한, 종래의 로직 프로세스에 호환 가능한 프로세스를 사용하여 임베디드되거나 제조되는 DRAM의 동작을 위한 정밀한 전압의 온-칩 생성에 관한 것이다.
도 1은 종래의 로직 프로세스를 사용하여 제조된 DRAM 셀의 개략도이다. 여기서 사용된 바와 같이, 종래 로직 프로세스는 일반적으로 단일 레이어의 전도성 게이트 재료를 사용한 프로세스에 관한 것이다.
DRAM 셀(100)은 패스-게이트 p-채널 MOS 트랜지스터(101)와 저장 커패시터(102)를 포함한다. 트랜지스터(101)의 소스는 비트 라인(103)에 연결되고, 트랜지스터(101)의 게이트는 워드 라인(104)에 연결되고, 트랜지스터(101)의 드레인은 저장 커패시터(102)의 전극에 연결된다. 저장 커패시터(102)의 카운터-전극은 플레이트 전압(VPLATE)을 수신하도록 연결된다. 트랜지스터(101)는 제어 전압(VNWELL)을 수신하도록 연결되는 n-타입 웰 영역에서 제조된다. n-타입 웰 영역은 p-타입 기판에 위치한다.
DRAM 셀(100)에서, 데이터는 셀 커패시터(102)에 저장된 전하에 의해 나타내어진다. 메모리 액세스 동안에, 커패시터(102)에 저장된 전하는 비트 라인(103)으로 방전된다. 그러므로, 전하는 메모리 액세스의 끝에서 커패시터(102)에 재저장될 필요가 있다. 전하 또는 데이터가 DRAM 셀(100)에 재저장되는 동작은 전하 또는 데이터 재저장이라 한다.
저장 커패시터(102)는 Kuo-Chi Tu 등의 미국 특허 출원 공개 번호 US2005/0082586 "MIM Capacitor Structure and Method of Manufacture"에 설명된 바와 같이 MIM(Metal-Insulator-Metal) 구조로 형성될 수 있다. 저장 커패시터(102)는 미국 특허 제6,075,720호에서 설명된 바와 같은 평면 MOS 장치 또한 될 수 있다. 저장 커패시터(102)는 미국 특허 제6,573,548호에서 설명된 바와 같은 접힌 MOS 장치에 의해 실행될 수도 있다.
MIM 커패시터 구조, 평면 MOS 커패시터 구조, 및 접힌 MOS 커패시터 구조는 모두 종래의 로직 프로세스를 사용하여 제조될 수 있다. 이들 커패시터 구조는 다음 일반 특성을 같이한다. 첫째, 커패시터 전극과 카운터-전극 사이에 하나의 절연 레이어만 있다. 둘째, 각각의 이들 커패시터 구조는 표준 DRAM 셀의 전기용량보다 상당히 작은, 약 1.5~10 펨토-패럿(fF)의 전기용량(capacitance)을 나타낸다.
DRAM 셀(101)과는 상이한, 표준 DRAM 셀은 종래의 로직 프로세스를 사용하여 제조되지 않는다. 대신, 표준 DRAM 셀은 다수의 폴리실리콘 레이어 및/또는 깊은 트렌치가 DRAM 셀의 커패시터 구조를 형성하기 위해 사용되는 특화된 프로세스를 사용하여 제조된다. 이들 특화된 프로세스에 의해 20fF 보다 더 큰 전기용량을 가지는 저장 커패시터가 얻어진다.
커패시터 구조(102)가 표준 DRAM 셀의 커패시터보다 더 작은 전기용량을 나타내기 때문에 DRAM셀(100)의 전하 누출을 최소화하는 것은 중요하다. 커패시터(102)에 저장된 전하는 서브-임계(sub-threshold) 누출로 인하여 패스-게이트 트랜지스터(101)를 통과하여 누출될 수 있다. 커패시터(102)에 저장된 전하는 패스-게이트 트랜지스터(101)의 게이트 산화물을 통과하여 누출될 수도 있다. 또한, 커패시터(102)에 저장된 전하는 (커패시터(102)의 p-타입 전극과 연속하는) 트랜지스터(101)의 p-타입 드레인과 n-타입 웰 영역 사이에 존재하는 p-n 접합을 통과하여 누출될 수 있다.
게이트 산화물 누출은 트랜지스터(101)의 게이트 산화물의 두께가 22Å 이하일 경우 현저하게 된다. 패스-게이트 트랜지스터(101) 또는 저장 커패시터(102)의 게이트 산화물을 통과하는 현저한 게이트 누출 전류를 방지하도록, 게이트 산화물은 22Å 또는 더 두꺼운 두께가 사용된다. 서브-임계 누출은 접합 누출 또는 게이트 산화물 누출보다 더 높다. 이는 특히 패스-게이트 트랜지스터(101)의 임계(threshold) 전압(Vth)이 0.6V 이하이고 0.13㎛ 이하의 특징(feature) 크기에서 로직 프로세스에 대하여 적용된다. 서브-임계 누출 전류는 패스-게이트 트랜지스터(101)를 역 바이어스 하는 것에 의해 최소화될 수 있다. 그러한 기법은 미국 특허 제6,075,720에서 설명된다. 이 기법에서, 워드 라인 전압(즉, 패스-게이트 트랜지스터(101)의 게이트에 부가된 전압)은 양의 공급 전압 VDD과, p-채널 패스-게이트 트랜지스터(101)의 임계 전압의 절대값보다 작은 전압 Vdelta의 합으로 증가된다. 패스-게이트 트랜지스터(101)가 N-채널 트랜지스터일 경우, 워드 라인 전압은 음의 전압 Vdelta로 증가될 것이며, 이것은 패스 게이트 트랜지스터의 임계 전압보다 작은 절대값이다. 두 경우에서, Vdelta는 서브-임계 누출을 감소시키도록 트랜지스터를 더 강하게 턴 오프하기 위해 패스-게이트 트랜지스터(101)의 게이트에 부가된 역 바이어스의 크기를 나타낸다.
도 2는 미국 특허 제6,075,720호에 의해 설명된 워드 라인 드라이버 회로(200)의 회로도이다. 워드 라인 드라이버 회로(200)는 p-채널 트랜지스터(201-202), n-채널 트랜지스터(203-205), 및 행(row) 주소 디코더(210)를 포함한다. 워드 라인 드라이버 회로(200)는 행 주소 디코더(210)에 의해 수신된 주소에 따라 선택적으로 양의 부스트 공급 전압 VCCB(즉, VDD + Vdelta) 또는 음의 부스트 공급 전압 VSSB(즉, -Vdelta)을 워드 라인(104)에 라우팅한다.
메모리 셀(100)의 데이터 보존 시간은 커패시터(102)에 저장된 전하에 좌우된다. 저장 커패시터(102)에 적용된 전압이 클수록, 커패시터의 전하량이 더 커지므로, 상기 전하가 누출되어버리는데 더 긴 시간이 소요된다. 메모리 셀(101)이 액세스될 때, 워드 라인(104) 상의 전압은 그라운드 이하의 음의 전압(VSSB)으로 부스트된다. 이 음의 전압(VSSB)은, 그러나, 그라운드 아래에서 접합 전압보다 낮은 값에 제한된다. 이것은 NMOS 워드 라인 드라이버 트랜지스터(203)의 기판이 그라운드(Vss)에 연결되기 때문이다. 이 경우에, 그라운드 아래에서 p-n 접합 전압보다 더 음이거나 동일한 임의의 VSSB 전압은 NMOS 트랜지스터(203)의 소스의 p-n 접합이 턴 온되도록 할 것이고, 그에 의해 그라운드 아래의 p-n 접합 전압과 동일한 값으로 VSSB 전압을 클램핑한다.
그러므로, 패스 게이트 트랜지스터 절대 임계 전압이 p-n 접합 전압보다 큰 경우, 워드 라인(104)을 데이터 재저장 동안 그라운드 아래의 p-n 접합 전압보다 낮게 드라이브하고 그에 의해 DRAM 셀(100)에 저장된 전하를 증가시키는 워드 라인 드라이버를 구비하는 것이 바람직하다.
PMOS 패스-게이트 트랜지스터를 구비한 표준 DRAM 셀은 데이터 재저장 동안 그라운드 아래로 워드라인이 부스트될 수도 있다. 그러한 장치는 Nicky C. C. Lu 등의 "A 20-ns 128-kbitx4 High-Speed DRAM with 330-Mbit/s Data Rate", IEEE JSSC, vol. 23, No. 5에서 설명된다. 이 기법에서, 메모리 장치의 기판은 p-n 접합 턴 온을 방지하도록 -2.5V로 바이어스된다. 음의 부스트 워드 라인 전압은 워드 라인이 활성화된 후 메모리 액세스 동안 생성된다. 이 복수 단계 워드 라인 활성화는 메모리 사이클 시간을 증가시킨다.
또한, 워드 라인 부스트 생성기 회로는 기판 바이어스 생성기에서 분리된다. 접합 턴-온을 방지하기 위하여, 기판 바이어스 전압은 워드 라인 음의 부스트 전압에 가까운 전압까지 음으로 부스트된다. 그러나 일반적으로 로직 회로가 그라운드 된 기판으로 설계되기 때문에, 이 기법은 그러나 일반 로직 회로에 쉽사리 적용될 수 없다.
따라서, 본 발명의 하나의 목적은 종래의 로직 프로세스의 임베디드 DRAM 내에 워드 라인 드라이버를 제공하는 것이고, 워드 라인 드라이버는 워드 라인에 음의 부스트 전압을 연결할 수 있고, 음의 부스트 전압은 음의 공급 전압(그라운드) 아래의 패스-게이트 트랜지스터의 임계 전압의 절대값보다 크거나 같은 값을 가지는 것을 특징으로 한다. 다른 목적은 워드 라인 드라이버가 워드 라인에 양의 부스트 전압을 연결하도록 하는 것이며, 양의 부스트 전압은 GIDL과 패스 게이트 트랜지스터의 서브 임계 누출의 합이 실질적으로 최소화되도록 공급 전압 VDD보다 더 양의 값을 가지는 것을 특징으로 한다.
따라서, 본 발명은 종래 로직 프로세스의 임베디드 메모리 셀에 액세스하는 워드 라인 드라이버 회로를 제공한다. 일 실시예에서, 메모리 셀은 셀 커패시터에 연결된 p-채널 패스-게이트 트랜지스터를 포함한다. 워드 라인 드라이버는 워드 라인에 의해 p-채널 패스-게이트 트랜지스터의 게이트에 연결된 출력 드라이버를 포함한다. 출력 드라이버는 p-타입 웰 영역에 제조된 n-채널 트랜지스터를 포함한다. p-타입 웰 영역은 차례로 깊은 n-타입 웰 영역에 배치된다. 깊은 n-타입 웰 영역은 차례로 p-타입 반도체 기판에 배치된다. 깊은 n-웰은 그라운드보다 높거나 같은 전압에 연결된다. p-타입 기판은 그라운드 공급 전압을 수신하도록 연결된다.
n-채널 트랜지스터의 드레인은 워드 라인에 의해 p-채널 액세스 트랜지스터의 게이트에 연결된다. 음의 부스트 전압은 n-채널 트랜지스터의 소스와 p-타입 웰 영역에 제공된다. 음의 부스트 전압은 p-채널 패스-게이트 트랜지스터의 임계 전압보다 크거나 같은 양만큼 그라운드 공급 전압보다 낮다.
n-채널 트랜지스터가 (양의 부스트 전압에 따라) 턴 온 될 때, 전체 음의 부스트 전압은 워드 라인과 p-채널 패스-게이트 트랜지스터의 게이트에 적용된다. 결과적으로, p-채널 패스-게이트 트랜지스터는 통과하는 전체 양의 공급 전압(VCC)를 셀 커패시터에 적용하는 것이 가능하다. 깊은 n-웰 영역은 누출 전류가 p-타입 기판과 음의 부스트 전압 공급 장치 사이를 흐르지 못하도록 한다. 깊은 n-웰 영역은 n-채널 트랜지스터의 벌크(즉, p-타입 웰 영역)가 p-타입 기판에 적용된 그라운드 전압보다 낮은 전압으로 바이어스되는 것 또한 허용하여, 그에 의해 n-채널 트랜지스터가 그라운드 아래의 단일 트랜지스터 임계 전압보다 더 음의 워드 라인 전압을 제공하는 것을 허용한다.
출력 드라이버는 n-타입 웰 영역 내에 제조되는 p-채널 트랜지스터 또한 포함한다. p-채널 트랜지스터의 드레인은 워드 라인에 의해 p-채널 액세스 트랜지스터의 게이트에 연결된다. p-채널 트랜지스터의 소스와 n-타입 웰 영역에는 양의 부스트 전압이 적용된다. 양의 부스트 전압은 일반적으로 p-채널 패스-게이트 트랜지스터의 서브-임계 전압보다 작은 값을 가지는 양(VΔ)만큼 양의 공급 전압 VCC보다 크다.
p-채널 트랜지스터가 (음의 부스트 전압에 따라) 턴 온 될 때, 양의 부스트 전압이 p-채널 패스-게이트 트랜지스터의 게이트와 워드 라인에 적용된다. 이 조건 아래에서, p-채널 패스-게이트 트랜지스터는 턴 오프 된다. 양의 부스트 전압은 서브-임계 누출과 p-채널 패스-게이트 트랜지스터의 GIDL(Gate-Induced-Drain-Lowering) 누출의 합을 최소화하도록 선택된다. 일 실시예에서, VTH가 p-채널 패스-게이트 트랜지스터의 임계 전압의 절대값일 경우, VΔ는 0.2V와 VTH 사이의 값을 가지도록 선택된다.
다른 실시예에서, p-채널 트랜지스터는 깊은 n-웰 영역 상의 n-웰 영역 안에 제조된다. 본 실시예에서, 깊은 n-웰 영역과 n-웰 영역은 전기적으로 공통이고, 양의 부스트 전압을 수신하도록 연결된다.
본 발명의 다른 실시예에서, 여러 구성 요소의 전도성 타입은 역전될 수 있고 양과 음의 부스트 전압의 특성은 역전될 수 있다.
본 발명은 다음 도면과 설명의 관점에서 보다 충분히 이해될 것이다.
도 1은 종래의 로직 프로세스를 사용하여 제조된 DRAM 셀의 개략도이다.
도 2는 종래의 워드 라인 드라이버 회로의 회로도이다.
도 3은 본 발명의 일 실시예에 따른 워드 라인 드라이버의 회로도이다.
도 4A는 본 발명의 일 실시예에 따른 도 3의 워드 라인 드라이버에서 사용되는 p-채널 트랜지스터와 n-채널 트랜지스터의 단면도이다.
도 4B는 본 발명의 다른 실시예에 따른 도 3의 워드 라인 드라이버에서 사용되는 p-채널 트랜지스터와 n-채널 트랜지스터의 단면도이다.
도 5는 본 발명의 다른 실시예에 따른 워드 라인 드라이버의 회로도이다.
도 3 은 본 발명의 일 실시예에 따른 워드 라인 드라이버(300)의 회로도이다. 본 실시예에서, 워드 라인 드라이버(300)는 행 주소 디코더(330)에 의해 제공되는 제어 신호 YI 및 YI ＃에 따라 임베디드 DRAM 셀(도 1의 100)의 워드라인(104)을 구동한다.
도 1과 관련하여 위에 설명된 바와 같이, DRAM 셀(100)은 종래의 로직 프로세스를 이용하여 제조된다. DRAM 셀(100)은 PMOS 패스 게이트 트랜지스터(101) 및 셀 커패시터(102)를 포함한다. 셀 커패시터(102)는 예를 들어, 미국 특허 출원 공개번호 US 2005/0082586 Al에 설명된 바와 같은 MIM(metal-insulator-metal) 구조; 미국 특허 제6,075,720호에 설명된 바와 같은 평면 MOS 장치; 또는 미국 특허 제6,573,548호 B2에 도시된 바와 같은 접힌(folded) MOS 장치로 형성될 수 있다. 종래 로직 프로세스와 호환성이 있는 다른 커패시터 구조가 다른 실시예에서 셀 커패시터(102)를 실행하는 데 사용될 수 있다.
도 1과 관련하여 위에 설명된 바와 같이, DRAM 셀(100)은 로직 프로세스로 임베디드 DRAM을 실행하도록 설계된다. 결과적으로, 셀 커패시터(102)는 표준 DRAM 셀(20fF 이상)보다 상당히 더 작은 저장 전기용량을 가진다(약 1.5 ~ 10fF). 셀 커패시터(102)의 작은 저장 전기용량은 짧은 비트 라인의 사용을 수반한다(예를 들어 비트 라인(103)). 짧은 비트 라인은 비트 라인 용량성 부하를 최소화하고 메모리 액세스(판독, 기록 또는 리프레시 동작) 동안 데이터 감지를 위해 충분히 큰 비트-라인 신호의 생성을 가능하게 한다. 일 실시예에서, DRAM 어레이에 64 이하의 행이 존재하며, 그에 의해 비트 라인 길이를 제한한다. PMOS 트랜지스터(101)의 게이트는 워드 라인 드라이버(300)에 의해 워드 라인(104)에 제공되는 워드 라인 신호(WL)을 수신하도록 연결된다.
전압 변환 회로(320)는 인버터(315), n-채널 트랜지스터(311), 및 p-채널 트랜지스터(301,304)를 포함한다. p-채널 트랜지스터(302)와 n-채널 트랜지스터(312)에 의해 실현되는 인버터(315)는 출력 드라이버(310)로 동일 설정을 갖는다. 인버터(315)의 출력은 워드 라인 제어 신호 YWL을 출력 드라이버(310)의 입력 단자와 p-채널 트랜지스터(304)의 게이트에 제공한다.
p-채널 트랜지스터(301,304)는 양의 부스트 전압 공급장치와 인버터의 입력(315)의 사이에 병렬로 연결된다. p-채널 트랜지스터(301,304)의 벌크의 영역은 양의 부스트 전압 공급장치에 연결된다. p-채널 트랜지스터(301)는 행 주소 디코더(330)에서 제어 신호 YI 를 수신하도록 연결된다.
n-채널 트랜지스터(311)의 게이트와 소스는 행 주소 디코더(330)에서 제어 신호 YI와 YI #을 각각 수신하도록 연결된다. n-채널 트랜지스터(311)의 벌크는 그라운드 전압 공급장치(VSS)에 연결된다.
도 4A는 p-채널 트랜지스터(303)와 n-채널 트랜지스터(313)의 단면도이다. 필드 유전체 영역은 도 4에 도시되어 있지 않다. n-채널 트랜지스터(313)는 p-타입 웰 영역에 형성되고, 차례로 깊은 n-타입 웰 타입 영역(402)에 위치한다. 깊은 n-웰 영역(302)은 차례로 p-타입 기판(401)에 위치한다. p-채널 트랜지스터(303)은 n-타입 웰 영역(404)에 형성되고, 차례로 p-타입 기판(401) 안에 위치한다. p-타입 접촉 영역(401C,403C)은 p-타입 기판(401) 및 p-웰 영역(403)에 각각 형성된다. n-타입 접촉 영역(402C,404C)은 깊은 n-웰 영역(402)과 n-웰 영역(404)에 각각 형성된다. n-타입 접촉 영역(402C)은 깊은 n-웰(402)이 그라운드 공급 전압(VSS)보다 높거나 같은 전압에 바이어스되도록 그라운드보다 높거나 같은 전압에 연결된다. 마찬가지로, p-타입 접촉 영역(401C)은 p-타입 기판(401)이 그라운드 공급 전압 VSS에 바이어스되도록 그라운드 전압 공급장치에 연결된다.
n-채널 트랜지스터(312)는 본 발명의 일 실시예에서 p-타입 웰 영역(403) 내에 제조될 수 있다. 다른 실시예에서, n-채널 트랜지스터(312)는 또한 깊은 n-웰(402)에 위치하는 다른 p-타입 웰 영역(미도시) 내에 제조될 수 있다. 또 다른 실시예에서, n-채널 트랜지스터(312)는 또한 그라운드 공급 전압 VSS에 바이어스되는 분리된 깊은 n-웰(미도시)에 위치하는 분리된 p-타입 웰 영역(미도시) 내에 제조될 수 있다.
n-채널 트랜지스터(311)는 p-웰 영역(403) 내에 제조되지 않는다. 오히려, 이 트랜지스터(311)는 p-타입 기판(401)에 위치하는(그러나 깊은 n-웰 영역 안에 위치하지는 않음) 분리된 p-웰 영역(미도시) 내에 제조된다. 트랜지스터(311)가 그 안에 제조되는 p-웰 영역은 그라운드 공급 전압 VSS을 수신하도록 연결된다. 다른 실시예에서, 트랜지스터(311)는 p-웰이 VSSB1에 바이어스되어 p-웰 영역(403) 내에도 또한 제조된다. 대안으로, 트랜지스터(311)는 깊은 n-웰(402) 위에 있는 분리 p-웰 안에 제조될 수 있다. 워드 라인 드라이버(300)와 같이 동일한 칩 상에 제조되는 n-채널 로직 트랜지스터들은 깊은 n-웰 영역 안에 위치하지 않는 p-타입 웰 영역 안에 일반적으로 형성된다.
p-채널 트랜지스터(301,302,304)는 본 발명의 일 실시예에서 n-타입 웰 영역(404) 안에 모두 제조될 수 있다. 대안으로, p-채널 트랜지스터(301,302,304)는 모두 상이한 n-웰 영역 안에 제조될 수 있다.
도 4B는 다른 실시예에 따른 p-채널 트랜지스터(303)와 n-채널 트랜지스터(313)의 단면도이다. 이 실시예에서, n-타입 웰 영역(404)은 깊은 n-웰(402)과 병합된다. 이 경우에, 깊은 n-웰(402)은 양의 부스트 전압 VCCB1을 수신하도록 연결된다. 이는 깊은 n-웰과 n-웰 사이의 분리를 제거하므로 p-채널 트랜지스터의 레이아웃을 더 작게 만든다. 결과는 도 4B에 도시된다.
이하에서 더 상세히 설명되는 바와 같이, 워드 라인 드라이버(300)는 DRAM 셀(100)이 액세스되지 않을 때 워드 라인(104)에 양의 부스트 전압 VCCB1을 적용한다. 반대로, 워드 라인 드라이버(300)는 DRAM 셀(100)이 액세스될 때 워드 라인(104)에 음의 부스트 전압VSSB1을 적용한다.
설명된 실시예에서, 양의 부스트 전압 VCCB1은 전압 VΔ와 양의 공급 전압 VCC의 합과 동일하며, VΔ는 패스-게이트 트랜지스터(101)의 서브-임계 누출을 억제하는 역 게이트-바이어스이다. 일반적으로, 역 게이트 바이어스가 더 높을수록, 트랜지스터(101)의 서브-임계 누출은 더 작아진다. 그러나, 역 게이트 바이어스가 너무 높아지면, 상당한 누출이 GIDL에 의해 발생하게 될 것이다. 그러므로, 서브 임계 누출과 패스 게이트 트랜지스터(101)의 GIDL 누출의 합이 실질적으로 최소화되는 값을 같도록 VΔ를 선택하는 것이 바람직하다. 본 실시예에서, VΔ는, VTH가 패스-게이트 트랜지스터(101)의 임계 전압의 절대값일 경우, 0.2V와 VTH 사이의 값을 가지도록 선택된다.
본 실시예에서, 음의 부스트 전압 VSSB1은 그라운드 아래의 단일 임계 전압 강하(VTH)보다 더 음인 전압을 가진다. 설명된 실시예에서, 양의 부스트 전압 VCCB1과 음의 부스트 전압 VSSB1 모두는 온칩에 생성된다. 예를 들어, VCCB1 및 VSSB1은 Leung 등에 의한 미국 특허 제6,147,914 "On-Chip Word Line Voltage Generation for DRAM Embedded in Logic Process"의 도 8, 9B, 10에 도시된 것과 유사한 전하 펌프(charge pump) 회로를 사용하여 생성될 수 있다.
워드 라인 드라이버(300)의 각각의 트랜지스터(301-304,311-313)는 메모리 셀(100)의 패스-게이트 트랜지스터(101)의 게이트 유전체 두께와 유사한 게이트 유전체 두께를 가진다. 이 게이트 유전체 두께는 특히 0.13 미크론 또는 그 이하의 피처 크기를 가진 프로세스에서 동일한 칩에 제조된 로직 트랜지스터의 게이트 유전체 두께보다 일반적으로 더 두껍다. 일 실시예에서, 트랜지스터(101,301-304,311-314)는 27Å 또는 그 이상의 게이트 유전체 두께를 가지고, 로직 트랜지스터는 약 22Å의 게이트 유전체 두께를 가진다. 더 두꺼운 유전체가 종래의 로직 프로세스에서 사용 가능하고, 일반적으로 칩의 입력/출력(I/O) 영역에 트랜지스터 제조에 사용된다. 게이트 유전체가 두꺼울수록 워드 라인 드라이버(300)의 트랜지스터와 메모리 셀(100)은 양의 부스트 전압 VCCB1과 음의 부스트 전압 VSSB1에 의해 가해진 더 높은 전압을 처리하는 것이 가능하다.
메모리 셀(100)이 액세스되지 않을 때, PMOS 트랜지스터(303)는 턴 온 되고, 그에 의해, 온-칩 양의 부스트 전압 VCCB1을 워드 라인(104)에 연결한다. 메모리 셀(100)이 액세스 될 때, NMOS 트랜지스터(313)가 턴 온 되고, 그에 의해 온-칩 음의 부스트 전압 VSSB1을 워드 라인(104)에 연결한다.
전압 변환 회로(320)은 행 주소 디코더(330)에서 작은 스윙 신호 YI-YI #을 수신하도록 연결된다. 그라운드(VSS)의 낮은 전압에서 VCC의 높은 전압까지 변화하는 작은 스윙 신호 YI-YI #는 VCC와 동일한 신호 스윙을 가진다. 상술한 바와 같이, 출력 드라이버(310)는 VCCB1에서 VSSB1까지 스윙하는 비교적 큰 출력 전압을 가진다. 변환 회로(320)는 행 주소 디코더(330)에서 수신된 작은 스윙 신호 YI-YI #을 VCCB1과 VSSB1 사이에서 변화하는 큰 스윙 신호 YWL로 변환한다. 이 큰 스윙 신호 YWL는 출력 드라이버(310)의 입력 단자에 제공된다. 큰 스윙 신호 YWL를 출력 드라이버(310)에 제공하면 유리하게 DC 전류가 출력 드라이버(310)에 흐르는 것을 방지한다.
워드 라인 드라이버(300)의 동작이 이제 설명될 것이다. 메모리 셀(100)이 액세스되지 않을 때, 행 주소 디코더(330)는 YI 단자를 그라운드 전압 공급(VSS)에 연결한다. YI 신호의 그라운드 전위는 NMOS 트랜지스터(311)를 턴 오프되도록 하고, PMOS 트랜지스터(301)를 턴 온되도록 하며, 그에 의해, PMOS 트랜지스터(302)와 NMOS 트랜지스터(312)에 의해 형성된 인버터(315)의 입력단자에, 양의 부스트 전압 VCCB1을 적용한다. NMOS 트랜지스터(312)는 양의 부스트 전압 VCCB1에 따라 턴 온 되고, 그에 의해 전압 변환 회로(320)의 출력에 제공된 YWL 신호를 음의 부스트 전압 VSSB1으로 풀다운한다. PMOS 트랜지스터(302)는, 서브-임계 누출 전류 이외에, 트랜지스터(302,312)에 의해 형성된 인버터(315)를 통해 직류 전류가 흐르지 않도록, 적용된 양의 부스트 전압 VCCB1에 따라 강하게 턴 오프 된다.
출력 드라이버(310) 안에서, NMOS 트랜지스터(313)는 단자 YWL에 적용된 음의 부스트 전압 VSSB1에 따라 턴 오프 된다. 결과적으로, 서브-임계 누출 전류 이외에, 출력 드라이버(310)를 통해 직류 전류가 흐르지 않는다. PMOS 트랜지스터(303)는 YWL 단자에 적용된 음의 부스트 전압 VSSB1에 따라 턴 온 된다. 결과적으로, 워드 라인(104)은 PMOS 트랜지스터(303)에 의해 양의 부스트 전압 VCCB1으로 풀업한다. 워드라인(104)상의 양의 부스트 전압(VCCB1)은 메모리 셀(100) 내의 PMOS 액세스 트랜지스터(101)의 게이트에 인가되며, 그에 의해 이 트랜지스터(102)를 턴오프한다. 전술한 바와 같이, 워드 라인(104) 상의 양의 부스트 전압 VCCB1은 커패시터(102)로부터 전하 누출을 최소화하도록 선택된다.
PMOS 트랜지스터(304)는 YWL 단자에 적용된 음의 부스트 전압 VSSB1에 따라 또한 턴 온 되고, 그에 의해 인버터(315)의 입력 단자 상의 전압을 VCCB1 전압까지 풀업하도록 돕는다.
메모리 셀(100)이 액세스 되지 않을 때, 행 주소 디코더(330)는 YI # 단자를 그라운드 전압 공급(VSS)보다 작지 않은 전압으로 연결한다. 결과적으로, NMOS 트랜지스터(311)는 이 트랜지스터(311)를 통해 직류 전류가 흐르지 않도록 턴 오프된다. 따라서, 메모리 셀(100)이 액세스 되지 않을 때에는, 서브-임계 또는 접합 누출 이외에, 워드 라인 드라이버(300)에 직류 전류의 흐름이 없다. 유리하게, 전력은 이 조건 하에서 보존된다.
메모리 셀(100)이 액세스 되는 경우(즉, 판독, 기록 또는 리프레시 동작 동안), 행 주소 디코더(330)는 YI 단자를 VCC 공급 전압에 연결하고, YI # 단자를 그라운드 전압 공급(VSS)에 연결한다. PMOS 트랜지스터(301)의 소스에 적용된 양의 부스트 전압 VCCB1은 PMOS 트랜지스터(301)의 임계 전압 VTH 보다 작은 전압만큼 PMOS 트랜지스터(301)의 게이트에 적용된 양의 공급 전압 VCC보다 더 크다. 결과적으로, PMOS 트랜지스터(301)는 이 조건 하에서 턴 오프된다.
NMOS 트랜지스터(311)는 YI 단자에 적용된 양의 공급 전압 VCC에 따라 강하게 턴 온 된다. 결과적으로, 인버터(315)의 입력 단자는 NMOS 트랜지스터(311)를 통해 그라운드 공급 전압 VSS으로 풀다운된다. PMOS 트랜지스터(304)가 트랜지스터(301-303,311-313)에 비해 비교적 약한 드라이브를 가지도록 설계된다는 것은 중요하다. 이 드라이브 강도의 차이는 트랜지스터(301-303,311-313)의 채널 폭 보다 더 작게 되도록 PMOS 트랜지스터(304)의 채널 폭을 설계하는 것에 의해 달성된다. 일 실시예에서, PMOS 트랜지스터(304)는 NMOS 트랜지스터(311)의 드라이브 세기보다 적어도 3배 더 약한 드라이브 세기를 가지도록 설계된다. 결과적으로, NMOS 트랜지스터(311)는, PMOS 트랜지스터(304)가 이 전압을 양의 부스트 전압 VCCB1으로 풀업하려고 동시에 시동한다는 사실에도 불구하고, 인버터(315)의 입력 단자를 로직 로우(low) 상태로 풀다운한다.
인버터(315)의 입력 단자에 적용된 로직 로우 전압에 따라, PMOS 트랜지스터(302)가 턴 온되고(NMOS 트랜지스터(312)는 턴 오프되며), 그에 의해, 양의 부스트 전압 VCCB1에 YWL 단자를 연결한다. 결과적으로, 양의 부스트 전압 VCCB1이 PMOS 트랜지스터(304)의 게이트에 적용되고, 그에 의해 이 트랜지스터를 턴 오프하고, 인버터(315)의 입력 단자를 그라운드 공급 전압으로 완전히 풀다운 할 수 있다.
YWL 단자 상의 양의 부스트 전압 VCCB1은 또한 출력 드라이버(310)의 입력 단자에 제공된다(즉, 트랜지스터(303,313)의 게이트로). 결과적으로, 워드 라인(104)이 NMOS 트랜지스터(313)에 의해 음의 부스트 전압 VSSB1으로 풀다운하도록, NMOS 트랜지스터(313)는 턴 온되고, PMOS 트랜지스터(303)는 턴 오프된다. 워드 라인(104) 상의 음의 부스트 전압 VSSB1은 메모리 셀(100) 내의 PMOS 패스 게이트 트랜지스터(101)의 게이트에 적용되고, 그에 의해 이 트랜지스터(101)가 턴 온되도록 하고, 메모리 셀(100)에 액세스가 가능하게 한다.
워드 라인(104) 상의 전압은, NMOS 트랜지스터(313)의 벌크(즉, 도 4의 p-웰 영역)가 깊은 n-웰(402)에 의해 p-타입 기판(401)에서 절연되기 때문에, 음의 부스트 전압 VSSB1으로 완전히 풀다운될 수 있다는 것이 중요하다. 그러므로, p-웰(403)은 음의 부스트 전압 VSSB1에 바이어스될 수 있다. 깊은 n-웰(402)이 그라운드와 같거나 높은 전압에 연결되고, p-타입 기판(401)이 그라운드 공급 전압 VSS에 연결되기 때문에, p-웰(403), 깊은 n-웰(402), 및 p-타입 기판(401)에 의해 한정된 p-n 접합 중 어느 것도 순방향 바이어스되지 않고, 그에 의해 기판 전류를 제한한다. 이것은, 깊은 n-웰(402)이 n-웰(404)을 대신하고(또는 병합하고), 양의 부스트 전압 VCCB1을 수신하도록 연결되는, 도 4B의 대안적 구성에서 특히 확실하다. 전체 음의 부스트 전압 VSSB1이 패스-게이트 트랜지스터(101)의 게이트에 적용될 때, 비트 라인(103)에 적용된 전체 전압은 또한 셀 커패시터(102)의 전극에 적용되고, 그에 의해 셀 커패시터(102)에 저장된 전하를 최대화할 수 있다. 이는 메모리 셀(100)의 데이터 보존을 유리하게 향상시킨다.
메모리 셀(100)이 액세스 될 때, 트랜지스터(301-304,311-313)를 통해 직류 전류가 흐르지 않는다. 따라서, 서브-임계 또는 접합 누출 이외에는, 메모리 셀이 접속될 때 워드 라인 드라이버(300)에 직류 전류는 흐르지 않는다. 유리하게, 전력은 이 조건 아래에서 절약된다.
도 5 는 본 발명의 다른 실시예에 따른 워드 라인 드라이버(600)의 회로도이다. 본 실시예에서, (p-채널 패스 게이트 트랜지스터(101)를 포함하는) 메모리 셀(100)은 n-채널 패스 게이트 트랜지스터(501)을 가지는 메모리 셀(500)로 교체된다. 메모리 셀(500)은 또한 셀 커패시터(502), 비트 라인(503) 및 워드 라인(504)을 포함한다. 워드 라인 드라이버(600)는 행 주소 디코더(630)에 의해 제공되는 제어 신호 ZI 및 ZI #에 따라 내장 DRAM 셀(500)의 워드 라인(504)을 구동한다.
메모리셀(100)에 사용을 위해 제공된 양 및 음의 부스트 전압 VCCB1 및 VSSB1이 본 실시예에서 변형된다. 이 변형은 메모리 셀(500)의 패스 게이트 트랜지스터(501)가 n-채널 장치이기 때문에 요구된다. 본 실시예에서 사용되는 양의 부스트 전압은 VCCB2라 하고 음의 부스트 전압은 VSSB2라 한다.
본 실시예에서, 양의 부스트 전압 VCCB2는 적어도 n-채널 패스 트랜지스터(501)의 임계 전압(VTHN)만큼 양의 공급 전압 VCC보다 크다. 그러므로, 양의 부스트 전압 VCCB2 이 n-채널 패스 트랜지스터(501)의 게이트에 적용될 때, 전체 VCC가 커패시터(502)의 전극에 적용될 수 있다.
설명된 실시예에서, 음의 부스트 전압 VSSB2은, VΔ 2이 패스-게이트 트랜지스터(501)의 서브-임계 누출을 억제하는 역 게이트-바이어스일 경우, 그라운드 공급 전압 VSS에서 전압 VΔ2를 뺀 값과 동일하다. 일반적으로, 역 게이트 바이어스가 낮을수록, 트랜지스터(501)의 서브-임계 누출이 더 작아진다. 그러나, 역 게이트 바이어스가 너무 낮아지면, 상당한 GIDL 누출이 발생한다. 그러므로 서브-임계 누출과 패스-게이트 트랜지스터(501)의 GIDL 누출의 합이 최소화되는 값을 가지도록 VΔ2를 선택하는 것이 바람직하다. 본 실시예에서, VΔ2는 0.2V와 패스 게이트 트랜지스터(501)의 임계 전압인 VTHN 사이의 값을 가지도록 선택된다.
설명된 실시예에서, 양의 부스트 전압 VCCB2과 음의 부스트 전압 VSSB2은 온 칩에서 생성된다. 예를 들어, VCCB2와 VSSB2는 Leung 등에 의한 미국 특허 제6,147,914 "On-Chip Word Line Voltage Generation for DRAM Embedded in Logic Process"의 도 8,9B,10에 도시된 것과 유사한 전하 펌프 회로를 사용하여 생성될 수 있다.
워드 라인 드라이버(600)는 출력 드라이버(610)과 전압 변환 회로(620)를 포함한다. 출력 드라이버(610)는 출력 드라이버(310)(도 3,4A,4B)의 p-채널 트랜지스터(303)와 n-채널 트랜지스터(313)와 유사한, p-채널 트랜지스터(603)와 n-채널 트랜지스터(613)를 포함한다. 그러나, 도 4A와 4B의 깊은 n-웰(402)은 워드라인 드라이버(600)에서 필요하지 않다. 오히려, n-채널 트랜지스터(613)은 그라운드 공급 전압 VSS를 수신하도록 연결되는 p-타입 웰 영역 내에 제조된다.
전압 변환 회로(620)는 p-채널 트랜지스터(601), n-채널 트랜지스터(611,614) 및 인버터(615)를 포함한다. 인버터(615)는 도 3의 인버터(315)의 p-채널 트랜지스터(302)와 n-채널 트랜지스터(312)와 유사한 p-채널 트랜지스터(602)와 n-채널 트랜지스터(612)를 포함한다. 역시, 도 4A와 4B의 깊은 n-웰(402)은 워드 라인 드라이버(600)에서 사용되지 않는다. 그러므로, n-채널 트랜지스터(611-612,614)는 그라운드 공급 전압 VSS를 수신하도록 연결된 p-타입 웰 영역(또는 영역들) 안에 제조된다.
인버터(615)의 출력 단자는 n-채널 트랜지스터(614)의 게이트에 연결된다. n-채널 트랜지스터(611, 614)는 인버터(615)의 입력 단자와 음의 부스트 전압 단자(VSSB2) 사이에 병렬로 연결된다. n-채널 트랜지스터(611)의 게이트는 행 주소 디코더(630)에서 ZI # 신호를 수신하도록 연결된다. p-타입 기판은 그라운드에 연결된다.
p-채널 트랜지스터(601)의 소스와 게이트는 ZI와 ZI # 신호를 각각 수신하도록 연결된다. p-채널 트랜지스터(601)의 드레인은 인버터(615)의 입력 단자에 연결된다.
워드 라인 드라이버(600)의 각각의 트랜지스터(601-603,611-614)는 메모리 셀(500)의 패스-게이트 트랜지스터(501)의 게이트 유전체 두께와 유사한 게이트 유전체 두께를 가진다(즉, 일반적으로 칩의 I/O 회로에서 사용되는 더 두꺼운 게이트 유전체). 더 두꺼운 유전체 두께는 워드 라인 드라이버(600)와 메모리 셀(500)의 트랜지스터가 양의 부스트 전압 VCCB2와 음의 부스트 전압 VSSB2에 의해 부가된 더 높은 전압을 처리하도록 한다.
전압 변환 회로(620)는 도 3의 전압 변환 회로(320)와 유사한 기능을 가진다. 즉 전압 변환 회로(620)는 행 주소 디코더(630)에서 수신된 작은 스윙 신호 ZI 와 ZI #을 출력 드라이버(610)를 구동하는 큰 스윙 신호로 변환한다.
이하에서 보다 상세히 설명된 바와 같이, 워드 라인 드라이버(600)는 메모리 셀(500)이 액세스(판독, 기록 또는 리프레시) 될 때, 워드 라인(504)를 양의 부스트 전압 VCCB2에 연결한다. 반대로, 워드 라인 드라이버(600)는 메모리 셀(500)이 액세스 되지 않을 때, 워드 라인(504)을 음의 부스트 전압 VSSB2에 연결한다.
워드 라인 드라이버(600)의 동작이 이제 설명될 것이다. 메모리 셀(500)이 액세스 되지 않을 때, 행 주소 디코더(630)는 ZI # 단자를 양의 전압 공급(VCC)에 연결한다. ZI # 신호의 VCC 전위는 NMOS 트랜지스터(611)가 턴 온되도록 하고, PMOS 트랜지스터(601)이 턴 오프되도록 하여, 그에 의해 인버터(615)의 입력 단자에 음의 부스트 전압 VSSB2을 적용한다. 인버터(615) 안에서, PMOS 트랜지스터(602)는 음의 부스트 전압 VSSB2에 따라 턴 온되고, 그에 의해 전압 변환 회로(620)의 출력에 제공된 ZWL 신호를 양의 부스트 전압 VCCB2으로 풀업한다. NMOS 트랜지스터(612)는, 트랜지스터(602,612)로 형성된 인버터(615)를 통과하여 직류 전류가 흐르지 못하도록, 적용된 음의 부스트 전압 VSSB2에 따라 강하게 턴 오프된다.
출력 드라이버(610) 안에서, PMOS 트랜지스터(603)는 단자 ZWL에 적용된 양의 부스트 전압 VCCB2에 따라 턴 오프 된다. 그 결과, 출력 드라이버(610)를 통해 직류 전류가 흐르지 않는다. NMOS 트랜지스터(613)는 단자 ZWL에 적용된 양의 부스트 전압 VCCB2에 따라 턴 온 된다. 결과적으로, 워드 라인(504)은 NMOS 트랜지스터(613)에 의해 음의 부스트 전압 VSSB2으로 풀다운된다. 워드 라인(504) 상의 음의 부스트 전압 VSSB2은 메모리 셀(500) 내의 NMOS 액세스 트랜지스터(501)의 게이트에 적용되고, 그에 의해 이 트랜지스터(501)는 턴 오프 된다. 상술된 바와 같이, 음의 부스트 전압 VSSB2은 패스 게이트 트랜지스터(501)의 채널을 통과하는 전하 누출을 최소화하도록 선택된다.
NMOS 트랜지스터(614)는 ZWL 단자에 적용된 양의 부스트 전압 VCCB2에 따라 또한 턴 온되고, 그에 의해 인버터(615)의 입력 단자 상의 전압을 VSSB2 전압으로 풀다운하는 것을 돕는다.
메모리 셀이 액세스 되지 않을 때, 행 주소 디코더(630)는 양의 부스트 전압 VCCB2 보다 작거나 같은 전압을 수신하도록 ZI 단자를 연결한다. ZI # 은 양의 공급 전압 VCC에 연결되므로, PMOS 트랜지스터(601)는, 이 트랜지스터(601)를 통해 직류 전류가 흐르지 않도록, 턴 오프 된다. 따라서, 서브-임계 또는 접합 누출 이외에, 메모리 셀(500)이 액세스되지 않을 때, 워드 라인 드라이버(600)에 직류 전류의 흐름이 없다.
메모리 셀이 액세스 될 때(즉 판독, 기록 또는 리프레시 동작 동안), 행 주소 디코더(630)는 ZI # 단자를 그라운드 공급 전압(VSS)을 수신하도록 연결하고, ZI 단자를 양의 전압 공급(VCC)을 수신하도록 연결한다. NMOS 트랜지스터(611)의 소스에 적용된 음의 부스트 전압 VSSB2은 NMOS 트랜지스터(611)의 임계 전압 VTHN보다 낮은 전압만큼 NMOS 트랜지스터(611)의 게이트에 적용된 그라운드 공급 전압 VSS보다 더 음이다. 결과적으로, NMOS 트랜지스터(611)는 이 조건 하에서 턴 오프된다.
PMOS 트랜지스터(601)는 ZI # 단자에 적용된 그라운드 공급 전압 VSS에 따라 강하게 턴 온된다. 결과적으로, 인버터(615)의 입력 단자는 PMOS 트랜지스터(601)를 통해 양의 공급 전압 VCC로 풀업한다. NMOS 트랜지스터(614)는 트랜지스터(601-603,611-613)에 관하여 비교적 약한 드라이브를 가지도록 설계된다는 것이 중요하다. 일 실시예에서, NMOS 트랜지스터(614)는 PMOS 트랜지스터(601)의 드라이브 강도보다 적어도 3배 더 약한 드라이브 강도를 가지도록 설계된다. 결과적으로, PMOS 트랜지스터(601)는, 이 전압을 NMOS 트랜지스터(614)가 음의 부스트 전압 VSSB2로 풀다운하려고 동시에 시도한다는 사실에도 불구하고, 인버터(615)의 입력 단자를 로직 하이 상태로 풀업한다.
인버터(615)의 입력 단자에 적용된 로직 하이 전압에 따라, NMOS 트랜지스터(612)가 턴 온되고(PMOS 트랜지스터(602)는 턴 오프되며), 그에 의해 음의 부스트 전압 VSSB2에 ZWL 단자를 연결한다. 결과적으로, 음의 부스트 전압 VSSB2은 NMOS 트랜지스터(614)의 게이트에 적용되고, 그에 의해 이 트랜지스터를 턴 오프하고, 인버터(615)의 입력 단자를 양의 공급 전압 VCC으로 완전히 풀업하도록 허용한다.
ZWL 단자 상의 음의 부스트 전압 VSSB2은 출력 드라이버(610)의 입력 단자에(즉, 트랜지스터(603,613)의 게이트에) 또한 제공된다. 결과적으로, 워드 라인(504)이 PMOS 트랜지스터(603)에 의해 양의 부스트 전압 VCCB2으로 풀업하도록, PMOS 트랜지스터(603)은 턴 온되고, NMOS 트랜지스터(613)는 턴 오프 된다. 워드 라인(504) 상의 양의 부스트 전압 VCCB2이 메모리 셀(500) 내의 NMOS 패스-게이트 트랜지스터(501)의 게이트에 적용되고, 그에 의해 이 트랜지스터(501)를 턴 온 하고, 메모리 셀(500)에의 액세스를 허용한다.
메모리 셀(500)이 액세스될 때, 트랜지스터(601-603,611-614)를 통해 직류 전류가 흐르지 않는다. 결과적으로, 메모리 셀(500)이 액세스될 때,서브-임계 또는 접합 누출 이외에 워드 라인 드라이버(600)에 직류 전류의 흐름이 없다. 이롭게, 전력은 이 조건 하에서 절약된다.
도 5의 회로가 n-타입 기판 상에 제조되면, 깊은 p-웰 영역이 형성될 수 있을 것이며, 이때 p-채널 트랜지스터(602,603)는 n-타입 웰 영역들에 형성될 것이고, 이영역들은 차례로 깊은 p-웰 영역에 위치된다. n-타입 기판과 여러 웰 영역의 바이어싱은 전술한 설명에 따라 수행될 수 있다.
본 발명이 복수의 실시예와 관련하여 설명되었지만, 본 발명이 개시된 실시예에 제한되지 않고, 기술 분야의 당업자에게 명백한 여러 변경이 가능하다. 그러므로, 본 발명은 다음 청구범위에 의해서만 제한된다.

Claims (11)

  1. 셀 커패시터에 연결된 p-채널 패스-게이트 트랜지스터를 포함하는 메모리 셀,
    음의 부스트 전압 공급 장치와 상기 메모리 셀의 상기 p-채널 패스-게이트 트랜지스터 사이에 연결되고, p-타입 기판에 배치된 딥 n-웰 영역에 배치된 p-웰 영역에 형성된 n-채널 트랜지스터를 포함하는 워드 라인 드라이버, 및
    상기 n-채널 트랜지스터의 드레인을 상기 p-채널 패스-게이트 트랜지스터의 게이트에 접속하는 워드 라인을 포함하고,
    음의 공급 전압 이상의 전압을 수신하는 제 1 접촉 영역을 상기 딥 n-웰 영역에 배치하고, 상기 음의 공급 전압을 수신하는 제 2 접촉 영역을 상기 p-타입 기판에 배치하고,
    상기 음의 부스트 전압 공급 장치는 상기 음의 부스트 전압을 상기 p-웰 영역 및 상기 n-채널 트랜지스터의 소스에 공급하고, 상기 음의 부스트 전압이 상기 p-채널 패스-게이트 트랜지스터의 임계 전압 이상의 전압값만큼 상기 음의 공급 전압보다 낮은 회로.
  2. 제 1 항에 있어서,
    양의 부스트 전압을 상기 딥 n-웰 영역에 공급하도록 구성한 양의 부스트 전압 공급 장치를 추가로 포함하는 회로.
  3. 제 1 항에 있어서,
    상기 워드 라인 드라이버는 n-웰 영역에 형성되어 상기 워드 라인에 연결된 드레인을 구비하는 p-채널 트랜지스터를 추가로 포함하는 회로.
  4. 제 3 항에 있어서,
    상기 n-웰 영역 및 상기 p-채널 트랜지스터의 소스에 양의 부스트 전압을 공급하도록 구성한 양의 부스트 전압 공급 장치를 추가로 포함하는 회로.
  5. 제 1 항에 있어서,
    상기 메모리 셀 및 상기 워드 라인 드라이버와 동일한 칩 상에 형성된 복수의 로직 트랜지스터를 추가로 포함하는 회로.
  6. 제 1 항에 있어서,
    상기 셀 커패시터의 정전 용량이 10fF(femto-Farads) 이하인 회로.
  7. 제 1 항에 있어서,
    상기 패스-게이트 트랜지스터 및 상기 n-채널 트랜지스터의 게이트 절연막의 두께가 서로 동일한 회로.
  8. 셀 커패시터에 연결된 p-채널 패스-게이트 트랜지스터를 포함하는 메모리 셀,
    음의 부스트 전압 공급 장치와 상기 메모리 셀의 상기 p-채널 패스-게이트 트랜지스터 사이에 연결되고 p-타입 기판에 배치된 딥 n-웰 영역에 배치된 p-웰 영역에 형성된 n-채널 트랜지스터를 포함하는 워드 라인 드라이버 및
    상기 n-채널 트랜지스터의 드레인을 상기 p-채널 패스-게이트 트랜지스터의 게이트에 접속하는 워드 라인을 포함하고,
    상기 음의 부스트 전압 공급 장치는 상기 p-웰 영역 및 상기 n-채널 트랜지스터의 소스에 음의 부스트 전압을 공급하고, 상기 음의 부스트 전압이 상기 p-채널 패스-게이트 트랜지스터의 임계 전압 이상의 전압값만큼 음의 공급 전압보다 낮고,
    상기 음극 공급 전압 이상의 전압을 상기 딥 n-웰 영역에 공급하는 전압 공급 장치, 및
    상기 음의 공급 전압을 상기 p-타입 기판에 공급하는 음의 전압 공급 장치를 추가로 포함하는 회로.
  9. 셀 커패시터에 연결된 p-채널 패스-게이트 트랜지스터를 포함하는 메모리 셀,
    음의 부스트 전압 공급 장치와 상기 메모리 셀의 상기 p-채널 패스-게이트 트랜지스터 사이에 연결되고 p-타입 기판에 배치한 딥 n-웰 영역에 배치된 p-웰 영역에 형성된 n-채널 트랜지스터를 포함하는 워드 라인 드라이버,
    n-웰 영역에 배치된 p-채널 트랜지스터, 및
    상기 n-채널 트랜지스터의 드레인 및 상기 p-채널 트랜지스터의 드레인을 상기 p-채널 패스-게이트 트랜지스터의 게이트에 접속하는 워드 라인을 포함하고,
    음의 공급 전압 이상의 전압을 수신하는 제 1 접촉 영역을 상기 딥 n-웰 영역에 배치하고, 상기 음의 공급 전압을 수신하는 제 2 접촉 영역을 상기 p-타입 기판에 배치하고,
    상기 음의 부스트 전압 공급 장치는 상기 p-웰 영역 및 상기 n-채널 트랜지스터의 소스에 음의 부스트 전압을 공급하고, 상기 음의 부스트 전압은 상기 음의 공급 전압보다 상기 p-채널 패스-게이트 트랜지스터의 임계 전압 이상의 전압값만큼 낮고,
    상기 n-웰 영역 및 상기 p-채널 트랜지스터의 소스에 양의 부스트 전압을 공급하는 양의 부스트 전압 공급 장치,
    상기 p-채널 트랜지스터의 게이트 및 상기 n-채널 트랜지스터의 게이트에 연결된 출력 단자, 및
    양의 부스트 전압 및 상기 음의 부스트 전압을 수신하는 인버터를 추가로 포함하는 회로.
  10. 제 9 항에 있어서,
    상기 양의 부스트 전압 공급 장치와 상기 인버터의 입력 사이에 연결한 약(weak) p-채널 트랜지스터를 추가로 포함하는 회로.
  11. 제 10 항에 있어서,
    상기 인버터의 입력을 상기 양의 전압 공급 장치 또는 상기 음의 전압 공급용 음의 전압 공급 장치에 연결하는 수단을 추가로 포함하는 회로.
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