JP2006066060A - 不揮発性メモリ装置の初期化状態を検証する方法、及び装置 - Google Patents
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Abstract
【課題】 不揮発性メモリ装置の初期化状態を検証する方法及び装置が開示される。
【解決手段】 不揮発性メモリ装置の初期化状態検証方法は、まず、メモリコントローラからブロック(又は、ページ)初期化検証命令及び検証されるブロック(又は、ページ)を指示するブロック(又は、ページ)アドレスを受信する。前記ブロック(又は、ページ)初期化検証命令に応答して、前記ブロック(又は、ページ)アドレスに相応する不揮発性メモリ装置のメモリセルの初期化状態を検証する。前記ブロック単位の初期化状態検証結果を前記メモリコントローラに伝送する。不揮発性メモリ装置の特定単位(ブロック、ページ)の初期化状態を迅速に簡単に検証することができる。
【選択図】 図6
Description
本発明は、不揮発性メモリ装置の初期化状態を検証する方法、及び装置に関する。
最近、電気的にデータを書き込み/消去することができる不揮発性メモリ装置は、携帯型装置でデータを貯蔵する媒体として多く使用されている。一般的に、非揮発性メモリ装置を構成するメモリセルトランジスタは、フローティングゲートとコントロールゲートとを有し、連結形態によって、NORタイプとNANDタイプとに分けられる。
NORタイプの不揮発性メモリ装置は、一つのビットラインコンタクトとソースラインを、2個のメモリセルが共有して、一つのビットラインに多数のメモリセルが並列に連結されるように構成される。NORタイプの不揮発性メモリ装置では、データをメモリセルにプログラムする場合に、チャンネルホットエレクトロン方式を使用し、データを消去する場合に、F−Nトンネルリング方式を使用する。NORタイプの不揮発性メモリ装置は、大きいセル電流を使用するので、高集積化に不利であるという短所があるが、高速化に有利であるという長所がある。
一方、NANDタイプの不揮発性メモリ装置は、一つのビットラインコンタクトとソースラインを2個のセルストリングが共有して、一つのセルストリングは、複数のトランジスタがビットラインと直列に連結されるように構成される。NANDタイプの不揮発性メモリ装置では、コントロールゲート又は基板に印加する電圧によって基板とフローティングゲートとの間にF−Nトンネルリングが発生され、データのプログラムと消去が行われる。NANDタイプの不揮発性メモリ装置は、少ないセル電流を使用するので、高速化に不利であるという短所があるが、高集積化に有利であるという長所がある。
不揮発性メモリ装置のメモリセルアレイは、通常に複数個のブロックで構成され、各ブロックは、複数個のページで構成される。ブロックは、メモリセルに貯蔵されたデータを消去するための最小単位になる。一つのブロックは、例えば、16ページ又は32ページで構成される。ページは、一つのワードライン(W/L)に連結されている全てのメモリセルで構成される。
従来には、不揮発性メモリ装置で書き込もうとする特定ブロック(block)や、特定ページ(page)に対する状態検証が必要な場合、該当ブロックやページを不揮発性メモリ装置の外部に存在するメモリコントローラで不揮発性メモリ装置から全部読み込んで、内容を検索して検証をしなければならないので、時間が多くかかる。
具体的に、従来のブロックのデータが全部初期化されているかの可否を検証する場合、まず、メモリコントローラで検証しようとするブロックに対する一番目ページを、読み込み命令(read command)によって不揮発性メモリ装置から読み込む。その後、メモリコントローラから読み込んだデータに対する検証作業を行う。メモリコントローラでは、読み込んだ全てのデータが初期化された状態であれば、ブロックの総ページ数だけ前記の作業を反復して、読み込んだ全てのデータが初期化された状態ではなければ、初期化状態ではない汚いブロックとして判断する。メモリコントローラは、前記ページ数だけ検証作業を行って、読み込んだ全てのデータが初期化された状態であれば、該当ブロックが初期化状態であると判断する。
従来のページのデータが全部初期化されているかの可否を検証する場合、まず、メモリコントローラで検証しようとするページを読み込み命令によって不揮発性メモリ装置から読み込む。その後、メモリコントローラで前記読み込んだデータに対する検証作業を行う。
ここで、時間が一番長くかかる作業は、データの検証をするために、不揮発性メモリ装置からメモリコントローラ側にデータを読み込む過程である。
不揮発性メモリ装置の特性上、電源がオフされると、電源がオフされる前の状態に復旧するために、不揮発性メモリ装置内のブロック及びページのデータを検証する作業を必ず行わなければならない。
従来のデータ検証方法では、単に検証を行うのに多くの時間及び電流が消耗されるという短所がある。
即ち、該当ブロックを検証する作業を行う場合には、メモリを使用する装置でブロックを構成するページを全部読む時間と、これを計算して確認する時間がかかる。
又、メモリを使用する装置の内部に、検証のために使用するメモリが必要になり、検証する作業時、メモリを多く接近することになって、電流が多く消耗されるという問題点がある。
特に、電源をオフし、更にオンした場合、以前のデータが保存される必要があるファクシミル、プリンター、PDA、及びデジタルカメラ等の応用製品の場合に、検証を行うのにかかる時間及び電流を減少させる必要がある。
又、メモリコントローラの内部に、前記のような検証機能を目的とするハードウェア装置が追加されなければならない。又、検証を行うのにかかる時間が増加すると、遅い復旧時間のためにホストと互換性の問題が発生する虞がある。例えば、デジタルカメラの場合、検証時間が長くなると、メモリコントローラにオーバーヘッドが発生して、メモリカード自体が認識されない場合が発生する虞がある。
又、データ検証時、メモリインターフェースと不揮発性メモリ装置と間のインターフェースを通じて、データが伝送される過程でデータにノイズが発生され、動作誤謬が発生する虞もある。
従って、本発明の第1目的は、不揮発性メモリ装置のブロック又はページの初期化状態を迅速に簡単に検証することができる方法を提供することにある。
又、本発明の第2目的は、不揮発性メモリ装置のブロック又はページの初期化状態を迅速に簡単に検証することができる不揮発性メモリ装置の初期化状態を検証するための制御部を提供することにある。
前述した本発明の第1目的を達成するための本発明の一側面による不揮発性メモリ装置の初期化状態の検証方法は、ユニットの初期化状態を検証するための命令、及び前記ユニットに相応するユニットアドレスをメモリコントローラから受信する段階、前記命令に応答して、前記ユニットアドレスに相応するメモリセルの初期化状態を検証する段階、及び検証結果を前記メモリコントローラに伝送する段階を含む。
又、本発明の第1目的を達成するための本発明の他の側面による不揮発性メモリ装置の初期化状態の検証方法は、ユニットの初期化状態を検証するための命令、及び前記ユニットに相応するユニットアドレスをメモリコントローラから受信する段階、前記命令に応答して前記ユニットアドレスをデコーディングする段階、前記ユニットアドレスに相応するメモリセルのしきい電圧が第1電圧レベルより小さいか同じであるかを判断する段階、前記メモリセルのしきい電圧が前記第1電圧レベルより小さいか同一な場合に、前記メモリセルは書き込み可能な状態にあると判断する段階、前記書き込み可能な状態であるかの可否情報を状態レジスタに貯蔵する段階、及び前記メモリコントローラからの要請に応答して、前記書き込み可能な状態であるかの可否情報を前記メモリコントローラに伝送する段階を含む。
又、本発明の第1目的を達成するための本発明の更に他の側面による不揮発性メモリ装置の初期化状態の検証方法は、ユニットの初期化状態を検証するための命令、及び前記ユニットに相応するユニットアドレスをメモリコントローラから受信する段階、前記命令に応答して、前記ユニットアドレスをデコーディングする段階、前記ユニットアドレスに相応するメモリセルからデータをセンシングする段階、前記センシングされたデータをユニットレジスタにロードする段階、前記ユニットレジスタの全てのデータが第1論理値を有する場合、前記メモリセルは書き込み可能な状態にあると判断し、前記ユニットレジスタの全てのデータが前記第1論理値ではない場合、前記メモリセルは初期化状態にないと判断する段階、書き込み可能な状態であるかの可否情報を状態レジスタに貯蔵する段階、及び前記メモリコントローラからの要請に応答して、前記書き込み可能な状態であるかの可否情報を前記メモリコントローラに伝送する段階を含む。
又、本発明の第2目的を達成するための本発明の更に他の側面による不揮発性メモリ装置の初期化状態を検証するための制御部は、ユニットの初期化状態を検証するための命令、及び前記ユニットに相応するユニットアドレスをメモリコントローラから受信し、前記命令に応答して前記ユニットアドレスに相応するメモリセルの初期化状態を検証する検証回路、及び前記メモリセルの初期化状態検証結果を貯蔵する状態レジスタを含む。
本発明は、NANDフラッシュメモリ及びNORフラッシュメモリ等の不揮発性メモリ装置に適用されることができる。
以下、添付図面を参照して、本発明の好ましい実施形態をより詳細に説明する。
図1は、本発明の一実施形態による不揮発性メモリ装置の初期化検証のためのシステムを示すブロック図である。
図1を参照すると、メモリコントローラ50で不揮発性メモリ装置100のデータ初期化状態を検証するための命令、ブロックアドレス、ページアドレスを不揮発性メモリ装置100に伝送し、不揮発性メモリ装置100では、前記初期化状態検証命令を受信して初期化状態検証動作を行う。
ここで、初期化状態検証命令は、ブロック単位にデータの初期化状態を検証するためのブロック初期化検証命令(CHECK BLOCK)、ページ単位にデータの初期化状態を検証するためのページ初期化検証命令(CHECK PAGE)を含む。図面には図示されていないが、メモリコントローラ50ではプログラム(program)、読み込み(read)、消去(erase)動作のための各種制御信号(/CE、/RE、/WE、CLE、ALE、/WP)を不揮発性メモリ装置100に伝送する。
不揮発性メモリ装置100では、前記各種制御信号(/CE、/RE、/WE、CLE、ALE、/WP)、ブロック初期化検証命令、及びページ初期化検証命令を受信して、ブロック初期化検証命令又はページ初期化検証命令による初期化検証動作を行う。不揮発性メモリ装置100では、初期化検証結果(「PASS」又は「FAIL」)を状態レジスタに貯蔵する。
メモリコントローラ50で状態レジスタを読み込むための命令(例えば、READ STATUS命令)を不揮発性メモリ装置100に伝送すると、不揮発性メモリ装置100では、前記状態レジスタに貯蔵された初期化状態検証結果をメモリコントローラ100に伝送する。メモリコントローラ50では、前記初期化状態検証を受信して、該当ブロック又はページが初期化状態であるかを確認する。
図2は、本発明の一実施例によるメモリコントローラでの不揮発性メモリ装置の初期化検証過程を説明するための順序図である。
図2を参照すると、まず、メモリコントローラ50では、不揮発性メモリ装置100にブロック検証命令又はページ検証命令を伝送し、不揮発性メモリ装置100では、前記ブロック検証命令又はページ検証命令に応答して、ブロック検証動作又はページ検証動作を行う(S201)。
メモリコントローラ50では、不揮発性メモリ装置100で前記ブロック検証動作又はページ検証動作を行う時間だけ待機した後(S203)、不揮発性メモリ100に検証遂行結果を要請する(S205)。メモリコントローラ50では、不揮発性メモリ装置100から検証遂行結果を読み込んで、該当ブロック又はページが初期化状態であるかを確認する(S207)。
図3は、本発明の一実施形態による不揮発性メモリ装置の内部構成を概略的に示すブロック図である。
図3を参照すると、不揮発性メモリ装置100は、制御部110、コマンドレジスタ120、アドレスデコーダ130、不揮発性メモリセルアレイ140、データレジスタ152、センス増幅器154、列パスゲート(Y−GATING)回路160、I/Oバッファー及びラッチ170、出力ドライバー180、及びグローバルバッファー190を含む。ここで、本実施形態による不揮発性メモリ装置は、メモリ動作に必要であり、本発明の主要部分を説明するための必須的な構成要素のみを説明したもので、その他の通常的な不揮発性メモリ装置の構成要素は、本実施例の明確な理解のために省略する。
制御部110は、外部のメモリコントローラ50から/CE(Chip Enable)、/RE(Read Enable)、/WE(Write Enable)、CLE(Command Latch Enable)、ALE(Address Latch Enable)、/WP(Write Protect)等の制御信号の入力を受けて、不揮発性メモリセルアレイ140の複数のメモリセルのプログラム(program)、消去(erase)、読み込み(read)、及び初期化状態検証動作に関連された全てのものを制御する。
CLE信号及びALE信号は、コマンド及びアドレスを前記I/Oピンから選択するために使用される。
制御部110は、前記メモリセルのプログラム、消去、読み込み、及び初期化状態検証動作に必要な高電圧を生成する高電圧生成回路(図示せず)を含む。
例えば、高電圧生成回路は、プログラム動作モード時、選択されたワードラインにプログラム電圧Vpgmを供給し、選択されないワードラインにパス電圧Vpassを供給する。高電圧生成回路は、読み込み動作モード時、選択されるワードラインに接地電圧を提供し、選択されないワードラインに読み込み電圧Vreadを供給する。前記プログラム電圧、パス電圧、及び読み込み電圧は、電源電圧VDDより高い電圧レベルを有する。例えば、プログラム電圧は約18Vで、パス電圧は約10Vで、読み込み電圧は約4.5Vである。
制御部110は、ブロック検証を行うための回路112(図5参照)、ページ検証を行うための回路114(図5参照)、及び状態レジスタ116(図5参照)を含む。詳細な説明は後述する。
プログラム、読み込み、消去、及び初期化状態検証動作のためのコマンドをコマンドレジスタ120に記録することによって、プログラム、読み込み、消去、又は初期化状態検証動作を選択する。
アドレスデコーダ130は、プログラム、読み込み、消去、又は初期化状態検証動作のためのアドレスの入力を受けてデコーディングして、ローアドレス(又は、行アドレス)及びカラムアドレス(又は、列アドレス)を不揮発性メモリセルアレイ140及び列パスゲート回路160に提供する。
不揮発性メモリセルアレイ140は複数個のブロックで構成され、各ブロックは複数個のページで構成される。ページは一つのワードライン(W/L)に連結されている全てのメモリセルで構成される。消去動作はブロック単位に行われ、プログラム及び読み込み動作は、ページ単位に行われる。
データレジスタ(又は、データバッファー)152は、複数のページレジスタ(又は、ページバッファー)で構成され、メモリセルアレイ140に連結されているページ読み込み動作及びページプログラム動作時にI/Oバッファーとメモリセルアレイ140間の伝送されるデータを一時的に貯蔵する。
センスアンプ154は、読み込み動作モードでビットラインを通じて基準電流と前記メモリセル電流とを比較して、前記メモリセルアレイ140からデータをセンシングする。
列パスゲート回路160は、前記アドレスデコーダ130からデコーディングされた列アドレスの伝達を受けて、前記デコーディングされた列アドレスに対応するビットライン(BL1、BL2、...、BLi)のうち、一部を選択する。前記選択されたビットラインに対応するページレジスタが選択される。読み込み動作の間に読み込まれて選択されたページレジスタに貯蔵されているデータビットは、列パスゲート回路160に提供される。
コマンド、アドレス、及びデータは、I/Oピンを通じて入力され、グローバルバッファー190に臨時貯蔵された後、アドレスデコーダ130、コマンドレジスタ120、又はI/Oバッファー、及びラッチ170に提供されることができる。
読み込まれたデータは、I/Oバッファー及びラッチ170を通過して、出力ドライバー180を通じてI/Oピンに出力される。
図4は、本発明の一実施形態による不揮発性メモリ装置の内部のコマンド解釈機のステイトマシンを示す図である。
コマンド解釈機は、不揮発性メモリ装置の内部の制御部110内に位置して、メモリコントローラ50から提供される各種コマンドを解釈する。
本発明のコマンド解釈機500は、不揮発性メモリ装置100の制御部110に位置して、前記従来のコマンドのみならず、新たに追加されたブロック単位の初期化検証命令であるCHECK BLOCK コマンド503、及びページ単位の初期化検証命令であるCHECK PAGEコマンド501を解釈する。
図5は、本発明の一実施形態による不揮発性メモリ装置の制御部の構成を示すブロック図である。
制御部110は、ブロック単位に初期化検証を行うためのブロック初期化検証回路112、ページ単位に初期化検証を行うためのページ初期化検証回路114、及び状態レジスタ116を含む。
ブロック初期化検証回路112は、/CE、/RE、/WE、CLE、ALE、/WP等の制御信号とブロック初期化検証命令CB(Check Block)の入力を受けて、ブロック初期化検証動作を行い、ブロック初期化検証結果(「PASS」、「FAIL」)を状態レジスタ116に提供する。
ページ初期化検証回路114は、/CE、/RE、/WE、CLE、ALE、/WP等の制御信号とページ初期化検証命令CP(Check Page)の入力を受けて、ページ初期化検証動作を行い、ページ初期化検証結果(「PASS」、「FAIL」)を状態レジスタ116に提供する。
状態レジスタ116は、前記ブロック初期化検証結果又はページ初期化検証結果を貯蔵して、状態レジスタ読み込み要請(read status)に応答して、前記検証結果を出力する。
制御部110は、図面に図示されていないが、メモリセルのプログラム、消去、読み込み、及び初期化状態検証動作に必要な高電圧を生成する高電圧生成回路を更に含む。
ここで、本実施形態による不揮発性メモリ装置の制御部110は、メモリ動作に必要であり、本発明のページ又はブロック初期化検証動作を説明するための必須的な構成要素のみを説明したもので、その他の通常的な不揮発性メモリ装置の構成要素は、本実施形態の明確な理解のために省略する。
図6は、本発明の一実施形態による不揮発性メモリ装置の内部での初期化状態検証過程を説明するためのブロック図である。
図6を参照すると、まず、不揮発性メモリ装置100では、メモリコントローラ50からブロック初期化検証命令又はページ初期化検証命令を受信して(S701)、ブロック初期化検証命令又はページ初期化検証命令に応答して、ブロック初期化検証動作又はページ初期化検証動作を行う(S703)。
不揮発性メモリ装置100では、前記ブロック初期化検証動作又はページ初期化検証動作を行った後に、相応するブロック又はページが初期化状態であるかの可否を判断する(S705)。ここで、ブロック又はページが初期化状態というのは、該当ブロックやページにデータが全く書き込まれていなく、書き込み動作をすることができる状態を示す。即ち、該当ブロックやページが正常的に消去された状態を意味する。
不揮発性メモリ装置100では、初期化状態であると判断された場合、状態レジスタ116に「PASS」を設定し(S707)、初期化状態ではないと判断された場合、状態レジスタ116に「FAIL」を設定する(S709)。不揮発性メモリ装置100では、前記状態レジスタ116に貯蔵された初期化検証結果をメモリコントローラ50に伝送する。
このように初期化状態検証をメモリコントローラ50ではない不揮発性メモリ装置100で行い、初期化状態検証結果をメモリコントローラ50に伝送することによって、従来の初期化検証方法より速い速度で初期化検証が可能である。
図7は、不揮発性メモリ装置のブロック消去動作を説明するための順序図である。
不揮発性メモリの一種であるフラッシュメモリの場合、消去動作は、メモリセルトランジスタの基板に、制御部110の高電圧発生回路(図示せず)を利用して高電圧を供給して、メモリセルトランジスタのコントロール電極がVth以下の(−)電圧を有するようにして、選択されたメモリセルトランジスタのフローティングゲートに充電されていた電子がF−Nトンネルリングによって基板側に漏洩されるようにすることで行われる。その結果、消去されたメモリセルのデータは、「1」の値を有する。消去動作は、ブロック単位に行われる。
まず、ブロック消去動作サイクルは、不揮発性メモリ装置100の制御部110で消去命令に応答して、消去されるブロックを示すブロックアドレスをアドレス解釈機130に提供し、アドレス解釈機130では、ブロックアドレスをデコーディングする(S801)。前記該当ブロックに相応する選択されたメモリセルに対して、前記消去動作が行われる(S803)。制御部110の高電圧発生回路(図示せず)から出力される高電圧を非活性化させて、メモリセルトランジスタの基板に高電圧供給を遮断することによって、放電動作を行う(S805)。制御部110のブロック消去回路(図示せず)でブロック消去検証動作を行う(S807)。ブロック消去回路で消去されたメモリセルのしきい電圧が所定の第1電圧レベル(例えば、+3V)以下にあるかを判別して、消去動作の追加可否を決定する(S809)。消去されたメモリセルのしきい電圧が前記第1電圧レベル以下であれば、消去動作はもう以上進行せず、ブロック消去検証結果を状態レジスタに貯蔵して、検証結果を更新する(S811)。消去されたメモリセルのしきい電圧が前記第1電圧レベルより大きければ、前記第1電圧レベル以下になるまで、消去動作が反復的に行われるように、段階S803に戻る。
図8は、本発明の一実施形態によるブロック初期化検証動作を説明するための順序図である。
本発明の一実施形態によるブロック初期化検証命令サイクルは、図7の消去命令サイクルでブロック消去動作(S803、S805)を省略して、ブロック単位の初期化検証を行うことができる。
まず、ブロック初期化検証動作サイクルは、不揮発性メモリ装置100の制御部110でブロック初期化検証コマンドに応答して、検証されるブロックを示すブロックアドレスをアドレス解釈機130に提供し、アドレス解釈機130では、ブロックアドレスをデコーディングする(S901)。制御部110のブロック初期化検証回路112でブロック検証動作を行う(S903)。ブロック初期化検証回路112で該当ブロックのメモリセルが初期化状態にあるかの可否を判断する(S905)。例えば、ブロック初期化検証回路112で該当ブロックのメモリセルのしきい電圧が所定の第1電圧レベル以下にあるかを判別して、第1電圧レベル以下にある場合、初期化状態にあると判断することができる。
前記判断の結果、初期化状態にある場合には、状態レジスタ116に「PASS」を設定し(S907)、初期化状態にいない場合には、状態レジスタに「FAIL」を設定する(S909)。前記状態レジスタ116に貯蔵された検証結果(「PASS」又は「FAIL」)は、メモリコントローラ50に伝送され、メモリコントローラ50でブロック検証結果を確認することができる。従って、ユーザは従来の命令と同様に、検証を所望する住所とブロック検証命令のみを入力すると、初期化状態を検証して、その結果を状態レジスタに貯蔵して、その結果を確認することができる。
図9は、不揮発性メモリ装置の読み込み動作を説明するための順序図である。
不揮発性メモリの一種であるフラッシュメモリの場合、読み込み動作は、選択されたメモリセルの状態−プログラムされているか、又は消去されているか−によって、しきい電圧が変わることを利用する。即ち、選択されたワードラインに接地電圧を印加することによって、選択されたメモリセルがプログラムされたセル(off−cell)であれば、メモリセルを通過する電流がなく、選択されたメモリセルが消去されたセル(on−cell)であれば、メモリセルを通過する電流が発生される。メモリセルの状態による電流の流れの有無に反応するビットラインの電圧を感知することによって、論理0(プログラムされた状態)、又は論理1(消去された状態)のデータを読み出す。
まず、読み込み動作サイクルは、不揮発性メモリ装置100の制御部110で読み込みコマンドに応答して、読み込まれるページを示すアドレスをアドレス解釈機130に提供し、アドレス解釈機130ではアドレスをデコーディングする(S1001)。ビットラインをプリチャージして(S1003)、ビットラインをデベロップさせる(S1005)。センスアンプ(S/A)は、ビットラインを通じて基準電流と前記選択されたメモリセルの電流を比較して、前記メモリセルアレイ140からデータをセンシングする(S1007)。センシングされたデータは、ページバッファーにロードされた後、I/Oバッファー及びラッチ170を経て出力される。
図10は、不揮発性メモリ装置のプログラム動作を説明するための順序図である。
不揮発性メモリの一種であるフラッシュメモリの場合、プログラム動作は、選択されたメモリセルトランジスタのコントロールゲートにVth以上の電圧を印加して、フローティングゲートに電子を注入させて電子層が形成されるようにし、その結果、該当メモリセルのデータ値は「0」を有する。
プログラム動作サイクルは、まず、不揮発性メモリ装置100の制御部110でプログラムコマンドに応答して、プログラムされるページを示すアドレスをアドレス解釈機130に提供し、アドレス解釈機130では、アドレスをデコーディングする(S1101)。所定バイトだけのプログラムされるデータは、I/Oバッファー及びラッチ170を経て該当されるページレジスタにローディングされる(S1103)。メモリセルアレイのビットラインBLにプログラム動作のために、接地電圧を印加してビットラインをセットアップさせ、選択されたワードラインにプログラム電圧Vpgm(例えば、約18V)を供給する(S1105)。ローディングされたデータは、選択されたページに相応するメモリセルにプログラムされる(S1107)。その後、制御部110の高電圧発生回路(図示せず)から出力される高電圧を非活性化させて、メモリセルトランジスタのコントロールゲートに高電圧供給を遮断することによって、リカバリー(recovey)動作を行う(S1109)。該当ページのメモリセルデータと前記プログラムされるデータが記録されたページレジスタの該当データが同じ値を有する場合、データレジスタに「1」が記録される。不揮発性メモリ装置100のプログラム回路(図示せず)では、データレジスタの内容が全部二進値「1」、例えば、[FF]であるかをチェックして、ページ検証を行う(S1113)。
前記判断の結果、データレジスタの内容が[FF]である場合には、プログラム動作はもう以上進行されず、プログラムが正常的に終了されたことを知らせる「PASS」を状態レジスタに貯蔵して、検証結果を更新する(S1115)。前記判断の結果、データレジスタの内容が「FF」ではない場合には、前記データレジスタの内容が「FF」になるまで、プログラム動作が反復的に行われるように、段階S1105に戻す。
図11は、本発明の一実施形態によるページ初期化検証動作を説明するための順序図である。
本発明の一実施形態によるページ初期化検証動作サイクルは、図9の読み込み動作サイクルと図10のプログラム動作サイクルのうち、一部動作を組合して行うことができる。即ち、ページ初期化検証(Check Page)命令は、一般的な読み込み命令とプログラム命令の論理回路を利用して具現が可能である。
ページ初期化検証動作サイクルは、一般的な読み込み命令でメモリセルのデータをページレジスタに移動させた状態で、プログラム命令で使用するページ検証(Verify Page)動作を行って、該当ページが初期化状態であるかを判断することができる。
具体的に、まず、不揮発性メモリ装置100の制御部110で本発明の一実施形態によるページ初期化検証命令に応答して、検証するページを示すアドレスをアドレス解釈機130に提供し、アドレス解釈機130では、アドレスをデコーディングする(S1201)。その後、ビットラインをプリチャージして(S1203)、ビットラインをデベロップさせた後(S1205)、センスアンプ(S/A)で該当ページによって選択されたメモリセルからデータをセンシングする(S1207)。センシングされたデータは、ページレジスタにロードされる。不揮発性メモリ装置100のページ初期化検証回路114では、ページ検証を行う(S1209)。不揮発性メモリ装置100は、該当ページのセンシングされたデータが初期化状態であるかを判断する(S1211)。例えば、ページレジスタの内容が全部二進値「1」、例えば、「FF」である場合、初期化状態であると判断し、ページレジスタの内容が「FF」ではない場合、初期化ではないと判断する。例えば、前記ページレジスタの内容が「FF」であるかの可否はAND回路を利用して具現することができる。
前記判断の結果、初期化状態であると判断された場合には、「PASS」を状態レジスタ116に貯蔵する(S1213)。前記判断の結果、初期化された状態ではないと判断された場合には、「FAIL」を状態レジスタ116に貯蔵する(S1215)。
前記状態レジスタ116に貯蔵されたページ初期化検証結果(「PASS」又は「FAIL」)は、メモリコントローラ50に伝送され、メモリコントローラ50でページ初期化検証結果を確認することができる。
図12は、本発明の一実施形態によるブロック初期化検証時にかかる時間を説明するための概念図である。
図12を参照すると、検証開始及び検証結果を受ける過程は、従来のブロックのデータが初期化状態であるかを検証する過程と時間上の差異は殆どない。しかし、ブロック検証過程自体がメモリコントローラ50で行われず、不揮発性メモリ装置100内で行われるので、約110us以内の時間に検証が可能である。その結果、ブロックのデータが全部初期化状態であるかをチェックする時間が約79倍程度減少されることが分かる。
図13は、本発明の一実施形態によるページ初期化検証時にかかる時間を説明するための概念図である。
図13を参照すると、ページ検証過程自体がメモリコントローラ50で行われず、不揮発性メモリ装置100内で行われるので、約40us以内の時間に検証が可能である。その結果、ページのデータが全部初期化状態であるかをチェックする時間が約3倍程度減少されることが分かる。
前記のような不揮発性メモリ装置の初期化状態検証方法によると、ブロック初期化検証命令又はページ初期化検証命令のような新たな命令を追加して不揮発性メモリのブロック又はページが初期化状態であるかを判断する。ブロック又はページが初期化状態であるかの可否を従来の不揮発性メモリ装置の外部に存在するメモリコントローラではない不揮発性メモリ自体で判断して、その初期化状態であるかの可否に対する結果をメモリコントローラに伝送する。
従って、不揮発性メモリ装置の特定単位(ブロック、メモリ)の初期化状態を迅速に簡単に検証することができる。
又、ブロック又はページ単位に初期化状態を検証する場合、不揮発性メモリ装置の外部に存在するメモリコントローラ内のメモリを使用しないことによって、電流の消耗を減少させることができる。
又、不揮発性メモリのプログラミング命令とブロック消去命令のために、従来に具現されているページ検証回路及びブロック検証回路を利用して、ブロック又はページ単位に初期化状態を検証することができるので、具現費用が最小化されることができる。
又、メモリコントローラと不揮発性メモリ装置インターフェースを通じて初期化検証に使用するデータを伝送時、ノイズによる動作上誤謬が発生することを防止することができる。
以上、本発明の実施形態によって詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有するものであれば本発明の思想と精神を離れることなく、本発明を修正または変更できる。
50 メモリコントローラ
100 不揮発性メモリ装置
110 制御部
112 ブロック初期化検証回路
114 ページ初期化検証回路
120 コマンドレジスタ
130 アドレスデコーダ
140 不揮発性メモリセルアレイ
152 データレジスタ
154 センス増幅器
160 列パスゲート回路
170 I/Oバッファー及びラッチ
180 出力ドライバ
190 グローバルバッファー
100 不揮発性メモリ装置
110 制御部
112 ブロック初期化検証回路
114 ページ初期化検証回路
120 コマンドレジスタ
130 アドレスデコーダ
140 不揮発性メモリセルアレイ
152 データレジスタ
154 センス増幅器
160 列パスゲート回路
170 I/Oバッファー及びラッチ
180 出力ドライバ
190 グローバルバッファー
Claims (20)
- ユニットの初期化状態を検証するための命令、及び前記ユニットに相応するユニットアドレスをメモリコントローラから受信する段階と、
前記命令に応答して、前記ユニットアドレスに相応するメモリセルの初期化状態を検証する段階と、
検証結果を前記メモリコントローラに伝送する段階と、を含むことを特徴とする不揮発性メモリ装置の初期化状態検証方法。 - 前記ユニットはブロックであり、前記ユニットアドレスはブロックアドレスであることを特徴とする請求項1記載の不揮発性メモリ装置の初期化状態検証方法。
- 前記ユニットはページであり、前記ユニットアドレスはページアドレスであることを特徴とする請求項1記載の不揮発性メモリ装置の初期化状態検証方法。
- 前記検証結果を状態レジスタに貯蔵する段階を更に含むことを特徴とする請求項1記載の不揮発性メモリ装置の初期化状態検証方法。
- 前記初期化状態を検証する段階は、
前記命令に応答して前記ユニットアドレスをデコーディングする段階と、
前記メモリセルのデータが初期化状態であるかを判断する段階と、を含むことを特徴とする請求項1記載の不揮発性メモリ装置の初期化状態検証方法。 - 前記初期化状態であるかを判断する段階は、
前記メモリセルのしきい電圧が第1電圧レベルより小さいか同一な場合に、前記メモリセルは初期化状態にあると判断することを特徴とする請求項5記載の不揮発性メモリ装置の初期化状態検証方法。 - 前記検証結果を状態レジスタに貯蔵する段階を更に含むことを特徴とする請求項6記載の不揮発性メモリ装置の初期化状態検証方法。
- 前記検証結果は、前記メモリコントローラの前記検証結果要請に応答して、前記メモリコントローラに伝送されることを特徴とする請求項1記載の不揮発性メモリ装置の初期化状態検証方法。
- 前記初期化状態を検証する段階は、
前記命令に応答して前記ページアドレスをデコーティングする段階と、
前記メモリセルからデータをセンシングする段階と、
前記メモリセルのデータが初期化状態であるかを判断する段階と、を含むことを特徴とする請求項3記載の不揮発性メモリ装置の初期化状態検証方法。 - 前記初期化状態であるかを判断する段階は、
前記センシングされたデータをページレジスタにロードする段階を更に含むことを特徴とする請求項9記載の不揮発性メモリ装置の初期化状態検証方法。 - 前記初期化状態であるかを判断する段階は、
前記ページレジスタの全てのデータが論理レベル「1」を有する場合、前記メモリセルは初期化状態にあると判断し、前記ページレジスタの全てのデータが論理レベル「1」を有しない場合、前記メモリセルは初期化状態にないと判断することを特徴とする請求項10記載の不揮発性メモリ装置の初期化状態検証方法。 - ユニットの初期化状態を検証するための命令、及び前記ユニットに相応するユニットアドレスをメモリコントローラから受信する段階と、
前記命令に応答して前記ユニットアドレスをデコーディングする段階と、
前記ユニットアドレスに相応するメモリセルのしきい電圧が第1電圧レベルより小さいか同じであるかを判断する段階と、
前記メモリセルのしきい電圧が前記第1電圧レベルより小さいか同一な場合に、前記メモリセルは書き込み可能な状態にあると判断する段階と、
前記書き込み可能な状態であるかの可否情報を状態レジスタに貯蔵する段階と、
前記メモリコントローラからの要請に応答して、前記書き込み可能な状態であるかの可否情報を前記メモリコントローラに伝送する段階と、を含むことを特徴とする不揮発性メモリ装置の初期化状態検証方法。 - 前記ユニットはブロックであり、前記ユニットアドレスはブロックアドレスであることを特徴とする請求項12記載の不揮発性メモリ装置の初期化状態検証方法。
- ユニットの初期化状態を検証するための命令、及び前記ユニットに相応するユニットアドレスをメモリコントローラから受信する段階と、
前記命令に応答して、前記ユニットアドレスをデコーディングする段階と、
前記ユニットアドレスに相応するメモリセルからデータをセンシングする段階と、
前記センシングされたデータをユニットレジスタにロードする段階と、
前記ユニットレジスタの全てのデータが第1論理値を有する場合、前記メモリセルは書き込み可能な状態にあると判断し、前記ユニットレジスタの全てのデータが前記第1論理値ではない場合、前記メモリセルは初期化状態にないと判断する段階と、
書き込み可能な状態であるかの可否情報を状態レジスタに貯蔵する段階と、
前記メモリコントローラからの要請に応答して、前記書き込み可能な状態であるかの可否情報を前記メモリコントローラに伝送する段階と、を含むことを特徴とする不揮発性メモリ装置の初期化状態検証方法。 - 前記第1論理値は、論理レベル「1」に相応することを特徴とする請求項14記載の不揮発性メモリ装置の初期化状態検証方法。
- 前記ユニットはページであり、前記ユニットアドレスはページアドレスであることを特徴とする請求項14記載の不揮発性メモリ装置の初期化状態検証方法。
- ユニットの初期化状態を検証するための命令、及び前記ユニットに相応するユニットアドレスをメモリコントローラから受信し、前記命令に応答して前記ユニットアドレスに相応するメモリセルの初期化状態を検証する検証回路と、
前記メモリセルの初期化状態検証結果を貯蔵する状態レジスタと、を含むことを特徴とする不揮発性メモリ装置の初期化状態を検証するための制御部。 - 前記ユニットはブロックであり、前記ユニットアドレスはブロックアドレスであることを特徴とする請求項17記載の不揮発性メモリ装置の初期化状態を検証するための制御部。
- 前記ユニットはページであり、前記ユニットアドレスはページアドレスであることを特徴とする請求項17記載の不揮発性メモリ装置の初期化状態を検証するための制御部。
- 前記検証回路は、前記メモリセルのしきい電圧が第1電圧レベルより小さいか同一な場合、前記メモリセルは初期化状態にあると判断することを特徴とする請求項17記載の不揮発性メモリ装置の初期化状態を検証するための制御部。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020040066664A KR100606173B1 (ko) | 2004-08-24 | 2004-08-24 | 불휘발성 메모리 장치의 초기화 상태를 검증하는 방법 및장치 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2006066060A true JP2006066060A (ja) | 2006-03-09 |
Family
ID=36112389
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005227149A Pending JP2006066060A (ja) | 2004-08-24 | 2005-08-04 | 不揮発性メモリ装置の初期化状態を検証する方法、及び装置 |
Country Status (6)
Country | Link |
---|---|
US (1) | US7660163B2 (ja) |
JP (1) | JP2006066060A (ja) |
KR (1) | KR100606173B1 (ja) |
CN (1) | CN1779864B (ja) |
DE (1) | DE102005041032A1 (ja) |
FR (1) | FR2874733A1 (ja) |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
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2004
- 2004-08-24 KR KR1020040066664A patent/KR100606173B1/ko not_active IP Right Cessation
-
2005
- 2005-08-04 JP JP2005227149A patent/JP2006066060A/ja active Pending
- 2005-08-23 US US11/208,742 patent/US7660163B2/en active Active
- 2005-08-24 DE DE102005041032A patent/DE102005041032A1/de not_active Withdrawn
- 2005-08-24 FR FR0508726A patent/FR2874733A1/fr not_active Withdrawn
- 2005-08-24 CN CN2005101067141A patent/CN1779864B/zh active Active
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Also Published As
Publication number | Publication date |
---|---|
KR20060018335A (ko) | 2006-03-02 |
KR100606173B1 (ko) | 2006-08-01 |
US7660163B2 (en) | 2010-02-09 |
CN1779864A (zh) | 2006-05-31 |
CN1779864B (zh) | 2012-03-21 |
FR2874733A1 (fr) | 2006-03-03 |
US20060044875A1 (en) | 2006-03-02 |
DE102005041032A1 (de) | 2006-04-06 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080729 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20101203 |
|
A131 | Notification of reasons for refusal |
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|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20111206 |