JPH11134884A - 半導体装置 - Google Patents
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- JPH11134884A JPH11134884A JP30086997A JP30086997A JPH11134884A JP H11134884 A JPH11134884 A JP H11134884A JP 30086997 A JP30086997 A JP 30086997A JP 30086997 A JP30086997 A JP 30086997A JP H11134884 A JPH11134884 A JP H11134884A
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Abstract
応じて、書き込みおよび読み出し動作時のパラメータを
制御でき、動作条件、チップ特性などに応じたしきい値
電圧を設定でき、動作マージンの改善と高精度の読み出
しを実現する。 【解決手段】 半導体チップ上にMPU10、インター
フェースブロック20およびフラッシュメモリ30を設
けて、インターフェースブロック20に、書き込みおよ
び読み出し動作を制御するための制御データを記憶する
レジスタを設ける。書き込み動作時にMPU10はレジ
スタからの制御データおよび書き込みデータに応じて、
選択メモリセルのしきい値電圧のシフト量を算出し、選
択メモリセルのしきい値電圧が算出した値に達するまで
書き込みおよびベリファイを繰り返し行い、読み出し時
にレジスタの記憶データに応じて選択メモリセルに印加
する読み出し電圧を設定し、選択メモリセルの記憶デー
タを読み出す。
Description
有し、当該不揮発性メモリの書き込み、読み出しまたは
消去動作を制御するCPUおよびCPUに上記各動作を
制御するための制御データを保持して提供するデータ保
持手段、例えば、レジスタを持つ半導体装置に関するも
のである。
込み時メモリセルのしきい値電圧のシフト量が設計時に
回路の動作条件などに基づき定められた値である。例え
ば、DINOR方式の不揮発性メモリにおいて、FNト
ンネリングによりメモリセルの電荷蓄積層であるフロー
ティングゲートに電荷を注入したり、フローティングゲ
ートから電荷を放出させたりすることによって、メモリ
セルのしきい値電圧をシフトさせ、当該しきい値電圧の
シフト量に応じたデータをメモリセルに記憶させる。こ
の場合に、半導体チップの動作電源電圧が例えば、3.
0Vの場合に、消去動作時にフローティングゲートに電
荷を注入し、メモリセルのしきい値電圧を高いレベル、
例えば、3.0V以上に設定する。書き込み時に、書き
込みデータに応じて、選択メモリセルに対して電荷を放
出させるか否かが決定される。電荷を放出させた場合
に、メモリセルのしきい値電圧が低下し、例えば、1.
0Vになり、それ以外の場合に、メモリセルのしきい値
電圧が変化せず、消去後のままに保持される。図8は、
例えば、書き込み動作により、データ“0”およびデー
タ“1”を記憶するメモリセルのそれぞれのしきい値電
圧の分布例を示している。
ールゲート(制御ゲート)に、例えば、電源電圧を印加
することにより、当該選択メモリセルのしきい値電圧に
応じた読み出し電流がそれに接続されているビット線に
出力される。例えば、選択メモリセルのしきい値電圧消
去後の状態、即ち、3.0V以上にある場合に、当該選
択メモリセルがオフ状態に保持され、読み出し電流がビ
ット線に出力されず、逆に、選択メモリセルのしきい値
電圧が書き込み動作により1.0Vに設定された場合
に、読み出し時に当該選択メモリセルがオン状態にな
り、ビット線に読み出し電流が出力される。このため、
ビット線に接続されているセンスアンプにより、ビット
線の読み出し電流を検出することにより、選択メモリセ
ルの記憶データを読み出すことができる。
憶する、いわゆる多値メモリの場合に、書き込み動作に
よりメモリセルのしきい値電圧を複数の段階に分けて設
定する。即ち、しきい値電圧が複数の異なるレベルに設
定さえる。それぞれレベルに応じたデータがメモリセル
に記憶される。これにより、メモリセルに記憶可能なデ
ータ量(データビット数)が増え、メモリセルの数を増
加させることなく、大容量化を実現できる。
来の不揮発性メモリにおいて、書き込みによるメモリセ
ルのしきい値電圧のシフト量が回路設定の段階で予め定
められ、設計時に用いた設計データと実際のメモリチッ
プ特性との間に誤差が生じた場合に、書き込みおよび読
み出し時に誤動作が生じるおそれがあるという不利益が
ある。
が狭くなってしまうか、逆に書き込みが深すぎて書き込
み時間が長く設定された場合に、不揮発性メモリの特性
上重要な非選択メモリディスターブマージンの低下を招
くことがしばしばある。また、読み出し時にセンスアン
プなどのデータ判定の値も設計時に定められた値に固定
されるため、“1”または“0”のどちらかの読み出し
マージン、例えば、アクセス時間および電圧範囲などの
狭い方の特性が律則されてしまう欠点がある。
により、しきい値電圧が遷移することがあり、読み出し
時選択メモリセルに印加される読み出し電圧が固定のま
まにすると、読み出しデータに誤りが生じてしまうこと
がある。特に、多値メモリの場合に、各しきい値電圧の
間にマージンが少なく、しきい値電圧の微小の遷移によ
り読み出しデータが誤る可能性がある。読み出し時に、
しきい値電圧の変化に応じて読み出し電圧を設定する必
要がある。
のであり、その目的は、不揮発性メモリチップ上に書き
込みおよび読み出し動作を制御するための制御データを
記憶する記憶手段およびCPUを設け、当該制御データ
に応じて、CPUは書き込みおよび読み出し動作を制御
でき、動作条件、チップ特性などに応じた書き込みおよ
び読み出しを可能であり、高精度の多値メモリを提供す
ることにある。
め、本発明の半導体装置は、電荷蓄積層への電荷の授受
によりしきい値電圧が変化し、当該しきい値電圧に応じ
て所定のデータを記憶する少なくとも一つの不揮発性メ
モリセルからなる不揮発性メモリと、上記不揮発性メモ
リセルのしきい値電圧を制御するための制御データを記
憶するデータ保持手段と、上記データ保持手段からの上
記制御データに応じて、書き込み時に書き込み対象であ
るメモリセルのしきい値電圧を制御し、読み出し時に読
み出し対象であるメモリセルのしきい値電圧に応じた記
憶データを出力する制御手段とを有する。
メモリセルは、少なくとも二つ以上のしきい値電圧を書
き込みデータに応じて選択して設定可能である、いわゆ
る多値メモリセルからなる。上記不揮発性メモリ、デー
タ保持手段および制御手段は、一つのチップ上に集積化
されている。
への電荷の授受によりしきい値電圧が変化し、当該しき
い値電圧に応じて所定のデータを記憶する少なくとも一
つのメモリセルからなる不揮発性メモリと、上記不揮発
性メモリセルのしきい値電圧に応じた制御データを保持
し、且つ当該制御データを外部から設定可能なデータ保
持手段と、上記データ保持手段に保持されている上記制
御データおよび書き込みデータに応じて、書き込み時に
上記不揮発性メモリのしきい値電圧のシフト量を求め、
書き込み対象のメモリセルのしきい値電圧が上記シフト
量とほぼ一致した状態に達するまで書き込みおよび書き
込み後のしきい値電圧の検証を繰り返して行い、読み出
し時に上記データ保持手段に保持されている上記制御デ
ータに応じて、上記不揮発性メモリのしきい値電圧のシ
フト量を求め、当該シフト量に応じて、読み出し対象の
選択メモリセルのしきい値電圧と比較することにより、
当該選択メモリセルの記憶データを読み出す制御手段と
を有する。
段は、CPU(中央処理装置)により構成され、上記デ
ータ保持手段は、レジスタにより構成されている。
PU、レジスタなどからなる記憶手段および不揮発性メ
モリをそれぞれ配置され、レジスタに不揮発性メモリの
書き込みおよび読み出し動作を制御するための制御デー
タが格納され、CPUにより当該制御データに基づき、
書き込みおよび読み出し時に必要なパラメータ、例え
ば、不揮発性メモリセルのしきい値電圧のシフト量など
が算出され、当該算出した値に応じて書き込みおよび読
み出し動作が制御される。この結果、書き込みおよび読
み出し時の動作パラメータが動作条件、チップの特性な
どに合わせて設定することが可能であり、不揮発性メモ
リの特性の経時変化に対応でき、さらに、多値メモリの
場合においてもしきい値電圧の遷移に応じて読み出し時
の読み出し電圧を設定することができ、読み出し時の誤
動作によりデータエラーを防止できる。
一実施形態を示す構成図である。図示のように、本実施
形態の半導体装置は、CPUを含むMPU10、レジス
タを含むインターフェースブロック(Interface-Block
)20および不揮発性メモリであるフラッシュメモリ
ブロック(Flash-Block )30により構成されている。
シュメモリ30における書き込みおよび読み出し動作を
制御するための制御データを格納するレジスタが設けら
れている。これらのレジスタは、端子T1 から入力され
た複数ビットのアドレス信号A16〜A0により指定さ
れ、指定されたレジスタに端子T2 から入力されたデー
タD7〜D0が記憶される。また、指定されたレジスタ
の格納データが端子T2 を介して外部に出力することも
可能である。
Kがインターフェースブロック20に入力される。ま
た、インターフェースブロック20は、MPU10から
システムクロック信号SYCKを受ける。インターフェ
ースブロック20は、これらのクロック信号に応じて、
動作のタイミングが制御される。インターフェースブロ
ック20は、MPU10から複数の制御信号、例えば、
BA,WB,RW,…,LBPZを受けて、さらに入力
端子T4 〜T7 からモード信号IEZ,EEZ,WEZ
およびVEZを受ける。インターフェースブロック20
は、これらの制御信号およびモード信号に応じて、動作
が制御される。
MPU10から複数のビットのアドレス信号AB22〜
AB0を受けて、これらのアドレス信号に応じて、例え
ば、レジスタを指定し、指定したレジスタにデータを格
納したり、格納データを読みだしたりする。さらにま
た、インターフェースブロック20とMPU10との間
に、データの授受が行われる。図示のように、8ビット
のデータDB7Z〜DB0Zおよび8ビットのデータD
B15Z〜DB8Z、計16ビットのデータがMPU1
0からインターフェースブロック20に転送されたり、
インターフェースブロック20からMPU10に転送さ
れたりする。
20のレジスタに格納されている制御データに応じて、
所定の演算処理を行い、演算結果に応じて制御信号B
A,WB,RW,…,LBPZを出力する。インターフ
ェースブロック20は、これらの制御信号に応じて、フ
ラッシュメモリ30に書き込みおよび読み出し動作を制
御するための制御信号FIEZ,FEEZ,…,EVE
NDを出力する。
びインターフェースブロック20からの制御信号FIE
Z,FEEZ,…,EVEND、インターフェースブロ
ック20のレジスタに保持されている制御データLVS
ENSE0,LVSENSE1に応じて、書き込みおよ
び読み出し動作を行う。書き込み時に、インターフェー
スブロック20から入力される16ビットのアドレス信
号A16〜A1により指定された一つまたは複数のメモ
リセルに、インターフェースブロック20から入力され
た16ビットの書き込みデータDIN15〜DIN0を
記憶させる。読み出し時に上記アドレス信号A16〜A
1により指定されたメモリセルから、例えば、16ビッ
トの記憶データDOUT15〜DOUT0を読み出し、
インターフェースブロック20に出力する。
から電源電圧VPPを受けて、これを動作電源電圧とし
て用いる。さらに、インターフェースブロック20から
システムクロック信号SYCKを受けて、これに応じて
動作タイミングを制御し、外部からテストモード信号E
TM0,ETM1,ETM2,ETM3を受けて、これ
らの信号に応じて動作モードを設定する。
すブロック図である。以下、図2を参照しつつ、本実施
形態のフラッシュメモリ30の構成および動作について
さらに詳細に説明する。
ファ、302はカラムアドレスバッファ、303はロウ
アドレスバッファ、304はP4Vステイタス回路、3
05はベリファイステイタス回路、306はカラムデコ
ーダ、307は昇圧回路、308はプリロウデコーダ、
309はカラムデコーダ、310はデータ変換回路、3
11はデータラッチ、312はロウデコーダ、313は
センスアンプ、314はデータ入力バッファ、315は
パワーオンリセット回路、316は冗長回路、317は
データ出力バッファ、318はメモリアレイをそれぞれ
示している。なお、本例のフラッシュメモリ30におい
ては、メモリアレイ318は、例えば、128KByt
eの記憶容量を有する不揮発性メモリアレイである。
フェースブロック20からの制御信号FIEZ,FEE
Z,…,EVEND、システムクロック信号SYCK、
2ビットの制御データLVSENSE0,LVSENS
E1、外部から入力されたテストモード信号ETM0,
ETM1,ETM2,ETM3を受けて、フラッシュメ
モリ30の各部分回路の動作を制御するための制御信号
を出力する。
デコーダ303は、インターフェースブロック20から
の16ビットのアドレス信号を保持し、保持したアドレ
ス信号をカラムデコーダ306,309およびプリロウ
デコーダ308に出力する。例えば、カラムアドレスバ
ッファ302は、入力アドレス信号の内、6ビットのカ
ラムアドレスA1〜A6を保持し、カラムデコーダ30
6,309に出力する。ロウアドレスバッファ303
は、入力アドレス信号の内、10ビットのロウアドレス
A7〜A16を保持し、プリロウデコーダ308に出力
する。
ムアドレスA1〜A6に応じて、カラム選択信号を発生
し、データ変換回路310およびデータラッチ311に
出力し、これらの回路における選択ゲートのオン/オフ
状態を制御し、データ選択を行う。カラムデコーダ30
9は、入力されるカラムアドレスA1〜A6に応じて、
カラム選択信号を発生し、センスアンプ313に出力
し、センスアンプ313における選択ゲートのオン/オ
フ状態を制御し、データ選択を行う。
バッファ303からのロウアドレスA7〜A16に応じ
て、ワード線選択信号を発生し、ロウデコーダ312に
出力する。ロウデコーダ312は、プリロウデコーダ3
08からのワード線選択信号に応じて、ロウアドレスに
より指定したワード線のみを選択し、活性化する。
デコーダ308およびロウデコーダ312により、入力
された16ビットのアドレス信号A1〜A16により指
定したメモリセルを選択し、例えば、選択メモリセルの
制御ゲートに接続されているワード線を活性化し、さら
に選択メモリセルに接続されているビット線をセンスア
ンプ313またはデータラッチ311に接続させる。
301からの制御信号に応じて、昇圧動作を行い、電源
電圧と異なる電圧を発生する。例えば、昇圧回路307
により、電源電圧VCCより高い正の高電圧を発生し、
これを活性化電圧としてロウデコーダ312により選択
したワード線に印加する。なお、メモリアレイ318が
多値メモリセルにより構成された場合、昇圧回路307
は、複数の異なるレベルの高電圧を発生する。書き込み
時に、書き込みデータに応じて、昇圧回路307により
発生される高電圧の内一つを選択して、選択メモリセル
に印加することにより、選択メモリセルのしきい値電圧
を書き込みデータに応じたレベルに設定する。
7により発生される高電圧の状態を検出し、検出の結果
に応じた信号FVSを出力する。ベリファイステイタス
回路305は、メモリセルのしきい値電圧を検証する、
いわゆるベリファイ動作時に、データ変換回路310か
らの出力データを検証し、それに応じてメモリセルのし
きい値電圧が所望の値に達しているか否かを判定し、し
きい値電圧が所望の値に達したとき、それを示す信号F
VEND出力する。
11で選択したデータを変換して、変換結果をベリファ
イステイタス回路305に出力する。データラッチ31
1は、メモリアレイ318から読み出したデータを保持
し、保持データをデータ変換回路310に出力する。ま
た、データ入力バッファ314からの入力データを受け
て、それをメモリアレイ318に格納可能な形式に変換
してメモリアレイ318に入力する。
択メモリセルに接続されたビット線の出力電流を増幅
し、当該出力電流に応じて選択メモリセルの記憶データ
を読み出して、出力バッファ317に出力する。
ェースブロック20からの16ビットの入力データDI
N15〜DIN0を保持して、保持したデータのデータ
ラッチ311に出力する。
チップに電源が投入した後、状態の初期状態となるよう
に、初期設定信号を発生し、例えば、冗長回路316な
どの回路に供給する。
構成するメモリセルと同じメモリセルからなる冗長メモ
リセルが設けてられており、メモリアレイ318に不良
メモリセルが検出された場合に、当該不良メモリセルの
代わりに、上記冗長メモリセルへのアクセスが実行され
る。冗長回路318により、メモリアレイ318の欠陥
を救済することができ、メモリチップの歩留りの向上を
実現できる。
スアンプ313から読み出したデータを保持し、保持デ
ータを出力データDOUT15〜DOUT0として、イ
ンターフェースブロック20に出力する。
リ30において、書き込み時にインターフェースブロッ
ク20からのアドレス信号A1〜A16に応じて、カラ
ムデコーダ306,309、プリロウデコーダ308お
よびロウデコーダ312により、指定されたメモリセル
が選択される。選択メモリセルに昇圧回路307により
発生した複数の高電圧の内、書き込みデータおよび制御
データLVSENSE0,LVSENSE1に応じて、
一つのみを選択して、所定の時間印加する。
圧に応じたデータがデータラッチ311に読み出され、
さらにデータ変換回路310により変換した後、ベリフ
ァイステイタス回路305に入力される。ベリファイス
テイタス回路305により、入力データに応じて選択メ
モリセルのしきい値電圧が所望の値に達したか否かを判
定し、選択メモリセルのしきい値電圧が所望値に達した
場合、それを示す判定結果信号FVENDを出力する。
MPU10は、この判定結果信号FVENDに応じて、
書き込み動作を制御する。例えば、書き込み後の判定結
果は、選択メモリセルのしきい値電圧が所望値に達して
いないことを示した場合に、書き込み動作を繰り返して
行う。このように、MPU10の制御によって、書き込
み後選択メモリセルのしきい値電圧が上記所望値に達し
た判定結果を得るまで、選択メモリセルに対して書き込
み動作を繰り返して行われる。
20からのアドレス信号A1〜A16に応じて、カラム
デコーダ306,309、プリロウデコーダ308およ
びロウデコーダ312により、指定されたメモリセルが
選択される。選択メモリセルのしきい値電圧に応じた読
み出し電流が、それに接続されているビット線に出力さ
れる。センスアンプ313により、選択メモリセルに接
続されたビット線の出力電流が増幅され、それに応じて
選択メモリセルの記憶データが読み出され、データ出力
バッファ317を介して、読み出しデータDOUT15
〜DOUT0として出力される。
ル・ステイタス・レジスタ22に記憶されている制御デ
ータを示している。インターフェースブロック20にあ
る複数のレジスタの内、フラッシュベリファイコントロ
ール・ステイタス・レジスタ22はフラッシュメモリ3
0のしきい値電圧のシフト量を制御するための制御デー
タが保持されている。以下、図3を参照しつつ、フラッ
シュベリファイコントロール・ステイタス・レジスタ2
2に記憶されている制御データについて説明する。
トロール・ステイタス・レジスタ22には、8ビットの
制御データDB7〜DB0を保持している。上位ビット
DB7は、ページ内ベリファイ結果判定フラグPAGE
VFYであり、下位の2ビットDB1,DB0は、それ
ぞれセンスアンプレベル設定データLVSENSE1,
LVSENSE0である。なお、他の5ビットDB6〜
DB2は未定義のデータである。
定フラグPAGEVFYが“0”のとき、ページ内ベリ
ファイ結果が不良(NG)を示しており、“1”のと
き、ページ内ベリファイ結果が正常(OK)を示してい
る。
SE1,LVSENSE0は、二ビットのデータの組み
合わせにより、四つのベリファイレベルVFL1〜VF
L4をそれぞれ示している。例えば、センスアンプレベ
ル設定データLVSENSE1,LVSENSE0は
“00”のとき、ベリファイレベルVFL1を示し、セ
ンスアンプレベル設定データLVSENSE1,LVS
ENSE0は“01”のとき、ベリファイレベルVFL
2を示し、センスアンプレベル設定データLVSENS
E1,LVSENSE0は“10”のとき、ベリファイ
レベルVFL3を示し、センスアンプレベル設定データ
LVSENSE1,LVSENSE0は“11”のと
き、ベリファイレベルVFL4を示している。
L2,VFL3,VFL4の内容について説明するため
の図である。また、図5は、センスアンプ313の一構
成例を示す回路図である。図示のように、ベリファイレ
ベルに応じて、メモリセルおよびリファレンスセルのし
きい値電圧が変わる。なお、図4における数字は、電源
電圧VCCが100%とした場合のそれぞれのベリファ
イレベルに応じて設定されたしきい値電圧のレベルを示
している。また、使用トランジスタの欄は、それぞれの
ベリファイレベルに応じて、図5に示すセンスアンプの
回路図において使用されるトランジスタのことを示して
いる。
施形態におけるセンスアンプの構成およびベリファイレ
ベルによりメモリセルのしきい値電圧の設定について説
明する。まず、図5を参照しながら、センスアンプ31
3の構成を説明する。本例のセンスアンプ313は、外
部から入力された4ビットの選択制御信号TSA0Z,
TSA1Z,TSA2Z,TSA3Zに応じて、pMO
SトランジスタP1,P2,P3,P4のオン/オフ状
態を制御し、それに応じてpMOSトランジスタC,
D,E,Fがセンシング動作に寄与するか否かが決定さ
れる。例えば、選択制御信号TS0Zがローレベルに保
持されているとき、トランジスタP1がオン状態にあ
り、これに応じてトランジスタCがセンシング動作に寄
与する。同様に、例えば、選択制御信号TS3Zがロー
レベルに保持されているとき、トランジスタP4がオン
状態にあり、これに応じてトランジスタFがセンシング
動作に寄与する。
の違いに応じて、センスアンプの検出感度が変化するの
で、ベリファイ動作のとき、これに応じて選択メモリセ
ルのしきい値電圧がそれぞれ図4に示すレベルに設定さ
れる。
り、書き込みデータに応じて設定された複数のしきい値
電圧レベルを示している。なお、本図の例では、各メモ
リセルに2ビットのデータを書き込み可能である、いわ
ゆる4値メモリセルを例として示しており、書き込みお
よびベリファイにより、4組の書き込みデータ“0
0”,“01”,“10”,“11”に応じて、メモリ
セルのしきい値電圧がそれぞれ四つのレベルを中心に分
布される。ここで、例えば、書き込みデータ“01”に
応じて設定されたしきい値電圧の分布中心は、図4の1
00%とすると、消去状態、即ち、データ“00”に対
応するしきい値電圧の分布中心は、106%である。ま
た、データ“10”、“11”に対応する分布中心は、
それぞれ94%および89%である。
図4に示すように、ベリファイ動作時にセンスアンプ3
13に使用されるトランジスタが異なる。例えば、消去
時、即ち、106%のしきい値電圧を設定するために、
トランジスタB,C,DおよびEが使用され、100%
のしきい値電圧を設定するために、トランジスタB,
C,DおよびFが使用される。
レイ100を有する半導体装置の一構成例を示してい
る。図示のように、本例の半導体装置は、メモリアレイ
100、データラッチおよびデータ変換回路110、セ
ンスアンプ120、アナログ/ディジタル変換回路(A
DC)130およびロウデコーダ140により構成され
ている。
ば、各メモリセルに4ビットのデータ“0000”,
“0001”,…,“1111”を書き込み可能なメモ
リセルにより構成されている。このため、各メモリセル
のしきい値電圧がそれぞれ異なる16段階に設定するこ
とが必要である。このような異なるレベルのしきい値電
圧に対応するため、ロウデコーダに供給電位を設定する
ためのレジスタが必要である。このレジスタが、少なく
とも4ビットを有し、4ビットに必要なしきい値電圧に
応じて、データ“0000”,“0001”,…,“1
111”を格納する。
5.2Vまで、0.2V間隔に設定する。読み出し時
に、レジスタの格納データが“0000”のとき、ロウ
デコーダ140に2Vの電圧を出力し、レジスタの格納
データが“1111”のとき、ロウデコーダ140に
5.2Vの電圧を出力する。書き込みベリファイ時に、
レジスタの格納データが“0000”のとき、2.1V
のベリファイ電圧を設定し、レジスタの格納データの
“1111”のとき、5.3Vのベリファイ電圧を設定
する。これによって、16値の多値に対応して各メモリ
セルのしきい値電圧を設定することができる。
ーダ140に読み出し電圧を設定するために設けられて
いる。例えば、読み出し時に、ソフトプログラムによる
レジスタの設定で、“0000”から“1111”まで
の16通りのデータを設定し、当該レジスタのデータに
応じて、ADC130から所定の電圧を発生し、これに
よりロウデコーダにより選択されたワード線への駆動電
圧を設定する。読み出しは、複数回の読み出し、例え
ば、本例の場合に16回の読み出しの結果の演算によっ
て選択メモリセルの記憶データを求めることができる。
ば、半導体チップ上にMPU10、インターフェースブ
ロック20およびフラッシュメモリ30を設けて、イン
ターフェースブロック20に、フラッシュメモリ30の
書き込みおよび読み出し動作を制御するための制御デー
タを記憶するレジスタを設ける。書き込み動作時にMP
U10はレジスタに記憶されている制御データおよび書
き込みデータに応じて、選択メモリセルのしきい値電圧
のシフト量を算出し、選択メモリセルのしきい値電圧が
算出した値に達するまで書き込みおよびベリファイ動作
を繰り返し行い、読み出し時に、レジスタの記憶データ
に応じて選択メモリセルに印加する読み出し電圧を設定
し、選択メモリセルのしきい値電圧に応じて記憶データ
を読み出すので、レジスタの記憶データを動作条件、チ
ップ特性などに応じて任意に設定することが可能であ
り、それに応じてしきい値電圧を最適に設定でき、特に
多値メモリにおいて、動作マージンを適切に設定するこ
とができ、半導体装置の経時的特性変化により影響を回
避でき、高精度な読み出しを実現できる。
プ上に2値と多値メモリを混在して搭載することが可能
である。ソフトウエア処理のみで通常のアクセス速度が
要求される場合とアクセス速度が要求しないデータの記
憶に2値メモリと多値メモリを使い分けることができ
る。例えば、信頼性、速度が要求されるプログラムコー
ドを、2値メモリで記憶し、逆に長期保持の信頼性や読
み出し速度が要求されないデータを、多値メモリで記憶
することが可能である。
置によれば、不揮発性メモリ、レジスタおよびCPUな
どの制御手段を一つの半導体チップ上に集積し、書き込
み時のしきい値電圧のシフト量を設定プログラムでレジ
スタの格納データに応じた値でベリファイしながら、書
き込みを行うことによりしきい値電圧が所定の範囲内に
分布させることができ、動作マージンの設定を適切に設
定可能である。また、読み出し時に、レジスタの格納デ
ータに応じて読み出し電圧を設定でき、それに応じて読
み出し時の誤動作の発生を防止でき、高精度な読み出し
を実現できる利点がある。
と実際に製造プログラムを経て作られたLSIの特性上
のずれをソフトプログラムで吸収することができ、また
信頼性試験評価後の動作マージンの最適な設定や動作電
源電圧範囲に適したレベルの設定も可能となる。さらに
また、プログラムを外部からロードできるようにすれ
ば、リアルタイムに対応できる柔軟性がある。
路図である。
る。
ス・レジスタの記憶データを示す図である。
す図である。
る。
例を示す図である。
スバッファ、303…ロウアドレスバッファ、304…
P4Vステイタス回路、305…ベリファイステイタス
回路、306…カラムデコーダ、307…昇圧回路、3
08…プリロウデコーダ、309…カラムデコーダ、3
10…データ変換回路、311…データラッチ、312
…ロウデコーダ、313…センスアンプ、314…デー
タ入力バッファ、315…パワーオンリセット回路、3
16…冗長回路、317…データ出力バッファ、318
…メモリアレイ VCC…電源電圧、GND…接地電位。
Claims (18)
- 【請求項1】電荷蓄積層への電荷の授受によりしきい値
電圧が変化し、当該しきい値電圧に応じて所定のデータ
を記憶する少なくとも一つの不揮発性メモリセルからな
る不揮発性メモリと、 上記不揮発性メモリセルのしきい値電圧を制御するため
の制御データを記憶するデータ保持手段と、 上記データ保持手段からの上記制御データに応じて、書
き込み時に書き込み対象であるメモリセルのしきい値電
圧を制御し、読み出し時に読み出し対象であるメモリセ
ルのしきい値電圧に応じた記憶データを出力する制御手
段とを有する半導体装置。 - 【請求項2】上記不揮発性メモリセルは、少なくとも二
つ以上のしきい値電圧を書き込みデータに応じて選択し
て設定可能である請求項1記載の半導体装置。 - 【請求項3】上記不揮発性メモリ、データ保持手段およ
び制御手段は、一つのチップ上に集積化されている請求
項1記載の半導体装置。 - 【請求項4】上記データ保持手段に記憶された上記制御
データを外部から変更することが可能である請求項1記
載の半導体装置。 - 【請求項5】上記制御手段は、上記書き込み時に、上記
データ保持手段に保持された上記制御データおよび書き
込みデータに基づき、上記不揮発性メモリのしきい値電
圧のシフト量を算出し、書き込み対象である選択メモリ
セルのしきい値電圧が上記シフト量とほぼ一致する状態
に達するまで書き込みと、書き込み後しきい値電圧を確
認する検証動作とを繰り返して行う請求項1記載の半導
体装置。 - 【請求項6】上記制御手段は、上記読み出し時に、上記
データ保持手段に保持された上記制御データに基づき、
上記不揮発性メモリセルのしきい値電圧のシフト量を算
出し、当該シフト量に応じた読み出し電圧を読み出し対
象である選択メモリセルの制御ゲートに印加する請求項
1記載の半導体装置。 - 【請求項7】読み出し時に、選択メモリセルにより当該
選択メモリセルの記憶データおよび当該選択メモリセル
の制御ゲートに印加される上記読み出し電圧に応じて、
所定の読み出し電流が出力される請求項6記載の半導体
装置。 - 【請求項8】上記選択メモリセルの読み出し電流に応じ
て、当該選択メモリセルの記憶データを検出するセンス
アンプを有する請求項7記載の半導体装置。 - 【請求項9】上記制御手段は、CPU(中央処理装置)
により構成されている請求項1記載の半導体装置。 - 【請求項10】上記データ保持手段は、レジスタにより
構成されている請求項1記載の半導体装置。 - 【請求項11】電荷蓄積層への電荷の授受によりしきい
値電圧が変化し、当該しきい値電圧に応じて所定のデー
タを記憶する少なくとも一つのメモリセルからなる不揮
発性メモリと、 上記不揮発性メモリセルの所望のしきい値電圧に応じた
制御データを保持し、且つ当該保持データを外部より設
定可能なデータ保持手段と、 上記データ保持手段に保持されている上記制御データお
よび書き込みデータに応じて、書き込み時に上記不揮発
性メモリのしきい値電圧のシフト量を求め、書き込み対
象のメモリセルのしきい値電圧が上記シフト量とほぼ一
致した状態に達するまで書き込みおよび書き込み後のし
きい値電圧の検証を繰り返して行い、読み出し時に上記
データ保持手段に保持されている上記制御データに応じ
て、上記不揮発性メモリのしきい値電圧のシフト量を求
め、当該シフト量に応じて、読み出し対象の選択メモリ
セルのしきい値電圧と比較することにより、当該選択メ
モリセルの記憶データを読み出す制御手段とを有する半
導体装置。 - 【請求項12】上記不揮発性メモリ、データ保持手段お
よび制御手段は、一つのチップ上に集積化されている請
求項11記載の半導体装置。 - 【請求項13】上記不揮発性メモリセルに、少なくとも
二つ以上のしきい値電圧を書き込みデータに応じて選択
して設定することが可能である請求項11記載の半導体
装置。 - 【請求項14】上記制御手段は、読み出し時に読み出し
対象である選択メモリセルの制御ゲートに上記算出した
シフト量に応じた読み出し電圧を印加する請求項11記
載の半導体装置。 - 【請求項15】読み出し時に、上記選択メモリセルにお
いて、当該選択メモリセルの記憶データおよび当該選択
メモリセルの制御ゲートに印加された上記読み出し電圧
に応じて、所定の読み出し電流が出力される請求項14
記載の半導体装置。 - 【請求項16】上記選択メモリセルの上記読み出し電流
に応じて上記選択メモリセルの記憶データを検出するセ
ンスアンプを有する請求項15記載の半導体装置。 - 【請求項17】上記制御手段は、CPU(中央処理装
置)により構成されている請求項11記載の半導体装
置。 - 【請求項18】上記データ保持手段は、レジスタにより
構成されている請求項11記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP30086997A JPH11134884A (ja) | 1997-10-31 | 1997-10-31 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP30086997A JPH11134884A (ja) | 1997-10-31 | 1997-10-31 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH11134884A true JPH11134884A (ja) | 1999-05-21 |
Family
ID=17890097
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP30086997A Pending JPH11134884A (ja) | 1997-10-31 | 1997-10-31 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH11134884A (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
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-
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- 1997-10-31 JP JP30086997A patent/JPH11134884A/ja active Pending
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