CN1278239C - 存储***和存储卡 - Google Patents

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Abstract

一种存储***，包括：多个非易失性存储器芯片(CHP1和CHP2)，每个非易失性存储器芯片都具有能够独立地执行存储器操作的存储体(BNK1和BNK2)；以及一个存储控制器(5)，它能够分别控制对所述非易失性存储器芯片中每一个的存取。该存储控制器可以有选择地指示在非易失性存储器芯片的多个存储体上执行同时写入操作或交插写入操作。因此，在同时写入操作中，比写入设置时间长很多的写入操作可以更好地并行执行。在交叉写入操作中，能够执行写入设置后的写入操作，以便与另一个存储体的写入操作部分重叠。因此，可以减少构成能够执行高速写入操作的存储***的非易失性存储器芯片的数目。

Description

存储***和存储卡
技术领域
本发明涉及这样一种存储***和存储卡，它们使用多个非易失性存储器芯片，诸如具有多个存储体的闪速存储器，并且本发明还涉及一种在应用于存储卡、诸如多媒体卡时使用的技术。
背景技术
闪速存储器可以根据阈值电压存储信息，所述阈值电压通过从存储单元晶体管的浮动栅极等放出电子或是向其射入电子而改变。在说明书中，存储单元晶体管的阈值电压为低的状态被称作擦除状态，阈值电压为高的状态被称作写入状态。在根据写入数据存储信息的情况下，根据写数据的逻辑值，在擦除状态下向存储单元晶体管施加高电压。为了在存储单元晶体管中获得所需的阈值电压，需要相对比较长的处理时间。
有一种传统的闪速存储卡，其上安装有闪速存储器芯片和存储控制器，并且使用交叉写入操作，以表面上实现高速写入操作。交叉写入操作以这种方式执行：在卡板上安装多个闪速存储器芯片，指示其中一个闪速存储器芯片执行写入操作，在这之后，指示另一个闪速存储器执行写入操作并且开始写入操作。为了使写入操作时间对操作来讲是不易察觉的，必须安装很多闪速存储器芯片。尤其是，当把写入设置时间和将写入数据写入到由写入设置指示的存储器地址中的写入操作时间进行比较时，写入操作时间要长很多，其中写入设置时间是为一个闪速存储器芯片提供写入地址和写入数据、以及给出指令以便执行所述写入操作的时间。如果连续地对其它的闪速存储器进行写入设置，以使写入操作时间发生重叠，则可以部分并行地执行大部分闪速存储器芯片的写入操作，以便使许多闪速存储器芯片的写入操作时间是不易察觉的。
然而，在传统的以闪速存储器为单位执行交叉写入的方法中，必须安装很多闪速存储器芯片，以使写入操作时间不易察觉，因此增加了存储卡的大小和成本。
本发明的目的是提供一种存储***和一种存储卡，它们能够实现高速写入，而不用安装数目大到会增加存储卡的大小或成本的闪速存储器芯片。
通过说明书和附图的描述，本发明的上述及其它目的和新颖性特征将变得更加明显。
发明内容
根据本发明的存储***包括：多个非易失性存储器芯片，每个非易失性存储器芯片都具有多个可以相互独立地执行存储器操作的存储体；一个存储控制器，该存储控制器可以分别控制所述非易失性存储器芯片每一个的存取。该存储控制器可以有选择地指示在所述非易失性存储器芯片中的多个存储体上进行同时写入操作或交叉写入操作。
根据该装置，在多个存储体上的同时写入操作或交叉写入操作可以以具有多个存储体的芯片为单位来执行。在同时写入操作中，比写入设置时间长很多的写入操作可以很好地并行执行。在交叉写入操作中，顺序地执行写入设置之后在一个存储体上的写入操作，并且该写入操作与在另一个存储体上的写入操作部分地重叠，从而可以并行执行操作。因此，可以使构成可以执行高速写入操作的存储***的非易失性存储器芯片的数目相对较少。
同时写入操作例如是，在串行的多个指定存储体的写入操作指令之后，在多个存储体上在同一时序开始的写入操作。交叉写入操作是在已经开始的写入操作期间，为响应指定另一个存储体的写入指令，而开始一个新的写入操作的写入操作。
作为本发明中期望的一种方式，存储控制器可以根据随同写入地址信息和写数据信息一起的一类命令代码，区分同时写入操作指令和交叉写入操作指令，并且指示进行写入操作。尽管，通过寄存器设置也可以指示进行写入操作，但与这个情况相比，可以忽略特定的控制方式。给出一条写入命令以伴随写入地址信息和写数据信息一起就足够了。
作为本发明的一种更优方式，当每一个非易失性存储器芯片具有一个芯片选择端以及其它多个存取端时，为了很容易地获得这样一种连接方式，在该方式下存储控制器可以存取多个非易失性存储器芯片中的每一个，存储控制器具有一个连接到每一个非易失性存储器芯片的芯片选择端的芯片选择信号输出端，以及多个共同连接到每一个非易失性存储器芯片的存取端的存取信息端。
根据本发明另一个方面的存储***，包括：多个非易失性存储器芯片，每个非易失性存储器芯片都具有多个可以相互独立地执行存储器操作的存储体；和一个存储控制器，该存储控制器可以分别控制对每一个非易失性存储器芯片的存取。该存储控制器可以顺序地指示在每一个非易失性存储器芯片中的存储体上进行交叉写入。
该交叉写入指令例如是，在已经开始的写入操作期间，为响应指定另一个存储体的写入指令，而开始一个新的写入操作的写入操作指令。
根据该装置，在多个存储体上的交叉写入操作可以以具有多个存储体的芯片为单位来执行。在交叉写入操作中，顺序地执行写入设置之后在一个存储体上的写入操作，并且该写入操作与在另一个存储体上的写入操作部分地重叠，从而可以并行地执行操作。因此，可以使构成可以执行高速写入操作的存储***的非易失性存储器芯片的数目相对较少。
根据本发明另一个方面的存储***，包括：多个非易失性存储器芯片，每个非易失性存储器芯片都具有多个可以相互独立地执行存储器操作的存储体；和一个存储控制器，该存储控制器可以分别控制对每一个非易失性存储器芯片的存取。所述存储控制器可以顺序地指示在每一个非易失性存储器芯片的存储体上执行同时写入。
同时写入指令例如是，在串行的多个指定存储体的写入操作指令之后，在多个存储体上在同一时序开始写入操作的写入操作指令。
根据该装置，在多个存储体上的同时写入操作可以以具有多个存储体的芯片为单位来执行。在同时写入操作中，比写入设置时间长很多的写入操作可以很好地被并行执行。因此，可以使构成可以执行高速写入操作的存储***的非易失性存储器芯片的数目相对较少。
根据本发明的另一个方面的存储***，包括：多个闪速存储器芯片，每个闪速存储器芯片都具有多个可以相互独立地执行存储器操作的存储体；一个存储控制器，该存储控制器可以分别控制对多个闪速存储器芯片每一个的存取；以及一个静态随机存取存储器，连接到所述存储控制器。该静态随机存取存储器可以临时存储到闪速存储器芯片的写数据。该存储控制器可以选择顺序地在每一个闪速存储器中的存储体上执行交叉写入的指令，或选择顺序地在每一个闪速存储器芯片中的存储体上执行同时写入的指令。
如果从主***发送来的写入数据的传输速度比通过交叉写入或同时写入将数据写入到闪速存储器芯片的操作速度更快，则该静态随机存取存储器被用作写入数据缓冲器。如果写入速度比数据传输速度快时，则不需要把静态随机存取存储器使用作为写入数据缓存。
根据本发明的另一个方面的存储***，包括：多个闪速存储器芯片，每个所述闪速存储器芯片都具有多个可以相互独立地执行存储器操作的存储体；和一个存储控制器，该存储控制器可以通过使用一条存取命令，来控制对闪速存储器芯片的存取。该存储控制器输出第一命令代码，在第一命令代码之后输出一个存储体的地址信息，在存储体的地址信息之后输出第二命令代码，并且在每次输入第二命令代码时，使由地址信息指定的存储体开始存储器操作。该存储控制器还输出第一命令代码，在第一命令代码之后输出一个存储体的地址信息，在存储体的地址信息之后输出第三命令代码，在第三命令代码之后输出一个存储体的地址信息，在存储体的地址信息之后输出第二命令代码，并且响应于第二命令代码的输入，使由多条地址信息指定的多个存储体同时开始存储器操作，其中该多条地址信息在第一命令代码和第二命令代码之间由第三命令代码分隔。前一操作是交叉写入操作，后一操作是同时写入操作。
第一命令代码是表示一类写入操作的命令代码，第二命令代码是用于指示写入操作开始的命令代码，第三命令代码是表示地址信息跟随其后的命令代码。
根据本发明的存储卡，在板卡上具有外部连接端、连接到外部连接端的外部接口电路、连接到外部接口电路的存储控制器、和多个闪速存储器芯片，其中每个闪速存储器芯片都接收存储控制器的存取控制。所述闪速存储器芯片具有多个可以相互独立地执行存储器操作的存储体。存储控制器可以有选择地指示在闪速存储器芯片中的多个存储体上进行同时写入操作或交叉写入操作。
可以安装一个静态随机存取存储器作为写入数据缓冲器。在将本发明应用到多媒体卡等等的情况下，外部连接端包括1位的数据输入/输出端、1位的命令端、电源电压端、电路的地电压端、和时钟端。
此外，在存储卡中，类似于以上方式，在同时写入操作中，比写入设置时间长很多的写入操作可以很好地并行执行。在交叉写入操作中，顺序地执行写入设置之后在一个存储体上的存储器操作，以便使该写入操作与另一个存储体上的写入操作部分重叠，从而可以并行地执行操作。因此，可以使构成可高速写入处理的存储卡所需要的非易失性存储器芯片的数目相对较少，降低了存储卡的成本，并且可以以较高的速度执行写入操作。
根据本发明的非易失性半导体存储装置，具有一个存储控制器和一个或多个非易失性存储器。该存储控制器向一个或多个非易失性存储器发出一条写入指令命令，该命令包括表示将向其中写入信息的地址的地址信息。非易失性存储器中的第一非易失性存储器具有多个存储区，该多个存储区由地址分开，并且可以进行并行存取。存储控制器发出第一写入指令命令，用于指示将信息写入到包括在第一非易失性存储器的第一存储区中的地址，并且在第一存储区中的写入操作完成之前，发出第二写入指令命令，用于指示将信息写入到包括在第一非易失性存储器的第二存储区中的地址。
非易失性存储器例如具有多个存储单元，并且通过根据由写入指令命令指示的地址选择一组存储单元，执行非易失性存储器的写入操作，并且根据将被写入到每一个所选存储单元的信息改变阈值电压。
非易失性存储器的写入操作例如包括：第一操作，用于改变存储单元的阈值电压；和第二操作，用于确认每一个存储单元的阈值电压是否改变为与将被写入的信息相对应的阈值电压。如果在第二操作之后至少一个存储单元的阈值电压没有改变为与将被写入的信息相对应的阈值电压，则执行第一操作。
在多个存储单元中，例如设置一个阈值电压，该阈值电压被包括在三个或更多阈值电压分布中的对应于将被写入的信息的阈值电压分布中。
根据本发明的非易失性存储装置，具有：第一端，用于输入/输出数据；第二端，用于输入操作指令命令；以及第三端，用于输入/输出数据，并且输入时钟，该时钟指示输入操作指令命令的时序。该非易失性存储装置还包括：一个控制单元，用于根据从第二端输入的操作指令命令控制操作；以及一个或多个非易失性存储器，根据控制单元的控制从该一个或多个非易失性存储器中读出数据/向其中存储数据。该非易失性存储器具有多个与地址相对应的存储单元，这多个存储单元被分成多组，并且在第一组的数据存储器操作期间，在另一个组中开始数据存储器操作。
例如，控制单元每隔预定字节划分从第一端输入的数据，指示将第一数据存储到第一非易失性存储器的第一组中，并且指示将第二数据存储到第一非易失性存储器的第二组中。
如上所述，所述控制单元例如发出一条存储指令命令，用于指示对非易失性存储器的存储器操作。该存储指令命令包括表示该命令是存储指令命令的第一命令、用于指示将向其中存储数据的存储单元的地址信息、将被存储的数据、以及用于指示存储器操作开始的第二命令。
如上所述，控制单元例如发出第一命令、第一地址、第一数据、第二命令，在这之后，发出第一命令、第二地址、第二数据以及第二命令，其中第一地址指定第一非易失性存储器的第一组中的一个存储单元，第二地址指定第一非易失性存储器的第二组中的一个存储单元。
如上所述，所述控制单元发出第一命令、第一地址、第一数据，在这之后，发出第一命令、第二地址、第二数据以及第二命令，其中第一地址指定第一非易失性存储器的第一组中的一个存储单元，第二地址指定第一非易失性存储器中的第二组中的一个存储单元。
从另一个观点看，例如，控制单元每隔预定字节划分从第一端输入的数据，指示将第一数据存储到第一非易失性存储器的第一组中，并且指示将第二数据存储到第二非易失性存储器的第一组中。
如上所述，控制单元发出第一命令、第一地址、第一数据、第二命令，在这之后，发出第一命令、第二地址、第二数据以及第二命令，其中第一地址指定第一非易失性存储器的第一组中的一个存储单元，第二地址指定第二非易失性存储器的第一组中的一个存储单元。
如上所述，例如，控制单元发出第一命令、第一地址、第一数据，在这之后，发出第一命令、第二地址、第二数据、以及第二命令，其中第一地址指定第一非易失性存储器的第一组中的一个存储单元，第二地址指定第二非易失性存储器的第一组中的一个存储单元。
附图说明
图1是示出了作为根据本发明的存储***示例的存储卡的方框图。
图2是示出了用于写入的设置操作(写入设置操作)和存储器操作(写入操作)的时序图。
图3是示出了在一个被选择进行操作的闪速存储器芯片中一个接一个地对存储体进行操作的单存储体操作的时序图。
图4是示出了同时写入两个存储体的时序图。
图5是示出了交叉写入操作的时序图。
图6示出了每种写入操作方式的写入操作时序和写入速度。
图7示出了当N＝2K字节，Tsetup＝100微秒，和Tprog＝1000微秒时，在每个交叉写入和同时写入中，存储体的数目和写入速度之间的关系。
图8示出了当使用U片单存储体闪速存储器芯片时的写入操作时序和写入操作速度。
图9示出了当使用U片S个存储体闪速存储器芯片时的同时写入操作时序和写入速度。
图10示出了当使用U片S个存储体闪速存储器芯片时的交叉写入操作时序和写入操作速度。
图11示出了在图8到图10中所示的每一个写入操作中，当写入速度变成最高时，芯片的数目和存储体的数目之间的关系。
图12是向其应用本发明的多媒体卡的方框图。
图13示出了当使用一个芯片中有一个存储体的形式时的写入操作方式和操作时序。
图14示出了当使用两个芯片中均有一个存储体的形式时的写入操作方式和操作时序。
图15示出了当使用同时写入一个芯片中的两个存储体的形式时的写入操作方式和操作时序。
图16示出了当使用同时写入两个芯片每一个中的两个存储体的形式时的写入操作方式和操作时序。
图17示出了当使用交叉写入一个芯片中的两个存储体的形式时的写入操作方式和操作时序。
图18示出了当使用交叉写入两个芯片每一个中的两个存储体的形式时的写入操作方式和操作时序。
图19是一般地显示了闪速存储器芯片示例的方框图。
图20是一般地显示了存储体示例的方框图。
图21是示出了非易失性存储单元的局部结构的图。
图22是示出了AND型存储单元阵列的一部分的电路图。
图23是示出了将擦除电压和写入电压施加到一个存储单元的状态的图。
图24是示出了闪速存储器的命令的图。
具体实施方式
存储***
图1显示了作为根据本发明的存储***的示例的存储卡。如图所示，存储卡1在卡板2上具有：多个非易失性存储器芯片，例如，两个闪速存储器芯片CHP1和CHP2，它们每个都具有多个可以相互独立操作的存储体，例如两个存储体BNK1和BNK2；存储控制器5，可以控制对闪速存储器芯片CHP1和CHP2中每一个的存取；以及静态随机存取存储器(SRAM)6，连接到存储控制器5。静态随机存取存储器6可以被用作数据缓冲器，用于临时存储到闪速存储器芯片CHP1和CHP2上的写入数据。存储控制器5可以有选择地指示在闪速存储器芯片CHP1和CHP2的存储体BNK1和BNK2上进行同时写入操作或交叉写入操作。
稍后将详细描述闪速存储器芯片CHP1和CHP2。首先说明响应同时写入操作指令或交叉写入操作指令的功能。闪速存储器芯片CHP1和CHP2每个都具有一个芯片选择端/CE、一个复位端/RES、一个写使能端/WER、一个输出使能端/OE、一个命令数据使能端/CDE、一个串行时钟端SC、一个输入/输出端I/O[0:7]、和一个就绪/忙端R/B。该输入/输出端I/O[0:7]通常用于数据输入/输出、地址输入、和命令输入。从输入/输出端I/O[0:7]输入的命令与命令数据使能信号/CDE的变化同步。数据输入/输出与串行时钟SC同步。地址信息与写使能信号/WE的变化同步地输入。
对在闪速存储器芯片CHP1上的操作的选择，由来自存储控制器5的芯片选择信号/CE0来指示，并且对在闪速存储器芯片CHP2上的操作的选择，由来自存储控制器5的芯片选择信号/CE1来指示。闪速存储器芯片CHP1和CHP2的其它接口端通常连接到存储控制器5的相应端。
通过芯片使能信号/CE0和/CE1选择的对闪速芯片CHP1和CHP2的存储器操作，是由经由输入/输出端I/O[0:7]提供的命令和地址信息指示的，并且必要时还由写入数据指示。地址信息包括存储体BNK1或BNK2的指定信息，和被指定存储体中的存取地址有关的信息。指示存储器操作的操作将被称作设置操作。因为设置操作总是需要到外部的接口，因此它必须每个存储体串行地进行。根据由设置操作给出的指令，被选择进行操作的闪速芯片CHP1或CHP2执行向/从闪速存储单元写入、擦除、或读取数据的存储器操作。可以根据在设置操作中提供的存取控制信息独立地对每个存储体执行存储器操作。因此，可以在存储体中并行执行存储器操作。
图2是显示了用于写入的设置操作(写入设置操作)和存储器操作(写入操作)的时序图。在写入设置操作中输入的“10H”表示写入命令，“SA(1)和SA(2)”表示扇区地址，“CA(1)和CA(2)”表示列地址，“Din1到DinN”表示写入数据，“40H”表示一个写入开始命令。
在图2中，写入操作的时间(写入操作时间Tprog)比写入设置的时间(写入设置时间Tsetup)长很多。写入数据Din1到DinN的数量通常很大，并且写入设置时间Tsetup和与串行时钟SC同步输入的写入数据的数量成比例。
图3是在一个被选择进行操作的闪速存储器芯片中一个接一个地使存储体进行操作的单存储体操作的时序图。写入数据用Din1到DinN表示。在存储体BNK1和BNK2中每一个上串行地执行写入操作。
图4是显示了两个存储体同时写入的时序图。输入命令等需要花费大约写入设置时间Tsetup的两倍之久，但是两个存储体BNK1和BNK2的操作时间仅是时间Tprog，是因为操作是并行执行的。
图5是交叉写入操作的时序图。在两个存储体同时写入的操作中，在响应于指定存储体之一的写入操作指令而开始存储器操作之前，如果存在指定另一个存储体的写入操作指令，则写入操作将在两个存储体上并行执行。相反，交叉写入操作是以这种方式执行的：即使在响应于指定存储体之一的写入操作指令而执行的存储器操作期间，也可以响应于指定另一个存储体的写入操作指令，执行存储器操作。时间Tx表示从发出指示开始写入操作的命令代码“40H”到发出随后写入操作的扇区地址的时间。该时间可以被设置为基本上等于零。
图4的写入设置操作中的写入存取命令的命令代码是“10H”、“41H”、“40H”。图5的写入设置操作中的写入存取命令的命令代码是“10H”、“40H”、“40H”。如果图5中的时间Tx基本上为零，则图4中两个存储体并行同时写入的写入设置操作时间，和图5中交叉写入操作的写入设置操作时间变得基本上彼此相等。简而言之，图4中两个存储体并行同时写入操作时间和图5中交叉写入操作时间最短变为2Tsetup+Tprog。相反，在图3的单存储体操作中，在两个存储体BNK1和BNK2上写入的最短时间为2Tsetup+2Tprog。
如上所述，在多个存储体上的并行同时写入操作或交叉写入操作，是根据设置操作中给出的命令代码有选择地指示给闪速存储器芯片CHP1和CHP2的。因为并行写入或交叉写入操作可以在多个存储体3和4上执行，所以可以缩短由写入操作导致的忙状态的时间。简而言之，可以以较高的速度执行响应于来自存储控制器5的写入操作指令而执行的处理。
从上述可知，通过在闪速存储器芯片中并行写入或交叉写入操作，可以以较高的速度执行写入处理。现在将针对每种写入操作方式说明每个闪速存储器芯片的存储体数目和写入速度的关系。
图6示出了每种写入操作方式的写入操作时序和写入速度。在图6中，写入操作的写入单元为N个字节。具有一个存储体的闪速存储器芯片的写入速度可以表示为N/(Tsetup+Tprog)[字节/秒]。
在具有S个存储体的闪速存储器芯片中的S个存储体上执行同时写入的情况下，写入速度可以表示为S·N/(S·Tsetup+Tprog)[字节/秒]。
在具有S个存储体的闪速存储器芯片中的S个存储体上执行交叉写入的情况下，写入速度根据(S-1)·Tsetup和Tprog之间的关系而变化。换句话说，写入速度是根据在完成对存储体BNK1到BNKS上的设置操作时，存储体BNK1上的写入操作是否已经完成而变化的。当(S-1)·Tsetup≥Tprog时，写入速度可以表示为N/Tsetup[字节/秒]。当(S-1)·Tsetup＜Tprog时，写入速度可以表示为S·N/(Tsetup+Tprog)[字节/秒]。
图7示出了当N＝2Kbytes，Tsetup＝100μsec，和Tprog＝1000μsec时，在参考图6说明的交叉写入和同时写入中每个闪速存储器的存储体数目和写入速度之间的关系。在交叉写入的情况下，当存储体的数目增加到某一特定值，即使进一步提高数目，写入操作速度也不会改变。在同时写入的情况下，随着存储体数目的增加，写入操作速度的增加率会逐渐地降低。当存储体的数目相对较少的时候，交叉写入的写入操作速度和同时写入的写入操作速度基本上相同。
下面将针对每种写入操作方式说明多个闪速存储器芯片中的存储体数目和写入速度之间的关系。
图8示出了当使用U片单存储体的闪速存储器芯片时的写入操作时序和写入操作速度。该操作方式等效于在一片具有U个存储体的闪速存储器芯片上的交叉写入操作方式，并且对应于图6所示的S个存储体的交叉写入操作。当(U-1)·Tsetup≥Tprog时，写入速度可以表示为N/Tsetup[字节/秒]。当(U-1)·Tsetup＜Tprog时，写入速度可以表示为U·N/(Tsetup+Tprog)[字节/秒]。
图9示出了使用U片S个存储体的闪速存储器芯片时的同时写入操作时序和写入操作速度。该操作方式对应于U次的图6所示的S个存储体同时写入操作处理。写入速度根据S(U-1)·Tsetup和Tprog之间的关系而变化。具体地说，写入速度是根据当完成对所有芯片CHP 1到CHP U的存储体的设置操作时，在一个芯片CHP1的全部存储体BNK1到BNKS上的交叉写入是否已经完成来确定的。当S(U-1)·Tsetup≥Tprog时，写入速度可以表示为N/Tsetup[字节/秒]。当S(U-1)·Tsetup＜Tprog时，写入速度可以表示为S.U·N/(S·Tsetup+Tprog)[字节/秒]。
图10示出了当使用U片S个存储体的闪速存储器芯片时的交叉写入操作时序和写入操作速度。该操作方式等效于在具有S·U个存储体的一个闪速存储器芯片上的交叉写入操作方式，并且对应于U次的图6所示的S个存储体的交叉写入操作处理。写入速度根据(S·U-1)·Tsetup和Tprog之间的关系而变化。具体地说，写入速度是根据当完成对所有芯片CHP 1到CHP U的存储体的设置操作时，在一个芯片CHP1的一个存储体BNK1上的交叉写入是否已经完成来确定的。当(SU-1)·Tsetup≥Tprog时，写入速度可以表示为N/TSetup[字节/秒]。当(SU-1)·Tsetup＜Tprog时，写入速度可以表示为S·U·N/(Tsetup+Tprog)[字节/秒]。
在图8到图10的写入操作方式下写入速度变为N/Tsetup[字节/秒]的情况，即，即使芯片的数目增加写入速度也不会提高的状态，表示存储控制器5可以，总是向闪速存储器芯片发送设置数据和写入数据。当处于即使芯片数目增加写入速度也不提高的临界点时，芯片的数目给出了使每种写入操作方式下的写入速度达到最大值的***面积的最小值，简而言之，给出了闪速存储器芯片数目的最小值。从这点看，图11示出了在图8到图10所示的每种写入操作方式中，写入速度变为最大值时，芯片数目和存储体数目之间的关系。在该图中，条件是：Tsetup＝100微秒，Tprog＝1000微秒。从图11中可以看出，通过使用具有包括多个可以相互独立操作的存储体的多存储体结构的闪速存储器芯片，在存储器芯片中执行同时写入或交叉写入，可以减少为组成具有高写入速度的存储***所必需的闪速存储器芯片的数目。
如上所述，在可选择的同时写入操作中，比写入设置时间长很多的写入操作可以很好地在多个芯片的多个存储体上并行执行。在可选择的交叉写入操作中，在写入设置后在多个芯片的多个存储体中的一个存储体上的写入操作，可以顺序地执行，并且与另一个存储体上的写入操作部分地重叠，从而可以并行地执行操作。因此，可以使组成执行高速写入操作的存储***的非易失性存储器芯片的数量相对较少。
存储控制器根据指示写入操作的命令代码的种类，区分同时写入操作指令和交叉写入操作指令，该命令代码随写入地址信息和写数据信息而来。作为选择，所述指令也可以通过寄存器设置给出。然而，同寄存器设置比较起来，本发明的方法可以忽略特定控制方式。提供一条写入命令以便伴随写入地址信息和写数据信息一起就足够了。
多媒体卡中的应用
图12说明了向其应用本发明的多媒体卡。在标准化组织的规范中，多媒体卡11的尺寸是24mm×32mm×1.4mm。卡板12具有作为连接端的连接端13a、连接端13b、连接端13c、连接端13d、连接端13e、连接端13f和连接端13g，其中连接端13a用于输入卡选择信号CS，连接端13b用于输入命令CMD，连接端13c用于输入时钟信号CLK，连接端13d用于输入/输出数据DAT，向连接端13e提供电源电压Vcc，向连接端13f和连接端13g提供地电压Vss。
卡板12具有接口驱动器14、存储控制器5、静态随机存取存储器6、和闪速存储器芯片CHP1和CHP2。存储控制器5具有一个接口控制单元15和一个存储控制单元16。接口控制单元15具有一个控制逻辑电路，用于主机接口控制、文件控制和数据传送控制。接口控制单元15通过接口驱动器14接收从主***提供的命令、对命令进行解码，并且向存储控制单元16给出一条操作指令。存储控制单元16接收指令，并且控制对闪速存储器芯片CHP1和CHP2中的文件数据的存取。例如，接口控制单元15临时将从外部提供的写入数据存储到静态随机存取存储器中，并且指示存储控制单元16执行对多个芯片中的多个存储体的同时写入，或对多个芯片中的多个存储体的交叉写入。根据该指令，存储控制单元16将命令代码和写入数据提供给闪速存储器芯片CHP1和CHP2，并且控制在多个芯片中的多个存储体上的同时写入，或在多个芯片中的多个存储体上的交叉写入。
现在将说明在多媒体卡11中在各种操作方式下的写入速度。闪速存储器芯片CHP1和CHP2的特性被设置为Tsetup＝100微秒，Tprog＝2000微秒，并且与N相应作为写入单元的扇区为2K字节。因为数据以50纳秒(nsec)为周期从主***串行输入到数据端DAT，所以将2K字节的写入数据输入到数据端DAT需要大约0.82毫秒(2048×8×50)。
图13示出了仅使用一个闪速存储器芯片中有一个存储体的操作方式(在一个芯片中使用一个存储体的方式)的写入操作时序。在这种情况下，从主***到存储卡的数据传输速度是0.67M字节/秒。
图14示出了使用两个闪速存储器芯片的每一个中有一个存储体的操作方式(在两个芯片的每一个中使用一个存储体的方式)的写入操作时序。在这种情况下，从主***到存储卡的数据传输速度是1.34M字节/秒。
图15示出了在一个闪速存储器芯片的两个存储体上执行同时写入的操作方式(在一个芯片中的两个存储体上执行同时写入的方式)的写入操作时序。在这种情况下，从主***到存储卡的数据传输速度是1.04M字节/秒。
图16示出了在两个闪速存储器的每一个中的两个存储体上执行同时写入的操作方式(在两个芯片的每一个中的两个存储体上执行同时写入的方式)的写入操作时序。在这种情况下，从主***到存储卡的数据传输速度是2.08M字节/秒。
图17示出了在一个存储器芯片中的两个存储体上执行的交叉写入的操作方式(在一个芯片中的两个存储体上执行交叉写入的方式)的写入操作时序。在这种情况下，从主***到存储卡的数据传输速度是1.24M字节/秒。
图18示出了在两个闪速存储器芯片的每个中的两个存储体上执行的交叉写入的操作方式(在两个存储体的每个中的两个存储体上执行交叉写入的方式)的写入操作时序。在这种情况下，从主***到存储卡的数据传输速度是2.38M字节/秒。
从图13到图18中的操作方式的操作速度的结果中可以看出，在使用下列两种操作方式的情况下，即，如图16所示的在两个存储体的每个中的两个存储体上执行同时写入的操作方式，和在两个芯片的每个中的两个存储体上执行交叉写入的操作方式，可以使主***端的数据传输速度相对较高。使用如图16所示的在两个芯片的每个中的两个存储体上同时写入的操作方式，是图9中在多个芯片的每个中的S个存储体上同时写入的一种方式。图18所示的在两个芯片的每个中的两个存储体上执行交叉写入的操作方式，是图10中S个存储体交叉写入的一种方式。因此可以很明显地看出，通过使用在多个芯片中的多个存储体上的同时写入操作或交叉写入操作，可以构成高速写入处理的存储***。
主***端可以任意使用同时写入或者交叉写入。在图18的情况下，虽然在图18的情况下的处理速度是最高的，但是主***也必须连续不断地发送写入命令和写入数据。在图16的情况下，存储卡端会出现少量忙状态，而且处理速度也有略微地下降。然而，主***可以在忙状态期间自由执行另一个处理。
闪速存储器的通用结构
图19作为一个整体示出了闪速存储器芯片CHP1的示例。
闪速存储器芯片CHP1，在一个由单晶硅等材料制成的半导体板(半导体芯片)22上，具有多个可以相互独立操作的存储体，例如两个存储体BNK1和BNK2，用于控制两个存储体BNK1和BNK2上的存储器操作的控制单元25，为存储体BNK1和BNK2设置的状态寄存器26和状态寄存器27，作为到外部的接口的接口控制单元28，分别分配给存储体BNK1和BNK2的修复电路29和30，地址缓冲器31，地址计数器32，和内部电源电路33。控制单元25包括命令解码器40、具有CPU(中央处理器)和操作程序存储器(PGM)的处理器(也被简单地描述为CPU)41、以及数据输入/输出控制单元42。
闪速存储器芯片CHP1的输入/输出端I/O[7:0]通常用于地址输入、数据输入/输出、和命令输入。从输入/输出端I/O[7:0]输入的X地址信号通过接口控制单元28提供给X地址缓冲器31，输入的Y地址信号通过接口控制单元28被预设在Y地址计数器32中。从输入/输出端I/O[7:0]输入的命令通过接口控制单元28提供给命令解码器40。将要从输入/输出端I/O[7:0]提供给存储体BNK1和BNK2的写入数据，通过接口控制单元28提供给数据输入/输出控制电路42。来自存储体BNK1和BNK2的读出数据，通过接口控制单元28，从数据输入/输出控制电路42提供到输入/输出端I/O[7:0]。为了方便起见，输入/输出到输入/输出端I/O[7:0]的信号也被称作信号I/O[7:0]。
接口控制单元28将输出如下信号作为存取控制信号：芯片使能信号/CE、输出使能信号/OE、写使能信号/WE、串行时钟信号SC、复位信号/RES、命令使能信号/CDE。信号名称前面的符号″/″表示该信号的使能电压为低。接口控制单元28根据每一个信号的状态控制到外部的信号接口功能等等。
存储体BNK1和BNK2每一个都具有很多能够重写所存储信息的非易失性存储单元。非易失性存储单元的一部分是用其替换故障存储单元的修复(冗余)存储单元。修复电路29和30每一个都具有一个程序电路(未示出)，该程序电路能够对将被修复存储单元代替的故障存储单元的地址进行编程，并且修复电路29和30每一个都还具有一个地址转换器(未示出)，用于确定将被修复的已编程地址是否被指定为存取地址。从地址缓冲器31中输出用于从存储体BNK1和BNK2中选择一个非易失性存储单元的X地址信号，并且从地址计数器32中输出用于从存储体BNK1和BNK2中选择一个非易失性存储单元的Y地址信号。将X地址信号和Y地址信号提供给修复电路29和30。如果该信号表示一个将被修复的非易失性存储单元的地址，则该地址被替换。如果该信号不表示将被修复的非易失性存储单元的地址，则该信号被传送并且提供给存储体BNK1和BNK2。
虽不构成限制，但是如图20所示，存储体BNK1和BNK2每一个都包括一个存储单元阵列50、一个X地址解码器51、一个Y地址解码器52、一个Y开关电路53、一个读出锁存电路54和一个数据锁存电路55。存储单元阵列50具有很多电可擦可编程的非易失性存储单元。例如，如图21所示，一个非易失性存储单元MC具有在半导体衬底或存储阱SUB中形成的源极S和漏极D，通过氧化膜在一个沟道区上面形成的浮动栅极FG，和通过中间层绝缘薄膜与浮栅FG重叠的控制栅CG。在存储单元阵列50中，在如图22所示的AND型阵列的情形中，示意性显示的子位线SBL通过一个选择MOS晶体管M1连接到主位线MBL，非易失性存储单元MC的漏极耦合到子位线SBL。共用子位线SBL的非易失性存储单元MC的源极通过第二选择MOS晶体管M2共同连接到源线SL。以行方向为单位由位线控制线SDi控制第一选择MOS晶体管M1的切换，以行方向为单位由源线控制线SSi控制第二选择MOS晶体管M2的切换。
图20中的X地址解码器51对X地址信号进行解码，并且根据指定的存储器操作来选择字线WL、位线控制线SDi和源线控制线SSi。Y地址解码器52对从地址计数器32输出的Y地址信号进行解码，并且产生用于位线选择的Y开关电路53的切换控制信号。数据锁存电路55具有数据缓冲器的功能，用于以字节为单位临时保持从外部输入的写入数据。读出锁存电路54读出和锁存从非易失性存储单元读取的存储信息，并且保持从数据锁存电路55给出的用于写入操作的写入控制数据。
如图23所示，存储单元中的数据以字线为单位(即，以扇区为单位)一起被擦除。向选择的字线施加-17V电压，向未被选择的字线施加0V电压，向源线施加0V电压。
如图23所示，为了将数据写到存储单元中，向写选择字线施加17V电压，向写选择位线施加0V电压，向未被选择的位线施加6V电压。当写入高电压施加的时间增加时，存储单元的阈值电压也上升了。向位线施加0V还是6V电压，由将被读出锁存电路锁存的写入控制信息的逻辑值决定。
虽然不构成限制，但是存储单元上执行的读出操作以这种方式进行：向读选择字线施加3.2V电压，源线连接到电路的地电压，经由读出锁存电路向位线施加1.0V电压，并根据位线电势的变化读取存储信息，所述位线电势的变化基于是否存在与存储单元的阈值电压一致的从位线流到源线的电流。
通过Y地址解码器52选择的位线连接到数据输入/输出控制电路42。数据输入/输出控制电路42和输入/输出端I/O[7:0]之间的连接通过接口控制单元28进行控制。
图19中的内部电源电路33产生用于写入、擦除、验证、读取等等的各种操作的电源，并且将它们提供给存储体BNK1和BNK2。
命令解码器40和CPU 41控制整个存储器操作，诸如根据从接口控制单元28提供的存取命令(也简单地称作命令)在使用多个芯片的多个存储体上同时写入，和在使用多个芯片的多个存储体上交叉写入。
虽然不构成限制，但该命令包括：为执行预定格式的命令所需的一个或多个命令代码、地址信息和数据信息。将包括在一条命令中的诸如写入数据的数据信息提供给数据输入/输出控制电路42。包括在该命令中的地址信息被提供给地址缓冲器31，并且必要时，还提供给如上所述的地址计数器32。存储体BNK1和BNK2被映射到不同的存储器地址，并且提供给地址缓冲器31的X地址信号被认为是一个扇区地址，用于指定一个扇区区域，这些扇区区域以例如2048位为一个单元。尤其是，作为X地址信号一部分的信息，例如，最高地址位Am被认为是存储体指定信息，用于指示将要进行存储器操作的存储体，并且将该地址位提供给命令解码器40。命令解码器40指示CPU41使用由存储体指定信息指定的存储体作为存储器操作的对象。提供给地址计数器32的Y地址信号在一个扇区地址的2048位的数据中指定以8位为单位的位置，其中的扇区地址是由X地址信号指定的。在存储器操作的初始状态下，地址计数器32被重置为初始值“0”。当提供Y地址信号时，该值用作地址计数器32的预置值。Y地址计数器32使用该初始值或预置值作为起始地址，并且必要时将顺序增加的Y地址信号顺序地输出到存储体BNK1和BNK2。
图19中的命令解码器40对包括在命令中的命令代码进行解码，根据存储体指定信息Am确定要进行操作的存储体，并且将解码的结果和确定的结果提供给CPU 41。根据该结果，CPU 41将存取控制信号CNT 1和CNT 2提供给存储体BNK1和BNK2以便进行操作，并且CPU 41控制存储体BNK1和BNK2的操作。当存储器操作是擦除或写入操作时，逐步施加一个高电压，在每一步中执行检验操作，并且将检验结果信息VFY1和VFY2返回给CPU 41。当检验结果信息VFY1和VFY2表示仍然没有达到需要的阈值电压状态时，如果时间没有用尽，则CPU 41将通过存取控制信号CNT1和CNT2指示在下一步施加高电压。当检验结果信息VFY1和VFY2表示即使时间已到也仍然没有达到需要的阈值电压状态时，CPU 41通过失败/通过信息FP1和FP2，向状态寄存器26和27给出失败状态。命令解码器40输出操作方式信息MD1和MD2，该操作方式信息MD1和MD2适用于由在此时向状态寄存器26和27给出的命令所指示的操作。状态寄存器26和27通过操作方式信息MD1和MD2，确定由失败/通过信息FP1和FP2通知的“失败”或“通过”的原因，并且在相应的寄存器位中设置失败或通过状态。命令解码器40输入由状态寄存器26和27保存的状态信息ST1和ST2，并且参考该信息确定是否可以接受新的输入命令。例如，如果存储体BNK1处于写入失败状态，则只有当指定存储体BNK1的存取命令是预定的命令、诸如写入重试命令时，才可以接受该存取命令。
状态寄存器26和27保存表示每个存储体的存储器操作状态的信息。由两个状态寄存器26和27保存的信息，可以通过发出输出使能信号/OE，从输入/输出端I/O[7:0]中读出。
图24示出了闪速存储器芯片CHP1的存取命令。该存取命令粗略分为读出操作命令A、擦除操作命令B、写入操作命令C和状态寄存器复位命令D。该图示出了命令名称、含义，和基本命令格式。
第一串行读取命令(串行读取(1))是用于读取扇区中的数据区的命令。第二串行读取命令(串行读取(2))是用于读取扇区管理区的命令。ID读取命令(读取标识代码)是用于读取硅标识、诸如存储容量或闪速存储器芯片序号的命令。第一数据恢复读取命令(数据恢复读取(1))指示将保存在这样一个存储体中的写入数据输出到外部，其中该存储体在一个存储体的写入操作中进入了写入失败状态。第二数据恢复读取命令(数据恢复读取(2))指示将保存在存储体BNK1中的写入数据输出到外部的操作，其中该存储体BNK1在两个存储体的写入操作期间进入了写入失败状态。第三数据恢复读取命令(数据恢复读取(3))指示将保存在存储体BNK2中的写入数据输出到外部，该存储体BNK2在两个存储体的写入操作期间进入了写入失败状态。数据恢复命令用于在出现写入失败时，将保存在闪速存储器中的写入数据输出到外部，以便主装置可以将数据写入到另一个闪速存储器。
扇区擦除命令(扇区擦除)指示以扇区为单位的擦除操作。
第一写入命令(程序(1))指示一个包括扇区擦除序列的写入操作。第二写入命令(程序(2))指示一个在扇区中的数据区上的写入操作。第三写入命令(程序(3))指示一个在扇区中的管理区上的写入操作。第四写入命令(程序(4))指示附加写入。附加写入是在一个作为管理区一部分的存储区等区域上进行的写入操作。程序重试命令(“程序重试”命令)指示在出现写入失败时在同一个存储体中的另一个扇区上重试写入操作。
在各种存取命令每一个的前面，放置一个用十六进制表示的命令代码，诸如“00H”。一条命令、诸如作为命令一部分的ID读出命令(读取标识代码)仅由命令代码构成。在需要地址信息的存取命令中，在命令代码之后放置扇区地址信息SA1和SA2。扇区地址信息SA1和SA2的总位数是16位。一个扇区地址(X地址信息)由16位构成。当对从扇区中间点开始的扇区的一部分进行读取或写入时，在扇区地址信息之后加上Y地址信息就足够了。当和在写入操作中一样写入数据是必需的时，写入数据跟在Y地址信息之后。
在一个扇区擦除命令中，命令代码“B0H”指示擦除操作的开始。作为一条用于指示擦除存储体中的一个扇区的命令，将命令代码“B0H”添加到将被擦除的扇区地址信息SA1和SA2的后面就足够了。当指示并行擦除两个存储体中的扇区时，在第一扇区地址信，息SA1和SA2之后放置第二扇区地址信息SA1※1和SA2※1，并且最后添加命令代码“B0H”就足够了。由第二扇区地址信息SA1※1和SA2※1指定的存储体必须与由第一扇区地址信息SA1和SA2指定的存储体不同。因为擦除一个扇区并不需要Y地址信息和数据信息，所以在第一扇区地址信息SA1和SA2与第二扇区地址信息SA1※1和SA2※1之间，不需要有分隔符代码。
在第一到第四写入存取命令和程序重试命令中，命令代码“40H”是用来指示写入操作开始的命令代码。当并行写入两个存储体时，将命令代码“41H”作为分隔符代码，插在指令信息(诸如地址)和两个存储体BNK1和BNK2的写入数据之间。因为在写入操作中Y地址(地址计数器中的预置地址)的指定是任意的，所以分隔符代码是必需的。分隔符代码“41H”可以被认为是一个指示并行写入操作的命令代码。在写入操作中，由第二扇区地址信息SA1※1和SA2※1指定的存储体，必须与由第一扇区地址信息SA1和SA2指定的存储体不同。两个存储体并行写入命令不是交插操作的对象。在程序重试命令中，扇区地址SA1※3和SA2※3必须选择写入失败的存储体。是否实现限制项由命令解码器40确定。
以上已经根据实施例具体地描述了由发明人实现的本发明。显然，本发明不仅限于所述实施例，而是可以在不脱离本发明要点的情况下进行各种修改。
例如，所述非易失性存储器芯片不仅限于闪速存储单元，还可以是MNOS、高电介质存储单元等等。在存储单元中存储的信息不仅限于二进制数据，还可以是多值数据，例如四值数据。在存储单元能够存储多值数据的情况下，多值数据可以根据阈值电压的变化或通过在存储栅极本地积累电荷来存储。在闪速存储器中的存储单元阵列的结构不仅限于AND型，也可以适当地改为NOR型、NAND型等等。用于擦除和写入操作的阈值电压也可以定义为不同于说明书中的阈值电压。
命令的种类、指定扇区地址的方法、输入写入数据的方法等等都可以与以上所述的不同。例如，输入端不是必须专用于数据、地址和命令。存储体的数目不仅限于两个，还可以是三个或更多。
显然，存储卡的形式不仅限于多媒体卡，本发明还可以应用于根据其它标准的存储卡。这种存储卡的一个例子是，具有多个用于输入/输出数据的端子、并且能够并行输入/输出数据的存储卡。该存储***不仅限于一个存储卡。作为通过将微处理器、存储器等安装在电路板上而构成的数据处理***的一部分，还可以安装闪速存储器芯片和控制芯片。
在应用中，通过所公开的本发明中的典型特征获得的效果将简要描述如下。
因为可以选择在多个非易失性存储器芯片中的多个存储体上的同时写入操作或交叉写入操作，所以在同时写入操作中，比设置时间长很多的写入操作可以很好地并行执行。在交叉写入操作中，可以执行写入设置后的写入操作，以便使写入操作与在另一个存储体上的写入操作部分地重叠。因此，可以使构成一个可以执行高速写入处理的存储***所需的非易失性存储器芯片的数目相对较少。简而言之，本发明能够提供一种存储***，还提供一种存储卡，而不需要安装多到会增加存储卡的大小和成本的大量闪速存储器芯片，就可以提高它们的写入速度。
工业实用性
本发明可以广泛地应用于预定形式的存储卡，诸如多媒体卡、在其上安装了闪速存储器和微处理器的处理器板等等。

Claims (4)

1.一种存储***，包括：
多个非易失性存储器芯片，每个非易失性存储器芯片都具有多个可以相互独立地执行存储器操作的存储体；以及
一个存储控制器，该存储控制器可以分别控制对所述非易失性存储器芯片每一个的存取，
其中在向一个非易失性存储器芯片给出一条指定一个地址的写入指令、以及在那之后向所述一个非易失性存储器芯片给出一条指定另一个地址的写入指令的情形下，所述存储控制器可以根据指示同时写入操作的命令代码和指示交叉写入操作的命令代码之间的差别、有选择地指示进行所述同时写入操作或所述交叉写入操作，
其中在向所述多个非易失性存储器芯片中的所述一个非易失性存储器芯片给出一条指定所述另一个地址的写入指令之后，所述存储控制器可以向所述多个非易失性存储器芯片中的另一个非易失性存储器芯片给出一条指定又一个地址的写入指令，
其中所述同时写入操作是用于开始向所述一个地址和所述另一个地址两者写入，
其中所述交叉写入操作是用于在开始写入之后、开始向所述另一个地址写入，
其中所述一个地址、所述另一个地址和所述又一个地址中的每一个是彼此不同的，
其中所述一个地址和所述另一个地址用于存取所述一个非易失性存储器芯片中彼此不同的存储体，以及
其中所述又一个地址用于存取所述另一个非易失性存储器芯片，该非易失性存储器芯片是不同于所述一个非易失性存储器芯片的非易失性存储器芯片。
2.根据权利要求1的存储***，其特征在于：
所述同时写入操作是在串行的多个指定存储体的写入操作指令之后，在多个存储体上在同一时序开始执行的写入操作，以及
所述交叉写入操作是在已经开始的写入操作期间，响应于指定另一个存储体的写入指令，而开始一个新的写入操作的写入操作。
3.根据权利要求2的存储***，其特征在于：
所述存储控制器根据伴随写入地址信息和写入数据信息的命令代码之间的差别，区分所述同时写入操作指令和所述交叉写入操作指令，并且指示进行写入操作。
4.根据权利要求1的存储***，其特征在于：
所述非易失性存储器芯片每个都具有一个芯片选择端和其它多个存取端，以及
所述存储控制器具有一个芯片选择信号输出端，该芯片选择信号输出端分别连接到所述非易失性存储器芯片每一个的所述芯片选择端，并且所述存储控制器还具有多个存取信息端，它们共同连接到所述非易失性存储器芯片每一个的所述存取端。
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