JPH06282994A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【目的】 ブロック消去後のブロック消去ベリファイ
時、ブロック選択用アドレスを指定しなくてよい半導体
記憶装置を得ること。 【構成】 メモリセルアレイと外部から入力されたアド
レス信号をデコードし、前記メモリセルアレイのうち行
方向のメモリセルを選択するためのロウ選択手段と、外
部から入力されたアドレス信号をデコードし、前記メモ
リセルアレイのうち列方向のメモリセルを選択するため
のコラム選択手段、及び上記コラム選択手段の出力に応
じて上記メモリセルアレイのうちある単位ブロック毎に
消去を行うブロック選択用アドレスラッチ回路を備え
た。 【効果】 ブロック消去後のブロック消去ベリファイ
時、ブロック選択用アドレスを指定しなくてもよく、動
作を簡易にできる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は半導体記憶装置に関
し、特に単位ブロック毎に消去を行う単位ブロック消去
手段を備えたものに関するものである。

【０００２】

【従来の技術】図３は従来のフラッシュＥＥＰＲＯＭの
概略ブロック図である。この図３に示したフラッシュＥ
ＥＰＲＯＭは、IEEE Journal of Solid-State Circuit
s, Vol.23, No.5, October 1988, pp1157〜1163に示さ
れているものである。図３を参照して以下説明する。メ
モリセルアレイ１の周辺には、Ｙゲート２と、ソース線
スイッチ３と、Ｘデコーダ４と、Ｙデコーダ５とが設け
られている。Ｘデコーダ４及びＹデコーダ５にはアドレ
スレジスタ６が接続され、外部から入力されたアドレス
信号が入力される。メモリセルアレイ１には、Ｙゲート
２を介してセンスアンプ８が接続される。センスアンプ
８は入出力バッファ９に接続される。

【０００３】プログラム電圧発生回路１０とベリファイ
電圧発生回路１１が設けられていて、外部から供給され
た電源Ｖcc，Ｖppとは異なる電圧が発生され、この電圧
がＹゲート２と、Ｘデコーダ４などに与えられる。外部
から入力されたデータにより、動作モードの設定を行う
コマンドラッチ１２と、コマンドデコーダ１３が設けら
れていて、さらに制御回路１４には外部からの制御信号
であるライトイネーブル信号／ＷＥ，チップイネーブル
信号／ＣＥ，アウトプットイネーブル信号／ＯＥが与え
られる。また、制御回路１４からアドレスラッチイネー
ブル信号ＡＬＥがアドレスレジスタ６（Ａ0 〜Ａ17）へ
与えられる。

【０００４】図４は図３に示したメモリセルの断面図で
ある。図４を参照して、メモリセルは、半導体基板１５
上に形成されたフローティングゲート１６と、コントロ
ールゲート１７と、ソース拡散領域１８と、ドレイン拡
散領域１９とを含む。フローティングゲート１６と基板
１５との間の酸化膜厚は、例えば１００オングストロー
ムくらいに薄く、トンネル現象を利用したフローティン
グゲート１６の電子の移動を可能としている。

【０００５】図５は図４に示したメモリセルアレイの構
成の一部を示す図である。図５を参照して以下説明す
る。メモリセルアレイはそのドレインがビット線２４に
接続され、コントロールゲートがワード線２５に接続さ
れている。ワード線２５はＸデコーダ４に接続され、ビ
ット線２４はＹデコーダ５の出力がそのゲートに入力さ
れるＹゲートトランジスタ２６を介してＩ／Ｏ線２７に
接続される。Ｉ／Ｏ線２７にはセンスアンプ８、及び書
き込み回路７が接続され、ソース線２８はソース線スイ
ッチ３に接続されている。

【０００６】次に図３ないし図５を参照して、従来のフ
ラッシュメモリの動作について説明する。まず、図５に
示した点線で囲まれたメモリセルにデータを書き込む場
合の動作について説明する。外部から入力されたデータ
に応じて、書き込み回路７が活性化され、Ｉ／Ｏ線２７
にプログラム電圧Ｖpp（約７Ｖ）が供給される。同時
に、アドレス信号によりＹデコーダ５及びＸデコーダ４
を介してＹゲート２６，ワード線２５が選択され、Ｖpp
が該メモリセルに印加される。ソース線２８はプログラ
ム時にはソース線スイッチ３により接地される。このよ
うにして、Ｘ，Ｙの各デコーダにより選択された図５中
に示した点線で囲まれたメモリセルのみに電流が流れ、
ホットエレクトロンが発生し、そのしきい値電圧が高く
なる。

【０００７】一方、消去は以下のようにして行われる。
まず、Ｘデコーダ４及びＹデコーダ５が非活性化され、
すべてのメモリセルが非選択にされ、即ち、各メモリセ
ルのワード線２５が接地され、ドレインはオープンにさ
れる。一方、ソース線２８にはソース線スイッチ３より
高電圧が与えられる。このようにして、トンネル現象に
よりメモリセルアレイのしきい値は低い方にシフトす
る。

【０００８】ソース線はブロックごとに分けてあるた
め、ブロック選択アドレスによって各ブロックごとに分
割消去できる。

【０００９】次に、読み出し動作について説明する。書
き込み動作と同様にして、図５の点線で囲まれたメモリ
セルの読み出しについて説明する。まず、アドレス信号
がＹデコーダ５とＸデコーダ４とによってデコードさ
れ、選択されたＹゲート２６とワード線２５が“Ｈ”レ
ベルとなる。このとき、ソース線２８はソース線スイッ
チ３によって接地される。このようにして、該メモリセ
ルにデータが書き込まれて、そのしきい値が高ければ、
該メモリセルのコントロールゲートにワード線２５から
“Ｈ”レベル信号が与えられても該メモリセルはオンせ
ず、ビット線２４からソース線２８に電流は流れない。

【００１０】一方、該メモリセルが消去されている時
は、逆に該メモリセルはオンするため、ビット線２４か
らソース線２８に電流が流れる。メモリセルを介して電
流が流れるか否かをセンスアンプ８で検出し、読み出し
データ“１”，“０”が得られる。このようにして、フ
ラッシュメモリのデータの書き込み、及び読み出しが行
われる。

【００１１】次に、図３，図６，図７，図８，図９，及
び図１０を参照して書き込み，消去動作について説明す
る。従来、フラッシュメモリにおいては、書き込み，消
去のモード設定は入力データの組合せで行われる。つま
り、書き込みイネーブル信号／ＷＥの立上がりのデータ
によって動作モード設定が行われる。まず、図３、図
７、及び図９を参照して書き込みの場合について説明す
る。初めに、Ｖcc，Ｖppがステップ（図示ではＳと略称
する）Ｓ１において立上げられ、続いてステップＳ２に
おいて書き込みイネーブル信号／ＷＥが立下げられる。
その後、書き込みイネーブル信号／ＷＥの立上がりのタ
イミングで入力データ４０H （Ｄ０〜Ｄ１５）がコマン
ドラッチ１２にラッチされる。その後、入力データがコ
マンドデコーダ１３によってデコードされ、動作モード
がプログラムモードにされる。

【００１２】次に、ステップＳ３において、書き込みイ
ネーブル信号／ＷＥが再度立下げられ、アドレスレジス
タ６に外部からのアドレス信号がラッチされ、書き込み
イネーブル信号／ＷＥの立上がりでデータＤIN（Ｄ０〜
Ｄ１５）がラッチされる。

【００１３】次に、ステップＳ４において、プログラム
電圧発生回路１０からプログラムパルスが発生され、Ｘ
デコーダ４、及びＹデコーダ５に印加される。このよう
にして、前述のごとくプログラムが行われる。

【００１４】次に、ステップＳ５において、書き込みイ
ネーブル信号／ＷＥが立下げられ、入力データ（Ｃ０H
）が入力されてコマンドラッチ１２にラッチされる。

【００１５】続いて、ステップＳ５において、書き込み
イネーブル信号／ＷＥの立上がりとともに、動作モード
がプログラムベリファイモードとなる。このとき、ベリ
ファイ電圧発生回路１１によってチップ内部でプログラ
ムベリファイ電圧（〜６．５Ｖ）が発生され、Ｘデコー
ダ４とＹデコーダ５とに与えられる。このため、メモリ
セルアレイ１のコントロールゲートに与えられる電圧が
通常の読み出し時（〜５Ｖ）より高くなり、不十分なし
きい値シフトを示すものはオンしやすくなり、書き込み
不良を発見できるようになる。

【００１６】次に、ステップＳ７で読み出しを行って、
書き込みデータのチェックを行う。ステップＳ８におい
て、書き込み不良であることが判断されれば、再度ステ
ップＳ２〜Ｓ７の処理を行って書き込みを行う。書き込
みが正常になされていれば、ステップＳ９においてモー
ドを読み出しモードにセットし、プログラムを終了す
る。

【００１７】次に、図３、図６、及び図１０を参照し
て、チップ一括消去動作について説明する。まず、ステ
ップＳ１０において、Ｖcc，Ｖppが立上げられ、続いて
前述の書き込みフロー処理に従って、ステップＳ１１で
全ビットに“０”の書き込みを行う。消去されたメモリ
セルをさらに消去すると、メモリセルアレイ１が過消去
されるためである。

【００１８】次に、書き込みイネーブル信号／ＷＥを立
下げて消去コマンドを入力する。即ち、ステップＳ１２
において入力データ２０H を入力する。

【００１９】続いて、ステップ１３において、消去確認
のコマンド入力を行い（入力データ２０H を再入力す
る）、ステップＳ１４において、書き込みイネーブル信
号／ＷＥの立上がりとともに内部で消去パルスが発生さ
れる。即ち、ソース線スイッチ３を介してメモリセルア
レイ１のソースにＶppが与えられる。その後、書き込み
イネーブル信号／ＷＥの立下がりまでソース線２８にＶ
ppが印加される。同時に、その立下がりとともに、アド
レスも再度アドレスレジスタ６にラッチされる。

【００２０】次に、ステップＳ１５において、書き込み
イネーブル信号／ＷＥの立上がりで消去ベリファイコマ
ンド（Ａ０H ）が入力され、消去ベリファイモードに設
定される。

【００２１】消去ベリファイモードでは、ベリファイ電
圧発生回路１１によって消去ベリファイ（〜３．２Ｖ）
がＸデコーダ４とＹゲート２に与えられる。このため、
メモリセルアレイ１のコントロールゲートに与えられる
電圧が通常の読み出し時（５Ｖ）より低くなり、消去不
十分なメモリセルをオンしにくくなる。このようにし
て、消去の確認をより確実に行えるようになる。

【００２２】次に、ステップＳ１６において読み出しを
行い、実際の消去（消去状態の電気的レベル）の確認が
行われる。

【００２３】次に、ステップＳ１７において、消去不十
分であることが判別されれば、さらに消去を繰り返し、
消去が十分であればステップＳ１８においてアドレスを
インクリメントし、次のアドレスの消去データのベリフ
ァイが行われる。

【００２４】次に、ステップＳ１９において、ベリファ
イしたアドレスが最終であることが判別されると、ステ
ップＳ２０において動作モードを読み出しモードに設定
して一連の動作を終了する。

【００２５】以下に、図３，図８，図１１を参照して、
ブロック消去動作について説明する。まず、ステップＳ
１０において、Ｖcc，Ｖppが立上げられ、続いて前述の
書き込みフロー処理に従って、ステップＳ１１で消去し
たいブロックに“０”の書き込みを行う。次に書き込み
イネーブル信号／ＷＥを立下げてブロック消去コマンド
を入力する。即ち、ステップＳ１２において、（６０H
）を入力する。続いて、ステップ１２ａにおいて、ブ
ロックアドレスを入力する。

【００２６】次に、ステップ１３において、消去確認の
コマンド入力が行われ、書き込みイネーブル信号／ＷＥ
の立上がりとともに内部で消去パルスが発生される。即
ち、ソース線スイッチ３を介してメモリセルアレイ１
の、上記ステップＳ１２ａにおいて入力されたブロック
アドレスにより選択されたブロックのソースに、Ｖppが
与えられる。その後、書き込みイネーブル信号／ＷＥの
立下がりで、アドレスも再度アドレスレジスタ６にラッ
チされる。ステップＳ１５において書き込みイネーブル
信号／ＷＥの立上がりで消去ベリファイコマンド（Ａ０
H ）が入力され、消去ベリファイモードに設定される。

【００２７】消去ベリファイモードでは、ベリファイ電
圧発生回路によって消去ベリファイ電圧（〜３．２Ｖ）
がＸデコーダ４とＹゲート２に与えられる。このため、
メモリセルアレイのコントロールゲートに与えられる電
圧が通常の読み出し時（５Ｖ）より低くなり、消去不十
分なメモリセルをオンしにくくなる。このようにして、
消去の確認をより確実に行えるようになる。

【００２８】次に、ステップＳ１６において読み出しを
行い、実際の消去（消去状態の電気的レベル）の確認が
行われる。

【００２９】ステップＳ１７において消去不十分である
ことが判別されれば、さらに消去を繰り返し、消去が十
分であれば、ステップＳ１８においてアドレスをインク
リメントし、次のアドレスの消去データのベリファイが
行われる。ステップＳ１９において、そのベリファイし
たアドレスが、選択されたブロックの最終アドレスであ
ることが判別されると、ステップＳ２０において動作モ
ードを読み出しモードに設定して一連の動作を終了す
る。

【００３０】

【発明が解決しようとする課題】従来のフラッシュメモ
リは、以上のように構成されており、ブロック消去後の
ブロック消去ベリファイにおいても、ブロック選択用ア
ドレスを指定しなければならなかった。

【００３１】この発明は上記のような問題点を解消する
ためになされたもので、ブロック消去後のブロック消去
ベリファイにおいて、ブロック選択用アドレス指定をし
なくてもよい不揮発性半導体記憶装置を提供することを
目的とする。

【００３２】

【課題を解決するための手段】この発明にかかる不揮発
性半導体記憶装置は、少なくとも行及び列方向にアレイ
状に配置され、電気的に情報の書き込み，消去が可能な
不揮発性メモリトランジスタを含む複数のメモリセル
と、入力されるアドレス信号をラッチするアドレス信号
ラッチ回路と、上記アドレス信号ラッチ回路から入力さ
れたアドレス信号をデコードし、上記メモリセルアレイ
のうち、行方向のメモリセルを選択するためのロウ選択
手段と、上記アドレス信号ラッチ回路から入力されたア
ドレス信号をデコードし、上記メモリセルアレイのう
ち、列方向のメモリセルを選択するためのコラム選択手
段と、上記コラム選択手段の出力に応じて上記メモリセ
ルのうちある単位ブロック毎に消去を行う単位ブロック
消去手段とを備えたものである。

【００３３】またこの発明は、上記半導体記憶装置にお
いて、上記単位ブロック消去手段を、ブロック消去後に
発生する信号を入力としこれによりＡＬＥ２信号を発生
し、該ＡＬＥ２信号に応じてコラム選択アドレス信号を
出力するものとしたものである。

【００３４】またこの発明は、上記半導体記憶装置にお
いて、上記アドレス信号ラッチ回路を、上記メモリセル
アレイのうちの所要のブロック選択を行う、制御回路か
らのＡＬＥ２信号に応じてコラム制御アドレスを保持す
るブロック選択アドレスバッファ回路を有するものとし
たものである。

【００３５】

【作用】この発明における不揮発性半導体記憶装置は、
ＡＬＥ２信号発生回路およびブロック選択アドレスバッ
ファ回路を有するブロック選択用アドレスラッチ回路に
より、ブロックアドレスをラッチしておくようにしたか
ら、ブロック消去後のブロック消去ベリファイのブロッ
ク選択アドレスの指定をなくすことができる。

【００３６】また、上記単位ブロック消去手段を実行す
る制御回路内の処理ステップの数を削減することができ
る。

【００３７】

【実施例】

実施例１．図１はこの発明の一実施例による不揮発性半
導体記憶装置の全体の構成を示す概略ブロック図であ
る。この図１に示した実施例は以下の点を除いて上記図
３の従来例と同じである。即ち、制御回路１４内にＡＬ
Ｅ２信号発生回路２００が設けられ、該ＡＬＥ２信号発
生回路２００において作られたＡＬＥ２信号はアドレス
レジスタ６内のブロック選択アドレスバッファ回路Ａ13
〜Ａ17へ与えられる。そして、該ＡＬＥ２信号発生回路
２００からブロック選択アドレスバッファ回路Ａ13〜Ａ
17までの回路を、ブロック選択用アドレスラッチ回路と
称する。

【００３８】また、従来よりのＡＬＥ信号発生回路１０
０において作られたＡＬＥ信号は、アドレスレジスタ６
内のアドレス信号バッファ回路Ａ0 〜Ａ12へのみ与えら
れこととなる。

【００３９】また、図２(a) は、アドレス信号ラッチ回
路のうちのＡＬＥ信号発生回路１００の具体的なブロッ
ク図である。図２(a) を参照して、信号Ａは読み出し時
は“Ｌ”レベル、信号Ｂ，Ｃは／ＷＥの立下がりで出力
されるパルスである。従って、この回路により、読み出
し時、又は／ＷＥの立下がり時は、ＡＬＥは“Ｈ”レベ
ルになる。

【００４０】図２(b) は、ブロック選択用アドレスラッ
チ回路のうちのＡＬＥ２信号発生回路２００の具体的な
ブロック図である。図２(b) を参照して信号Ａは読み出
し時は“Ｌ”レベル、信号Ｂ，Ｃは／ＷＥの立下がりで
出るパルスである。信号Ｄはブロック消去後に出る信号
で、ブロック消去後なら“Ｈ”が出る。従って、この回
路により、読み出し時、又は／ＷＥの立下がり時は、Ａ
ＬＥ２信号は“Ｈ”に、ブロック消去後はＡＬＥ２信号
は“Ｌ”になる。

【００４１】図２(c) (d) は、図１に示したアドレスレ
ジスタ回路６の具体的なブロック図であり、図２(c)
は、ブロック選択用アドレスバッファ（レジスタ）回路
の回路図、図２(d) はＸ，Ｙ選択用アドレスレジスタ回
路の回路図である。

【００４２】図２(c) において、ＣＥＢはチップイネー
ブル信号、Ｑ１，Ｑ２，Ｑ３，Ｑ４はｐチャネトランジ
スタ、Ｑ１１，Ｑ１２，Ｑ１３，Ｑ１４はｎチャネルト
ランジスタ、Ｉ1 〜Ｉ5 はインバータ、Ａdd，／Ａddは
アドレス信号である。

【００４３】図２(d) において、ＣＥＢはチップイネー
ブル信号、Ｑ１，Ｑ２，Ｑ３，Ｑ４はｐチャネトランジ
スタ、Ｑ１１，Ｑ１２，Ｑ１３，Ｑ１４はｎチャネルト
ランジスタ、Ｉ6 〜Ｉ10はインバータ、Ａdd，／Ａddは
アドレス信号である。

【００４４】図２(c) ブロック選択用アドレスレジスタ
にはＡＬＥ２信号，ＣＥＢ信号，ブロック選択用アドレ
ス信号が入力され，ＡＬＥ２信号の条件によりブロック
選択用アドレス信号端に入力された該アドレスが、ラッ
チ、またはアンラッチされる。即ち、前述のごとくブロ
ック消去後のみＡＬＥ２は“Ｌ”になり、該アドレスを
ラッチする。

【００４５】また、図２(d) Ｘ，Ｙ選択用アドレスレジ
スタにはＡＬＥ信号，ＣＥＢ信号，Ｘ，Ｙ選択用アドレ
ス信号が入力され，ＡＬＥ信号の条件によりＸ，Ｙ選択
用アドレス信号端に入力された該アドレスが、ラッチ、
またはアンラッチされる。即ち、前述のごとく読み出し
時、又は／ＷＥの立下がり時以外は、ＡＬＥは“Ｌ”に
なり該アドレスをラッチするが、読み出し時、又は／Ｗ
Ｅの立下がり時には該アドレスをラッチしない。つま
り、ブロック消去後はＡＬＥは“Ｈ”になり該アドレス
をラッチしないこととなる。

【００４６】このような本実施例では、ブロック選択用
アドレスラッチ回路により、ブロックアドレスをラッチ
しておくようにしたから、ブロック消去後のブロック消
去ベリファイのブロック選択アドレスの指定をなくすこ
とができる効果が得られる。

【００４７】

【発明の効果】以上のように、この発明にかかる半導体
記憶装置によれば、ブロック選択用アドレスラッチ回路
により、ブロックアドレスをラッチしておくようにした
から、ブロック消去後のブロック消去ベリファイ時には
ブロック選択用アドレスは指定しなくてもよくなり、動
作を簡易にすることができる効果がある。

【００４８】また、上記単位ブロック消去手段を実行す
る制御回路内の処理ステップの数を削減し、処理速度を
向上することができる効果がある。

【図面の簡単な説明】

【図１】この発明の一実施例による不揮発性半導体記憶
装置の概略ブロック図である。

【図２】上記実施例のアドレス信号ラッチ回路の具体的
なブロック図である。

【図３】従来のフラッシュメモリによる不揮発性半導体
記憶装置の概略ブロック図である。

【図４】一般的なフラッシュメモリのメモリセルの断面
図である。

【図５】メモリセルアレイ周辺の回路図である。

【図６】従来のフラッシュメモリのチップ一括消去動作
を説明するためのフロー図である。

【図７】従来のフラッシュメモリのプログラム動作を説
明するためのフロー図である。

【図８】従来のフラッシュメモリのブロック消去動作を
説明するためのフロー図である。

【図９】従来のフラッシュメモリのプログラム動作を説
明するための動作タイミング図である。

【図１０】従来のフラッシュメモリのチップ一括消去動
作を説明するための動作タイミング図である。

【図１１】従来のフラッシュメモリのブロック消去動作
を説明するための動作タイミング図である。

【符号の説明】

１ メモリセルアレイ ２ Ｙゲート ３ ソース線スイッチ ４ Ｘデコーダ ５ Ｙデコーダ ６ アドレスレジスタ ８ センスアンプ ９ 入出力バッファ １０ プログラム電圧発生回路 １１ ベリファイ電圧発生回路 １２ コマンドラッチ １３ コマンドデコーダ １４ 制御回路

Claims (3)

【特許請求の範囲】
1. 【請求項１】 少なくとも行及び列方向にアレイ状に配
   置され、電気的に情報の書き込み，消去が可能な不揮発
   性メモリトランジスタを含む複数のメモリセルと、 入力されるアドレス信号をラッチするアドレス信号ラッ
   チ回路と、 上記アドレス信号ラッチ回路から入力されたアドレス信
   号をデコードし、上記メモリセルアレイのうち、行方向
   のメモリセルを選択するためのロウ選択手段と、 上記アドレス信号ラッチ回路から入力されたアドレス信
   号をデコードし、上記メモリセルアレイのうち、列方向
   のメモリセルを選択するためのコラム選択手段と、 上記コラム選択手段の出力に応じて上記メモリセルアレ
   イのうちある単位ブロック毎に消去を行う単位ブロック
   消去手段とを備えたことを特徴とする不揮発性半導体記
   憶装置。
2. 【請求項２】 請求項１記載の半導体記憶装置におい
   て、 上記単位ブロック消去手段は、ブロック消去後に発生す
   る信号を入力とし、これによりＡＬＥ２信号を発生し、
   該ＡＬＥ２信号に応じてコラム選択アドレス信号を出力
   するものであることを特徴とする半導体記憶装置。
3. 【請求項３】 請求項１記載の半導体記憶装置におい
   て、 上記アドレス信号ラッチ回路は、上記メモリセルアレイ
   のうちの所要のブロック選択を行う、制御回路からのＡ
   ＬＥ２信号に応じてコラム制御アドレスを保持するブロ
   ック選択アドレスバッファ回路を有するものであること
   を特徴とする半導体記憶装置。