KR20170089069A - 메모리 시스템 및 그의 동작방법 - Google Patents

메모리 시스템 및 그의 동작방법 Download PDF

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Abstract

본 발명의 실시 예들은 메모리 시스템에서 메모리 장치에 대한 다수의 상태들을 나타내는 상태 정보를 계층적으로 생성 및 처리하기 위한 장치 및 방법을 제공한다. 본 발명의 일 실시 예에 따르면, 메모리 장치는, 적어도 하나의 저장 영역을 포함하는 메모리부와, 상기 메모리부에 대한 다수의 상태들을 공통적으로 나타내는 상태 정보를 생성하는 제어 로직을 포함한다

Description

메모리 시스템 및 그의 동작방법{MEMORY SYSTEM AND OPERATION METHOD FOR THE SAME}
본 발명은 반도체 설계 기술에 관한 것으로서, 구체적으로 프리패치 동작을 지원하는 메모리 시스템 및 그의 동작방법에 관한 것이다.
최근 컴퓨터 환경에 대한 패러다임(paradigm)이 언제, 어디서나 컴퓨터 시스템을 사용할 수 있도록 하는 유비쿼터스 컴퓨팅(ubiquitous computing)으로 전환되고 있다. 이로 인해 휴대폰, 디지털 카메라, 노트북 컴퓨터 등과 같은 휴대용 전자 장치의 사용이 급증하고 있다. 이와 같은 휴대용 전자 장치는 일반적으로 메모리 장치를 이용하는 메모리 시스템, 다시 말해 데이터 저장 장치를 사용한다. 데이터 저장 장치는 휴대용 전자 장치의 주 기억 장치 또는 보조 기억 장치로 사용된다.
메모리 장치를 이용한 데이터 저장 장치는 기계적인 구동부가 없어서 안정성 및 내구성이 뛰어나며, 또한 정보의 액세스 속도가 매우 빠르고 전력 소모가 적다는 장점이 있다. 이러한 장점을 갖는 메모리 시스템의 일 예로 데이터 저장 장치는, USB(Universal Serial Bus) 메모리 장치, 다양한 인터페이스를 갖는 메모리 카드, 솔리드 스테이트 드라이브(SSD: Solid State Drive) 등을 포함한다.
본 발명의 실시 예들은 메모리 시스템에서 메모리 장치에 대한 다수의 상태들을 나타내는 상태 정보를 계층적으로 생성 및 처리하기 위한 장치 및 방법을 제공함에 있다.
본 발명의 실시 예들은 메모리 시스템에서 메모리 장치에 대한 다수의 상태들을 일부 상태 정보만을 이용하여 확인할 수 있도록 하는 장치 및 방법을 제공함에 있다.
본 발명의 일 실시 예에 따르면, 메모리 장치는 적어도 하나의 저장 영역을 포함하는 메모리부와, 상기 메모리부에 대한 다수의 상태들을 공통적으로 나타내는 상태 정보를 생성하는 제어 로직을 포함한다.
본 발명의 다른 실시 예에 따르면, 메모리 장치의 동작 방법은, 적어도 하나의 저장 영역을 포함하는 메모리부에 대한 다수의 상태들을 확인하는 과정과, 상기 다수의 상태들을 공통적으로 나타내는 상태 정보를 생성하는 과정을 포함한다.
본 발명의 또 다른 실시 예에 따르면, 메모리 장치에 연결되는 외부 장치의 동작 방법은, 상기 메모리 장치에 대한 다수의 상태들을 공통적으로 나타내는 상태 정보를 상기 메모리 장치로부터 수신하는 과정과, 상기 상태 정보에 기초하여 상기 다수의 상태들을 확인하는 과정을 포함한다.
본 발명의 실시 예들에 따르면, 메모리 장치의 상태가 증가함에 따라 이 상태를 정해진 크기(예; 1바이트)의 상태 정보로 표현하기가 곤란한 경우에도, 대표 상태 정보만을 전송함으로써 상태 종류의 증가에 따라 상태 읽기 명령 또는 정보의 종류를 증가시키는 경우에 비하여 성능을 개선할 수 있는 효과가 있다.
본 발명 및 그의 효과에 대한 보다 완벽한 이해를 위해, 첨부되는 도면들을 참조하여 하기의 설명들이 이루어질 것이고, 여기서 동일한 참조 부호들은 동일한 부분들을 나타낸다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 일 예를 개략적으로 도시한 도면이다.
도 2는 본 발명의 실시 예에 따른 메모리 시스템에서 메모리 장치의 일 예를 개략적으로 도시한 도면이다.
도 3은 본 발명의 실시 예에 따른 메모리 장치에서 메모리 블록들의 메모리 셀 어레이 회로를 개략적으로 도시한 도면이다.
도 4 내지 도 11은 본 발명의 실시 예에 따른 메모리 시스템에서 메모리 장치 구조를 개략적으로 도시한 도면이다.
도 12는 본 발명의 실시 예들이 적용될 수 있는 메모리 장치의 구성을 도시한 도면이다.
도 13은 본 발명의 실시 예들에 따른 메모리 장치의 구성을 도시한 도면이다.
도 14는 본 발명의 실시 예들에 따른 상태 정보 처리 절차를 도시한 도면이다.
도 15는 본 발명의 실시 예들에 따른 상태 정보의 구성 예들을 도시한 도면들이다.
도 16a 내지 도 16b는 본 발명의 실시 예들에 따른 상태 정보의 생성 동작의 예들을 도시한 도면들이다.
도 17은 본 발명의 실시 예들에 따른 외부 장치에 의한 상태 정보 처리 흐름을 도시한 도면이다.
이하 본 발명의 실시 예들을 첨부한 도면들을 참조하여 상세히 설명한다. 그리고, 하기에서는 본 발명의 실시예들에 따른 동작을 이해하는데 필요한 부분만이 설명되며, 그 이외의 부분의 설명은 본 발명의 요지를 흩트리지 않도록 생략될 것이라는 것을 유의하여야 한다. 그리고 후술되는 용어들은 본 발명의 실시예들에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시 예들을 가질 수 있는 바, 특정 실시 예들을 도면들에 예시하여 상세하게 설명한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 할 것이다. 따라서 본 특허 명세서에서 본 발명의 원리들을 설명하기 위해 사용되는 도 1 내지 도 9는 단지 예시를 위한 것인 바, 발명의 범위를 제한하는 어떠한 것으로도 해석되어서는 아니될 것이다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 일 예를 개략적으로 도시한 도면이다.
도 1을 참조하면, 데이터 처리 시스템(100)은, 호스트(Host)(102) 및 메모리 시스템(110)을 포함한다.
그리고, 호스트(102)는, 예컨대, 휴대폰, MP3 플레이어, 랩탑 컴퓨터 등과 같은 휴대용 전자 장치들, 또는 데스크탑 컴퓨터, 게임기, TV, 프로젝터 등과 같은 전자 장치들을 포함한다.
또한, 메모리 시스템(110)은, 호스트(102)의 요청에 응답하여 동작하며, 특히 호스트(102)에 의해서 액세스되는 데이터를 저장한다. 다시 말해, 메모리 시스템(110)은, 호스트(102)의 주 기억 장치 또는 보조 기억 장치로 사용될 수 있다. 여기서, 메모리 시스템(110)은 호스트(102)와 연결되는 호스트 인터페이스 프로토콜에 따라, 다양한 종류의 저장 장치들 중 어느 하나로 구현될 수 있다. 예를 들면, 메모리 시스템(110)은, 솔리드 스테이트 드라이브(SSD: Solid State Drive), MMC, eMMC(embedded MMC), RS-MMC(Reduced Size MMC), micro-MMC 형태의 멀티 미디어 카드(MMC: Multi Media Card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(SD: Secure Digital) 카드, USB(Universal Storage Bus) 저장 장치, UFS(Universal Flash Storage) 장치, CF(Compact Flash) 카드, 스마트 미디어(Smart Media) 카드, 메모리 스틱(Memory Stick) 등과 같은 다양한 종류의 저장 장치들 중 어느 하나로 구현될 수 있다.
아울러, 메모리 시스템(110)을 구현하는 저장 장치들은, DRAM(Dynamic Random Access Memory), SRAM(Static RAM) 등과 같은 휘발성 메모리 장치와 ROM(Read Only Memory), MROM(Mask ROM), PROM(Programmable ROM), EPROM(Erasable ROM), EEPROM(Electrically Erasable ROM), FRAM(Ferromagnetic ROM), PRAM(Phase change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), 플래시 메모리 등과 같은 비휘발성 메모리 장치로 구현될 수 있다.
그리고, 메모리 시스템(110)은, 호스트(102)에 의해서 액세스되는 데이터를 저장하는 메모리 장치(150), 및 메모리 장치(150)로의 데이터 저장을 제어하는 컨트롤러(130)를 포함한다.
여기서, 컨트롤러(130) 및 메모리 장치(150)는 하나의 반도체 장치로 집적될 수 있다. 일 예로, 컨트롤러(130) 및 메모리 장치(150)는 하나의 반도체 장치로 집적되어 SSD를 구성할 수 있다. 메모리 시스템(110)이 SSD로 이용되는 경우, 메모리 시스템(110)에 연결되는 호스트(102)의 동작 속도는 획기적으로 개선될 수 있다.
컨트롤러(130) 및 메모리 장치(150)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(130) 및 메모리 장치(150)는, 하나의 반도체 장치로 집적되어, PC 카드(PCMCIA: Personal Computer Memory Card International Association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억 장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.
또 다른 일 예로, 메모리 시스템(110)은, 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 태블릿 컴퓨터(tablet computer), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), DMB (Digital Multimedia Broadcasting) 재생기, 3차원 텔레비전(3-dimensional television), 스마트 텔레비전(smart television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 데이터 센터를 구성하는 스토리지, 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등을 구성할 수 있다.
한편, 메모리 시스템(110)의 메모리 장치(150)는, 전원이 공급되지 않아도 저장된 데이터를 유지할 수 있으며, 특히 라이트(write) 동작을 통해 호스트(102)로부터 제공된 데이터를 저장하고, 리드(read) 동작을 통해 저장된 데이터를 호스트(102)로 제공한다. 그리고, 메모리 장치(150)는, 복수의 메모리 블록(memory block)들(152,154,156)을 포함하며, 각각의 메모리 블록들은, 복수의 페이지들(pages)을 포함하며, 또한 각각의 페이지들은, 복수의 워드라인(WL: Word Line)들이 연결된 복수의 메모리 셀들을 포함한다. 또한, 메모리 장치(150)는, 비휘발성 메모리 장치, 일 예로 플래시 메모리가 될 수 있으며, 이때 플래시 메모리는 3D 입체 스택(stack) 구조가 될 수 있다. 여기서, 메모리 장치(150)의 구조 및 메모리 장치(150)의 3D 입체 스택 구조에 대해서는, 이하 도 2 내지 도 11을 참조하여 보다 구체적으로 설명할 예정임으로, 여기서는 그에 관한 구체적인 설명을 생략하기로 한다.
그리고, 메모리 시스템(110)의 컨트롤러(130)는, 호스트(102)로부터의 요청에 응답하여 메모리 장치(150)를 제어한다. 예컨대, 컨트롤러(130)는, 메모리 장치(150)로부터 리드된 데이터를 호스트(102)로 제공하고, 호스트(102)로부터 제공된 데이터를 메모리 장치(150)에 저장하며, 이를 위해 컨트롤러(130)는, 메모리 장치(150)의 리드, 라이트, 프로그램(program), 이레이즈(erase) 등의 동작을 제어한다.
보다 구체적으로 설명하면, 컨트롤러(130)는, 호스트 인터페이스(Host I/F) 유닛(132), 프로세서(Processor)(134), 에러 정정 코드(ECC: Error Correction Code) 유닛(138), 파워 관리 유닛(PMU: Power Management Unit)(140), 낸드 플래시 컨트롤러(NFC: NAND Flash Controller)(142), 및 메모리(Memory)(144)를 포함한다.
또한, 호스트 인터페이스 유닛(134)은, 호스트(102)의 커맨드(command) 및 데이터를 처리하며, USB(Universal Serial Bus), MMC(Multi-Media Card), PCI-E(Peripheral Component Interconnect-Express), SAS(Serial-attached SCSI), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer System Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(102)와 통신하도록 구성될 수 있다.
아울러, ECC 유닛(138)은, 메모리 장치(150)에 저장된 데이터를 리드할 경우, 메모리 장치(150)로부터 리드된 데이터에 포함되는 에러를 검출 및 정정한다. 다시 말해, ECC 유닛(138)은, 메모리 장치(150)로부터 리드한 데이터에 대하여 에러 정정 디코딩을 수행한 후, 에러 정정 디코딩의 성공 여부를 판단하고 판단 결과에 따라 지시 신호를 출력하며, ECC 인코딩 과정에서 생성된 패리티(parity) 비트를 사용하여 리드된 데이터의 에러 비트를 정정할 수 있다. 이때, ECC 유닛(138)은, 에러 비트 개수가 정정 가능한 에러 비트 한계치 이상 발생하면, 에러 비트를 정정할 수 없으며, 에러 비트를 정정하지 못함에 상응하는 에러 정정 실패(fail) 신호를 출력할 수 있다.
여기서, ECC 유닛(138)은, LDPC(low density parity check) code, BCH(Bose, Chaudhri, Hocquenghem) code, turbo code, 리드-솔로몬 코드(Reed-Solomon code), convolution code, RSC(recursive systematic code), TCM(trellis-coded modulation), BCM(Block coded modulation) 등의 코디드 모듈레이션(coded modulation)을 사용하여 에러 정정을 수행할 수 있으며 이에 한정되는 것은 아니다. 또한, ECC 유닛(138)는 오류 정정을 위한 회로, 시스템 또는 장치를 모두 포함할 수 있다.
그리고, PMU(140)는, 컨트롤러(130)의 파워, 즉 컨트롤러(130)에 포함된 구성 요소들의 파워를 제공 및 관리한다.
또한, NFC(142)는, 컨트롤러(130)가 호스트(102)로부터의 요청에 응답하여 메모리 장치(150)를 제어하기 위해, 컨트롤러(130)와 메모리 장치(150) 간의 인터페이싱을 수행하는 메모리 인터페이스로서, 메모리 장치(150)이 플래시 메모리, 특히 일 예로 메모리 장치(150)이 낸드 플래시 메모리일 경우에, 프로세서(134)의 제어에 따라 메모리 장치(150)의 제어 신호를 생성하고 데이터를 처리한다.
아울러, 메모리(144)는, 메모리 시스템(110) 및 컨트롤러(130)의 동작 메모리로, 메모리 시스템(110) 및 컨트롤러(130)의 구동을 위한 데이터를 저장한다. 보다 구체적으로 설명하면, 메모리(144)는, 컨트롤러(130)가 호스트(102)로부터의 요청에 응답하여 메모리 장치(150)를 제어, 예컨대 컨트롤러(130)가, 메모리 장치(150)로부터 리드된 데이터를 호스트(102)로 제공하고, 호스트(102)로부터 제공된 데이터를 메모리 장치(150)에 저장하며, 이를 위해 컨트롤러(130)가, 메모리 장치(150)의 리드, 라이트, 프로그램, 이레이즈(erase) 등의 동작을 제어할 경우, 이러한 동작을 메모리 시스템(110), 즉 컨트롤러(130)와 메모리 장치(150) 간이 수행하기 위해 필요한 데이터를 저장한다.
여기서, 메모리(144)는, 휘발성 메모리로 구현될 수 있으며, 예컨대 정적 랜덤 액세스 메모리(SRAM: Static Random Access Memory), 또는 동적 랜덤 액세스 메모리(DRAM: Dynamic Random Access Memory) 등으로 구현될 수 있다. 또한, 메모리(144)는, 전술한 바와 같이, 호스트(102)와 메모리 장치(150) 간 데이터 라이트 및 리드 등의 동작을 수행하기 위해 필요한 데이터, 및 데이터 라이트 및 리드 등의 동작 수행 시의 데이터를 저장하며, 이러한 데이터 저장을 위해, 프로그램 메모리, 데이터 메모리, 라이트 버퍼, 리드 버퍼, 맵(map) 버퍼 등을 포함한다.
그리고, 프로세서(134)는, 메모리 시스템(110)의 제반 동작을 제어하며, 호스트(102)로부터의 라이트 요청 또는 리드 요청에 응답하여, 메모리 장치(150)에 대한 라이트 동작 또는 리드 동작을 제어한다. 여기서, 프로세서(134)는, 메모리 시스템(110)의 제반 동작을 제어하기 위해 플래시 변환 계층(FTL: Flash Translation Layer, 이하 'FTL'이라 칭하기로 함)이라 불리는 펌웨어(firmware)를 구동한다. 또한, 프로세서(134)는, 마이크로프로세서 또는 중앙 처리 장치(CPU) 등으로 구현될 수 있다.
그리고, 프로세서(134)에는, 메모리 장치(150)의 배드 관리(bad management), 예컨대 배드 블록 관리(bad block management)를 수행하기 위한 관리 유닛(도시하지 않음)이 포함되며, 관리 유닛은, 메모리 장치(150)에 포함된 복수의 메모리 블록들에서 배드 블록(bad block)을 확인한 후, 확인된 배드 블록을 배드 처리하는 배드 블록 관리를 수행한다. 여기서, 배드 관리, 다시 말해 배드 블록 관리는, 메모리 장치(150)가 플래쉬 메모리, 예컨대 낸드 플래시 메모리일 경우, 낸드의 특성으로 인해 데이터 라이트, 예컨대 데이터 프로그램(program) 시에 프로그램 실패(program fail)이 발생할 수 있으며, 프로그램 실패가 발생한 메모리 블록을 배드(bad) 처리한 후, 프로그램 실패된 데이터를 새로운 메모리 블록에 라이트, 즉 프로그램하는 것을 의미한다. 또한, 메모리 장치(150)가 3D 입체 스택 구조를 가질 경우에는, 프로그램 실패에 따라 해당 블록을 배드 블록으로 처리할 경우, 메모리 장치(150)의 사용 효율 및 메모리 시스템(100)의 신뢰성이 급격하게 저하되므로, 보다 신뢰성 있는 배드 블록 관리 수행이 필요하다. 그러면 이하에서는, 도 2 내지 도 11을 참조하여 본 발명의 실시 예에 따른 메모리 시스템에서의 메모리 장치에 대해서 보다 구체적으로 설명하기로 한다.
도 2는 본 발명의 실시 예에 따른 메모리 시스템에서 메모리 장치의 일 예를 개략적으로 도시한 도면이고, 도 3은 본 발명의 실시 예에 따른 메모리 장치에서 메모리 블록들의 메모리 셀 어레이 회로를 개략적으로 도시한 도면이며, 도 4 내지 도 11은 본 발명의 실시 예에 따른 메모리 시스템에서 메모리 장치 구조를 개략적으로 도시한 도면으로, 메모리 장치가 3차원 비휘발성 메모리 장치로 구현될 경우의 구조를 개략적으로 도시한 도면이다.
우선, 도 2를 참조하면, 메모리 장치(150)는, 복수의 메모리 블록들, 예컨대 블록0(Block0)(210), 블록1(Block1)(220), 블록2(Block2)(230), 및 블록N-1(BlockN-1)(240)을 포함하며, 각각의 블록들(210,220,230,240)은, 복수의 페이지들(Pages), 예컨대 2M개의 페이지들(2MPages)을 포함한다. 여기서, 설명의 편의를 위해, 복수의 메모리 블록들이 각각 2M개의 페이지들을 포함하는 것을 일 예로 하여 설명하지만, 복수의 메모리들은, 각각 M개의 페이지들을 포함할 수도 있다. 그리고, 각각의 페이지들은, 복수의 워드라인(WL: Word Line)들이 연결된 복수의 메모리 셀들을 포함한다.
또한, 메모리 장치(150)는, 복수의 메모리 블록들을, 하나의 메모리 셀에 저장 또는 표현할 수 있는 비트의 수에 따라, 단일 레벨 셀(SLC: Single Level Cell) 메모리 블록 및 멀티 레벨 셀(MLC: Multi Level Cell) 메모리 블록 등으로 포함할 수 있다. 여기서, SLC 메모리 블록은, 하나의 메모리 셀에 1 비트 데이터를 저장하는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하며, 데이터 연산 성능이 빠르며 내구성이 높다. 그리고, MLC 메모리 블록은, 하나의 메모리 셀에 멀티 비트 데이터(예를 들면, 2 비트 이상)를 저장하는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하며, SLC 메모리 블록보다 큰 데이터 저장 공간을 가질 수, 다시 말해 고집적화 할 수 있다. 여기서, 하나의 메모리 셀에 3 비트 데이터를 저정할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 MLC 메모리 블록을, 트리플 레벨 셀(TLC: Triple Level Cell) 메모리 블록으로 구분할 수도 있다.
그리고, 각각의 블록들(210,220,230,240)은, 라이트 동작을 통해 호스트 장치로부터 제공된 데이터를 저장하고, 리드 동작을 통해 저장된 데이터를 호스트(102)로 제공한다.
다음으로, 도 3을 참조하면, 메모리 시스템(110)에서 메모리 장치(300)의 메모리 블록(330)은, 비트라인들(BL0 to BLm-1)에 각각 연결된 복수의 셀 스트링들(340)을 포함할 수 있다. 각 열(column)의 셀 스트링(340)은, 적어도 하나의 드레인 선택 트랜지스터(DST)와, 적어도 하나의 소스 선택 트랜지스터(SST)를 포함할 수 있다. 선택 트랜지스터들(DST, SST) 사이에는, 복수 개의 메모리 셀들, 또는, 메모리 셀 트랜지스터들(MC0 to MCn-1)이 직렬로 연결될 수 있다. 각각의 메모리 셀(MC0 to MCn-1)은, 셀 당 복수의 비트의 데이터 정보를 저장하는 멀티 레벨 셀(MLC: Multi-Level Cell)로 구성될 수 있다. 셀 스트링들(340)은 대응하는 비트라인들(BL0 to BLm-1)에 각각 전기적으로 연결될 수 있다.
여기서, 도 3은 낸드 플래시 메모리 셀로 구성된 메모리 블록(330)을 일 예로 도시하고 있으나, 본 발명의 실시 예에 따른 메모리 장치(300)의 메모리 블록(330)은, 낸드 플래시 메모리에만 국한되는 것은 아니라 노어 플래시 메모리(NOR-type Flash memory), 적어도 두 종류 이상의 메모리 셀들이 혼합된 하이브리드 플래시 메모리, 및 메모리 칩 내에 컨트롤러가 내장된 One-NAND 플래시 메모리 등으로도 구현될 수 있다. 반도체 장치의 동작 특성은 전하 저장층이 전도성 부유 게이트로 구성된 플래시 메모리 장치는 물론, 전하 저장층이 절연막으로 구성된 차지 트랩형 플래시(Charge Trap Flash; CTF)에도 적용될 수 있다.
그리고, 메모리 장치(300)의 전압 공급부(310)는, 동작 모드에 따라서 각각의 워드라인들로 공급될 워드라인 전압들(예를 들면, 프로그램 전압, 리드 전압, 패스 전압 등)과, 메모리 셀들이 형성된 벌크(예를 들면, 웰 영역)로 공급될 전압을 제공할 수 있으며, 이때 전압 공급 회로(310)의 전압 발생 동작은 제어 회로(도시하지 않음)의 제어에 의해 수행될 수 있다. 또한, 전압 공급부(310)는, 다수의 리드 데이터를 생성하기 위해 복수의 가변 리드 전압들을 생성할 수 있으며, 제어 회로의 제어에 응답하여 메모리 셀 어레이의 메모리 블록들(또는 섹터들) 중 하나를 선택하고, 선택된 메모리 블록의 워드라인들 중 하나를 선택할 수 있으며, 워드라인 전압을 선택된 워드라인 및 비선택된 워드라인들로 각각 제공할 수 있다.
아울러, 메모리 장치(300)의 리드/라이트(read/write) 회로(320)는, 제어 회로에 의해서 제어되며, 동작 모드에 따라 감지 증폭기(sense amplifier)로서 또는 라이트 드라이버(write driver)로서 동작할 수 있다. 예를 들면, 검증/정상 리드 동작의 경우 리드/라이트 회로(320)는, 메모리 셀 어레이로부터 데이터를 리드하기 위한 감지 증폭기로서 동작할 수 있다. 또한, 프로그램 동작의 경우 리드/라이트 회로(320)는, 메모리 셀 어레이에 저장될 데이터에 따라 비트라인들을 구동하는 라이트 드라이버로서 동작할 수 있다. 리드/라이트 회로(320)는, 프로그램 동작 시 셀 어레이에 라이트될 데이터를 버퍼(미도시)로부터 수신하고, 입력된 데이터에 따라 비트라인들을 구동할 수 있다. 이를 위해, 리드/라이트 회로(320)는, 열(column)들(또는 비트라인들) 또는 열쌍(column pair)(또는 비트라인 쌍들)에 각각 대응되는 복수 개의 페이지 버퍼들(PB)(322,324,326)을 포함할 수 있으며, 각각의 페이지 버퍼(page buffer)(322,324,326)에는 복수의 래치들(도시하지 않음)이 포함될 수 있다. 그러면 여기서, 도 4 내지 도 11을 참조하여 본 발명의 실시 예에 따른 메모리 시스템에서 메모리 장치가 3차원 비휘발성 메모리 장치로 구현될 경우의 메모리 장치에 대해서 보다 구체적으로 설명하기로 한다.
도 4를 참조하면, 메모리 장치(150)는, 전술한 바와 같이, 복수의 메모리 블록들(BLK 1 to BLKh)을 포함할 수 있다. 여기서, 도 4는, 도 3에 도시한 메모리 장치의 메모리 블록을 보여주는 블록도로서, 각 메모리 블록(BLK)은, 3차원 구조(또는 수직 구조)로 구현될 수 있다. 예를 들면, 각 메모리 블록(BLK)은 제1방향 내지 제3방향들, 예컨대 x-축 방향, y-축 방향, 및 z-축 방향을 따라 신장된 구조물들을 포함할 수 있다.
각 메모리 블록(BLK)은 제2방향을 따라 신장된 복수의 낸드 스트링들(NS)을 포함할 수 있다. 제1방향 및 제3방향들을 따라 복수의 낸드 스트링들(NS)이 제공될 수 있다. 각 낸드 스트링(NS)은 비트라인(BL), 적어도 하나의 스트링 선택라인(SSL), 적어도 하나의 접지 선택라인(GSL), 복수의 워드라인들(WL), 적어도 하나의 더미 워드라인(DWL), 그리고 공통 소스라인(CSL)에 연결될 수 있다. 즉, 각 메모리 블록은 복수의 비트라인들(BL), 복수의 스트링 선택라인들(SSL), 복수의 접지 선택라인들(GSL), 복수의 워드라인들(WL), 복수의 더미 워드라인들(DWL), 그리고 복수의 공통 소스라인(CSL)에 연결될 수 있다.
그리고, 도 5 및 도 6을 참조하면, 메모리 장치(150)의 복수의 메모리 블록들에서 임의의 메모리 블록(BLKi)은, 제1방향 내지 제3방향들을 따라 신장된 구조물들을 포함할 수 있다. 여기서, 도 5는, 본 발명의 실시 예에 따른 메모리 장치가 제1구조의 3차원 비휘발성 메모리 장치로 구현될 경우의 구조를 개략적으로 도시한 도면이며, 도 4의 복수의 메모리 블록에서 제1구조로 구현된 임의의 메모리 블록(BLKi)을 도시한 사시도이고, 도 6은, 도 5의 메모리 블록(BLKi)을 임의의 제1선(I-I')에 따른 단면도이다.
우선, 기판(5111)이 제공될 수 있다. 예컨대, 기판(5111)은 제1타입 불순물로 도핑된 실리콘 물질을 포함할 수 있다. 예를 들면, 기판(5111)은 p-타입 불순물로 도핑된 실리콘 물질을 포함하거나, p-타입 웰(예를 들면, 포켓 p-웰)일 수 있고, p-타입 웰을 둘러싸는 n-타입 웰을 더 포함할 수 있다. 이하에서는 설명의 편의를 위해, 기판(5111)은 p-타입 실리콘인 것으로 가정하지만, 기판(5111)은 p-타입 실리콘으로 한정되지 않는다.
그리고, 기판(5111) 상에, 제1방향을 따라 신장된 복수의 도핑 영역들(5311,5312,5313,5314)이 제공될 수 있다. 예를 들면, 복수의 도핑 영역들((5311,5312,5313,5314)은 기판(1111)과 상이한 제2타입을 가질 수 있다. 예를 들면, 복수의 도핑 영역들(5311,5312,5313,5314)은 n-타입을 가질 수 있다. 이하에서는 설명의 편의를 위해, 제1도핑 영역 내지 제4도핑 영역들(5311,5312,5313,5314)은, n-타입인 것으로 가정하지만, 제1도핑 영역 내지 제4도핑 영역들(5311,5312,5313,5314)은 n-타입인 것으로 한정되지 않는다.
제1도핑 영역 및 제2도핑 영역들(5311,5312) 사이에 대응하는 기판(5111) 상의 영역에서, 제1방향을 따라 신장되는 복수의 절연 물질들(5112)이 제2방향을 따라 순차적으로 제공될 수 있다. 예를 들면, 복수의 절연 물질들(5112) 및 기판(5111)은 제2방향을 따라 미리 설정된 거리만큼 이격되어 제공될 수 있다. 예를 들면, 복수의 절연 물질들(5112)은 각각 제2방향을 따라 미리 설정된 거리만큼 이격되어 제공될 수 있다. 예컨대, 절연 물질들(5112)은 실리콘 산화물(Silicon Oxide)과 같은 절연 물질을 포함할 수 있다.
제1도핑 영역 및 제2도핑 영역들(5311,5312) 사이에 대응하는 기판(5111) 상의 영역에서, 제1방향을 따라 순차적으로 배치되며 제2방향을 따라 절연 물질들(5112)을 관통하는 복수의 필라들(5113)이 제공될 수 있다. 예컨대, 복수의 필라들(5113) 각각은 절연 물질들(5112)을 관통하여 기판(5111)과 연결될 수 있다. 예컨대, 각 필라(5113)는 복수의 물질들로 구성될 수 있다. 예를 들면, 각 필라(1113)의 표면층(1114)은 제1타입으로 도핑된 실리콘 물질을 포함할 수 있다. 예를 들면, 각 필라(5113)의 표면층(5114)은 기판(5111)과 동일한 타입으로 도핑된 실리콘 물질을 포함할 수 있다. 이하에서는 설명의 편의를 위해, 각 필라(5113)의 표면층(5114)은 p-타입 실리콘을 포함하는 것으로 가정하지만, 각 필라(5113)의 표면층(5114)은 p-타입 실리콘을 포함하는 것으로 한정되지 않는다.
각 필라(5113)의 내부층(5115)은 절연 물질로 구성될 수 있다. 예를 들면, 각 필라(5113)의 내부층(5115)은 실리콘 산화물(Silicon Oxide)과 같은 절연 물질로 충진될 수 있다.
제1도핑 영역 및 제2도핑 영역들(5311,5312) 사이의 영역에서, 절연 물질들(5112), 필라들(5113), 그리고 기판(5111)의 노출된 표면을 따라 절연막(5116)이 제공될 수 있다. 예컨대, 절연막(5116)의 두께는 절연 물질들(5112) 사이의 거리의 1/2 보다 작을 수 있다. 즉, 절연 물질들(5112) 중 제1절연 물질의 하부 면에 제공된 절연막(5116), 그리고, 제1절연 물질 하부의 제2절연 물질의 상부 면에 제공된 절연막(5116) 사이에, 절연 물질들(5112) 및 절연막(5116) 이외의 물질이 배치될 수 있는 영역이 제공될 수 있다.
제1도핑 영역 및 제2도핑 영역들(5311,5312) 사이의 영역에서, 절연막(5116)의 노출된 표면 상에 도전 물질들(5211,5221,5231,5241,5251,5261,5271,5281,5291)이 제공될 수 있다. 예를 들면, 기판(5111)에 인접한 절연 물질(5112) 및 기판(5111) 사이에 제1방향을 따라 신장되는 도전 물질(5211)이 제공될 수 있다. 특히, 기판(5111)에 인접한 절연 물질(5112)의 하부 면의 절연막(5116) 및 기판(5111) 사이에, 제1방향으로 신장되는 도전 물질(5211)이 제공될 수 있다.
절연 물질들(5112) 중 특정 절연 물질 상부 면의 절연막(5116) 및 특정 절연 물질 상부에 배치된 절연 물질의 하부 면의 절연막(5116) 사이에, 제1방향을 따라 신장되는 도전 물질이 제공될 수 있다. 예컨대, 절연 물질들(5112) 사이에, 제1방향으로 신장되는 복수의 도전 물질들(5221,5231,5241,5251,5261,5271,5281)이 제공될 수 있다. 또한, 절연 물질들(5112) 상의 영역에 제1방향을 따라 신장되는 도전 물질(5291)이 제공될 수 있다. 예컨대, 제1방향으로 신장된 도전 물질들(5211,5221,5231,5241,5251,5261,5271,5281,5291)은 금속 물질일 수 있다. 예컨대, 제1방향으로 신장된 도전 물질들(5211,5221,5231,5241,5251,5261,5271,5281, 5291)은 폴리 실리콘 등과 같은 도전 물질일 수 있다.
제2도핑 영역 및 제3도핑 영역들(5312,5313) 사이의 영역에서, 제1도핑 영역 및 제2도핑 영역들(5311,5312) 상의 구조물과 동일한 구조물이 제공될 수 있다. 예컨대, 제2도핑 영역 및 제3도핑 영역들(5312,5313) 사이의 영역에서, 제1방향으로 신장되는 복수의 절연 물질들(5112), 제1방향을 따라 순차적으로 배치되며 제3방향을 따라 복수의 절연 물질들(5112)을 관통하는 복수의 필라들(5113), 복수의 절연 물질들(5112) 및 복수의 필라들(5113)의 노출된 표면에 제공되는 절연막(5116), 그리고, 제1방향을 따라 신장되는 복수의 도전 물질들(5212,5222,5232,5242,5252, 5262,5272,5282,5292)이 제공될 수 있다.
제3도핑 영역 및 제4도핑 영역들(5313,5314) 사이의 영역에서, 제1도핑 영역 및 제2도핑 영역들(5311,5312) 상의 구조물과 동일한 구조물이 제공될 수 있다. 예컨대, 제3도핑 영역 및 제4도핑 영역들(5312,5313) 사이의 영역에서, 제1방향으로 신장되는 복수의 절연 물질들(5112), 제1방향을 따라 순차적으로 배치되며 제3방향을 따라 복수의 절연 물질들(5112)을 관통하는 복수의 필라들(5113), 복수의 절연 물질들(5112) 및 복수의 필라들(5113)의 노출된 표면에 제공되는 절연막(5116), 그리고 제1방향을 따라 신장되는 복수의 도전 물질들(5213,5223,5243,5253,5263, 5273,5283,5293)이 제공될 수 있다.
복수의 필라들(5113) 상에 드레인들(5320)이 각각 제공될 수 있다. 예컨대, 드레인들(5320)은 제2타입으로 도핑된 실리콘 물질들일 수 있다. 예를 들면, 드레인들(5320)은 n-타입으로 도핑된 실리콘 물질들일 수 있다. 이하에서는 설명의 편의를 위해, 드레인들(5320)는 n-타입 실리콘을 포함하는 것으로 가정하지만, 드레인들(5320)은 n-타입 실리콘을 포함하는 것으로 한정되지 않는다. 예컨대, 각 드레인(5320)의 폭은 대응하는 필라(5113)의 폭 보다 클 수 있다. 예를 들면, 각 드레인(5320)은 대응하는 필라(5113)의 상부면에 패드 형태로 제공될 수 있다.
드레인들(5320) 상에, 제3방향으로 신장된 도전 물질들(5331,5332,5333)이 제공될 수 있다. 도전 물질들(5331,5332,5333)은 제1방향을 따라 순차적으로 배치될 수 있다. 도전 물질들(5331,5332,5333) 각각은 대응하는 영역의 드레인들(5320)과 연결될 수 있다. 예컨대, 드레인들(5320) 및 제3방향으로 신장된 도전 물질(5333)은 각각 콘택 플러그들(contact plug)을 통해 연결될 수 있다. 예컨대, 제3방향으로 신장된 도전 물질들(5331,5332,5333)은 금속 물질일 수 있다. 예컨대, 제3방향으로 신장된 도전 물질들(5331,5332,53333)은 폴리 실리콘 등과 같은 도전 물질일 수 있다.
도 5 및 도 6에서, 각 필라(5113)는 절연막(5116)의 인접한 영역 및 제1방향을 따라 신장되는 복수의 도체라인들(5211 내지 5291, 5212 내지 5292, 및 5213 내지 5293) 중 인접한 영역과 함께 스트링을 형성할 수 있다. 예를 들면, 각 필라(5113)는 절연막(5116)의 인접한 영역 및 제1방향을 따라 신장되는 복수의 도체라인들(5211 내지 5291, 5212 내지 5292, 및 5213 내지 5293) 중 인접한 영역과 함께 낸드 스트링(NS)을 형성할 수 있다. 낸드 스트링(NS)은 복수의 트랜지스터 구조들(TS)을 포함할 수 있다.
그리고, 도 7을 참조하면, 도 6에 도시한 트랜지스터 구조(TS)에서의 절연막(5116)은, 제1서브 절연막 내지 제3서브 절연막들(5117,5118,5119)을 포함할 수 있다. 여기서, 도 7은, 도 6의 트랜지스터 구조(TS)를 보여주는 단면도이다.
필라(5113)의 p-타입 실리콘(5114)은 바디(body)로 동작할 수 있다. 필라(5113)에 인접한 제1서브 절연막(5117)은 터널링 절연막으로 동작할 수 있으며, 열산화막을 포함할 수 있다.
제2서브 절연막(5118)은 전하 저장막으로 동작할 수 있다. 예를 들면, 제2서브 절연막(5118)은 전하 포획층으로 동작할 수 있으며, 질화막 또는 금속 산화막(예컨대, 알루미늄 산화막, 하프늄 산화막 등)을 포함할 수 있다.
도전 물질(5233)에 인접한 제3 서브 절연막(5119)은 블로킹 절연막으로 동작할 수 있다. 예를 들면, 제1방향으로 신장된 도전 물질(5233)과 인접한 제3서브 절연막(5119)은 단일층 또는 다층으로 형성될 수 있다. 제3서브 절연막(5119)은 제1서브 절연막 및 제2서브 절연막들(5117,5118)보다 높은 유전상수를 갖는 고유전막(예컨대, 알루미늄 산화막, 하프늄 산화막 등)일 수 있다.
도전 물질(5233)은 게이트(또는 제어 게이트)로 동작할 수 있다. 즉, 게이트(또는 제어 게이트(5233)), 블로킹 절연막(5119), 전하 저장막(5118), 터널링 절연막(5117), 및 바디(5114)는, 트랜지스터(또는 메모리 셀 트랜지스터 구조)를 형성할 수 있다. 예컨대, 제1서브 절연막 내지 제3서브 절연막들(5117,5118,5119)은 ONO(oxide-nitride-oxide)를 구성할 수 있다. 이하에서는 설명의 편의를 위해, 필라(5113)의 p-타입 실리콘(5114)을 제2방향의 바디라 칭하기로 한다.
메모리 블록(BLKi)은 복수의 필라들(5113)을 포함할 수 있다. 즉, 메모리 블록(BLKi)은 복수의 낸드 스트링들(NS)을 포함할 수 있다. 보다 구체적으로 설명하면, 메모리 블록(BLKi)은 제2방향(또는 기판과 수직한 방향)으로 신장된 복수의 낸드 스트링들(NS)을 포함할 수 있다.
각 낸드 스트링(NS)은 제2방향을 따라 배치되는 복수의 트랜지스터 구조들(TS)을 포함할 수 있다. 각 낸드 스트링(NS)의 복수의 트랜지스터 구조들(TS) 중 적어도 하나는 스트링 선택 트랜지스터(SST)로 동작할 수 있다. 각 낸드 스트링(NS)의 복수의 트랜지스터 구조들(TS) 중 적어도 하나는 접지 선택 트랜지스터(GST)로 동작할 수 있다.
게이트들(또는 제어 게이트들)은 제1방향으로 신장된 도전 물질들(5211 내지 5291, 5212 내지 5292, 및 5213 내지 5293)에 대응할 수 있다. 즉, 게이트들(또는 제어 게이트들)은 제1방향으로 신장되어 워드라인들, 그리고 적어도 두 개의 선택라인들(예를 들면, 적어도 하나의 스트링 선택라인(SSL) 및 적어도 하나의 접지 선택라인(GSL))을 형성할 수 있다.
제3방향으로 신장된 도전 물질들(5331,5332,5333)은 낸드 스트링들(NS)의 일단에 연결될 수 있다. 예컨대, 제3방향으로 신장된 도전 물질들(5331,5332,5333)은 비트라인들(BL)로 동작할 수 있다. 즉, 하나의 메모리 블록(BLKi)에서, 하나의 비트라인(BL)에 복수의 낸드 스트링들(NS)이 연결될 수 있다.
제1방향으로 신장된 제2타입 도핑 영역들(5311,5312,5313,5314)이 낸드 스트링들(NS)의 타단에 제공될 수 있다. 제1방향으로 신장된 제2타입 도핑 영역들(5311,5312,5313,5314)은 공통 소스라인들(CSL)로 동작할 수 있다.
즉, 메모리 블록(BLKi)은 기판(5111)에 수직한 방향(제2방향)으로 신장된 복수의 낸드 스트링들(NS)을 포함하며, 하나의 비트라인(BL)에 복수의 낸드 스트링들(NS)이 연결되는 낸드 플래시 메모리 블록(예를 들면, 전하 포획형)으로 동작할 수 있다.
도 5 내지 도 7에서는, 제1방향으로 신장되는 도체라인들(5211 내지 5291, 5212 내지 5292, 및 5213 내지 5293)이 9개의 층에 제공되는 것으로 설명하였지만, 제1방향으로 신장되는 도체라인들(5211 내지 5291, 5212 내지 5292, 및 5213 내지 5293)이 9개의 층에 제공되는 것으로 한정되지 않는다. 예를 들면, 제1방향으로 신장되는 도체라인들은 8개의 층, 16개의 층, 또는 복수의 층에 제공될 수 있다. 즉, 하나의 낸드 스트링(NS)에서, 트랜지스터는 8개, 16개, 또는 복수 개일 수 있다.
전술한 도 5 내지 도 7에서는, 하나의 비트라인(BL)에 3 개의 낸드 스트링들(NS)이 연결되는 것으로 설명하였으나, 하나의 비트라인(BL)에 3개의 낸드 스트링들(NS)이 연결되는 것으로 한정되지 않는다. 예컨대, 메모리 블록(BLKi)에서, 하나의 비트라인(BL)에 m 개의 낸드 스트링들(NS)이 연결될 수 있다. 이때, 하나의 비트라인(BL)에 연결되는 낸드 스트링들(NS)의 수만큼, 제1방향으로 신장되는 도전 물질들(5211 내지 5291, 5212 내지 5292, 및 5213 내지 5293)의 수 및 공통 소스라인들(5311,5312,5313,5314)의 수 또한 조절될 수 있다.
또한, 도 5 내지 도 7에서는, 제1방향으로 신장된 하나의 도전 물질에 3 개의 낸드 스트링들(NS)이 연결되는 것으로 설명하였으나, 제1방향으로 신장된 하나의 도전 물질에 3 개의 낸드 스트링들(NS)이 연결되는 것으로 한정되지 않는다. 예를 들면, 제1방향으로 신장된 하나의 도전 물질에, n 개의 낸드 스트링들(NS)이 연결될 수 있다. 이때, 제1방향으로 신장된 하나의 도전 물질에 연결되는 낸드 스트링들(NS)의 수만큼, 비트라인들(5331,5332,5333)의 수 또한 조절될 수 있다.
도 8을 참조하면, 메모리 장치(150)의 복수의 블록들에서 제1구조로 구현된 임의의 블록(BLKi)에는, 제1비트라인(BL1) 및 공통 소스라인(CSL) 사이에 낸드 스트링들(NS11 to NS31)이 제공될 수 있다. 여기서, 도 8은, 도 5 내지 도 7에서 설명한 제1구조로 구현된 메모리 블록(BLKi)의 등가 회로를 도시한 회로도이다. 그리고, 제1비트라인(BL1)은 제3방향으로 신장된 도전 물질(5331)에 대응할 수 있다. 제2비트라인(BL2) 및 공통 소스라인(CSL) 사이에 낸드 스트링들(NS12, NS22, NS32)이 제공될 수 있다. 제2비트라인(BL2)은 제3방향으로 신장된 도전 물질(5332)에 대응할 수 있다. 제3비트라인(BL3) 및 공통 소스라인(CSL) 사이에, 낸드 스트링들(NS13, NS23, NS33)이 제공될 수 있다. 제3비트라인(BL3)은 제3방향으로 신장된 도전 물질(5333)에 대응할 수 있다.
각 낸드 스트링(NS)의 스트링 선택 트랜지스터(SST)는 대응하는 비트라인(BL)과 연결될 수 있다. 각 낸드 스트링(NS)의 접지 선택 트랜지스터(GST)는 공통 소스라인(CSL)과 연결될 수 있다. 각 낸드 스트링(NS)의 스트링 선택 트랜지스터(SST) 및 접지 선택 트랜지스터(GST) 사이에 메모리 셀들(MC)이 제공될 수 있다.
이하에서는 설명의 편의를 위해, 행(row) 및 열(column)) 단위로 낸드 스트링들(NS)을 정의할 수 있으며, 하나의 비트라인에 공통으로 연결된 낸드 스트링들(NS)은 하나의 열을 형성할 수 있음을, 일 예로 하여 설명하기로 한다. 예를 들면, 제1비트라인(BL1)에 연결된 낸드 스트링들(NS11 내지 NS31)은 제1열에 대응할 수 있고, 제2비트라인(BL2)에 연결된 낸드 스트링들(NS12 내지 NS32)은 제2열에 대응할 수 있으며, 제3비트라인(BL3)에 연결된 낸드 스트링들(NS13 내지 NS33)은 제3열에 대응할 수 있다. 하나의 스트링 선택라인(SSL)에 연결되는 낸드 스트링들(NS)은 하나의 행을 형성할 수 있다. 예를 들면, 제1스트링 선택라인(SSL1)에 연결된 낸드 스트링들(NS11 내지 NS13)은 제1행을 형성할 수 있고, 제2스트링 선택라인(SSL2)에 연결된 낸드 스트링들(NS21 내지 NS23)은 제2행을 형성할 수 있으며, 제3스트링 선택라인(SSL3)에 연결된 낸드 스트링들(NS31 내지 NS33)은 제3행을 형성할 수 있다.
또한, 각 낸드 스트링(NS)에서, 높이가 정의될 수 있다. 예컨대, 각 낸드 스트링(NS)에서, 접지 선택 트랜지스터(GST)에 인접한 메모리 셀(MC1)의 높이는 1이다. 각 낸드 스트링(NS)에서, 스트링 선택 트랜지스터(SST)에 인접할수록 메모리 셀의 높이는 증가할 수 있다. 각 낸드 스트링(NS)에서, 스트링 선택 트랜지스터(SST)에 인접한 메모리 셀(MC7)의 높이는 7이다.
그리고, 동일한 행의 낸드 스트링들(NS)의 스트링 선택 트랜지스터들(SST)은 스트링 선택라인(SSL)을 공유할 수 있다. 상이한 행의 낸드 스트링들(NS)의 스트링 선택 트랜지스터들(SST)은 상이한 스트링 선택라인들(SSL1, SSL2, SSL3)에 각각 연결될 수 있다.
아울러, 동일한 행의 낸드 스트링들(NS)의 동일한 높이의 메모리 셀들은 워드라인(WL)을 공유할 수 있다. 즉, 동일한 높이에서, 상이한 행의 낸드 스트링들(NS)의 메모리 셀들(MC)에 연결된 워드라인들(WL)은 공통으로 연결될 수 있다. 동일한 행의 낸드 스트링들(NS)의 동일한 높이의 더미 메모리 셀들(DMC)은 더미 워드라인(DWL)을 공유할 수 있다. 즉, 동일한 높이에서, 상이한 행의 낸드 스트링들(NS)의 더미 메모리 셀들(DMC)에 연결된 더미 워드라인들(DWL)은 공통으로 연결될 수 있다.
예컨대, 워드라인들(WL) 또는 더미 워드라인들(DWL)은 제1방향으로 신장되는 도전 물질들(5211 내지 5291, 5212 내지 5292, 및 5213 내지 5293)이 제공되는 층에서 공통으로 연결될 수 있다. 예컨대, 제1방향으로 신장되는 도전 물질들(5211 내지 5291, 5212 내지 5292, 및 5213 내지 5293)은 콘택을 통해 상부 층에 연결될 수 있다. 상부 층에서 제1방향으로 신장되는 도전 물질들(5211 내지 5291, 5212 내지 5292, 및 5213 내지 5293)이 공통으로 연결될 수 있다. 즉, 동일한 행의 낸드 스트링들(NS)의 접지 선택 트랜지스터들(GST)은 접지 선택라인(GSL)을 공유할 수 있다. 그리고, 상이한 행의 낸드 스트링들(NS)의 접지 선택 트랜지스터들(GST)은 접지 선택라인(GSL)을 공유할 수 있다. 다시 말해, 낸드 스트링들(NS11 내지 NS13, NS21 내지 NS23, 및 NS31 내지 NS33)은 접지 선택라인(GSL)에 공통으로 연결될 수 있다.
공통 소스라인(CSL)은 낸드 스트링들(NS)에 공통으로 연결될 수 있다. 예를 들면, 기판(5111) 상의 활성 영역에서, 제1도핑 영역 내지 제4도핑 영역들(5311,5312,5313,5314)이 연결될 수 있다. 예를 들면, 제1도핑 영역 내지 제4도핑 영역들(5311,5312,5313,5314)은 콘택을 통해 상부 층에 연결될 수 있고, 또한 상부 층에서 제1도핑 영역 내지 제4도핑 영역들(5311,5312,5313,5314)이 공통으로 연결될 수 있다.
즉, 도 8에 도시된 바와 같이, 동일 깊이의 워드라인들(WL)은 공통으로 연결될 수 있다. 따라서, 특정 워드라인(WL)이 선택될 때, 특정 워드라인(WL)에 연결된 모든 낸드 스트링들(NS)이 선택될 수 있다. 상이한 행의 낸드 스트링들(NS)은 상이한 스트링 선택라인(SSL)에 연결될 수 있다. 따라서, 스트링 선택라인들(SSL1 내지 SSL3)을 선택함으로써, 동일 워드라인(WL)에 연결된 낸드 스트링들(NS) 중 비선택 행의 낸드 스트링들(NS)이 비트라인들(BL1 내지 BL3)로부터 분리될 수 있다. 즉, 스트링 선택라인들(SSL1 내지 SSL3)을 선택함으로써, 낸드 스트링들(NS)의 행이 선택될 수 있다. 그리고, 비트라인들(BL1 내지 BL3)을 선택함으로써, 선택 행의 낸드 스트링들(NS)이 열 단위로 선택될 수 있다.
각 낸드 스트링(NS)에서, 더미 메모리 셀(DMC)이 제공될 수 있다. 더미 메모리 셀(DMC) 및 접지 선택라인(GST) 사이에 제1메모리 셀 내지 제3메모리 셀들(MC1 내지 MC3)이 제공될 수 있다.
더미 메모리 셀(DMC) 및 스트링 선택라인(SST) 사이에 제4메모리 셀 내지 제6메모리 셀들(MC4 내지 MC6)이 제공될 수 있다. 여기서, 각 낸드 스트링(NS)의 메모리 셀들(MC)은, 더미 메모리 셀(DMC)에 의해 메모리 셀 그룹들로 분할될 수 있으며, 분할된 메모리 셀 그룹들 중 접지 선택 트랜지스터(GST)에 인접한 메모리 셀들(예를 들면, MC1 to MC3)을 하부 메모리 셀 그룹이라 할 수 있고, 분할된 메모리 셀 그룹들 중 스트링 선택 트랜지스터(SST)에 인접한 메모리 셀들(예를 들면, MC4 내지 MC6)을 상부 메모리 셀 그룹이라 할 수 있다. 그러면 이하에서는, 도 9 내지 도 11을 참조하여 본 발명의 실시 예에 따른 메모리 시스템에서 메모리 장치가 제1구조와 다른 구조의 3차원 비휘발성 메모리 장치로 구현될 경우에 대해 보다 구체적으로 설명하기로 한다.
도 9 및 도 10을 참조하면, 메모리 장치(150)의 복수의 메모리 블록들에서 제2구조로 구현된 임의의 메모리 블록(BLKj)은, 제1방향 내지 제3방향들을 따라 신장된 구조물들을 포함할 수 있다. 여기서, 도 9는, 본 발명의 실시 예에 따른 메모리 장치가 앞선 도 5 내지 도 8에서 설명한 제1구조와 다른 제2구조의 3차원 비휘발성 메모리 장치로 구현될 경우의 구조를 개략적으로 도시한 도면이며, 도 4의 복수의 메모리 블록에서 제2구조로 구현된 임의의 메모리 블록(BLKj)을 도시한 사시도이고, 도 10은, 도 9의 메모리 블록(BLKj)을 임의의 제2선(Ⅶ-Ⅶ')에 따른 단면도이다.
우선, 기판(6311)이 제공될 수 있다. 예컨대, 기판(6311)은 제1타입 불순물로 도핑된 실리콘 물질을 포함할 수 있다. 예를 들면, 기판(6311)은 p-타입 불순물로 도핑된 실리콘 물질을 포함하거나, p-타입 웰(예를 들면, 포켓 p-웰)일 수 있고, p-타입 웰을 둘러싸는 n-타입 웰을 더 포함할 수 있다. 이하에서는 설명의 편의를 위해, 기판(6311)은 p-타입 실리콘인 것으로 가정하지만, 기판(6311)은 p-타입 실리콘으로 한정되지 않는다.
그리고, 기판(6311) 상에, x-축 방향 및 y-축 방향으로 신장되는 제1도전 물질 내지 제4도전 물질들(6321,6322,6323,6324)이 제공된다. 여기서, 제1도전 물질 내지 제4도전 물질들(6321,6322,6323,6324)은 z-축 방향을 따라 특정 거리만큼 이격되어 제공된다.
또한, 기판(6311) 상에 x-축 방향 및 y-축으로 신장되는 제5도전 물질 내지 제8도전 물질들(6325,6326,6327,6328)이 제공된다. 여기서, 제5도전 물질 내지 제8도전 물질들(6325,6326,6327,6328)은 z-축 방향을 따라 특정 거리만큼 이격되어 제공된다. 그리고, 제5도전 물질 내지 제8도전 물질들(6325,6326,6327,6328)은 y-축 방향을 따라 제1도전 물질 내지 제4도전 물질들(6321,6322,6323,6324)과 이격되어 제공된다.
아울러, 제1도전 물질 내지 제4도전 물질들(6321,6322,6323,6324)을 관통하는 복수의 하부 필라들이 제공된다. 각 하부 필라(DP)는 z-축 방향을 따라 신장된다. 또한, 제5도전 물질 내지 제8도전 물질들(6325,6326,6327,6328)을 관통하는 복수의 상부 필라들이 제공된다. 각 상부 필라(UP)는 z-축 방향을 따라 신장된다.
하부 필라(DP) 및 상부 필라(UP) 각각은 내부 물질(6361), 중간층(6362) 및 표면층(6363)을 포함한다. 여기서, 도 5 및 도 6에서 설명한 바와 같이, 중간층(6362)은 셀 트랜지스터의 채널로서 동작할 것이다. 표면층(6363)은 블로킹 절연막, 전하 저장막 및 터널링 절연막을 포함할 것이다.
하부 필라(DP) 및 상부 필라(UP)는 파이프 게이트(PG)를 통해 연결된다. 파이프 게이트(PG)는 기판(6311) 내에 배치될 수 있으며, 일 예로, 파이프 게이트(PG)는 하부 필라(DP) 및 상부 필라(UP)와 동일한 물질들을 포함할 수 있다.
하부 필라(DP)의 상부에, x-축 방향 및 y-축 방향으로 신장되는 제 2 타입의 도핑 물질(6312)이 제공된다. 예컨대, 제2타입의 도핑 물질(6312)은 n-타입의 실리콘 물질을 포함할 수 있다. 제2타입의 도핑 물질(6312)은 공통 소스라인(CSL)으로서 동작한다.
상부 필라(UP)의 상부에 드레인(6340)이 제공된다. 예컨대, 드레인(6340)은 n-타입의 실리콘 물질을 포함할 수 있다. 그리고, 드레인들의 상부에 y-축 방향으로 신장되는 제1상부 도전 물질 및 제2상부 도전 물질들(6351,6352)이 제공된다.
제1상부 도전 물질 및 제2상부 도전 물질들(6351,6352)은 x-축 방향을 따라 이격되어 제공된다. 예컨대, 제1상부 도전 물질 및 제2상부 도전 물질들(6351,6352)은 금속으로서 형성될 수 있으며, 일 예로, 제1상부 도전 물질 및 제2상부 도전 물질들(6351,6352)과 드레인들은 콘택 플러그들을 통해 연결될 수 있다. 제1상부 도전 물질 및 제2상부 도전 물질들(6351,6352)은 각각 제1비트라인 및 제2비트라인들(BL1, BL2)로 동작한다.
제1도전 물질(6321)은 소스 선택라인(SSL)으로 동작하고, 제2도전 물질(6322)은 제1더미 워드라인(DWL1)으로 동작하며, 제3도전 물질 및 제4도전 물질들(6323,6324)은 각각 제1메인 워드라인 및 제2메인 워드라인들(MWL1, MWL2)로 동작한다. 그리고, 제5도전 물질 및 제6도전 물질들(6325,6326)은 각각 제3메인 워드라인 및 제4메인 워드라인들(MWL3, MWL4)로 동작하고, 제7도전 물질(6327)은 제2더미 워드라인(DWL2)으로 동작하며, 제8도전 물질(6328)은 드레인 선택라인(DSL)로서 동작한다.
하부 필라(DP), 그리고 하부 필라(DP)에 인접한 제1도전 물질 내지 제4도전 물질들(6321,6322,6323,6324)은 하부 스트링을 구성한다. 상부 필라(UP), 그리고 상부 필라(UP)에 인접한 제5도전 물질 내지 제8도전 물질들(6325,6326,6327,6328)은 상부 스트링을 구성한다. 하부 스트링 및 상부 스트링은 파이프 게이트(PG)를 통해 연결된다. 하부 스트링의 일단은 공통 소스라인(CSL)으로 동작하는 제2타입의 도핑 물질(6312)에 연결된다. 상부 스트링의 일단은 드레인(6320)을 통해 해당 비트라인에 연결된다. 하나의 하부 스트링 및 하나의 상부 스트링은 제2타입의 도핑 물질(6312)과 해당 비트라인 사이에 연결된 하나의 셀 스트링을 구성할 것이다.
즉, 하부 스트링은 소스 선택 트랜지스터(SST), 제1더미 메모리 셀(DMC1), 그리고 제1메인 메모리 셀 및 제2메인 메모리 셀들(MMC1, MMC2)을 포함할 것이다. 그리고, 상부 스트링은 제3메인 메모리 셀 및 제4메인 메모리 셀들(MMC3, MMC4), 제2더미 메모리 셀(DMC2), 그리고 드레인 선택 트랜지스터(DST)를 포함할 것이다.
한편, 도 9 및 도 10에서 상부 스트림 및 하부 스트링은, 낸드 스트링(NS)을 형성할 수 있으며, 낸드 스트링(NS)은 복수의 트랜지스터 구조들(TS)을 포함할 수 있다. 여기서, 도 9 및 도 10에서의 낸드 스트림에 포함된 트랜지스터 구조는, 앞서 도 7에서 구체적으로 설명하였으므로, 여기서는 그에 관한 구체적인 설명을 생략하기로 한다.
그리고, 도 11을 참조하면, 메모리 장치(150)의 복수의 블록들에서 제2구조로 구현된 임의의 블록(BLKj)에는, 도 9 및 도 10에서 설명한 바와 같이, 하나의 상부 스트링과 하나의 하부 스트링이 파이프 게이트(PG)를 통해 연결되어 구현된 하나의 셀 스트링들이 각각 복수의 쌍들을 이루어 제공될 수 있다. 여기서, 도 11은, 도 9 및 도 10에서 설명한 제2구조로 구현된 메모리 블록(BLKj)의 등가 회로를 도시한 회로도이며, 설명의 편의를 위해 제2구조로 구현된 임의의 블록(BLKj)에서 한 쌍을 구성하는 제1스트링과 제2스트링만을 도시하였다.
즉, 제2구조로 구현된 임의의 블록(BLKj)에서, 제1채널(CH1)을 따라 적층된 메모리 셀들, 예컨대 적어도 하나의 소스 선택 게이트 및 적어도 하나의 드레인 선택 게이트는, 제1스트링(ST1)을 구현하고, 제2채널(CH2)을 따라 적층된 메모리 셀들, 예컨대 적어도 하나의 소스 선택 게이트 및 적어도 하나의 드레인 선택 게이트는 제2스트링(ST2)을 구현한다.
또한, 제1스트링(ST1)과 제2스트링(ST2)은, 동일한 드레인 선택라인(DSL) 및 동일한 소스 선택라인(SSL)에 연결되며, 또한 제1스트링(ST1)은, 제1비트라인(BL1)에 연결되고, 제2스트링(ST2)은 제2비트라인(BL2)에 연결된다.
여기서, 설명의 편의를 위해, 도 11에서는, 제1스트링(ST1)과 제2스트링(ST2)이 동일한 드레인 선택라인(DSL) 및 동일한 소스 선택라인(SSL)에 연결되는 경우를 일 예로 설명하였으나, 제1스트링(ST1)과 제2스트링(ST2)이 동일한 소스 선택라인(SSL) 및 동일한 비트라인(BL)에 연결되어, 제1스트링(ST1)이 제1드레인 선택라인(DSL1)에 연결되고 제2스트링(ST2)이 제2드레인 선택라인(DSL2)에 연결되거나, 또는 제1스트링(ST1)과 제2스트링(ST2)이 동일한 드레인 선택라인(DSL) 및 동일한 비트라인(BL)에 연결되어, 제1스트링(ST1)이 제1소스 선택라인(SSL1)에 연결되고 제2스트링(ST2)은 제2소스 선택라인(SDSL2)에 연결될 수도 있다.
한편 사용자가 도 1에 도시된 메모리 장치(예; NAND 플래시 메모리) 150을 사용함에 있어서 특정 동작 명령(예; 읽기(read)/쓰기(write)/소거(erase) 명령)을 전달하고, 상태 읽기(read status) 명령을 통해, 정해진 크기의 상태 정보(예; 8비트 또는 1바이트 데이터)를 회신 받아 결과를 분석하였다. 8 비트 데이터에 초기 메모리 장치의 상태를 포함시키기가 충분하였다. 그러나 메모리 장치가 발전하면서, 이전보다 복잡한 명령들이 가능해졌고, 이제는 8 비트 데이터에 모든 메모리 장치의 상태를 담지 못하는 한계가 있다. 예를 들어, 메모리 장치가 4 플레인(plane) 구조를 가지는 경우, 이러한 메모리 장치에 대한 동시 쓰기 명령에 캐쉬 쓰기 명령까지 이루어진다면, 이러한 명령에 대한 성공/실패 여부만을 나타내기 위해서도 8 비트가 요구된다. 그렇기 때문에 8비트의 상태 정보에는 비지(busy)와 쓰기 보호(write protect) 정보를 담을 공간이 없게 된다.
이하에서 구체적으로 설명될 본 발명의 실시 예들은 이러한 한계를 해결하기 위한 것이다. 본 발명의 실시 예들에 따르면, 상태 정보는 (k + n) 바이트를 포함하며, 계층적 상태(layered status) 정보라 정의될 수 있다. k 바이트는 다수의 상태 정보들을 취합하여 가장 대표되는 상태 정보를 나타낸다. n 바이트는 k 바이트보다는 구체적인 세부 상태 정보를 나타낸다. 필요에 따라 상태 정보의 바이트의 수는 가장 세부적인 정보까지 나타낼수록 증가될 수 있다. 이와 같이 메모리 장치에 대한 대표 정보만의 확인을 통해 메모리 장치의 상태가 확인될 수 있도록 상태 정보를 구성할 수 있다. 필요에 따라서는 추가적인 세부 정보까지 확인을 하여야만 메모리 장치의 상태를 확인할 수 있는 경우가 있을 수 있다. 이와 같이 대표 정보만을 통하여 메모리 장치의 상태를 충분하게 확인이 가능한 경우, 추가적인 세부 정보의 전송을 하지 않음으로써 성능 개선을 기대할 수 있다.
도 12는 본 발명의 실시 예들이 적용될 수 있는 메모리 장치의 구성을 도시한 도면이다. 메모리 장치 1200은 다수의 플레인들을 포함하는 구조일 수 있으며, 이러한 경우 모든 플레인들에 대한 상태들을 미리 정해진 크기(예: 1바이트)의 상태 정보로 나타내기에는 한계가 있을 수 있다. 여기서는 메모리 장치 1200에 대한 상태를 정해진 크기의 상태 정보로 나타내지 못하는 경우로, 메모리 장치 1200이 멀티플레인 동작(multiplane operation)을 수행하는 경우를 예시하고 있으나, 본 발명의 실시 예들이 이에 제한되는 것은 아니다. 예를 들어, 본 발명의 실시 예들은 메모리 장치 1200에 대한 상태가 다수이며, 다수의 상태들을 정해진 크기의 상태 정보로 나타내지 못하는 어떠한 경우에도 적용될 수 있음에 유의하여야 한다.
도 12를 참조하면, 메모리 장치 1200은 다수(예: k개)의 메모리 칩들을 포함할 수 있다. 메모리 칩 1210은 다수의 다이(die)들로 구분될 수 있으며, 각 다이는 다수의 플레인(plane)들로 구분될 수 있다. 예를 들어, 메모리 칩 1210은 2개의 다이(die)들 다이 0과, 다이 1을 포함하며, 각 다이는 l개의 플레인(plane)들 plane 0 - plane (l-1)을 포함한다. 플레인 1220은 다수의 블록(block)들을 포함하며, 블록 1230은 다수의 페이지(page)들을 포함할 수 있다. 예를 들어, 플레인 1220은 m개의 블록들 Block 0 - Block (m-1)을 포함하며, 블록 1230은 n개의 페이지들 Page 0 - Page (n-1)을 포함할 수 있다. 이러한 메모리 장치 1200에 대해서는 멀티플레인 동작이 수행될 수 있으며, 그에 따른 다수의 상태들에 대한 상태 정보가 생성될 필요가 있다.
도 13은 본 발명의 실시 예들에 따른 메모리 장치 1300의 구성을 도시한 도면이다. 도 13에 도시된 메모리 장치의 실시 예는 단지 예시를 위한 것이다. 그러므로 메모리 장치의 다른 실시 예들이 본 발명의 범위를 벗어나지 않고 사용될 수 있을 것이다.
도 13을 참조하면, 메모리 장치 1300은 제어 로직 1310과 메모리부 1320을 포함할 수 있다. 제어 로직 1310은 외부 장치 1305에 연결된다. 일 실시예에서, 메모리 장치 1300은 도 1에 도시된 메모리 시스템 110의 메모리 장치 150에 대응하는 구성 요소일 수 있다. 일 실시예에서, 외부 장치 1305는 도 1에 도시된 호스트 102일 수 있다. 다른 실시예에서, 외부 장치 1305는 도 1에 도시된 메모리 컨트롤러 1310이 될 수 있다.
메모리부 1320은 다수의 플레인들(예; 4개의 플레인들 플레인0 - 플레인3)을 포함할 수 있으며, 후술되는 도 16a 및 도 16b에 도시된 바와 같이 다수의 상태들을 가질 수 있다. 각 플레인들은 도 12에 도시된 바와 같이 데이터 저장 영역으로서의 다수의 블록들을 포함할 수 있다. 또한 각 플레인들은 일시 저장 영역으로서 캐쉬(또는 버퍼 메모리)(도시하지 않음)를 포함할 수 있다.
제어 로직 1310은 메모리 컨트롤러 1310의 전반적인 동작을 제어한다. 일 실시예에서, 제어 로직 1310은 외부 장치 1305로부터의 상기 메모리 장치 1300에 대한 동작 수행 명령(예; 읽기(read), 쓰기(write), 프로그램(program), 소거(erase) 등)에 응답하여 메모리부 1320을 동작시킨다.
제어 로직 1310은 메모리부 1320에 대한 상기 동작 수행 결과에 대응하는 상태 정보를 생성한다. 다양한 실시 예들에서, 상기 상태 정보는 메모리부 1320에 대한 다수의 상태들을 공통적으로 나타내는 대표 상태 정보와, 서로 차별화되는 상기 다수의 상태들 각각을 나타내는 세부 상태 정보를 포함할 수 있다. 상기 대표 상태 정보는 k바이트의 크기를 가질 수 있으며, 상기 세부 상태 정보는 n바이트의 크기를 가질 수 있다. 여기서 상기 k는 상기 n보다 작은 수로 설정될 수 있다. 일 실시 예에서, 상기 다수의 상태들 각각은 메모리부 1320에 포함되는 다수의 플레인들 각각에 대한 상기 동작 수행 명령에 대한 성공 여부를 나타낼 수 있으며, 상기 대표 상태 정보는 상기 다수의 플레인들 각각에 대한 상기 동작 수행 명령에 대한 성공을 나타낼 수 있다.
제어 로직 1310은 메모리부 1320에 대한 상기 동작 수행 결과에 대응하여 생성된 상태 정보들 중에서 대표 상태 정보를 외부 장치 1305로 송신한다. 또한, 제어 로직 1310은 메모리부 1320에 대한 상기 동작 수행 결과에 대응하여 생성된 상태 정보들 중에서 세부 상태 정보를 외부 장치 1305로 송신한다. 일 실시예에서, 제어 로직 1310은 외부 장치 1305로부터의 상태 읽기(read status) 명령에 응답하여 상기 대표 상태 정보를 외부 장치 1305로 송신한다. 다른 실시예에서, 제어 로직 1310은 외부 장치 1305로부터의 추가 상태 읽기 명령에 응답하여 상기 세부 상태 정보를 외부 장치 1305로 송신할 수 있다.
도 14는 본 발명의 실시 예들에 따른 상태 정보 처리 절차를 도시한 도면이다. 이 처리 절차는 도 13에 도시된 메모리 장치 1300에 대한 상태를 나타내는 상태 정보를 생성하여 외부 장치 1305로 전달하는 예를 도시하고 있다. 도 16에 도시된 상태 정보 처리 절차의 실시 예는 단지 예시를 위한 것이다. 그러므로 상태 정보 처리 절차의 다른 실시 예들이 본 발명의 범위를 벗어나지 않고 사용될 수 있을 것이다.
도 14를 참조하면, 외부 장치 1305는 메모리 장치 1300에 대한 특정 동작 수행 명령을 송신한다(1410).
메모리 장치 1300의 제어 로직 1310은 상기 동작 수행 명령에 응답하여 메모리부 1320에 대한 명령을 수행한다(1420). 예를 들어, 제어 로직 1310은 메모리부 1320에 대한 읽기(read) 동작, 쓰기(write) 또는 프로그램(program) 동작, 소거(erase) 동작 등의 수행을 명령한다.
외부 장치 1305는 메모리부 1320에 대한 특정 동작 수행 결과에 따른 상태 읽기 명령을 송신한다(1430).
제어 로직 1310은 상기 상태 읽기 명령에 응답하여 상기 메모리부 1320에 대한 특정 동작 수행 결과에 따른 상태를 확인하고(1440), 확인된 상태에 대응하는 다수의 상태들을 나타내는 상태 정보를 생성한다(1450). 예를 들어, 제어 로직 1310은 도 15, 도 16a 및 도 16b에 도시된 바와 같은 형태의 상태 정보를 생성한다.
제어 로직 1310은 메모리부 1320에 대한 다수의 상태들을 나타내는 상태 정보를 외부 장치 1305로 송신한다(1460). 이때 송신되는 상태 정보는 다수의 상태들을 공통적으로 나타내는 대표 상태 정보를 포함할 수 있다(도 15 및 도 16a 참조).
외부 장치 1305는 제어 로직 1310으로부터의 상태 정보, 즉 대표 상태 정보를 수신하고, 이 상태 정보에 기초하여 메모리부 1320에 대한 상태를 확인한다(1470). 1470단계의 수행 이후에 1480 단계, 1485단계 및 1490단계가 선택적으로 수행될 수 있다.
만약 수신된 상태 정보에 기초하여 메모리부 1320의 상태를 확정하지 못하는 경우, 외부 장치 1305는 추가 상태 읽기 명령을 제어 로직 1310으로 송신한다(1480). 제어 로직 1310은 메모리부 1320에 대한 서로 차별화되는 다수의 상태들 각각을 나타내는 세부 상태 정보를 외부 장치 1305로 송신한다(1485). 이때 송신되는 상태 정보는 다수의 상태들 각각을 나타내는 세부 상태 정보를 포함할 수 있다(도 15 및 도 16b 참조). 외부 장치 1305는 제어 로직 1310으로부터 세부 상태 정보를 수신하고, 이 세부 상태 정보에 기초하여 메모리부 1320에 대한 상태를 확인한다(1490).
도 15는 본 발명의 실시 예들에 따른 상태 정보의 구성 예들을 도시한 도면이다. 이러한 상태 정보들은 도 13에 도시된 메모리 장치 1300의 메모리부 1320에 대한 상태들을 나타내며, 제어 로직 1310에 의해 생성될 수 있다. 도 15에 도시된 상태 정보의 실시 예는 단지 예시를 위한 것이다. 그러므로 상태 정보의 다른 실시 예들이 본 발명의 범위를 벗어나지 않고 사용될 수 있을 것이다.
도 15를 참조하면, 일 실시예(Case A)에서, 상태 정보 1500은 대표 상태 정보 1510을 포함할 수 있다. 예를 들어, 상태 정보 1500은 미리 정해진 상태 정보의 전송 단위(예; k 바이트)를 가질 수 있다. 이 실시예는 메모리 장치 1300의 제어 로직 1310에 의해 생성된 대표 상태 정보 1510을 포함하는 상태 정보 1500에 기초하여 외부 장치 1305가 메모리부 1320의 상태를 확정한 경우에 해당한다.
다른 실시예(Case B)에서, 상태 정보 1500은 대표 상태 정보 1510과 세부 상태 정보 1520을 포함할 수 있다. 예를 들어, 대표 상태 정보 1410은 k 바이트(또는 비트)의 크기를 가지며, 세부 상태 정보 1420은 n 바이트(또는 비트)의 크기를 가질 수 있다. 일 실시 예에서, k는 n보다 작은 수일 수 있다. 예를 들어, k 바이트는 1 바이트 또는 8 비트일 수 있다. 이 실시예는 메모리 장치 1300의 제어 로직 1310에 의해 생성된 대표 상태 정보 1510을 포함하는 상태 정보 1500에 기초하여 외부 장치 1305가 메모리부 1320의 상태를 확정하지 못하고 추가적으로 세부 상태 정보 1520을 생성하는 경우에 해당한다.
도 16a 및 도 16b는 본 발명의 실시 예들에 따른 상태 정보의 생성 동작의 예들을 도시한 도면들이다. 이러한 상태 정보의 생성 동작은 도 13에 도시된 제어 로직 1310에 의해 수행될 수 있다. 상태 정보의 구성 예는 도 13에 도시된 메모리부 1320에 대한 다수의 상태들을 나타낼 수 있다. 다수의 상태들 각각은 도 13에 도시된 제어 로직 1310에 의한 동작 수행 명령의 수행 결과에 대응할 수 있다. 도 16a 및 도 16b에 도시된 상태 정보의 실시 예는 단지 예시를 위한 것이다. 그러므로 상태 정보의 다른 실시 예들이 본 발명의 범위를 벗어나지 않고 사용될 수 있을 것이다.
도 16a 및 도 16b를 참조하면, 메모리부 1320에 대한 상태들 1610은 쓰기 보호(write protect) 상태 1611, 명령 수행중/준비(ready/busy) 상태 1612, 쓰기 결과(write) 상태 1613 및 캐쉬쓰기(cache write) 결과 상태 1614를 포함할 수 있다. 상기 쓰기 보호 상태 1611 및 명령 수행중/준비 상태 1612는 하나의 메모리부 1320에 대한 상태일 수 있다. 반면에, 상기 쓰기 결과(write) 상태 1613 및 캐쉬쓰기(cache write) 결과 상태 1614는 메모리부 1320에 포함되는 플레인들 각각에 대한 상태일 수 있다. 상기 메모리부 1320에 대한 구체적인 상태들을 확인하는 동작은 알려진 동작을 통해 수행될 수 있다. 예를 들어, 제어 로직 1310은 메모리 장치 1300의 주변 회로(도시하지 않음)에 포함되는 전압 발생기, 로우 디코더/컬럼 디코더를 구동하여 메모리부 1320의 특정 저장 영역에 데이터 쓰기를 수행하고 해당 저장 영역의 데이터 읽기를 수행함으로써 메모리부 1320에 포함되는 플레인들 각각에 대한 쓰기 결과(write) 상태를 확인할 수 있다. 다른 예로, 제어 로직 1310은 메모리부 1320에 포함되는 캐쉬(또는 버퍼 메모리)에 데이터 쓰기를 수행하고 해당 캐쉬의 데이터 읽기를 수행함으로써 캐쉬 쓰기 결과(cache write) 상태를 확인할 수 있다.
제어 로직 1310은 메모리부 1320에 대한 상태들을 확인하고 해당하는 상태 정보를 생성할 수 있다. 일 실시예에서, 상태 정보는 대표 상태 정보만을 포함할 수 있다(도 16a). 다른 실시예에서, 상태 정보는 대표 상태 정보와 구체 상태 정보를 포함할 수 있다(도 16b). 대표 상태는 메모리부 1320에 대한 다수 상태들의 도미넌트(dominant)한 상태와 그 외 나머지 상태로 정의될 수 있다. 예를 들어, 다수 상태들이 'A'인 경우, 대표 상태는 '모두 A' 와 '나머지(others)'로 정의될 수 있다. 플래시 메모리의 경우, 쓰기 명령을 통해 쓰기 동작을 수행한 결과는 대부분(예; 99%) 성공이므로, 도미넌트한 상태는 '성공'이며, 대표 정보는 '모두 성공'과 '나머지(others)'로 나뉠 수 있다.
도 16a를 참조하면, 상태 정보 1620은 미리 정해진 크기(예; k바이트)의 대표 상태 정보만을 포함한다. 상태 정보 1620은 쓰기 보호(write protect) 상태에 대한 대표 상태 정보 WP(1621)와, 명령 수행중/준비(ready/busy) 상태에 대한 대표 상태 정보 R/B(1622)와, 쓰기 결과(write) 상태에 대한 대표 상태 정보 W(1613)과, 캐쉬쓰기(cache write) 결과 상태에 대한 대표 상태 정보 CW(1614)를 포함할 수 있다. 예를 들어, 각 대표 상태 정보들은 '1'의 값을 가질 수 있다. 이때 대표 상태 정보 W(1613)가 '1'의 값을 갖는다는 것은 모든 플레인들에 대한 쓰기 결과 상태가 '모두 성공'임을 나타낸다. 대표 상태 정보 CW(1614)가 '1'의 값을 갖는다는 것은 모든 플레인들의 캐쉬에 대한 쓰기 결과 상태가 '모두 성공'임을 나타낸다.
상태 읽기 명령에 응답하여 제어 로직 1310은 생성된 상태 정보를 외부 장치 1305로 전송한다. 그러면 외부 장치 1305는 수신된 상태 정보 1620에 포함되는 대표 상태 정보만에 기초하여 메모리부 1320의 모든 상태를 확정할 수 있다.
도 16b를 참조하면, 상태 정보 1630은 미리 정해진 크기(예; k바이트)의 대표 상태 정보 1640과, 미리 정해진 크기(예; n바이트)의 구체 상태 정보 1650을 포함한다. 대표 상태 정보 1640은 쓰기 보호(write protect) 상태에 대한 대표 상태 정보 WP(1641)와, 명령 수행중/준비(ready/busy) 상태에 대한 대표 상태 정보 R/B(1642)와, 쓰기 결과(write) 상태에 대한 대표 상태 정보 W(1643)과, 캐쉬쓰기(cache write) 결과 상태에 대한 대표 상태 정보 CW(1644)를 포함할 수 있다. 예를 들어, WP(1641)와 R/B(1642)와 CW(1644)의 대표 상태 정보들은 '1'의 값을 가질 수 있으며, W(1643)의 대표 상태 정보는 '0'의 값을 가질 수 있다. 이때 대표 상태 정보 W(1613)가 '0'의 값을 갖는다는 것은 모든 플레인들에 대한 쓰기 결과 상태가 성공하지 못한 상태임을 나타낸다. 대표 상태 정보 CW(1614)가 '1'의 값을 갖는다는 것은 모든 플레인들의 캐쉬에 대한 쓰기 결과 상태가 '모두 성공'임을 나타낸다.
상태 읽기 명령에 응답하여 제어 로직 1310은 생성된 상태 정보를 외부 장치 1305로 전송한다. 그러면 외부 장치 1305는 수신된 상태 정보 1620에 포함되는 대표 상태 정보에 기초하여 메모리부 1320의 상태를 확인하는 절차를 수행한다. 이때 '0'의 값을 대표 상태 정보 W(1613) 때문에 외부 장치 1305는 모든 플레인들에 대한 쓰기 결과 상태를 확정하지 못하게 된다. 그러므로 외부 장치 1305는 제어 로직 1310으로 추가 상태 읽기 명령을 전송하고, 추가 상태 읽기 명령에 응답하여 제어 로직 1310은 모든 플레인들에 대한 구체적인 쓰기 결과 상태에 대한 정보를 외부 장치 1305로 전송한다.
전술한 바와 같이 본 발명의 실시 예들에 따르면, 메모리 장치 1300에 대한 다수의 상태들을 나타내는 상태 정보가 다수의 상태들을 공통적으로 나타내는 대표 상태 정보만을 포함하도록 구성함으로써 데이터 표현 공간이 최대한 절약할 수 있다. 4 플레인 구조의 메모리 장치의 경우, 메모리 장치는 도 16a 및 도 16b에 도시된 바와 같이 10가지의 상태를 가질 수 있다. 이러한 경우 만약 상태 정보가 특정 크기(예; 1바이트)를 가지도록 정해졌고 각 상태를 1비트로 표현하여야 한다면, 1회의 상태 정보를 통해서는 10가지의 모든 상태를 나타낼 수 없다. 왜냐하면 각 상태를 1비트로 나타내는 경우 10가지 상태에 대하여 10비트가 필요하기 때문이다. 그러나 본 발명의 실시예들에 따르면, 대표 상태만을 포함하도록 상태 정보가 구성될 수 있기 때문에, 적은 크기(예; 1바이트 또는 8비트)의 상태 정보로도 다수(예; 10가지)의 상태들을 나타낼 수 있다. 확률적으로 메모리 장치에 대한 쓰기 동작을 수행하는 경우 쓰기 동작에 대한 결과는 대부분 성공(예; 약 99%)이기 때문에 대표 상태만을 포함하도록 상태 정보를 구성하는 본 발명의 실시예들이 유용하다.
도 17은 본 발명의 실시 예들에 따른 외부 장치에 의한 상태 정보 처리 흐름 1700을 도시한 도면이다. 이 흐름은 도 13에 도시된 제어 로직 1310으로부터 메모리부 1320에 대한 상태 정보가 수신되는 경우에 외부 장치 1305에 의해 수행될 수 있다. 도 17에 도시된 상태 정보 처리 흐름의 실시 예는 단지 예시를 위한 것이다. 그러므로 상태 정보 처리 흐름의 다른 실시 예들이 본 발명의 범위를 벗어나지 않고 사용될 수 있을 것이다.
도 17을 참조하면, 외부 장치 1305는 상태 읽기 명령을 메모리 장치 1300의 제어 로직 1310으로 전송한다. 상기 상태 읽기 명령에 응답하여 제어 로직 1310이 대표 상태 정보를 포함하는 상태 정보를 전송하면, 외부 장치 1305는 제어 로직 1310으로부터 메모리부 1320에 대한 대표 상태 정보(예; 도 15 및 도 16a에 도시된 k 바이트)에 대한 읽기 동작을 수행한다(1710). 외부 장치 1305는 수신된 대표 상태 정보가 도미넌트(dominant)한지 여부를 판단한다(1720). 앞서서 언급한 바와 같이 플래시 메모리의 경우, 쓰기 명령을 통해 쓰기 동작을 수행한 결과는 대부분(예; 99%) 성공이므로, 도미넌트한 상태는 '성공'이며, 대표 정보는 '모두 성공'과 '나머지(others)'로 나뉠 수 있다.
만약 대표 상태 정보의 모든 값이 도미넌트한 것으로 판단되면, 외부 장치 1305는 메모리부 1320에 대한 상태를 확정한다(1740).
만약 대표 상태 정보가 도미넌트하지 않은 것으로 판단되면, 외부 장치 1305는 추가 상태 읽기 명령을 메모리 장치 1300의 제어 로직 1310으로 전송한다. 상기 추가 상태 읽기 명령에 응답하여 제어 로직 1310이 구체 상태 정보를 포함하는 상태 정보를 전송하면, 외부 장치 1305는 제어 로직 1310으로부터 세부 상태 정보(예; 도 15 및 도 16b에 도시된 n 바이트)에 대한 읽기 동작을 수행하고(1730), 세부 상태 정보를 확인하여 메모리부 1320에 대한 상태를 확정한다(1740).
전술한 바와 같이, 본 발명의 실시 예들에 따르면, 메모리 장치의 상태가 증가함에 따라 이 상태를 정해진 크기(예; 1바이트)의 상태 정보로 표현하기가 곤란한 경우(예; 4 플레인 이상의 플레인 구조를 가지는 메모리 장치)에도, 대표 상태 정보만을 전송함으로써 상태 종류의 증가에 따라 상태 읽기 명령 또는 정보의 종류를 증가시키는 경우에 비하여 성능을 개선할 수 있는 효과가 있다.
이상과 같이 본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나 본 발명은 상기의 실시예에 한정되는 것은 아니며 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능할 것이다. 예컨대, 본 발명의 구체적인 실시 예들은 다수의 상태들을 가지는 메모리 장치를 포함하는 메모리 시스템에 적용되는 예로서 설명되고 있다. 그러나 알아야 할 상태 정보가 많아 상태 읽기 시간이 긴 전송 프로토콜을 사용하는 호스트와 디바이스를 포함하는 데이터 처리 시스템의 경우에도, 도먼트한 상태들을 대표 상태로 묶고 본 발명의 실시 예들과 유사하게 처리함으로써 성능의 최적화를 할 수 있다. 그러므로 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 아니될 것이며 후술하는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해서 정해져야 할 것이다.

Claims (20)

  1. 메모리 장치에 있어서:
    적어도 하나의 저장 영역을 포함하는 메모리부; 및
    상기 메모리부에 대한 다수의 상태들을 공통적으로 나타내는 상태 정보를 생성하는 제어 로직을 포함하는 메모리 장치.
  2. 청구항 1에 있어서, 상기 제어 로직은,
    외부 장치로부터의 상기 메모리부에 대한 동작 수행 명령에 응답하여 상기 메모리부를 동작시키고,
    상기 메모리부에 대한 상기 동작 수행 결과에 대응하는 상기 상태 정보를 생성하고, 상기 상태 정보를 상기 외부 장치로 송신하는 메모리 장치.
  3. 청구항 2에 있어서, 상기 제어 로직은,
    상기 외부 장치로부터의 상태 읽기 명령에 응답하여 상기 상태 정보를 상기 외부 장치로 송신하는 메모리 장치.
  4. 청구항 3에 있어서, 상기 상태 정보는,
    상기 다수의 상태들을 공통적으로 나타내는 대표 상태 정보를 포함하고,
    상기 상태 정보는, 서로 차별화되는 상기 다수의 상태들 각각을 나타내는 세부 상태 정보를 더 포함하는 메모리 장치.
  5. 청구항 4에 있어서, 상기 제어 로직은,
    상기 외부 장치로부터의 추가 상태 읽기 명령에 응답하여 상기 세부 상태 정보를 상기 외부 장치로 송신하는 메모리 장치.
  6. 청구항 4에 있어서, 상기 대표 상태 정보는,
    k바이트의 크기를 가지며,
    상기 세부 상태 정보는,
    n바이트의 크기를 가지며,
    상기 k는 상기 n보다 작은 메모리 장치.
  7. 청구항 1에 있어서, 상기 메모리부는,
    다수의 플레인들을 포함하고,
    상기 다수의 상태들 각각은,
    상기 다수의 플레인들 각각에 대한 쓰기 보호 상태, 명령 수행중/준비 상태, 쓰기 결과 상태 및 캐쉬쓰기 결과 상태 중 적어도 하나를 포함하는 메모리 장치.
  8. 메모리 장치의 동작 방법에 있어서:
    적어도 하나의 저장 영역을 포함하는 메모리부에 대한 다수의 상태들을 확인하는 과정; 및
    상기 다수의 상태들을 공통적으로 나타내는 상태 정보를 생성하는 과정을 포함하는 방법.
  9. 청구항 8에 있어서, 상기 다수의 상태들을 확인하는 과정 과정은,
    외부 장치로부터의 상기 메모리부에 대한 동작 수행 명령에 응답하여 상기 메모리부를 동작시키는 과정; 및
    상기 메모리부에 대한 상기 동작 수행 결과를 확인하는 과정을 포함하는 방법.
  10. 청구항 9에 있어서, 상기 메모리부에 대한 상기 동작 수행 결과를 확인하는 과정은,
    상기 외부 장치로부터의 상태 읽기 명령에 응답하여 상기 메모리부에 대한 상기 동작 수행 결과를 확인하는 과정을 포함하고,
    상기 상태 정보를 상기 외부 장치로 송신하는 과정을 더 포함하는 방법.
  11. 청구항 10에 있어서, 상기 상태 정보는,
    상기 다수의 상태들을 공통적으로 나타내는 대표 상태 정보를 포함하고,
    상기 상태 정보는, 서로 차별화되는 상기 다수의 상태들 각각을 나타내는 세부 상태 정보를 더 포함하는 방법.
  12. 청구항 11에 있어서, 상기 외부 장치로부터의 추가 상태 읽기 명령에 응답하여 상기 세부 상태 정보를 상기 외부 장치로 송신하는 과정을 더 포함하는 방법.
  13. 청구항 11에 있어서, 상기 대표 상태 정보는,
    k바이트의 크기를 가지며,
    상기 세부 상태 정보는,
    n바이트의 크기를 가지며,
    상기 k는 상기 n보다 작은 방법.
  14. 청구항 8에 있어서, 상기 다수의 상태들 각각은,
    상기 메모리부에 포함되는 다수의 플레인들 각각에 대한 쓰기 보호 상태, 명령 수행중/준비 상태, 쓰기 결과 상태 및 캐쉬쓰기 결과 상태 중 적어도 하나를 포함하는 방법.
  15. 메모리 장치에 연결되는 외부 장치의 동작 방법에 있어서:
    상기 메모리 장치에 대한 다수의 상태들을 공통적으로 나타내는 상태 정보를 상기 메모리 장치로부터 수신하는 과정; 및
    상기 상태 정보에 기초하여 상기 메모리 장치에 대한 상기 다수의 상태들을 확인하는 과정을 포함하는 방법.
  16. 청구항 15에 있어서, 상기 상태 정보의 수신을 위하여 상기 메모리 장치로 상태 읽기 명령을 송신하는 과정을 더 포함하는 방법.
  17. 청구항 16에 있어서, 상기 상태 정보는,
    상기 다수의 상태들을 공통적으로 나타내는 대표 상태 정보를 포함하고,
    상기 다수의 상태들이 확인되지 않는 경우, 서로 차별화되는 상기 다수의 상태들 각각을 나타내는 세부 상태 정보를 상기 메모리 장치로부터 수신하는 방법.
  18. 청구항 17에 있어서, 상기 세부 상태 정보의 수신을 위하여 상기 메모리 장치로 상태 읽기 명령을 송신하는 과정을 더 포함하는 방법.
  19. 청구항 17에 있어서, 상기 다수의 상태들 각각은,
    상기 메모리 장치에 포함되는 다수의 플레인들 각각에 대한 쓰기 보호 상태, 명령 수행중/준비 상태, 쓰기 결과 상태 및 캐쉬쓰기 결과 상태 중 적어도 하나를 포함하는 방법.
  20. 청구항 19에 있어서, 상기 대표 상태 정보는,
    k바이트의 크기를 가지며,
    상기 세부 상태 정보는,
    n바이트의 크기를 가지며,
    상기 k는 상기 n보다 작은 방법.
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI738359B (zh) * 2020-05-26 2021-09-01 慧榮科技股份有限公司 資料儲存裝置與資料處理方法
US11662939B2 (en) * 2020-07-09 2023-05-30 Micron Technology, Inc. Checking status of multiple memory dies in a memory sub-system
US11681467B2 (en) * 2020-07-09 2023-06-20 Micron Technology, Inc. Checking status of multiple memory dies in a memory sub-system
US11599485B2 (en) * 2020-11-25 2023-03-07 Micron Technology, Inc. Status check using signaling

Family Cites Families (46)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CA1102007A (en) * 1979-05-15 1981-05-26 Prem L. Sood Duplicated memory system having status indication
US5422855A (en) * 1992-03-31 1995-06-06 Intel Corporation Flash memory card with all zones chip enable circuitry
JP3330187B2 (ja) * 1993-05-13 2002-09-30 株式会社リコー メモリカード
US5353256A (en) * 1993-06-30 1994-10-04 Intel Corporation Block specific status information in a memory device
US5559988A (en) * 1993-12-30 1996-09-24 Intel Corporation Method and circuitry for queuing snooping, prioritizing and suspending commands
KR100532976B1 (ko) 1998-12-31 2006-02-08 주식회사 하이닉스반도체 메모리 테스트 회로 및 그의 페일위치 서치방법
EP1128267A1 (en) * 2000-02-25 2001-08-29 Hewlett-Packard Company, A Delaware Corporation Disk storage system having redundant solid state data storage devices
US7062616B2 (en) * 2001-06-12 2006-06-13 Intel Corporation Implementing a dual partition flash with suspend/resume capabilities
JP3816788B2 (ja) * 2001-11-22 2006-08-30 株式会社東芝 不揮発性半導体記憶装置
US8347891B2 (en) * 2002-04-08 2013-01-08 Medtronic Ardian Luxembourg S.A.R.L. Methods and apparatus for performing a non-continuous circumferential treatment of a body lumen
US6874067B2 (en) * 2002-04-11 2005-03-29 International Business Machines Corporation Eliminating unnecessary data pre-fetches in a multiprocessor computer system
US6857055B2 (en) * 2002-08-15 2005-02-15 Micron Technology Inc. Programmable embedded DRAM current monitor
KR100471182B1 (ko) * 2002-09-03 2005-03-10 삼성전자주식회사 레디/비지 핀을 이용하여 내부 전압 레벨을 알리는 반도체메모리 장치
JP4192060B2 (ja) * 2003-09-12 2008-12-03 シャープ株式会社 不揮発性半導体記憶装置
KR100606173B1 (ko) * 2004-08-24 2006-08-01 삼성전자주식회사 불휘발성 메모리 장치의 초기화 상태를 검증하는 방법 및장치
US7392350B2 (en) * 2005-02-10 2008-06-24 International Business Machines Corporation Method to operate cache-inhibited memory mapped commands to access registers
US7652922B2 (en) * 2005-09-30 2010-01-26 Mosaid Technologies Incorporated Multiple independent serial link memory
JP5193045B2 (ja) * 2005-09-30 2013-05-08 モサイド・テクノロジーズ・インコーポレーテッド 出力制御部を備えたメモリ
US7657699B2 (en) * 2005-11-09 2010-02-02 Sandisk Il Ltd. Device and method for monitoring operation of a flash memory
US20070143378A1 (en) * 2005-12-21 2007-06-21 Gorobets Sergey A Non-volatile memories with adaptive file handling in a directly mapped file storage system
US20070143560A1 (en) * 2005-12-21 2007-06-21 Gorobets Sergey A Non-volatile memories with memory allocation for a directly mapped file storage system
US20070143561A1 (en) * 2005-12-21 2007-06-21 Gorobets Sergey A Methods for adaptive file data handling in non-volatile memories with a directly mapped file storage system
FI120220B (fi) * 2006-06-08 2009-07-31 Tellabs Oy Menetelmä ja järjestely transaktioiden käsittelemiseksi flash-tyyppisessä muistivälineessä
US7447844B2 (en) * 2006-07-13 2008-11-04 International Business Machines Corporation Data processing system, processor and method of data processing in which local memory access requests are serviced on a fixed schedule
EP2077559B1 (en) * 2007-12-27 2012-11-07 Hagiwara Solutions Co., Ltd. Refresh method of a flash memory
US8447918B2 (en) * 2009-04-08 2013-05-21 Google Inc. Garbage collection for failure prediction and repartitioning
TWI397009B (zh) * 2009-04-30 2013-05-21 Inventec Corp 基本輸入輸出系統的資料處理裝置
US20110041005A1 (en) 2009-08-11 2011-02-17 Selinger Robert D Controller and Method for Providing Read Status and Spare Block Management Information in a Flash Memory System
US8312349B2 (en) * 2009-10-27 2012-11-13 Micron Technology, Inc. Error detection/correction based memory management
US8355280B2 (en) * 2010-03-09 2013-01-15 Samsung Electronics Co., Ltd. Data storage system having multi-bit memory device and operating method thereof
TWI420305B (zh) * 2010-10-08 2013-12-21 Phison Electronics Corp 記憶體儲存裝置、其記憶體控制器與自動產生填充檔案的方法
KR101903095B1 (ko) * 2011-11-21 2018-10-02 삼성전자주식회사 불휘발성 메모리 장치 및 불휘발성 메모리 장치를 제어하는 컨트롤러의 동작 방법
EP2856467A1 (en) * 2012-05-29 2015-04-08 MOSAID Technologies Incorporated Ring topology status indication
US9170948B2 (en) * 2012-12-23 2015-10-27 Advanced Micro Devices, Inc. Cache coherency using die-stacked memory device with logic die
US9335952B2 (en) * 2013-03-01 2016-05-10 Ocz Storage Solutions, Inc. System and method for polling the status of memory devices
US9117504B2 (en) * 2013-07-03 2015-08-25 Micron Technology, Inc. Volume select for affecting a state of a non-selected memory volume
US9852090B2 (en) * 2013-12-11 2017-12-26 Adesto Technologies Corporation Serial memory device alert of an external host to completion of an internally self-timed operation
US9507704B2 (en) * 2014-06-13 2016-11-29 Sandisk Technologies Llc Storage module and method for determining ready/busy status of a plurality of memory dies
US10185636B2 (en) * 2014-08-15 2019-01-22 Hitachi, Ltd. Method and apparatus to virtualize remote copy pair in three data center configuration
US9436397B2 (en) * 2014-09-23 2016-09-06 Sandisk Technologies Llc. Validating the status of memory operations
US9959078B2 (en) * 2015-01-30 2018-05-01 Sandisk Technologies Llc Multi-die rolling status mode for non-volatile storage
CN105912483B (zh) * 2015-02-23 2019-06-21 东芝存储器株式会社 存储***
US10203870B2 (en) * 2015-04-07 2019-02-12 Blackberry Limited Authentication using a touch-sensitive keyboard with distinct pluralities of keys as respective regions
US9864545B2 (en) * 2015-04-14 2018-01-09 Sandisk Technologies Llc Open erase block read automation
US10783950B2 (en) * 2015-09-02 2020-09-22 Nvidia Corporation Memory management systems and methods using a management communication bus
TWI585769B (zh) * 2015-10-23 2017-06-01 慧榮科技股份有限公司 資料儲存裝置以及快閃記憶體之偵測方法

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