JP2004348792A - 半導体記憶装置、表示装置及び携帯電子機器 - Google Patents

Abstract

【課題】微細化が容易な不揮発性のメモリ素子を備えた半導体記憶装置及び携帯電子機器を提供すること。
【解決手段】半導体記憶装置は、複数のメモリ素子を配列したメモリセルアレイ２１と、プログラムベリファイ回路３０とを備える。メモリ素子１，３３は、半導体層１０２上にゲート絶縁膜１０３を介して形成されたゲート電極１０４と、ゲート電極１０４下に配置されたチャネル領域と、チャネル領域の両側で、チャネル領域と逆導電型の拡散領域１０７ａｂと、ゲート電極１０４の両側で、電荷を保持する機能を有するメモリ機能体１０９とを備える。上記プログラムベリファイ回路３０のプログラムロードレジスタ３２は、正しく書き込まれたと最初にベリファイされたメモリ素子３３について、書き込みが必要であると言う状態を排除する。
【選択図】 図１

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置及び携帯電子機器に関する。より具体的には、電荷もしくは分極を保持する機能を有するメモリ機能体を備えた電界効果トランジスタからなる不揮発性のメモリ素子を配列してなるメモリセルアレイを有する半導体記憶装置及びそのような半導体記憶装置を備えた携帯電子機器に関する。
【０００２】
【従来の技術】
従来から不揮発性の半導体記憶装置としては、代表的にはフラッシュメモリが用いられている。
【０００３】
このフラッシュメモリでは、図３４に示すように、半導体基板９０１上にゲート絶縁膜９０８を介してフローティングゲート９０２、絶縁膜９０７、ワード線（コントロールゲート）９０３がこの順に形成されており、フローティングゲート９０２の両側には、拡散領域によるソース線９０４及びビット線９０５が形成されてメモリセルを構成する。このメモリセルの周囲には、素子分離領域９０６が形成されている（特開平５−３０４２７７：特許文献１を参照）。
【０００４】
上記メモリセルは、フローティングゲート９０２中の電荷量の多寡として記憶を保持する。上記メモリセルを配列して構成したメモリセルアレイは、特定のワード線、ビット線を選択して所定の電圧を印加することにより、所望のメモリセルの書き換え、読み出し動作を行なうことができる。
【０００５】
このようなフラッシュメモリでは、フローティングゲート９０２中の電荷量が変化したとき、図３５に実線の曲線と破線の曲線で示すような、ドレイン電流Ｉｄ対ゲート電圧Ｖｇ特性を示す。すなわち、上記フローティングゲート９０２中の負電荷の量が増加すると、図３５中の実線の曲線で示す特性から破線の曲線で示す特性になって、Ｉｄ−Ｖｇ曲線は、同じドレイン電流Ｉｄに対してゲート電圧Ｖｇが増加する方向にほぼ平行移動して、閾値電圧が増加する。
【０００６】
【特許文献１】
特開平５−３０４２７７号公報
【０００７】
【発明が解決しようとする課題】
しかし、このようなフラッシュメモリでは、フローティングゲート９０２とワード線９０３とを隔てる絶縁膜９０７を配置することが機能上必要であると共に、上記フローティングゲート９０２からの電荷漏れを防ぐために、ゲート絶縁膜９０８の厚さを薄くすることが困難であった。このように、所定の厚さの絶縁膜９０７及びゲート絶縁膜９０８を必要とするため、メモリセルの微細化を阻害していた。
【０００８】
そこで、本発明の課題は、微細化が容易な不揮発性のメモリ素子を備えた半導体記憶装置及び携帯電子機器を提供することである。
【０００９】
【課題を解決するための手段】
上記課題を解決するため、本発明の半導体記憶装置は、
複数のメモリ素子を有するメモリセルアレイと、上記複数のメモリ素子への書き込み電圧の印加を制御するためのプログラムベリファイ回路とを備えた半導体記憶装置であって、
上記メモリ素子は、
半導体層上にゲート絶縁膜を介して形成されたゲート電極と、
このゲート電極下に上記ゲート絶縁膜を介して配置されたチャネル領域と、
上記チャネル領域の両側に配置されると共に、上記チャネル領域と逆導電型を有する拡散領域と、
上記ゲート電極の両側に形成されて、電荷または分極を保持する機能を有するメモリ機能体とを備え、
上記プログラムベリファイ回路は、
書き込まれている各メモリ素子の現在の状態と、上記メモリ素子が書き込まれるべき状態とを比較するコンパレータと、
上記コンパレータに連結されていると共に、上記コンパレータから出力されて上記メモリ素子がさらに書き込まれるべきか否かを示す値を各メモリ素子について格納するプログラムロード回路とを備え、
上記プログラムロード回路は、上記メモリ素子が上記コンパレータによって書き込まれたと最初に一旦ベリファイされると、上記メモリ素子の更なる書き込みが必要であることを示す値を、各メモリ素子について格納することを排除する回路を含むことを特徴としている。
【００１０】
上記構成によれば、上記メモリセルアレイの上記メモリ素子は、従来のフローティングゲートに代えて、ゲート電極の両側にメモリ機能体を備えるので、ゲート絶縁膜の厚さを薄くできて、微細化できる。したがって、上記半導体記憶装置を微細化できる。
【００１１】
さらに、上記メモリ素子の形成プロセスは、通常のトランジスタの形成プロセスと非常に親和性が高い。それゆえ、従来技術のフラッシュメモリを不揮発性メモリ素子として用いたメモリセルアレイと、通常のトランジスタからなるローデコーダ、コラムデコーダ、プログラムベリファイ回路等の周辺回路とを混載する場合に比べて、本発明の半導体記憶装置は、飛躍的にマスク枚数およびプロセス工数を削減することができる。したがって、チップの歩留まりが向上し、コストを削減することができる。
【００１２】
さらに、上記メモリ素子では、メモリ機能体が担うメモリ機能と、ゲート絶縁膜が担うトランジスタ動作機能とを分離している。そのため、十分なメモリ機能を有したまま、ゲート絶縁膜を薄膜化して短チャンネル効果を抑制するのが容易である。さらに、ＥＥＰＲＯＭに比べて、書換えにより拡散領域間を流れる電流値が大きく変化する。したがって、上記半導体記憶装置の書込み状態と消去状態との判別が容易になる。
【００１３】
また、上記構成によれば、上記プログラムロード回路は、上記メモリ素子が上記コンパレータによって書き込まれたと最初に一旦ベリファイされると、上記メモリ素子の更なる書き込みが必要であることを示す値を、各メモリ素子に関して格納することを排除する回路を含んでいて、電荷の消失のためにベリファイされていないが正しく書き込まれたメモリ素子には書き込み（プログラム）パルスを印可しない。
【００１４】
したがって、本発明の半導体記憶装置によれば、メモリ素子を迅速にプログラムでき、迅速にベリファイでき、しかも、書き込み動作中に、過充電するメモリ素子が生じる可能性をなくすることができる。
【００１５】
１実施の形態では、上記メモリ素子の有するメモリ機能体は、ゲート電極側面と略並行に延びた電荷保持膜をさらに含む。
【００１６】
上記実施の形態によれば、メモリ素子の書込み速度が増大し、プログラムベリファイ動作を高速化することができる。また、メモリ効果のばらつきを抑制して、上記メモリ素子を、所望のレベルに高精度にプログラムすることができて、プログラムベリファイ動作を短時間で完了することができる。
【００１７】
また、１実施の形態では、上記メモリ素子の有するＮ型拡散領域のチャネル側に隣接して、Ｐ型高濃度領域を設けている。
【００１８】
上記実施の形態によれば、メモリ素子の書き込み速度が増大し、プログラムベリファイ動作を高速化することができる。
【００１９】
また、１実施の形態では、上記メモリ素子は、ゲート絶縁膜の表面と略並行な表面を有して電荷を保持する機能を有する膜とチャネル領域または半導体層とを隔てる絶縁膜を有し、この絶縁膜の膜厚が、上記ゲート絶縁膜の膜厚より薄く、かつ、０．８ｎｍ以上である。
【００２０】
上記実施の形態によれば、メモリ機能体への電荷の注入が容易になり、メモリ素子への書き込み速度が増大して、プログラムベリファイ動作を高速化することができ、かつ、低電圧で書き込みを行うことができて、プログラムベリファイ動作を低消費電力化することができる。
【００２１】
また、１実施の形態では、上記メモリ素子の有するメモリ機能体の少なくとも一部が拡散領域の一部にオーバーラップしている。
【００２２】
上記実施の形態によれば、補助ゲート無しで低電圧で書き込みを行うことができて、プログラムベリファイ動作を低消費電力化することができる。
【００２３】
また、１実施の形態では、上記メモリ素子の有するメモリ機能体は、ゲート絶縁膜の表面と略平行な表面を有して電荷を保持する機能を有する膜を含んでいる。
【００２４】
上記実施の形態によれば、メモリ効果のばらつきを抑制することによって、所望のレベルに高精度に書き込むことが可能となり、プログラムベリファイ動作を短時間で完了させることが可能となる。
【００２５】
また、本発明の携帯電子機器ば、上述の半導体記憶装置を備える。
【００２６】
上記構成によれば、上記メモリ素子と論理回路の混載プロセスが簡易なので、製造コストを抑制することができて、安価で、かつ、読み出し、書き込みの動作速度を向上させることができる。
【００２７】
【発明の実施の形態】
まず、本発明の半導体記憶装置に用いる不揮発性のメモリ素子について、その概略を説明する。
【００２８】
上記メモリ素子は、主として、半導体層と、ゲート絶縁膜と、ゲート電極と、チャネル領域と、拡散領域と、メモリ機能体とから構成される。ここで、上記チャネル領域とは、通常、半導体層と同じ導電型の領域であって、ゲート電極直下の領域を意味し、拡散領域は、チャネル領域と逆導電型の領域を意味する。
【００２９】
具体的には、本発明のメモリ素子は、拡散領域である１つの第１導電型の領域と、チャネル領域である第２導電型の領域と、第１及び第２導電型の領域の境界を跨って配置された１つのメモリ機能体と、ゲート絶縁膜を介して設けられた電極とから構成されていてもよいが、ゲート絶縁膜上に形成されたゲート電極と、ゲート電極の両側に形成された２つのメモリ機能体と、メモリ機能体のゲート電極と反対側のそれぞれに配置される２つの拡散領域と、ゲート電極下に配置されたチャネル領域とから構成されることが適当である。
【００３０】
本発明の半導体装置は、半導体層として半導体基板の上、好ましくは半導体基板内に形成された第１導電型のウェル領域の上に形成されることが好ましい。
【００３１】
半導体基板としては、半導体装置に使用されるものであれば特に限定されるものではなく、例えば、シリコン、ゲルマニウム等の元素半導体、シリコンゲルマニウム、ＧａＡｓ、ＩｎＧａＡｓ、ＺｎＳｅ、ＧａＮ等の化合物半導体によるバルク基板が挙げられる。また、表面に半導体層を有するものとして、ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板、ＳＯＳ基板又は多層ＳＯＩ基板等の種々の基板、ガラスやプラスチック基板上に半導体層を有するものを用いてもよい。なかでもシリコン基板又は表面にシリコン層が形成されたＳＯＩ基板等が好ましい。半導体基板又は半導体層は、内部を流れる電流量に多少が生ずるが、単結晶（例えば、エピタキシャル成長による）、多結晶又はアモルファスのいずれであってもよい。
【００３２】
この半導体層上には、素子分離領域が形成されていることが好ましく、さらにトランジスタ、キャパシタ、抵抗等の素子、これらによる回路、半導体装置や層間絶縁膜が組み合わせられて、シングル又はマルチレイヤー構造で形成されていてもよい。なお、素子分離領域は、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）膜、トレンチ酸化膜、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）膜等種々の素子分離膜により形成することができる。半導体層は、Ｐ型又はＮ型の導電型を有していてもよく、泌半導体層には、少なくとも１つの第１導電型（Ｐ型又はＮ型）のウェル領域が形成されていることが好ましい。半導体層及びウェル領域の不純物濃度は、当該分野で公知の範囲のものが使用できる。なお、半導体層としてＳＯＩ基板を用いる場合には、表面半導体層には、ウェル領域が形成されていてもよいが、チャネル領域下にボディ領域を有していてもよい。
【００３３】
ゲート絶縁膜は、通常、半導体装置に使用されるものであれば特に限定されるものではなく、例えば、シリコン酸化膜、シリコン窒化膜等の絶縁膜；酸化アルミニウム膜、酸化チタニウム膜、酸化タンタル膜、酸化ハフニウム膜などの高誘電体膜の単層膜又は積層膜を使用することができる。なかでも、シリコン酸化膜が好ましい。ゲート絶縁膜は、例えば、１〜２０ｎｍ程度、好ましく１〜６ｎｍ程度の膜厚とすることが適当である。ゲート絶縁膜は、ゲート電極直下にのみ形成されていてもよいし、ゲート電極よりも大きく（幅広で）形成されていてもよい。
【００３４】
ゲート電極は、ゲート絶縁膜上に、通常半導体装置に使用されるような形状又は下端部に凹部を有した形状で形成されている。なお、ゲート電極は、単層又は多層の導電膜によって分離されることなく、一体形状として形成されていることが好ましいが、単層又は多層の導電膜によって、分離した状態で配置していてもよい。また、ゲート電極は、側壁に側壁絶縁膜を有していてもよい。ゲート電極は、通常、半導体装置に使用されるものであれば特に限定されるものではなく、導電膜、例えば、ポリシリコン：銅、アルミニウム等の金属：タングステン、チタン、タンタル等の高融点金属：高融点金属とのシリサイド等の単層膜又は積層膜等が挙げられる。ゲート電極の膜厚は、例えば５０〜４００ｎｍ程度の膜厚で形成することが適当である。なお、ゲート電極の下にはチャネル領域が形成されている。
【００３５】
なお、ゲート電極は、後述するメモリ機能体の側壁のみに形成されるか、あるいはメモリ機能体の上部を覆わないことが好ましい。このような配置により、コンタクトプラグをよりゲート電極と接近して配置することができるので、メモリ素子の微細化が容易となる。また、このような単純な配置を有するメモリ素子は製造が容易であり、歩留まりを向上することができる。
【００３６】
メモリ機能体は、少なくとも電荷を保持する機能（以下「電荷保持機能」と記す）を有する。言換えると、電荷を蓄え、保持するか、電荷をトラップするか、電荷分極状態を保持する機能を有する。この機能は、例えば、電荷保持機能を有する膜又は領域をメモリ機能体が含むことにより発揮される。この機能を果たすものとしては、シリコン窒化物；シリコン；リン、ボロン等の不純物を含むシリケートガラス；シリコンカーバイド；アルミナ；ハフニウムオキサイド、ジルコニウムオキサイド、タンタルオキサイド等の高誘電体；酸化亜鉛；強誘電体；金属等が挙げられる。したがって、メモリ機能体は、例えば、シリコン窒化膜を含む絶縁膜；導電膜もしくは半導体層を内部に含む絶縁膜；導電体もしくは半導体ドットを１つ以上含む絶縁膜；電界により内部電荷が分極し、その状態が保持される強誘電体膜を含む絶縁膜等の単層又は積層構造によって形成することができる。なかでも、シリコン窒化膜は、電荷をトラップする準位が多数存在するため大きなヒステリシス特性を得ることができ、また、電荷保持時間が長く、リークパスの発生による電荷漏れの問題が生じないため保持特性が良好であり、さらに、ＬＳＩプロセスではごく標準的に用いられる材料であるため、好ましい。
【００３７】
シリコン窒化膜などの電荷保持機能を有する膜を内部に含む絶縁膜をメモリ機能体として用いることにより、記憶保持に関する信頼性を高めることができる。シリコン窒化膜は絶縁体であるから、その一部に電荷のリークが生じた場合でも、直ちにシリコン窒化膜全体の電荷が失われることがないからである。また、複数のメモリ素子を配列する場合、メモリ素子間の距離が縮まって隣接するメモリ機能体が接触しても、メモリ機能体が導電体からなる場合のように夫々のメモリ機能体に記憶された情報が失われることがない。さらに、コンタクトプラグをよりメモリ機能体と接近して配置することができ、場合によってはメモリ機能体と重なるように配置することができるので、メモリ素子の微細化が容易となる。
【００３８】
なお、記憶保持に関する信頼性を高めるためには、電荷保持機能を有する膜は、必ずしも膜状である必要はなく、電荷保持機能を有する膜が絶縁膜中に離散的に存在することが好ましい。具体的には、電荷を保持しにくい材料、例えば、シリコン酸化物中にドット状に電荷保持機能を有する膜が分散していることが好ましい。
【００３９】
電荷保持膜として導電膜又は半導体層を用いる場合には、電荷保持膜が半導体層（半導体基板、ウェル領域、ボディ領域又はソース／ドレイン領域もしくは拡散領域）又はゲート電極と直接接触しないように、絶縁膜を介して配置させることが好ましい。例えば、導電膜と絶縁膜との積層構造、絶縁膜内に導電膜をドット状等に分散させた構造、ゲートの側壁に形成された側壁絶縁膜内の一部に配置した構造等が挙げられる。
【００４０】
導電膜又は半導体層を内部に含む絶縁膜をメモリ機能体として用いることにより、導電体又は半導体中への電荷の注入量を自由に制御でき、多値化しやすいため、好ましい。
【００４１】
さらに、導電体又は半導体ドットを１つ以上含む絶縁膜をメモリ機能体として用いることにより、電荷の直接トンネリングによる書込・消去が行ないやすくなり、低消費電力化することができ、好ましい。
【００４２】
また、メモリ機能体として、電界により分極方向が変化するＰＺＴ、ＰＬＺＴ等の強誘電体膜を用いてもよい。この場合、分極により強誘電体膜の表面に実質的に電荷が発生し、その状態で保持される。従って、メモリ機能を有する膜外から電荷を供給され、電荷をトラップする膜と同様なヒステリシス特性を得ることができ、かつ、強誘電体膜の電荷保持は、膜外からの電荷注入の必要がなく、膜内の電荷の分極のみによってヒステリシス特性を得ることができるため、高速に書込・消去ができ、好ましい。
【００４３】
なお、メモリ機能体を構成する絶縁膜としては、電荷を逃げにくくする領域又は電荷を逃げにくくする機能を有する膜であることが適当であり、この電荷を逃げにくくする機能を果たすものとしては、シリコン酸化膜等が挙げられる。
【００４４】
メモリ機能体に含まれる電荷保持膜は、直接又は絶縁膜を介してゲート電極の両側に配置しており、また、直接、ゲート絶縁膜を介して半導体層（半導体基板、ウェル領域、ボディ領域又はソース／ドレイン領域もしくは拡散領域）上に配置している。ゲート電極の両側の電荷保持膜は、直接又は絶縁膜を介してゲート電極の側壁の全て又は一部を覆うように形成されていることが好ましい。応用例としては、ゲート電極が下端部に凹部を有する場合には、直接又は絶縁膜を介して凹部を完全に又は凹部の一部を埋め込むように形成されていてもよい。
【００４５】
拡散領域は、ソース／ドレイン領域として機能させることができ、半導体層又はウェル領域と逆導電型を有する。拡散領域と半導体層又はウェル領域との接合は、不純物濃度が急峻であることが好ましい。ホットエレクトロンやホットホールが低電圧で効率良く発生し、より低電圧で高速な動作が可能となるからである。拡散領域の接合深さは、特に限定されるものではなく、得ようとする半導体記憶装置の性能等に応じて、適宜調整することができる。なお、半導体基板としてＳＯＩ基板を用いる場合には、拡散領域は、表面半導体層の膜厚よりも小さな接合深さを有していてもよいが、表面半導体層の膜厚とほぼ同程度の接合深さを有していることが好ましい。
【００４６】
拡散領域は、ゲート電極端とオーバーラップするように配置していてもよいし、ゲート電極端と一致するように配置してもよいし、ゲート電極端に対してオフセットされて配置されていてもよい。特に、オフセットされている場合には、ゲート電極に電圧を印加したとき、電荷保持膜下のオフセット領域の反転しやすさが、メモリ機能体に蓄積された電荷量によって大きく変化し、メモリ効果が増大するとともに、短チャネル効果の低減をもたらすため、好ましい。ただし、あまりオフセットしすぎると、拡散領域（ソース／ドレイン）間の駆動電流が著しく小さくなるため、ゲート長方向に対して平行方向の電荷保持膜の厚さよりもオフセット量、つまり、ゲート長方向における一方のゲート電極端から近い方の拡散領域までの距離は短い方が好ましい。特に重要なことは、メモリ機能体中の電荷保持機能を有する膜又は領域の少なくとも一部が、拡散領域の一部とオーバーラップしていることである。本発明の半導体記憶装置を構成するメモリ素子の本質は、メモリ機能体の側壁部にのみ存在するゲート電極と拡散領域間の電圧差により、メモリ機能体を横切る電界によって記憶を書き換えることであるためである。
【００４７】
拡散領域は、その一部が、チャネル領域表面、つまり、ゲート絶縁膜下面よりも高い位置に延設されていてもよい。この場合には、半導体基板内に形成された拡散領域上に、この拡散領域と一体化した導電膜が積層されて構成されていることが適当である。導電膜としては、例えば、ポリシリコン、アモルファスシリコン等の半導体、シリサイド、上述した金属、高融点金属等が挙げられる。なかでも、ポリシリコンが好ましい。ポリシリコンは、不純物拡散速度が半導体層に比べて非常に大きいために、半導体層内における拡散領域の接合深さを浅くするのが容易で、短チャネル効果の抑制がしやすいためである。なお、この場合には、この拡散領域の一部は、ゲート電極とともに、メモリ機能体の少なくとも一部を挟持するように配置することが好ましい。
【００４８】
本発明のメモリ素子は、通常の半導体プロセスによって、例えば、ゲート電極の側壁に単層又は積層構造のサイドウォールスペーサを形成する方法と同様の方法によって形成することができる。具体的には、ゲート電極を形成した後、電荷保持機能を有する膜（以下「電荷保持膜」と記す）、電荷保持膜／絶縁膜、絶縁膜／電荷保持膜、絶縁膜／電荷保持膜／絶縁膜等の電荷保持膜を含む単層膜又は積層膜を形成し、適当な条件下でエッチバックしてこれらの膜をサイドウォールスペーサ状に残す方法；絶縁膜又は電荷保持膜を形成し、適当な条件下でエッチバックしてサイドウォールスペーサ状に残し、さらに電荷保持膜又は絶縁膜を形成し、同様にエッチバックしてサイドウォールスペーサ状に残す方法；粒子状の電荷保持材料を分散させた絶縁膜材料を、ゲート電極を含む半導体層上に塗布または堆積し、適当な条件下でエッチバックして、絶縁膜材料をサイドウォールスペーサ形状に残す方法；ゲート電極を形成した後、前記単層膜又は積層膜を形成し、マスクを用いてパターニングする方法等が挙げられる。また、ゲート電極を形成する前に、電荷保持膜、電荷保持膜／絶縁膜、絶縁膜／電荷保持膜、絶縁膜／電荷保持膜／絶縁膜等を形成し、これらの膜のチャネル領域となる領域に開口を形成し、その上全面にゲート電極材料膜を形成し、このゲート電極材料膜を、開口を含み、開口よりも大きな形状でパターニングする方法等が挙げられる。
【００４９】
このメモリ素子の形成方法の一例を説明する。
【００５０】
まず、公知の手順で、半導体基板上にゲート絶縁膜及びゲート電極を形成する。続いて、上記半導体基板上全面に、膜厚０．８〜２０ｎｍ、より好ましくは膜厚３〜１０ｎｍのシリコン酸化膜を、熱酸化法により形成し、又はＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により堆積する。次に、上記シリコン酸化膜上全面に、膜厚２〜１５ｎｍ、より好ましくは３〜１０ｎｍのシリコン窒化膜をＣＶＤ法により堆積する。更に、上記シリコン窒化膜上全面に、２０〜７０ｎｍのシリコン酸化膜をＣＶＤ法により堆積する。
【００５１】
続いて、異方性エッチングによりシリコン酸化膜／シリコン窒化膜／シリコン酸化膜をエッチングバックすることにより、記憶に最適なメモリ機能体を、ゲート電極の側壁にサイドウォールスペーサ状に形成する。
【００５２】
その後、上記ゲート電極及びサイドウォールスペーサ状のメモリ機能体をマスクとしてイオン注入することにより、拡散層領域（ソース／ドレイン領域）を形成する。その後、公知の手順でシリサイド工程や上部配線工程を行なえばよい。
【００５３】
本発明のメモリ素子を配列してメモリセルアレイを構成した場合、メモリ素子の最良の形態は、例えば、（１）複数のメモリ素子のゲート電極が一体となってワード線の機能を有する、（２）上記ワード線の両側にはメモリ機能体が形成されている、（３）メモリ機能体内で電荷を保持するのは絶縁体、特にシリコン窒化膜である、（４）メモリ機能体はＯＮＯ（Ｏｘｉｄｅ Ｎｉｔｒｉｄｅ Ｏｘｉｄｅ）膜で構成されており、シリコン窒化膜はゲート絶縁膜の表面と略平行な表面を有している、（５）メモリ機能体中のシリコン窒化膜はワード線及びチャネル領域とシリコン酸化膜で隔てられている、（６）メモリ機能体内のシリコン窒化膜と拡散領域とがオーバーラップしている、（７）ゲート絶縁膜の表面と略平行な表面を有するシリコン窒化膜とチャネル領域又は半導体層とを隔てる絶縁膜の厚さと、ゲート絶縁膜の厚さが異なる、（８）１個のメモリ素子の書込み及び消去動作は単一のワード線により行なう、（９）メモリ機能体の上には書込み及び消去動作を補助する機能を有する電極（ワード線）がない、（１０）メモリ機能体の直下で拡散領域と接する部分に拡散領域の導電型と反対導電型の不純物濃度が濃い領域を有する、という要件の全てを満たすものである。ただし、これらの要件の１つでも満たすものであればよい。
【００５４】
上述した要件の特に好ましい組み合わせは、例えば、（３）メモリ機能体内で電荷を保持するのが絶縁体、特にシリコン窒化膜であり、（６）メモリ機能体内の絶縁膜（シリコン窒化膜）と拡散領域とがオーバーラップしており、（９）メモリ機能体の上には書込み及び消去動作を補助する機能を有する電極（ワード線）がない場合である。
【００５５】
要件（３）及び要件（９）を満たす場合には、以下のように、非常に有用である。まず、ビット線コンタクトをワード線側壁のメモリ機能体と、より接近して配置することができ、又はメモリ素子間の距離が接近しても、複数のメモリ機能体が干渉せず、記憶情報を保持できる。したがって、メモリ素子の微細化が容易となる。なお、メモリ機能体内の電荷保持領域が導電体の場合、容量カップリングによりメモリ素子間が近づくにつれて電荷保持領域間で干渉が起き、記憶情報を保持できなくなる。
【００５６】
また、メモリ機能体内の電荷保持領域が絶縁体（例えば、シリコン窒化膜）である場合、メモリセル毎にメモリ機能体を独立させる必要がなくなる。例えば、複数のメモリセルで共有される１本のワード線の両側に形成されたメモリ機能体は、メモリセル毎に分離する必要が無く、１本のワード線の両側に形成されたメモリ機能体を、ワード線を共有する複数のメモリセルで共有することが可能となる。そのため、メモリ機能体を分離するフォト、エッチング工程が不要となり、製造工程が簡略化される。さらに、フォトリソグラフィ工程の位置合わせマージン、エッチングの膜減りマージンが不要となるため、メモリセル間のマージンを縮小できる。したがって、メモリ機能体内の電荷保持領域が導電体（例えば、多結晶シリコン膜）である場合と比較して、同じ微細加工レベルで形成しても、メモリセル占有面積を微細化することができる。なお、メモリ機能体内の電荷保持領域が導電体である場合、メモリ機能体をメモリセル毎に分離するフォト、エッチング工程が必要となり、フォトの位置合わせマージン、エッチングの膜減りマージンが必要となる。
【００５７】
さらに、メモリ機能体の上には書込み及び消去動作を補助する機能を有する電極がなく素子構造が単純であるから工程数が減少し、歩留まりを向上させることができる。したがって、論理回路やアナログ回路を構成するトランジスタとの混載を容易にすることができるとともに、安価な半導体記憶装置を得ることができる。
【００５８】
また、要件（３）及び（９）を満たす場合であって、さらに要件（６）を満たす場合には、より有用である。つまり、メモリ機能体内の電荷保持領域と拡散領域とをオーバーラップさせることにより、非常に低電圧で書込、消去が可能となる。具体的には、５Ｖ以下という低電圧により、書込み及び消去動作を行なうことができる。この作用は、回路設計上においても非常に大きな効果である。フラッシュメモリのような高電圧をチップ内で作る必要がなくなるため、莫大な占有面積が必要となるチャージポンピング回路を省略又は規模を小さくすることが可能となる。特に、小規模容量のメモリを調整用としてロジックＬＳＩに内蔵する場合、メモリ部の占有面積はメモリセルよりも、メモリセルを駆動する周辺回路の占有面積が支配的となるため、メモリセル用電圧昇圧回路を省略又は規模を小さくすることは、チップサイズを縮小させるためには最も効果的となる。
【００５９】
一方、要件（３）を満たさない場合、つまり、メモリ機能体内で電荷を保持するのが導電体である場合は、要件（６）を満たさない、つまり、メモリ機能体内の導電体と拡散領域がオーバーラップしていない場合でも、書込み動作を行なうことができる。これは、メモリ機能体内の導電体がゲート電極との容量カップリングにより書込み補助を行なうからである。
【００６０】
また、要件（９）を満たさない場合、つまり、メモリ機能体の上に書込み及び消去動作を補助する機能を有する電極がある場合は、要件（６）を満たさない、つまり、メモリ機能体内の絶縁体と拡散領域とがオーバーラップしていない場合でも、書込み動作を行なうことができる。
【００６１】
本発明の半導体記憶装置においては、メモリ素子は、その一方又は両方に、トランジスタが直列に接続していてもよいし、ロジックトランジスタと、同一のチップ上に混載されていてもよい。このような場合には、本発明の半導体装置、特にメモリ素子を、トランジスタ及びロジックトランジスタなどの通常の標準トランジスタの形成プロセスと非常に親和性が高い工程で形成することができるため、同時に形成することができる。したがって、メモリ素子とトランジスタ又はロジックトランジスタとを混載するプロセスは非常に簡便なものとなり、安価な混載装置を得ることができる。
【００６２】
本発明の半導体記憶装置は、メモリ素子が、１つのメモリ機能体に２値又はそれ以上の情報を記憶させることができ、これにより、４値又はそれ以上の情報を記憶するメモリ素子として機能させることができる。なお、メモリ素子は、２値の情報を記憶させるのみでもよい。また、メモリ素子を、メモリ機能体による可変抵抗効果により、選択トランジスタとメモリトランジスタとの機能を兼ね備えたメモリセルとしても機能させることができる。
【００６３】
本発明の半導体記憶装置は、論理素子又は論理回路等と組み合わせることにより、パーソナルコンピュータ、ノート、ラップトップ、パーソナル・アシスタント／発信機、ミニコンピュータ、ワークステーション、メインフレーム、マルチプロセッサ・コンピュータ又は他のすべての型のコンピュータシステム等のデータ処理システム；ＣＰＵ、メモリ、データ記憶装置等のデータ処理システムを構成する電子部品；電話、ＰＨＳ、モデム、ルータ等の通信機器；ディスプレイパネル、プロジェクタ等の画像表示機器；プリンタ、スキャナ、複写機等の事務機器；ビデオカメラ、デジタルカメラ等の撮像機器；ゲーム機、音楽プレーヤ等の娯楽機器；携帯情報端末、時計、電子辞書等の情報機器；カーナビゲーションシステム、カーオーディオ等の車載機器；動画、静止画、音楽等の情報を記録、再生するためのＡＶ機器；洗濯機、電子レンジ、冷蔵庫、炊飯器、食器洗い機、掃除機、エアコン等の電化製品；マッサージ器、体重計、血圧計等の健康管理機器；ＩＣカード、メモリカード等の携帯型記憶装置等の電子機器への幅広い応用が可能である。特に、携帯電話、携帯情報端末、ＩＣカード、メモリカード、携帯型コンピュータ、携帯型ゲーム機、デジタルカメラ、ポータブル動画プレーヤ、ポータブル音楽プレーヤ、電子辞書、時計等の携帯電子機器への応用が有効である。なお、本発明の半導体記憶装置は、電子機器の制御回路又はデータ記憶回路の少なくとも一部として内蔵されるか、あるいは必要に応じて着脱可能に組み込んでもよい。
【００６４】
以下に、本発明の半導体記憶装置、表示装置又は携帯電子機器の実施の形態を、図面に基づいて詳細に説明する。
【００６５】
（実施の形態１）
この実施の形態の半導体記憶装置は、図１に示すような、メモリ素子１を備える。
【００６６】
メモリ素子１は、半導体基板上１０１表面に形成されたＰ型ウェル領域１０２上にゲート絶縁膜１０３を介してゲート電極１０４が形成されている。ゲート電極１０４の上面及び側面には、電荷を保持するトラップ準位を有し、電荷保持膜となるシリコン窒化膜１０９が配置されており、シリコン窒化膜１０９のなかでゲート電極１０４の両側壁部分が、それぞれ実際に電荷を保持するメモリ機能部１０５ａ、１０５ｂとなっている。ここで、メモリ機能部とは、メモリ機能体又は電荷保持膜のうちで書換え動作により実際に電荷が蓄積される部分を指す。ゲート電極１０４の両側であってＰ型ウェル領域１０２内に、それぞれソース領域又はドレイン領域として機能するＮ型の拡散領域１０７ａ、１０７ｂが形成されている。拡散領域１０７ａ、１０７ｂは、オフセット構造を有している。すなわち、拡散領域１０７ａ、１０７ｂはゲート電極下の領域１２１には達しておらず、電荷保持膜下のオフセット領域１２０がチャネル領域の一部を構成している。
【００６７】
なお、実質的に電荷を保持するメモリ機能部１０５ａ、１０５ｂは、ゲート電極１０４の両側壁部分である。したがって、この部分に対応する領域にのみに、シリコン窒化膜１０９が形成されていればよい（図２（ａ）参照）。また、メモリ機能部１０５ａ、１０５ｂは、ナノメートルサイズの導電体又は半導体からなる微粒子１１１が絶縁膜１１２中に散点状に分布する構造を有していてもよい（図２（ｂ）参照）。このとき、微粒子１１１が１ｎｍ未満であると、量子効果が大きすぎるためにドットに電荷がトンネルするのが困難になり、１０ｎｍを超えると室温では顕著な量子効果が現れなくなる。したがって、微粒子１１１の直径は１ｎｍ〜１０ｎｍの範囲にあることが好ましい。さらに、電荷保持膜となるシリコン窒化膜１０９は、ゲート電極の側面においてサイドウォールスペーサ状に形成されていてもよい（図３参照）。
【００６８】
メモリ素子の書込み動作原理を、図３及び図４を用いて説明する。なお、ここではメモリ機能体１３１ａ、１３１ｂ全体が電荷を保持する機能を有する場合について説明する。また、書込みとは、メモリ素子がＮチャネル型である場合にはメモリ機能体１３１ａ、１３１ｂに電子を注入することを指す。以後、メモリ素子はＮチャネル型であるとして説明する。
【００６９】
第２のメモリ機能体１３１ｂに電子を注入する（書込む）ためには、図３に示すように、Ｎ型の第１の拡散領域１０７ａをソース電極に、Ｎ型の第２の拡散領域１０７ｂをドレイン電極とする。例えば、第１の拡散領域１０７ａ及びＰ型ウェル領域１０２に０Ｖ、第２の拡散領域１０７ｂに＋５Ｖ、ゲート電極１０４に＋５Ｖを印加する。このような電圧条件によれば、反転層２２６が、第１の拡散領域１０７ａ（ソース電極）から伸びるが、第２の拡散領域１０７ｂ（ドレイン電極）に達することなく、ピンチオフ点が発生する。電子は、ピンチオフ点から第２の拡散領域１０７ｂ（ドレイン電極）まで高電界により加速され、いわゆるホットエレクトロン（高エネルギーの伝導電子）となる。このホットエレクトロンが第２のメモリ機能体１３１ｂに注入されることにより書込みが行なわれる。なお、第１のメモリ機能体１３１ａ近傍では、ホットエレクトロンが発生しないため、書込みは行なわれない。
【００７０】
一方、第１のメモリ機能体１３１ａに電子を注入する（書込む）ためには、図４に示すように、第２の拡散領域１０７ｂをソース電極に、第１の拡散領域１０７ａをドレイン電極とする。例えば、第２の拡散領域１０７ｂ及びＰ型ウェル領域１０２に０Ｖ、第１の拡散領域１０７ａに＋５Ｖ、ゲート電極１０４に＋５Ｖを印加する。このように、第２のメモリ機能体１３１ｂに電子を注入する場合とは、ソース／ドレイン領域を入れ替えることにより、第１のメモリ機能体１３１ａに電子を注入して、書込みを行なうことができる。
【００７１】
次に、メモリ素子の消去動作原理を図５及び図６を用いて説明する。
【００７２】
第１のメモリ機能体１３１ａに記憶された情報を消去する第１の方法では、図５に示すように、第１の拡散領域１０７ａに正電圧（例えば、＋５Ｖ）、Ｐ型ウェル領域１０２に０Ｖを印加して、第１の拡散領域１０７ａとＰ型ウェル領域１０２とのＰＮ接合に逆方向バイアスをかけ、さらにゲート電極１０４に負電圧（例えば、−５Ｖ）を印加する。このとき、ＰＮ接合のうちゲート電極１０４付近では、負電圧が印加されたゲート電極の影響により、特にポテンシャルの勾配が急になる。そのため、バンド間トンネルによりＰＮ接合のＰ型ウェル領域１０２側にホットホール（高エネルギーの正孔）が発生する。このホットホールが負の電位をもつゲート電極１０４方向に引きこまれ、その結果、第１のメモリ機能体１３１ａにホール注入が行なわれる。このようにして、第１のメモリ機能体１３１ａの消去が行なわれる。このとき第２の拡散領域１０７ｂには０Ｖを印加すればよい。
【００７３】
第２のメモリ機能体１３１ｂに記憶された情報を消去する場合は、上記において第１の拡散領域と第２の拡散領域との電位を入れ替えればよい。
【００７４】
第１のメモリ機能体１３１ａに記憶された情報を消去する第２の方法では、図６に示すように、第１の拡散領域１０７ａに正電圧（例えば、＋４Ｖ）、第２の拡散領域１０７ｂに０Ｖ、ゲート電極１０４に負電圧（例えば、−４Ｖ）、Ｐ型ウェル領域１０２に正電圧（例えば、＋０．８Ｖ）を印加する。この際、Ｐ型ウェル領域１０２と第２の拡散領域１０７ｂとの間に順方向電圧が印加され、Ｐ型ウェル領域１０２に電子が注入される。注入された電子は、Ｐ型ウェル領域１０２と第１の拡散領域１０７ａとのＰＮ接合まで拡散し、そこで強い電界により加速されてホットエレクトロンとなる。このホットエレクトロンは、ＰＮ接合において、電子−ホール対を発生させる。すなわち、Ｐ型ウェル領域１０２と第２の拡散領域１０７ｂとの間に順方向電圧を印加することにより、Ｐ型ウェル領域１０２に注入された電子がトリガーとなって、反対側に位置するＰＮ接合でホットホールが発生する。ＰＮ接合で発生したホットホールは負の電位をもつゲート電極１０４方向に引きこまれ、その結果、第１のメモリ機能体１３１ａに正孔注入が行なわれる。
【００７５】
この方法によれば、Ｐ型ウェル領域と第１の拡散領域１０７ａとのＰＮ接合において、バンド間トンネルによりホットホールが発生するに足りない電圧しか印加されない場合においても、第２の拡散領域１０７ｂから注入された電子は、ＰＮ接合で電子−正孔対が発生するトリガーとなり、ホットホールを発生させることができる。したがって、消去動作時の電圧を低下させることができる。特に、オフセット領域１２０（図１参照）が存在する場合は、負の電位が印加されたゲート電極によりＰＮ接合が急峻となる効果が少ない。そのため、バンド間トンネルによるホットホールの発生が難しいが、第２の方法はその欠点を補い、低電圧で消去動作を実現することができる。
【００７６】
なお、第１のメモリ機能体１３１ａに記憶された情報を消去する場合、第１の消去方法では、第１の拡散領域１０７ａに＋５Ｖを印加しなければならなかったが、第２の消去方法では、＋４Ｖで足りた。このように、第２の方法によれば、消去時の電圧を低減することができるので、消費電力が低減され、ホットキャリアによるメモリ素子の劣化を抑制することができる。
【００７７】
また、いずれの消去方法によっても、メモリ素子は過消去が起きにくい。ここで過消去とは、メモリ機能体に蓄積された正孔の量が増大するにつれ、飽和することなく閾値が低下していく現象である。フラッシュメモリを代表とするＥＥＰＲＯＭでは大きな問題となっており、特に閾値が負になった場合にメモリセルの選択が不可能になるという致命的な動作不良を生じる。一方、本発明の半導体記憶装置におけるメモリ素子では、メモリ機能体に大量の正孔が蓄積された場合においても、メモリ機能体下に電子が誘起されるのみで、ゲート絶縁膜下のチャネル領域のポテンシャルにはほとんど影響を与えない。消去時の閾値はゲート絶縁膜下のポテンシャルにより決まるので、過消去が起きにくくなる。
【００７８】
さらに、メモリ素子の読み出し動作原理を、図７を用いて説明する。
【００７９】
第１のメモリ機能体１３１ａに記憶された情報を読み出す場合、第１の拡散領域１０７ａをソース電極に、第２の拡散領域１０７ｂをドレイン電極とし、トランジスタを動作させる。例えば、第１の拡散領域１０７ａ及びＰ型ウェル領域１０２に０Ｖ、第２の拡散領域１０７ｂに＋１．８Ｖ、ゲート電極１０４に＋２Ｖを印加する。この際、第１のメモリ機能体１３１ａに電子が蓄積していない場合には、ドレイン電流が流れやすい。一方、第１のメモリ機能体１３１ａに電子が蓄積している場合は、第１のメモリ機能体１３１ａ近傍で反転層が形成されにくいので、ドレイン電流は流れにくい。したがって、ドレイン電流を検出することにより、第１のメモリ機能体１３１ａの記憶情報を読み出すことができる。特に、ピンチオフ動作させるような電圧を与えて読み出す場合、第２のメモリ機能体１３１ｂにおける電荷蓄積の有無に影響されることなく、第１のメモリ機能体１３１ａにおける電荷蓄積の状態についてより高精度に判定することが可能となる。
【００８０】
第２のメモリ機能体１３１ｂに記憶された情報を読み出す場合、第２の拡散領域１０７ｂをソース電極に、第１の拡散領域１０７ａをドレイン電極とし、トランジスタを動作させる。例えば、第２の拡散領域１０７ｂ及びＰ型ウェル領域１０２に０Ｖ、第１の拡散領域１０７ａに＋１．８Ｖ、ゲート電極１０４に＋２Ｖを印加すればよい。このように、第１のメモリ機能体１３１ａに記憶された情報を読み出す場合とは、ソース／ドレイン領域を入れ替えることにより、第２のメモリ機能体１３１ｂに記憶された情報の読出しを行なうことができる。
【００８１】
なお、ゲート電極１０４で覆われないチャネル領域（オフセット領域１２０）が残されている場合、ゲート電極１０４で覆われないチャネル領域においては、メモリ機能体１３１ａ、１３１ｂの余剰電荷の有無によって反転層が消失又は形成され、その結果、大きなヒステリシス（閾値の変化）が得られる。ただし、オフセット領域１２０の幅があまり大きいと、ドレイン電流が大きく減少し、読出し速度が大幅に遅くなる。したがって、十分なヒステリシスと読出し速度が得られるように、オフセット領域１２０の幅を決定することが好ましい。
【００８２】
拡散領域１０７ａ、１０７ｂがゲート電極１０４端に達している場合、つまり、拡散領域１０７ａ、１０７ｂとゲート電極１０４とがオーバーラップしている場合であっても、書込み動作によりトランジスタの閾値はほとんど変わらなかったが、ソース／ドレイン端での寄生抵抗が大きく変わり、ドレイン電流は大きく減少（１桁以上）する。したがって、ドレイン電流の検出により読出しが可能であり、メモリとしての機能を得ることができる。ただし、より大きなメモリヒステリシス効果を必要とする場合、拡散領域１０７ａ、１０７ｂとゲート電極１０４とがオーバーラップしていない（オフセット領域１２０が存在する）ほうが好ましい。
【００８３】
以上の動作方法により、１トランジスタ当り選択的に２ビットの書込み及び消去が可能となる。また、メモリ素子のゲート電極１０４にワード線ＷＬを、第１の拡散領域１０７ａに第１のビット線ＢＬ１を、第２の拡散領域１０７ｂに第２のビット線ＢＬ２をそれぞれ接続し、メモリ素子を配列することにより、メモリセルアレイを構成することができる。
【００８４】
また、上述した動作方法では、ソース電極とドレイン電極を入れ替えることによって１トランジスタ当り２ビットの書込み及び消去をさせているが、ソース電極とドレイン電極とを固定して１ビットメモリとして動作させてもよい。この場合ソース／ドレイン領域の一方を共通固定電圧とすることが可能となり、ソース／ドレイン領域に接続されるビット線の本数を半減することができる。
【００８５】
以上の説明から明らかなように、本発明の半導体記憶装置におけるメモリ素子では、メモリ機能体がゲート絶縁膜と独立して形成され、ゲート電極の両側に形成されているため、２ビット動作が可能である。また、各メモリ機能体はゲート電極により分離されているので、書換え時の干渉が効果的に抑制される。さらに、ゲート絶縁膜は、メモリ機能体とは分離されているので、薄膜化して短チャネル効果を抑制することができる。したがってメモリ素子、ひいては半導体記憶装置の微細化が容易となる。
【００８６】
（実施の形態２）
この実施の形態の半導体記憶装置におけるメモリ素子は、図８に示すように、メモリ機能体２６１、２６２が電荷を保持する領域（電荷を蓄える領域であって、電荷を保持する機能を有する膜であってもよい）と、電荷を逃げにくくする領域（電荷を逃げにくくする機能を有する膜であってもよい）とから構成される以外は、図１のメモリ素子１と実質的に同様の構成である。
【００８７】
メモリ機能体は、メモリの保持特性を向上させる観点から、電荷を保持する機能を有する電荷保持膜と絶縁膜とを含んでいるのが好ましい。この実施の形態では、電荷保持膜として電荷をトラップする準位を有するシリコン窒化膜２４２、絶縁膜として電荷保持膜に蓄積された電荷の散逸を防ぐ働きのあるシリコン酸化膜２４１、２４３を用いている。メモリ機能体が電荷保持膜と絶縁膜とを含むことにより電荷の散逸を防いで保持特性を向上させることができる。また、メモリ機能体が電荷保持膜のみで構成される場合に比べて電荷保持膜の体積を適度に小さくすることができ、電荷保持膜内での電荷の移動を制限して、記憶保持中に電荷移動による特性変化が起こるのを抑制することができる。さらに、シリコン窒化膜２４２がシリコン酸化膜２４１、２４３で挟まれた構造とすることにより、書換え動作時の電荷注入効率が高くなり、より高速な動作が可能となる。なお、このメモリ素子においては、シリコン窒化膜２４２を強誘電体で置き換えてもよい。
【００８８】
また、メモリ機能体２６１、２６２における電荷を保持する領域（シリコン窒化膜２４２）は、拡散領域２１２、２１３とそれぞれオーバーラップしている。ここで、オーバーラップするとは、拡散領域２１２、２１３の少なくとも一部の領域上に、電荷を保持する領域（シリコン窒化膜２４２）の少なくとも一部が存在することを意味する。なお、２１１は半導体基板、２１４はゲート絶縁膜、２１７はゲート電極、２７１はゲート電極２１７と拡散領域２１２、２１３とのオフセット領域である。図示しないが、ゲート絶縁膜２１４下であって半導体基板２１１の最表面はチャネル領域となる。
【００８９】
メモリ機能体２６１、２６２における電荷を保持する領域であるシリコン窒化膜２４２と拡散領域２１２、２１３とがオーバーラップすることによる効果を説明する。
【００９０】
図９に示したように、メモリ機能体２６２周辺部において、ゲート電極２１７と拡散領域２１３とのオフセット量をＷ１とし、ゲート電極のチャネル長方向の切断面におけるメモリ機能体２６２の幅をＷ２とすると、メモリ機能体２６２と拡散領域２１３とのオーバーラップ量は、Ｗ２−Ｗ１で表される。ここで重要なことは、メモリ機能体２６２のうちシリコン窒化膜２４２で構成されたメモリ機能体２６２が、拡散領域２１３とオーバーラップする、つまり、Ｗ２＞Ｗ１なる関係を満たすことである。
【００９１】
図９では、メモリ機能体２６２のうち、シリコン窒化膜２４２のゲート電極２１７と離れた側の端が、ゲート電極２１７から離れた側のメモリ機能体２６２の端と一致しているため、メモリ機能体２６２の幅をＷ２として定義した。
【００９２】
なお、図１０に示すように、メモリ機能体２６２ａのうちシリコン窒化膜２４２ａのゲート電極と離れた側の端が、ゲート電極から離れた側のメモリ機能体２６２ａの端と一致していない場合は、Ｗ２をゲート電極端からシリコン窒化膜１４２ａのゲート電極と遠い側の端までと定義すればよい。
【００９３】
図１１は、図９のメモリ素子の構造において、メモリ機能体２６２の幅Ｗ２を１００ｎｍに固定し、オフセット量Ｗ１を変化させたときのドレイン電流Ｉｄを示している。ここで、ドレイン電流は、メモリ機能体２６２を消去状態（ホールが蓄積されている）とし、拡散領域２１２、２１３をそれぞれソース電極、ドレイン電極として、デバイスシミュレーションにより求めた。図１１から明らかなように、Ｗ１が１００ｎｍ以上（すなわち、シリコン窒化膜２４２と拡散領域２１３とがオーバーラップしない）では、ドレイン電流が急速に減少している。ドレイン電流値は、読出し動作速度にほぼ比例するので、Ｗ１が１００ｎｍ以上ではメモリの性能は急速に劣化する。一方、シリコン窒化膜２４２と拡散領域２１３とがオーバーラップする範囲においては、ドレイン電流の減少は緩やかである。したがって、量産製造においてばらつきも考慮した場合、電荷を保持する機能を有する膜であるシリコン窒化膜２４２の少なくとも一部とソース／ドレイン領域とがオーバーラップしなければ、事実上メモリ機能を得ることが困難である。
【００９４】
上述したデバイスシミュレーションの結果を踏まえて、Ｗ２を１００ｎｍ固定とし、Ｗ１を設計値として６０ｎｍ及び１００ｎｍとして、メモリセルアレイを作製した。Ｗ１が６０ｎｍの場合、シリコン窒化膜１４２と拡散領域２１２、２１３とは設計値として４０ｎｍオーバーラップし、Ｗ１が１００ｎｍの場合、設計値としてオーバーラップしない。これらのメモリセルアレイの読出し時間を測定した結果、ばらつきを考慮したワーストケースで比較して、Ｗ１を設計値として６０ｎｍとした場合の方が、読出しアクセス時間で１００倍高速であった。実用上、読み出しアクセス時間は１ビットあたり１００ナノ秒以下であることが好ましいが、Ｗ１＝Ｗ２では、この条件を到底達成できない。また、製造ばらつきまで考慮した場合、（Ｗ２−Ｗ１）＞１０ｎｍであることがより好ましい。
【００９５】
メモリ機能体２６１（領域２８１）に記憶された情報の読み出しは、実施の形態１と同様に、拡散領域２１２をソース電極とし、拡散領域２１３をドレイン領域としてチャネル領域中のドレイン領域に近い側にピンチオフ点を形成するのが好ましい。すなわち、２つのメモリ機能体のうち一方に記憶された情報を読み出す時に、ピンチオフ点をチャネル領域内であって、他方のメモリ機能体に近い領域に形成させるのが好ましい。これにより、メモリ機能体２６２の記憶状況の如何にかかわらず、メモリ機能体２６１の記憶情報を感度よく検出することができ、２ビット動作を可能にする大きな要因となる。
【００９６】
一方、２つのメモリ機能体の片側のみに情報を記憶させる場合又は２つのメモリ機能体を同じ記憶状態にして使用する場合には、読出し時に必ずしもピンチオフ点を形成しなくてもよい。
【００９７】
なお、図８には図示していないが、半導体基板２１１の表面にウェル領域（Ｎチャネル素子の場合はＰ型ウェル）を形成することが好ましい。ウェル領域を形成することにより、チャネル領域の不純物濃度をメモリ動作（書換え動作及び読出し動作）に最適にしつつ、その他の電気特性（耐圧、接合容量、短チャネル効果）を制御するのが容易になる。
【００９８】
また、メモリ機能体は、ゲート絶縁膜表面と略平行に配置される電荷保持膜を含むことが好ましい。いいかえると、メモリ機能体における電荷保持膜の上面が、ゲート絶縁膜上面から等しい距離に位置するように配置されることが好ましい。具体的には、図１２に示したように、メモリ機能体２６２の電荷保持膜であるシリコン窒化膜２４２ａが、ゲート絶縁膜２１４表面と略平行な面を有している。言い換えると、シリコン窒化膜２４２ａは、ゲート絶縁膜２１４表面に対応する高さから、均一な高さに形成されることが好ましい。
【００９９】
メモリ機能体２６２中に、ゲート絶縁膜２１４表面と略平行なシリコン窒化膜２４２ａがあることにより、シリコン窒化膜２４２ａに蓄積された電荷の多寡によりオフセット領域２７１での反転層の形成されやすさを効果的に制御することができ、ひいてはメモリ効果を大きくすることができる。また、シリコン窒化膜２４２ａをゲート絶縁膜２１４の表面と略平行とすることにより、オフセット量（Ｗ１）がばらついた場合でもメモリ効果の変化を比較的小さく保つことができ、メモリ効果のばらつきを抑制することができる。しかも、シリコン窒化膜２４２ａ上部方向への電荷の移動が抑制され、記憶保持中に電荷移動による特性変化が起こるのを抑制することができる。
【０１００】
さらに、メモリ機能体２６２は、ゲート絶縁膜２１４の表面と略平行なシリコン窒化膜２４２ａとチャネル領域（又はウェル領域）とを隔てる絶縁膜（例えば、シリコン酸化膜２４４のうちオフセット領域２７１上の部分）を含むことが好ましい。この絶縁膜により、電荷保持膜に蓄積された電荷の散逸が抑制され、さらに保持特性の良いメモリ素子を得ることができる。
【０１０１】
なお、シリコン窒化膜２４２ａの膜厚を制御すると共に、シリコン窒化膜２４２ａ下の絶縁膜（シリコン酸化膜２４４のうちオフセット領域２７１上の部分）の膜厚を一定に制御することにより、半導体基板表面から電荷保持膜中に蓄えられる電荷までの距離を概ね一定に保つことが可能となる。つまり、半導体基板表面から電荷保持膜中に蓄えられる電荷までの距離を、シリコン窒化膜２４２ａ下の絶縁膜の最小膜厚値から、シリコン窒化膜２４２ａ下の絶縁膜の最大膜厚値とシリコン窒化膜２４２ａの最大膜厚値との和までの間に制御することができる。これにより、シリコン窒化膜２４２ａに蓄えられた電荷により発生する電気力線の密度を概ね制御することが可能となり、メモリ素子のメモリ効果の大きさばらつきを非常に小さくすることが可能となる。
【０１０２】
（実施の形態３）
この実施の形態の半導体記憶装置におけるメモリ機能体２６２は、電荷保持膜であるシリコン窒化膜２４２が、図１３に示すように、略均一な膜厚で、ゲート絶縁膜２１４の表面と略平行に配置され（領域２８１）、さらに、ゲート電極２１７側面と略平行に配置された（領域２８２）形状を有している。
【０１０３】
ゲート電極２１７に正電圧が印加された場合には、メモリ機能体２６２中での電気力線２８３は矢印で示すように、シリコン窒化膜２４２を２回（領域２８２及び領域２８１部分）通過する。なお、ゲート電極２１７に負電圧が印加された時は電気力線の向きは反対側となる。ここで、シリコン窒化膜２４２の比誘電率は約６であり、シリコン酸化膜２４１、２４３の比誘電率は約４である。したがって、電荷保持膜の領域２８１のみが存在する場合よりも、電気力線２８３方向におけるメモリ機能体２６２の実効的な比誘電率が大きくなり、電気力線の両端での電位差をより小さくすることができる。すなわち、ゲート電極２１７に印加された電圧の多くの部分が、オフセット領域２７１における電界を強くするために使われることになる。
【０１０４】
書換え動作時に電荷がシリコン窒化膜２４２に注入されるのは、発生した電荷がオフセット領域２７１における電界により引き込まれるためである。したがって、矢印２８２で示される電荷保持膜を含むことにより、書換え動作時にメモリ機能体２６２に注入される電荷が増加し、書換え速度が増大する。
【０１０５】
なお、シリコン酸化膜２４３の部分もシリコン窒化膜であった場合、つまり、電荷保持膜がゲート絶縁膜２１４の表面に対応する高さに対して均一でない場合、シリコン窒化膜の上方向への電荷の移動が顕著になって、保持特性が悪化する。
【０１０６】
電荷保持膜は、シリコン窒化膜に代えて、比誘電率が非常大きい酸化ハフニウムなどの高誘電体により形成されることがより好ましい。
【０１０７】
さらに、メモリ機能体は、ゲート絶縁膜表面と略平行な電荷保持膜とチャネル領域（またはウェル領域）とを隔てる絶縁膜（シリコン酸化膜２４１のうちオフセット領域２７１上の部分）をさらに含むことが好ましい。この絶縁膜により、電荷保持膜に蓄積された電荷の散逸が抑制され、さらに保持特性を向上させることができる。
【０１０８】
また、メモリ機能体は、ゲート電極と、ゲート電極側面と略平行な向きに延びた電荷保持膜とを隔てる絶縁膜（シリコン酸化膜２４１のうちゲート電極２１７に接した部分）をさらに含むことが好ましい。この絶縁膜により、ゲート電極から電荷保持膜へ電荷が注入されて電気的特性が変化することを防止し、メモリ素子の信頼性を向上させることができる。
【０１０９】
さらに、実施の形態２と同様に、シリコン窒化膜２４２下の絶縁膜（シリコン酸化膜２４１のうちオフセット領域２７１上の部分）の膜厚を一定に制御すること、さらにゲート電極側面上に配置する絶縁膜（シリコン酸化膜２４１のうちゲート電極２１７に接した部分）の膜厚を一定に制御することが好ましい。これにより、シリコン窒化膜２４２に蓄えられた電荷により発生する電気力線の密度を概ね制御することができるとともに、電荷リークを防止することができる。
【０１１０】
（実施の形態４）
この実施の形態では、半導体記憶装置におけるメモリ素子のゲート電極、メモリ機能体及びソース／ドレイン領域間距離の最適化について説明する。
【０１１１】
図１４に示したように、Ａはチャネル長方向の切断面におけるゲート電極長、Ｂはソース／ドレイン領域間の距離（チャネル長）、Ｃは一方のメモリ機能体の端から他方のメモリ機能体の端までの距離、つまり、チャネル長方向の切断面における一方のメモリ機能体内の電荷を保持する機能を有する膜の端（ゲート電極と離れている側）から他方のメモリ機能体内の電荷を保持する機能を有する膜の端（ゲート電極と離れている側）までの距離を示す。
【０１１２】
このようなメモリ素子では、Ｂ＜Ｃであることが好ましい。このような関係を満たすことにより、チャネル領域のうちゲート電極２１７下の部分と拡散領域２１２、２１３との間にはオフセット領域２７１が存在することとなる。これにより、メモリ機能体２６１、２６２（シリコン窒化膜２４２）に蓄積された電荷により、オフセット領域２７１の全領域において、反転の容易性が効果的に変動する。したがって、メモリ効果が増大し、特に読出し動作の高速化が実現する。
【０１１３】
また、ゲート電極２１７と拡散領域２１２、２１３がオフセットしている場合、つまり、Ａ＜Ｂが成立する場合には、ゲート電極に電圧を印加したときのオフセット領域の反転のしやすさがメモリ機能体に蓄積された電荷量によって大きく変化し、メモリ効果が増大するとともに、短チャネル効果を低減することができる。
【０１１４】
ただし、メモリ効果が発現する限りにおいては、必ずしもオフセット領域２７１が存在しなくてもよい。オフセット領域２７１が存在しない場合においても、拡散領域２１２、２１３の不純物濃度が十分に薄ければ、メモリ機能体２６１、２６２（シリコン窒化膜２４２）においてメモリ効果が発現し得る。
【０１１５】
このようなことから、Ａ＜Ｂ＜Ｃであるのが最も好ましい。
【０１１６】
（実施の形態５）
この実施の形態における半導体記憶装置のメモリ素子は、図１５に示すように、実施の形態２における半導体基板をＳＯＩ基板とする以外は、実質的に同様の構成を有する。
【０１１７】
このメモリ素子は、半導体基板２８６上に埋め込み酸化膜２８８が形成され、さらにその上にＳＯＩ層が形成されている。ＳＯＩ層内には拡散領域２１２、２１３が形成され、それ以外の領域はボディ領域２８７となっている。
【０１１８】
このメモリ素子によっても、実施の形態２のメモリ素子と同様の作用効果を奏する。さらに、拡散領域２１２、２１３とボディ領域２８７との接合容量を著しく小さくすることができるので、素子の高速化や低消費電力化が可能となる。
【０１１９】
（実施の形態６）
この実施の形態の半導体記憶装置におけるメモリ素子は、図１６に示すように、Ｎ型の拡散領域２１２、２１３のチャネル側に隣接して、Ｐ型高濃度領域２９１を追加した以外は、実施の形態２のメモリ素子と実質的に同様の構成を有する。
【０１２０】
すなわち、Ｐ型高濃度領域２９１におけるＰ型を与える不純物（例えばボロン）濃度が、領域２９２におけるＰ型を与える不純物濃度より高い。Ｐ型高濃度領域２９１におけるＰ型の不純物濃度は、例えば、５×１０^１７〜１×１０^１９ｃｍ^−３程度が適当である。また、領域２９２のＰ型の不純物濃度は、例えば、５×１０^１６〜１×１０^１８ｃｍ^−３とすることができる。
【０１２１】
このように、Ｐ型高濃度領域２９１を設けることにより、拡散領域２１２、２１３と半導体基板２１１との接合が、メモリ機能体２６１、２６２の直下で急峻となる。そのため、書込み及び消去動作時にホットキャリアが発生し易くなり、書込み動作及び消去動作の電圧を低下させ、あるいは書込み動作及び消去動作を高速にすることが可能となる。さらに、領域２９２の不純物濃度は比較的薄いので、メモリが消去状態にあるときの閾値が低く、ドレイン電流は大きくなる。そのため、読出し速度が向上する。したがって、書換え電圧が低く又は書換え速度が高速で、かつ、読出し速度が高速なメモリ素子を得ることができる。
【０１２２】
また、図１６において、ソース／ドレイン領域近傍であってメモリ機能体の下（すなわち、ゲート電極の直下ではない）において、Ｐ型高濃度領域２９１を設けることにより、トランジスタ全体としての閾値は著しく上昇する。この上昇の程度は、Ｐ型高濃度領域２９１がゲート電極の直下にある場合に比べて著しく大きい。メモリ機能体に書込み電荷（トランジスタがＮチャネル型の場合は電子）が蓄積した場合は、この差がいっそう大きくなる。一方、メモリ機能体に十分な消去電荷（トランジスタがＮチャネル型の場合は正孔）が蓄積された場合は、トランジスタ全体としての閾値は、ゲート電極下のチャネル領域（領域２９２）の不純物濃度で決まる閾値まで低下する。すなわち、消去時の閾値は、Ｐ型高濃度領域２９１の不純物濃度には依存せず、一方で、書込み時の閾値は非常に大きな影響を受ける。よって、Ｐ型高濃度領域２９１をメモリ機能体の下であってソース／ドレイン領域近傍に配置することにより、書込み時の閾値のみが非常に大きく変動し、メモリ効果（書込み時と消去時での閾値の差）を著しく増大させることができる。
【０１２３】
（実施の形態７）
この実施の形態の半導体記憶装置におけるメモリ素子は、図１７に示すように、電荷保持膜（シリコン窒化膜２４２）とチャネル領域又はウェル領域２１１とを隔てる絶縁膜２４１の厚さ（Ｔ１）が、ゲート絶縁膜２１４の厚さ（Ｔ２）よりも薄いこと以外は、実施の形態２と実質的に同様の構成を有する。
【０１２４】
上記ゲート絶縁膜２１４は、メモリの書換え動作時における耐圧の要請から、その厚さＴ２には下限値が存在する。しかし、上記絶縁膜２４１の厚さＴ１は、耐圧の要請にかかわらず、Ｔ２よりも薄くすることが可能である。
【０１２５】
このメモリ素子において、上述のようにＴ１に対する設計の自由度が高いのは以下の理由による。
【０１２６】
つまり、このメモリ素子においては、上記電荷保持膜２４２と、チャネル領域又はウェル領域２１１とを隔てる絶縁膜２４１は、ゲート電極２１７と、チャネル領域又はウェル領域２１１とに挟まれていない。そのため、上記電荷保持膜２４２と、チャネル領域又はウェル領域２１１とを隔てる上記絶縁膜２４１には、ゲート電極２１７と、チャネル領域又はウェル領域２１１間に働く高電界が直接作用せず、ゲート電極２１７から横方向に広がる比較的弱い電界が作用する。そのため、上記絶縁膜２４１に対する耐圧の要請にかかわらず、Ｔ１をＴ２より薄くすることが可能になる。Ｔ１を薄くすることにより、メモリ機能体２６１，２６２への電荷の注入が容易になり、書込み動作及び消去動作の電圧を低下させ、又は書込み動作及び消去動作を高速にすることが可能となり、また、シリコン窒化膜２４２に電荷が蓄積された時にチャネル領域又はウェル領域２１１に誘起される電荷量が増えるため、メモリ効果を増大させることができる。
【０１２７】
ところで、メモリ機能体中での電気力線は、図１３の矢印２８４で示すように、シリコン窒化膜２４２を通過しない短いものもある。このような短い電気力線上では比較的電界強度が大きいので、この電気力線に沿った電界は書換え動作時においては大きな役割を果たしている。Ｔ１を薄くすることによりシリコン窒化膜２４２が図の下側に移動し、矢印２８３で示す電気力線がシリコン窒化膜を通過するようになる。それゆえ、電気力線２８４に沿ったメモリ機能体中の実効的な比誘電率が大きくなり、電気力線の両端での電位差をより小さくすることができる。したがって、ゲート電極２１７に印加された電圧の多くの部分が、オフセット領域における電界を強くするために使われ、書込み動作及び消去動作が高速になる。
【０１２８】
これに対して、例えば、フラッシュメモリに代表されるＥＥＰＲＯＭにおいては、フローティングゲートとチャネル領域又はウェル領域とを隔てる絶縁膜は、ゲート電極（コントロールゲート）とチャネル領域又はウェル領域に挟まれているので、ゲート電極からの高電界が直接作用する。それゆえ、ＥＥＰＲＯＭにおいては、フローティングゲートとチャネル領域又はウェル領域とを隔てる絶縁膜の厚さが制限され、メモリ素子の機能の最適化が阻害される。
【０１２９】
以上より明らかなように、Ｔ１＜Ｔ２とすることにより、メモリの耐圧性能を低下させることなく、書込み動作及び消去動作の電圧を低下させ、又は書込み動作及び消去動作を高速にし、さらにメモリ効果を増大することが可能となる。なお、絶縁膜の厚さＴ１は、製造プロセスによる均一性や膜質が一定の水準を維持することが可能であり、かつ保持特性が極端に劣化しない限界となる０．８ｎｍ以上であることがより好ましい。
【０１３０】
具体的には、デザインルールの大きな高耐圧が必要とされる液晶ドライバＬＳＩのような場合、液晶パネルＴＦＴを駆動するために、最大１５〜１８Ｖの電圧が必要となる。このため、通常、ゲート酸化膜を薄膜化することができない。液晶ドライバＬＳＩに画像調整用として本発明の不揮発性メモリを混載する場合、本発明のメモリ素子ではゲート絶縁膜厚とは独立して電荷保持膜（シリコン窒化膜２４２）とチャネル領域又はウェル領域とを隔てる絶縁膜の厚さを最適に設計できる。例えば、ゲート電極長（ワード線幅）２５０ｎｍのメモリセルに対して、Ｔ１＝２０ｎｍ、Ｔ２＝１０ｎｍで個別に設定でき、書込み効率の良いメモリセルを実現できる。（Ｔ１が通常のロジックトランジスタよりも厚くても短チャネル効果が発生しない理由はゲート電極に対して、ソース・ドレイン領域がオフセットしているためである）。
【０１３１】
（実施の形態８）
この実施の形態の半導体記憶装置におけるメモリ素子は、図１８に示すように、電荷保持膜（シリコン窒化膜２４２）とチャネル領域又はウェル領域とを隔てる絶縁膜の厚さ（Ｔ１）が、ゲート絶縁膜の厚さ（Ｔ２）よりも厚いこと以外は、実施の形態２と実質的に同様の構成を有する。
【０１３２】
ゲート絶縁膜２１４は、素子の短チャネル効果防止の要請から、その厚さＴ２には上限値が存在する。しかし、絶縁膜の厚さＴ１は、短チャネル効果防止の要請かかわらず、Ｔ２よりも厚くすることが可能である。すなわち、微細化スケーリングが進んだとき（ゲート絶縁膜の薄膜化が進行したとき）にゲート絶縁膜厚とは独立して電荷保持膜（シリコン窒化膜２４２）とチャネル領域又はウェル領域とを隔てる絶縁膜の厚さを最適に設計できるため、メモリ機能体がスケーリングの障害にならないという効果を奏する。
【０１３３】
このメモリ素子において、上述のようにＴ１に対する設計の自由度が高い理由は、既に述べた通り、電荷保持膜とチャネル領域又はウェル領域とを隔てる絶縁膜が、ゲート電極とチャネル領域又はウェル領域とに挟まれていないことによる。そのため、ゲート絶縁膜に対する短チャネル効果防止の要請にかかわらず、Ｔ１をＴ２より厚くすることが可能になる。
【０１３４】
Ｔ１を厚くすることにより、メモリ機能体に蓄積された電荷が散逸するのを防ぎ、メモリの保持特性を改善することが可能となる。
【０１３５】
したがって、Ｔ１＞Ｔ２とすることにより、メモリの短チャネル効果を悪化させることなく保持特性を改善することが可能となる。
【０１３６】
なお、絶縁膜の厚さＴ１は、書換え速度の低下を考慮して、２０ｎｍ以下であることが好ましい。
【０１３７】
具体的には、フラッシュメモリに代表される従来の不揮発性メモリは、選択ゲート電極が書込み消去ゲート電極を構成し、上記書込み消去ゲート電極に対応するゲート絶縁膜（フローティングゲートを内包する）が電荷蓄積膜を兼用している。このため、微細化（短チャネル効果抑制のため薄膜化が必須）の要求と、信頼性確保（保持電荷のリーク抑制のため、フローティングゲートとチャネル領域又はウェル領域とを隔てる絶縁膜の厚さは７ｎｍ程度以下には薄膜化できない）の要求が相反するため、微細化が困難となる。実際、ＩＴＲＳ（Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｔｅｃｈｎｏｌｏｇｙ Ｒｏａｄｍａｐ ｆｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ）によれば、物理ゲート長の微細化は０．２ミクロン程度以下に対して目処が立っていない。このメモリ素子では、上述したようにＴ１とＴ２を個別に設計できることにより、微細化が可能となる。
【０１３８】
例えば、ゲート電極長（ワード線幅）４５ｎｍのメモリセルに対して、Ｔ２＝４ｎｍ、Ｔ１＝７ｎｍで個別に設定し、短チャネル効果の発生しないメモリ素子を実現することができる。Ｔ２を通常のロジックトランジスタよりも厚く設定しても短チャネル効果が発生しない理由は、ゲート電極に対して、ソース／ドレイン領域がオフセットしているためである。
【０１３９】
また、このメモリ素子は、ゲート電極に対して、ソース／ドレイン領域がオフセットしているため、通常のロジックトランジスタと比較してもさらに微細化を容易にする。
【０１４０】
つまり、メモリ機能体の上部に書込、消去を補助する電極が存在しないため、電荷保持膜とチャネル領域又はウェル領域とを隔てる絶縁膜には、書込、消去を補助する電極とチャネル領域又はウェル領域間に働く高電界が直接作用せず、ゲート電極から横方向に広がる比較的弱い電界が作用するのみである。そのため、同じ加工世代に対してロジックトランジスタのゲート長と同程度以上に微細化されたゲート長を保有するメモリ素子を実現することができる。
【０１４１】
（実施の形態９）
この実施の形態は、半導体記憶装置のメモリ素子の書換えを行ったときの電気特性の変化に関する。
【０１４２】
Ｎチャネル型メモリ素子において、メモリ機能体中の電荷量が変化したとき、図１９に示すような、ドレイン電流（Ｉｄ）対ゲート電圧（Ｖｇ）特性（実測値）を示す。
【０１４３】
図１９から明らかなように、消去状態（実線）から書込み動作を行った場合、単純に閾値が上昇するのみならず、特にサブスレッショルド領域においてグラフの傾きが顕著に減少している。そのため、ゲート電圧（Ｖｇ）が比較的高い領域においても、消去状態と書込み状態でのドレイン電流比が大きくなる。例えば、Ｖｇ＝２．５Ｖにおいても、電流比は２桁以上を保っている。この特性は、フラッシュメモリの場合（図３５）と大きく異なる。
【０１４４】
このような特性の出現は、ゲート電極と拡散領域とがオフセットし、ゲート電界がオフセット領域に及びにくいために起こる特有な現象である。メモリ素子が書込み状態にあるときには、ゲート電極に正電圧を加えてもメモリ機能体下のオフセット領域には反転層が極めてできにくい状態になっている。これが、書込み状態においてサブスレッショルド領域でのＩｄ−Ｖｇ曲線の傾きが小さくなる原因となっている。
【０１４５】
一方、メモリ素子が消去状態にあるときには、オフセット領域には高密度の電子が誘起されている。さらに、ゲート電極に０Ｖが印加されているとき（すなわちオフ状態にあるとき）は、ゲート電極下のチャネルには電子が誘起されない（そのためオフ電流が小さい）。これが、消去状態においてサブスレッショルド領域でのＩｄ−Ｖｇ曲線の傾きが大きく、かつ閾値以上の領域でも電流の増加率（コンダクタンス）が大きい原因となっている。
【０１４６】
以上のことから明らかなように、本発明の半導体記憶素子を構成するメモリ素子は、書込み時と消去時のドレイン電流比を特に大きくすることができる。
【０１４７】
（実施の形態１０）
この実施の形態は、実施の形態１〜８に記載のメモリ素子を複数配列し、書換え及び読出しの回路を付加した半導体記憶装置及びその動作方法に関する。
【０１４８】
この半導体記憶装置は、図２０の回路図に示したように、メモリ素子配列領域（メモリアレイ）３２１、各メモリ素子に所定の書換え電圧又は読出し電圧を与えるための回路部分、センスアンプ及びセンスアンプとメモリ素子とを接続する回路部分とを含む。なお、その他の周辺回路は省略している。
【０１４９】
メモリ素子を配列した部分（メモリアレイ）３２１におけるメモリ素子３０１ａＡ〜３０１ａＤ、・・・、３０１ｎＡ〜３０１ｎＤは、実施の形態１〜８に記載したメモリ素子である。このメモリ素子はメモリ機能体を２つ有するが、それらを区別するために、図２０中では、メモリ素子３０１ａＡのみに矢印Ａ及び矢印Ｂを付し、その他のメモリ素子については省略している。
【０１５０】
各メモリ素子は、その両側に１個ずつ計２個の選択トランジスタが接続されている。例えば、メモリ素子３０１ａＡには、選択トランジスタ３０２ａＡ及び３０３ａＡが直列に接続されている。
【０１５１】
メモリ素子３０１ａＡ〜３０１ａＤのゲート電極はワード線３０８ａにより接続されている。他のメモリ素子のゲート電極も同様にワード線で接続されている。また、選択トランジスタ３０２ａＡ〜３０２ａＤは選択トランジスタワード線３０９ａで接続されており、選択トランジスタ３０３ａＡ〜３０３ａＤは選択トランジスタワード線３１０ａで接続されている。他の選択トランジスタのゲート電極も同様に選択トランジスタワード線で接続されている。
【０１５２】
選択トランジスタ３０２ａＡ〜３０２ｎＡは、夫々第１のビット線３１６Ａ１に接続されており、選択トランジスタ３０３ａＡ〜３０３ｎＡは、夫々第２のビット線３１６Ａ２に接続されている。他の選択トランジスタも同様に第１又は第２のビット線に接続されている。
【０１５３】
各ビット線には、夫々１対の動作選択トランジスタ３０４、３０５が接続されている。動作選択トランジスタ３０４、３０５は夫々第１の電圧入力端子３１７Ａ１〜３１７Ｄ１又は第２の電圧入力端子３１７Ａ２〜３１７Ｄ２に接続されている。動作選択トランジスタ３０４、３０５のゲート電極は、夫々動作選択線３１２及び３１３に接続されている。このような配線により、動作選択線３１２を選択した場合は、例えば、第１のビット線３１６Ａ１は第１の電圧入力端子３１７Ａ１と接続され、第２のビット線３１６Ａ２は第２の電圧入力端子３１７Ａ２と接続される。動作選択線３１３を選択した場合は、例えば、第１のビット線３１６Ａ１は第２の電圧入力端子３１７Ａ２と接続され、第２のビット線３１６Ａ２は第１の電圧入力端子３１７Ａ１と接続される。すなわち、一対のビット線３１６Ａ１、３１６Ａ２は夫々異なる電圧入力端子に接続され、動作選択線の選択を変えることにより、接続される電圧入力端子を入れ替えることができる。
【０１５４】
２対のビット線対（例えば、ビット線対３１６Ａ１、３１６Ａ２及び３１６Ｂ１、３１６Ｂ２）は、切換えトランジスタを介して夫々２つの入力を有するセンスアンプの一方の入力と他方の入力とに接続されている。より具体的には、以下のように接続されている。
【０１５５】
第１のビット線３１６Ａ１〜３１６Ｄ１は、夫々第１の切替えトランジスタ３０６に接続されている。第２のビット線３１６Ａ２〜３１６Ｄ２は、夫々第２の切換えトランジスタ３０７に接続されている。切換えトランジスタ３０６、３０７のゲート電極は、夫々切換えトランジスタ選択線３１４及び３１５に接続されている。このような配線により、切換えトランジスタ選択線３１４を選択した場合は、例えば、センスアンプ３１８ＡＢの一方の入力と第１のビット線３１６Ａ１が接続され、センスアンプ３１８ＡＢの他方の入力と第１のビット線３１６Ｂ１が接続される。切換えトランジスタ選択線３１５を選択した場合は、例えば、センスアンプ３１８ＡＢの一方の入力と第２のビット線３１６Ａ２が接続され、センスアンプ３１８ＡＢの他方の入力と第１のビット線３１６Ｂ２が接続される。
【０１５６】
なお、センスアンプとしては、メモリ素子からの出力電流を検知しうる増幅器であればよく、例えば、差動増幅器を用いることができる。
【０１５７】
図２０では、４対のビット線を配列しているが、任意の対数のビット線を配列することができる。また、図２０においては、２対のビット線対が１個のセンスアンプと接続されている。これは、後述するように、選択された２個のメモリ素子が対をなし、１個のセンスアンプの一方及び他方の入力と接続されるためである。
【０１５８】
しかし、メモリ素子をこのような半導体記憶装置に応用するの他の例としては、１個のメモリ素子がセンスアンプの一方の入力に接続され、外部リファレンスセルがセンスアンプの他方の入力に接続されてもよい。
【０１５９】
この半導体記憶装置の動作方法を説明する。この半導体装置の動作は、書換え動作と読出し動作とがあり、さらに、書換え動作には書込み動作と消去動作とがある。
【０１６０】
まず、書込み動作の方法を示す。ここでは、書込み動作の一例として、メモリ素子３０１ａＡに書込みを行なう場合を説明する。
【０１６１】
動作選択線３１２を選択し、動作選択トランジスタ３０４をオン状態にする。それにより、例えば、第１のビット線３１６Ａ１は第１の電圧入力端子３１７Ａ１と接続され、第２のビット線３１６Ａ２は第２の電圧入力端子３１７Ａ２と接続される。他のビット線についても同様である。
【０１６２】
さらに、選択トランジスタワード線３０９ａ、３１０ａを選択する。これにより、メモリ素子３０１ａＡの拡散領域（ソース／ドレイン）の一方（メモリ機能体Ａの側）は第１の電圧入力端子３１７Ａ１と接続され、他方（メモリ機能体Ｂの側）は第２の電圧入力端子３１７Ａ２と接続される。ワード線３０８ａと接続されたメモリ素子３０１ａＢ〜３０１ａＤについても同様である。
【０１６３】
ここで、ワード線３０８ａと第１及び第２の電圧入力端子３１７Ａ１、３１７Ａ２の夫々に書込みのための所定の電圧を印加する。まず、ワード線３０８ａに、例えば、＋５Ｖを印加する。さらに、第１の電圧入力端子３１７Ａ１に＋５Ｖを、第２の電圧入力端子３１７Ａ２に０Ｖを夫々印加する。これにより、メモリ素子３０１ａＡのメモリ機能体Ａの側に選択的に書込みが行われる。
【０１６４】
なお、このとき他の電圧入力端子に所定の電圧を印加すれば、メモリ素子３０１ａＢ〜３０１ａＤにも書込みを行なうことができる。また、書込みを行なわないメモリ素子に対しては、電圧入力端子に０Ｖを入力するかオープン状態にすればよい。
【０１６５】
メモリ素子３０１ａＡのメモリ機能体Ｂの側に書込みを行なう場合は、動作選択線３１２を選択するかわりに選択線３１３を選択し、その他の選択動作及び電圧印加条件は同様にすればよい。第１の電圧入力端子３１７Ａ１に印加する電圧と、第２の電圧入力端子３１７Ａ２に印加する電圧とを入れ替えてもよい。
【０１６６】
次に、消去動作の方法を示す。ここでは、消去動作の一例として、メモリ素子３０１ａＡに消去を行なう場合を説明する。
【０１６７】
書込み動作の場合と同様に、動作選択線３１２を選択し、動作選択トランジスタ３０４をオン状態にするとともに、選択トランジスタワード線３０９ａ、３１０ａを選択する。
【０１６８】
ここで、ワード線３０８ａと第１及び第２の電圧入力端子３１７Ａ１、３１７Ａ２の夫々に消去のための所定の電圧を印加する。まず、ワード線３０８ａに、例えば、−５Ｖを印加する。さらに、第１の電圧入力端子３１７Ａ１に＋５Ｖを、第２の電圧入力端子３１７Ａ２に０Ｖを夫々印加する。これにより、メモリ素子３０１ａＡのメモリ機能体Ａの側に選択的に消去が行われる。
【０１６９】
なお、このとき他の電圧入力端子に所定の電圧を印加すれば、メモリ素子３０１ａＢ〜３０１ａＤにも消去を行なうことができる。また、消去を行なわないメモリ素子に対しては、電圧入力端子に０Ｖを入力するかオープン状態にすればよい。
【０１７０】
メモリ素子３０１ａＡのメモリ機能体Ｂの側に消去を行なう場合は、動作選択線３１２を選択するかわりに選択線３１３を選択し、その他の選択動作及び電圧印加条件は同様にすればよい。第１の電圧入力端子３１７Ａ１に印加する電圧と、第２の電圧入力端子３１７Ａ２に印加する電圧とを入れ替えてもよい。
【０１７１】
次に、読出し動作の方法を示す。ここでは、読出し動作の一例として、メモリ素子３０１ａＡに記憶された情報を読み出す場合を説明する。
【０１７２】
メモリ素子３０１ａＡのメモリ機能体Ａ側の記憶情報を読み出す場合は、動作選択線３１３を選択して動作選択トランジスタ３０５をオン状態にし、切換えトランジスタ選択線３１４を選択して第１の切替えトランジスタ３０６をオン状態にする。さらにワード線３０８ａに読出し動作に適当な電圧、例えば、＋２Ｖを印加する。続いて、第１の電圧入力端子３１７Ａ１に、例えば、＋１．８Ｖを印加する。第２の電圧入力端子３１７Ａ２はオープン状態とする。
【０１７３】
上述した選択動作及び電圧印加条件によれば、第１の電圧入力端子３１７Ａ１からメモリ素子３０１ａＡを介してセンスアンプ３１８ＡＢの一方の入力へと電流が流れる。この電流値を検出することにより、メモリ素子３０１ａＡに記憶された情報を判別することができる。このとき、メモリ素子３０１ａＡのメモリ機能体Ａ側がソースとなるので、主としてメモリ機能体Ａに蓄積された電荷の多寡がメモリ素子３０１ａＡを流れる電流値に影響を与える。それゆえ、メモリ機能体Ａ側の記憶情報のみを選択的に読出すことができる。
【０１７４】
実施の形態９で述べたように、本発明の半導体記憶装置において、メモリ素子は、書込み時と消去時のドレイン電流比を特に大きくすることができるから、書込み状態と消去状態との判別が容易となる。
【０１７５】
一方、メモリ素子３０１ａＡのメモリ機能体Ｂ側の記憶情報を読み出す場合は、上記動作選択線３１３を選択するかわりに動作選択線３１２を選択し、切換えトランジスタ選択線３１４を選択するかわりに切換えトランジスタ選択線３１５を選択し、その他の選択動作及び電圧印加条件は同様にすればよい。
【０１７６】
上記読出し動作時に、第１の電圧入力端子３１７Ｂ１に読出しのための電圧、例えば、＋１．８Ｖをさらに印加しておけば、センスアンプ３１８ＡＢの他方の入力には、メモリ素子３０１ａＢの記憶情報に応じた電流が入力される。それゆえ、本実施の形態では、センスアンプ３１８ＡＢには２つのメモリ素子３０１ａＡ、３０１ａＢの夫々に流れる電流の差を検知することができる。この場合、２個のメモリ素子で１ビット又は２ビットの情報を記憶する。上記読み出し動作の説明で示したように、読出し動作時にメモリ素子を流れる電流の向きを反転し、メモリ機能体Ａとメモリ機能体Ｂとに記憶する情報を独立して読出せば、２個のメモリ素子で２ビット動作を行なうことができる。一方、読出し動作時にメモリ素子を流れる電流の向きを専ら一方向に限定すれば、２個のメモリ素子で１ビット動作を行なうことになる。
【０１７７】
ところで、１個のメモリ素子がセンスアンプの一方の入力に接続され、外部リファレンス素子がセンスアンプの他方の入力に接続される構成にすれば、１個のメモリ素子に２ビットの情報を記憶させることができる。
【０１７８】
しかし、本実施の形態のように、２個のメモリ素子（メモリ素子対）の出力が、同一のセンスアンプに入力されていることが好ましい。このような構成を有する場合、同様のデバイス構造を有する２つのメモリ素子を流れる電流の差を検知することにより、メモリ素子の記憶情報を読出すことができる。一方、例えば、通常構造のトランジスタを外部リファレンスとして用いた場合は、メモリ素子と通常構造のトランジスタとの温度特性の差が読出し動作の信頼性を阻害する原因となる。したがって、メモリ素子対の出力が、同一のセンスアンプに入力されることにより、読出し動作の信頼性を向上させることができる。
【０１７９】
本実施の形態の半導体記憶装置においては、各メモリ素子の両側には１個ずつ計２個の選択トランジスタが接続されている。それゆえ、書換え動作時において、ビット線にかかる書換え電圧が、選択された唯一のメモリ素子のみに印加され、同じビット線対に接続される他のメモリ素子には印加されない。したがって、書換え動作時における非選択セルの誤書換えを防止することが可能となる。
【０１８０】
また、読出し動作時において、非選択セルのオフ電流が選択セルの読出し電流に加算され、読出し動作のマージンが小さくなるという問題が緩和される。この効果は、ワード線の本数が多く、同一のビット線対に接続されるセル数が多い場合、特に顕著になる。
【０１８１】
なお、各メモリ素子の片側のみに１個の選択トランジスタが設けられた場合も、読出し動作時に非選択セルのオフ電流を小さくすることができる。
【０１８２】
ワード線３０８ａ〜３０８ｎは、例えば、上部メタル配線を用いて各メモリ素子のゲート電極を接続することにより形成することができる。しかし、各メモリ素子（少なくとも、１対のメモリ素子）のゲート電極が、一体となってワード線として機能し、かつメモリ素子対のメモリ機能体が、ゲート電極の両側においてそれぞれ一体となって共有されることが好ましい。例えば、直線状のポリシリコン電極が複数の半導体層の活性領域上に跨り、ポリシリコン電極と半導体層の活性領域とがゲート絶縁膜で隔てられていれば、各活性領域上においてポリシリコンがゲート電極の機能を果たし、且つ直線状のポリシリコン電極自体がワード線としての機能を果たすことになる。この場合、ゲート電極と上部メタル配線とを接続するコンタクトを大幅に減少し、半導体記憶装置の集積度を向上することができる。また、ゲート電極はメモリ機能体を共有しているため、メモリ素子ごとにメモリ機能体を分離する必要が無く、製造工程を簡略化することができ、安価で信頼性の高い半導体記憶装置が得られる。
【０１８３】
本実施の形態の半導体記憶装置は、ロジックトランジスタが同じ半導体チップ上に混載されていることが好ましい。
【０１８４】
本実施の形態のメモリ素子を形成するための手順は、通常の標準トランジスタ形成プロセスと非常に親和性の高いものとなっているため、半導体記憶装置、つまり、メモリ素子とロジックトランジスタとを混載するプロセスは非常に簡便なものとなる。ロジック回路部やアナログ回路部を構成する標準トランジスタは、図２３に示すように、通常、半導体基板７１１上にゲート絶縁膜７１２を介して、絶縁膜からなるサイドウォールスペーサ７１４をその側壁に有するゲート電極７１３が形成され、ゲート電極７１３の両側にソース領域７１７及びドレイン領域７１８が形成されている。ソース領域７１７及びドレイン領域７１８は、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域７１９を有する。したがって、この標準トランジスタは、半導体記憶装置のメモリ素子の構成と近似しており、標準トランジスタをメモリ素子に変更するためには、例えば、サイドウォールスペーサ７１４にメモリ機能部としての機能を付加し、ＬＤＤ領域７１９を形成しないのみでよい。
【０１８５】
より具体的には、サイドウォールスペーサ７１４を、例えば、図８のメモリ機能体２６１、２６２と同様の構造に変更すればよい。この際、シリコン酸化膜２４１、２４３、シリコン窒化膜２４２の膜厚構成比はメモリ素子が適切な動作をするように適宜調整することができる。標準ロジック部を構成するトランジスタのサイドウォールスペーサが、例えば、図８のメモリ機能体２６１、２６２と同様な構造であったとしても、サイドウォールスペーサ幅（すなわちシリコン酸化膜２４１、２４３とシリコン窒化膜２４２のトータル膜厚）が適切であって、書換え動作が起こらない電圧範囲で動作させる限り、トランジスタ性能を損なうことはない。
【０１８６】
また、標準ロジック部を構成するトランジスタにＬＤＤ領域を形成するためには、ゲート電極を形成した後であってメモリ機能体（サイドウォールスペーサ）を形成する前に、ＬＤＤ領域形成のための不純物注入を行なえばよい。したがって、ＬＤＤ領域形成のための不純物注入を行なう際に、メモリ素子をフォトレジストでマスクするのみで、メモリ素子と標準トランジスタとを同時に形成することができ、容易に混載することができる。
【０１８７】
なお、従来技術のフラッシュメモリは、その形成プロセスが標準ロジックプロセスと著しく異なる。それゆえ、フラッシュメモリを不揮発性メモリとして用いてロジック回路やアナログ回路と混載した従来の場合に比べて、本発明の半導体記憶装置は、飛躍的にマスク枚数及びプロセス工数を削減することが可能となる。したがって、ロジック回路やアナログ回路と不揮発性メモリ素子とを混載したチップの歩留まりが向上し、製造コストが削減され、ひいては、安価で、信頼性の高い半導体記憶装置を得ることができる。
【０１８８】
本実施の形態の半導体記憶装置は、１つのセンスアンプに接続される２個のメモリ素子に、互いに反対の記憶情報を記憶させ、読出し時にはセンスアンプにより２個のメモリ素子に流れる電流値の差を検知するように動作させるのが好ましい。１つのセンスアンプに接続される２個のメモリ素子に、互いに反対の記憶情報を記憶させた場合、１個のメモリ素子と外部のリファレンスセルとを１つのセンスアンプに接続した場合よりも、読出しの信頼性が高くなる。また、読出し速度を向上することができるとともに、読出し電流値を小さくすることができる。１つのセンスアンプに接続される２個のメモリ素子に、互いに反対の記憶情報を記憶させた場合に読出しの信頼性が高くなるのは、２個のメモリ素子の書換え回数を一致させることができるため、素子劣化にともなう特性変化が起きた場合においても２個のメモリセルの特性変化は同じ程度になり、２個のメモリ素子に流れる電流値の差が変化しにくいためである。同様の理由により、２個のメモリ素子に流れる電流値の差を大きく保ちやすいので、読出し速度を向上することができる。また、同様の理由により、センスアンプの感度を高くして、読出し電流値を小さくすることが容易である。読出し電流値を小さくすることができれば、メモリ素子のゲート幅を小さくして、メモリセルアレイの集積度を向上することができる。
【０１８９】
１つのセンスアンプに接続される２個のメモリ素子に、互いに反対の記憶情報を記憶させ、読出し時にはセンスアンプにより２個のメモリ素子に流れる電流値の差を検知するように動作させる動作方法は、本発明の半導体記憶装置を用いた場合に特に好ましい。
【０１９０】
実施の形態９で述べたように、本発明のメモリ素子は、書込み時と消去時とのドレイン電流比を特に大きくすることができる。それゆえ、２個のメモリ素子に流れる電流値の差を大きくして、高速読出しを実現することができる。あるいは、メモリ素子のゲート幅を小さくしても所要の電流値の差を得ることができるので、メモリ素子のゲート幅を小さくして、メモリセルアレイの集積度を向上することが特に容易となる。
【０１９１】
なお、１つのセンスアンプに接続される２個のメモリ素子において、メモリ機能体の一方（Ａ）と他方（Ｂ）を独立して書換えを行なってもよい。この場合も、メモリ機能体の一方（Ａ）には互いに反対の記憶情報を記憶させ、メモリ機能体の他方（Ｂ）には互いに反対の記憶情報を記憶させるのが好ましい。この場合、２個のメモリセルで２ビットの情報を記憶することができる。なお、読出し動作時にメモリ素子を流れる電流の向きを反転可能な構成にしておく必要がある。
【０１９２】
また、１つのセンスアンプに接続される２個のメモリ素子において、メモリ機能体の一方（Ａ）と他方（Ｂ）の記憶状態が同じになるように動作させてもよい。この場合、２個のメモリセルで１ビットの情報を記憶することができる。このように、両側のメモリ機能体の記憶状態を同じにすることにより、読出し動作の信頼性をより高くすることができる。
【０１９３】
つまり、読出し動作時においては、ドレイン電流はソース側のメモリ機能体の電荷量に敏感に反応し、ドレイン側のメモリ機能体の電荷量にはさほど敏感ではない。しかし、メモリ素子のドレイン電流はドレイン側のメモリ機能体の電荷量により全く影響を受けないわけではない。この影響は干渉効果となってセンスアンプに入力される電流値を変動させ、読出し電流のマージンを大きくする。したがって、１つのセンスアンプに接続される２個のメモリ素子において、メモリ機能体の一方（Ａ）と他方（Ｂ）の記憶状態が同じになるように動作させれば、センスアンプに入力される電流値の変動が小さくなり、読出し動作の信頼性をより高くすることができる。
【０１９４】
本実施の形態に用いるメモリ素子は、実施の形態７のメモリ素子を用いることが好ましい。すなわち、電荷保持膜（シリコン窒化膜２４２）とチャネル領域又はウェル領域とを隔てる絶縁膜の厚さ（Ｔ１）が、ゲート絶縁膜の厚さ（Ｔ２）よりも薄く、０．８ｎｍ以上であることが好ましい。このようなメモリ素子を本実施の形態の半導体記憶装置に用いれば、書込み動作及び消去動作の電圧を低下させ、又は書込み動作及び消去動作を高速にすることが可能となる。また、メモリ素子のメモリ効果が増大するので、半導体記憶装置の読出し速度を高速にすることが可能となる。
【０１９５】
本実施の形態に用いるメモリ素子は、実施の形態８のメモリ素子を用いることが好ましい。すなわち、電荷保持膜（シリコン窒化膜２４２）とチャネル領域又はウェル領域とを隔てる絶縁膜の厚さ（Ｔ１）が、ゲート絶縁膜の厚さ（Ｔ２）よりも厚く、２０ｎｍ以下であることが好ましい。このようなメモリ素子を本実施の形態の半導体記憶装置に用いれば、メモリ素子の短チャネル効果を悪化させることなく保持特性を改善することができるから、半導体記憶装置を高集積化しても十分な記憶保持性能を得ることができる。
【０１９６】
本実施の形態に用いるメモリ素子は、実施の形態２に記載するように、メモリ機能体２６１、２６２における電荷を保持する領域（シリコン窒化膜２４２）は、拡散領域２１２、２１３とそれぞれオーバーラップするのが好ましい。このようなメモリ素子を本実施の形態の半導体記憶装置に用いれば、半導体記憶装置の読出し速度を十分に高速にすることができる。
【０１９７】
本実施の形態に用いるメモリ素子は、実施の形態２に記載するように、メモリ機能体は、ゲート絶縁膜表面と略平行に配置されるな電荷保持膜を含むことが好ましい。このようなメモリ素子を本実施の形態の半導体記憶装置に用いれば、メモリ素子のメモリ効果のばらつきを小さくすることができるので、半導体記憶装置の読出し電流ばらつきを抑えることができる。さらに、記憶保持中のメモリ素子の特性変化を小さくすることができるので、半導体記憶装置の記憶保持特性が向上する。
【０１９８】
本実施の形態に用いるメモリ素子は、実施の形態３に記載するように、メモリ機能体は、ゲート絶縁膜表面と略平行に配置されるな電荷保持膜を含み、かつ、ゲート電極側面と略並行に延びた部分を含むことが好ましい。このようなメモリ素子を本実施の形態の半導体記憶装置に用いれば、メモリ素子の書換え速度が増大するので、半導体記憶装置の書換え動作を高速にすることができる。
【０１９９】
本実施の形態に用いるメモリ素子は、既に述べた最良の形態のメモリ素子を用いるのが、最も好ましい。それにより、半導体記憶装置の性能を最良のものにすることができる。
【０２００】
（実施の形態１１）
この実施の形態の半導体記憶装置は、実施の形態１０の半導体記憶装置において、選択トランジスタを配置しないものである。
【０２０１】
図２１は、半導体記憶装置の回路図である。図２０とは、メモリ素子配列領域（メモリアレイ）４２１のみが異なる。動作選択トランジスタ４０４、４０５、動作選択線４１２、４１３、第１の電圧入力端子４１７Ａ１〜４１７Ｄ１、第２の電圧入力端子４１７Ａ２〜４１７Ｄ４、第１の切替えトランジスタ４０６、第２の切換えトランジスタ４０７、切換えトランジスタ選択線４１４、４１５、センスアンプ４１８ＡＢ、４１８ＣＤ、ワード線４０８ａ〜４０８ｎは、実施の形態１０の半導体記憶装置（図２０）と同様である。
【０２０２】
各メモリ素子４０１ａＡ〜４０１ａＤ、・・・、４０１ｎＡ〜４０１ｎＤは、夫々第１のビット線４１６Ａ１〜４１６Ｄ１及び第２のビット線４１６Ａ２〜４１６Ｄ２に直接接続されている。
【０２０３】
各動作方法は、実施の形態１０の半導体記憶装置（図２０）と同様である。ただし、選択トランジスタがないために、書換え動作時には同一のビット線対に接続される全てのメモリ素子のソース・ドレインには書換え電圧が印加される。したがって、選択ワード線以外に接続されたメモリ素子が書き換えられないようにメモリ素子を設計しておく必要がある。
【０２０４】
本実施の形態の半導体記憶装置によれば、選択トランジスタがないために集積度を大幅に向上することができる。したがって、製造コストが大幅に低減され、安価な半導体記憶装置を得ることができる。
【０２０５】
本発明のメモリ素子は、ＥＥＰＲＯＭで問題となる過消去が起きない。そのため、本発明のメモリ素子を、本実施の形態のように複数のワード線を有し、かつ選択トランジスタを有しない半導体記憶装置に用いるのが特に好ましい。メモリ素子の１つ（例えば、メモリ素子４０１ａＡ）が過消去により閾値が負になった場合、第１のビット線４１６Ａ１と第２のビット線４１６Ａ２との間は常に導通状態となり、これらのビット線間に接続されたメモリ素子を選択することが不可能になるからである。
【０２０６】
（実施の形態１２）
この実施の形態の半導体記憶装置は、メモリ素子配列領域（メモリアレイ）５２１をさらに高密度化したものに関する。
【０２０７】
図２２において、５０１ａＡ１〜５０１ａＡ４、５０１ａＢ１〜５０１ａＢ４・・・、５０１ｎＢ１〜５０１ｎＢ４はメモリ素子、５０８ａ〜５０８ｎはワード線、ＢＡ１〜ＢＡ５、ＢＢ１〜ＢＢ５はビット線である。この半導体記憶装置のメモリ素子を配列した部分が実施の形態１０及び１１と異なるのは、ビット線が隣り合う列に属するメモリ素子に共有されている点である。具体的には、ビット線Ａ２〜Ａ４、Ｂ２〜Ｂ４が共有されている。なお、本実施の形態では４列のメモリ素子が１ブロックを構成しているが、その列数はこの限りではない。
【０２０８】
この半導体記憶装置においては、読出し動作は、夫々異なるブロックに属する２個のメモリ素子、例えば、メモリ素子５０１ａＡ１と５０１ｂＢ１とを流れる電流を、夫々センスアンプの一方の入力及び他方の入力に入力し、その差を検知することにより行なう。その場合は、例えば、センスアンプの一方の入力とビット線Ａ１を接続し、他方の入力とビット線Ｂ１を接続する。さらに、ビット線Ａ２及びＢ２に読出し動作に適当な電圧（例えば＋１．８Ｖ）を加える。図２２の点線は、このとき流れる電流の経路を示している。これらの経路を流れる電流がセンスアンプの２つの入力に夫々入力され、その差が検知される。なお、図２２ではメモリ素子と電圧入力端子及びセンスアンプとを接続する回路等は省略している。
【０２０９】
本実施の形態の半導体記憶装置によれば、ビット線が隣り合う列に属するメモリ素子に共有されているので、集積度を大幅に向上することができる。したがって、製造コストが大幅に低減され、安価な半導体記憶装置を得ることができる。
【０２１０】
（実施の形態１３）
この実施の形態１３は、実施の形態１〜９に記載のメモリ素子を複数配列したメモリセルアレイ、または、実施の形態１０〜１２に記載のメモリセルアレイを含むと共に、プログラムベリファイ回路を含む半導体記憶装置に関する。
【０２１１】
図２４にシステムブロック図が示されている。本発明は、コンピューターのような不揮発性メモリ（不揮発性半導体記憶装置）を使用するどのようなシステムにも適用できるものである。このようなコンピューター１０は、そのコンピューター１０の動作を制御するために与えられた種々のインストラクションを実行するための中央処理装置１１を含んでいる。この中央処理装置１１は、コンピュータ１０の種々の部分に情報を運ぶようにバス１２に連結されている。上記バス１２は、メインメモリ１３に連結されている。このメインメモリ１３は、ダイナミックランダムアクセスメモリから構成されていて、電力がコンピュータ１０に供給されている間、情報を蓄えている。また、上記バス１２は、不揮発性メモリ１５のような種々の周辺装置やフレームバッファ１７のような回路に接続されている。このフレームバッファ１７には、出力装置の一例としての表示のためのモニタ１８に移送されるべきデータが書き込まれる。この不揮発性メモリ１５は、図２に示すメモリセルアレイ２１と、このメモリセルアレイ２１の書き込み（プログラム）と消去とベリファイとに関連する全てのメモリセルアレイ２１の動作を制御するための回路を含む。
【０２１２】
図２５は、図２４に示された半導体記憶装置である不揮発性メモリ１５の一部のブロック図である。この半導体記憶装置１５は、ユーザインターフェース１９によってバス１２（図２４参照）に連結されている。このユーザインターフェース１９は、マイクロコントローラ２０にバスからの信号を与える。マイクロコントローラ２０はメモリセルアレイ２１を制御するために必要な動作を行う。１実施の形態においては、上記マイクロコントローラ２０及びメモリセルアレイ２１は、上記半導体記憶装置１５の他の要素と共に、一つの集積回路基板上に配置されている。上記マイクロコントローラ２０は、マイクロコード格納部２２と協働しており、上記マイクロコード格納部２２は、半導体記憶装置１５の動作を制御するためにマイクロコントローラ２０によって使用されるインストラクションを格納することができる。
【０２１３】
上記マイクロコントローラ２０は、ステータスレジスタ２３と、ステートマシン２７と、コントロールレジスタ２４と、カウンタ２５と、アドレスレジスタ２６と協働している。上記ステータスレジスタ２３は、上記ステートマシン２７の状態に関するデータを提供する。上記ステートマシン２７は、メモリセルアレイ２１の書き込みの種々の段階の間でプログラムベリファイ回路３２を制御するように半導体記憶装置１５の種々の動作を制御する。上記アドレスレジスタ２６は、上記メモリセルアレイ２１のアドレッシングを含む上記ステートマシン２７およびマイクロコンローラ２０の動作を実行するために使用される。上記半導体記憶装置１５は、メモリセルアレイ２１に大量のデータを書き込むのに使用されるページバッファ２８と、上記メモリセルアレイ２１とともに使用されてその動作を制御するためのコントロールレジスタ２９を含む。また、上記半導体記憶装置１５は、プログラムベリファイ回路３０と、連合したコントロールレジスタ３１と、一組の格納手段としてのプログラムロードレジスタ３２とを含む。
【０２１４】
動作中において、上記マイクロプロセッサ（中央処理装置）１１は、上記メモリセルアレイ２１内のメモリセル（メモリ素子）の書き込み（プログラム）、消去、及び読み出しのためにコマンドを生成する。上記コマンドの構造を使用して、上記マイクロプロセッサ１１は、動作のタイプ（例えば、読み出し、書き込み／ベリファイ、消去／ベリファイ）及び、動作を行うメモリ素子を特定するアドレスを特定する。上記マイクロコントローラ２０は、マイクロプロセッサ１１からコマンドを受けて、ステートマシン２７にメモリセルアレイ２１において特定の動作を実行させ、または、管理させる。上記マイクロコントローラ２０は、メモリセルアレイ２１をマイクロプロセッサ１１と連合させるために、必要なタイミング、制御及びアドレスオペレーションを生成する。
【０２１５】
図２６は上記メモリセルアレイ２１の一部を示している。図２６から分かるように、上記メモリセルアレイ２１は行と列方向に配列された複数の電界効果トランジスタからなるメモリ素子３３を含む。特定の行及び列を選択することによって、特定のメモリ素子３３にアドレッシングする回路が設けられている。この図２６に示すメモリセルアレイ２１は、ゲート電極の両側に配置されているメモリ機能体のうちの片側に記憶されたデータを読み出す場合のものである。
【０２１６】
もっとも、別の実施の形態においては、読み出し回路は、メモリ素子のソース・ドレインの両側に接続されており、これを制御することによって、一つのメモリ素子の両側のメモリ機能体に記憶されたデータを選択的に読み出すことができる。例えば、図２０に示すメモリセルアレイ３２１、図２１に示すメモリセルアレイ４２１、図２２に示すメモリセルアレイ５２１を使用することができる。
【０２１７】
図２７は、消去と書き込み状態において特定の閾値電圧を有するメモリ素子（メモリセル）３３の母集団を示している。ゲート電極の両側にあるメモリ機能体のうちの片方に実質的な電荷で書き込まれたメモリ素子３３は、少ししか電流を導通させない一方、消去されたメモリ素子３３は実質的に大きな量の電流を流す。
【０２１８】
上記メモリセルアレイ２１の各メモリ素子３３のメモリ機能体によって蓄えた電荷のレベルを決定するために、参照素子４１が使用される。これらの参照素子４１は、本質的には、上記メモリ素子３３と同じ電界効果トランジスタである。上記メモリ機能体に電荷を配置することによって、上記参照素子４１は、正確な値に書き込まれる。上記メモリ素子３３が読み出されるとき、そのメモリト素子３３によって蓄えられた電荷の値は、上記参照素子４１によって蓄えられた電荷の値と比較されて、上記メモリ素子３３の電荷レベル（状態）が決定される。各メモリ素子４１の一つのメモリ機能体について２つだけの電荷レベルが取りうる典型的なメモリセルアレイ２１においては、参照素子４１は、調査が行われたときに特定の値を生じるように、メモリ素子３３の書き込み状態と消去状態との間の中間状態に書き込まれる。
【０２１９】
図２６は、上記メモリ素子３３を読み出すための回路の１実施形態を示している。上記各メモリ素子３３は、ワード線３５に接続されたゲート端子と、グランドに接続されたソース端子と、ビットライン３４に接続されたドレイン端子を有する。Ｎ型ＦＥＴ（電界効果トランジスタ）３６は、特定の列のメモリ素子３３が選択されるようにする列選択装置として配置されている。Ｎ型ＦＥＴ３６のドレイン端子は、カスケード配列されたＮ型ＦＥＴ３７に接続されて、メモリ素子３３にドレインバイアスを与える。Ｎ型ＦＥＴ３７のドレイン端子３７は、Ｖｃｃに接続された負荷用Ｐ型ＦＥＴ３８に接続されている。実施の形態１に示したように、メモリ素子３３のゲート電極に２Ｖの電圧を印加すると、メモリ機能体に蓄えられている電荷の多寡に応じてドレイン電流が流れる。この電流は、Ｎ型ＦＥＴ３７及び負荷用Ｐ型ＦＥＴ３８を通って電圧降下を生じさせる。上記Ｐ型ＦＥＴ３８のドレイン端子の電圧は、センスアンプリファイア４０の１つの入力に供給される。上記センスアンプリファイア４０の他の入力には、上記ＦＥＴ３６、３７及び３８と同じ特性のＦＥＴ４２，４３及び４４を有して上述の電流経路と同じ電流経路に配置された参照素子４１を通る電流に応じて生成される電圧を受ける。上記メモリ素子３３を通る読み出された電流が、参照素子４１を通る電流よりも大きいならば、上記センスアンプリファイア４０は１つの出力信号を生じる。上記メモリ素子３３を通る読み出された電流が参照素子４１を通る電流よりも小さいならば、上記センスアンプリファイア４０は異なる出力信号を生じる。
【０２２０】
近年、微細加工技術の進展によってメモリ素子（メモリトランジスタ）の小面積化が進んでいるが、それに伴って、プロセスのばらつきに起因するメモリ性能のばらつきが大きくなってきている。そのため、図２７に示すように、一つのメモリ機能体について１ビット記憶する場合においても、高精度にメモリ素子３３をプログラムすることの重要性が増してきている。
【０２２１】
１ビット以上が各メモリ素子（メモリトランジスタ）３３によって蓄えられる上記メモリセルアレイ２１に関しては、一つのメモリ素子３３のメモリ機能体によって蓄えられた値を決定するために、より多くのレベルがテストされねばならないから、より多くの参照素子４１が使用される。たくさんのレベルが測定され、かつ、電荷のレベル間の境界は比較的狭いから、上記参照素子４１によって蓄えられた値は、非常に正確に決定されることが必要である。
【０２２２】
図２６において、各メモリ素子３３によって１ビット以上の記憶を可能にするために、複数の参照素子４１が、それぞれが選択用ＦＥＴ４２とカスケード接続されたＦＥＴ４３を介して、参照列負荷用ＦＥＴ４４に連結されるように、接続されている。異なる参照素子４１は、異なるレベルに書き込まれたそれらのメモリ機能体を有して、このような異なる参照レベルと、何れかのメモリ素子３３に格納された電荷の値とがテストされるようにしている。特定のＦＥＴ４２をイネーブルにすることによって、上記参照素子４１のうちの所望の一つは、それを通る電流によって生成された電圧がセンスアンプリファイア４０のＲＩＮ端子に入力されるように接続される。
【０２２３】
１つのメモリ機能体について、４つの異なるレベルの電荷を使用する１実施形態のメモリセルアレイにおいては、上記メモリ素子に配置される電荷の各レベルは、２つの異なるビットを示す。メモリ素子（メモリセル）を１ビットとマルチビットとの両方の記憶に使用されることを可能にするために、それらの状態は１１，１０，０１及び００によって指し示される。そう言うわけで、消去されたメモリセルは、１１の電荷レベルを表す。少し高い閾値電圧を有するメモリセルは１０を表す。さらに高い閾値電圧を有するメモリセルは、０１を表す。本実施形態で使用できる最も高い閾値電圧を有するセルは、００を表す。これらのレベルを検出するために、一対のセンスアンプリファイアが使用される。第１のセンスアンプリファイア４０は、蓄えられた電荷が、蓄えられる可能性のある電荷の本質的に中心である第１の参照レベルの上になるか下になるかを検出する。この第１のセンスアンプリファイア４０の出力はフィードバックされて、次の段階の検査を制御する。上記電荷がこのレベルの下であるならば、上記第１のセンスアンプリファイア４０の出力は、このメモリセルの出力がセンスアンプリファイア４６に送られるようにして、１１の電荷レベルと１０の電荷レベルとの間の中間の参照値と比較される。もし、上記電荷が、上記第１の参照レベルの上であるならば、上記第１のセンスアンプリファイア４０の出力は、メモリセルの出力がセンスアンプリファイア４６に送られるようにして、０１の電荷レベルと００の電荷レベルとの間の中間の参照値と比較されるようにする。上記参照値の値は、第１のセンスアンプリファイア４０によって生成される出力値によって、選択回路で選択される。
【０２２４】
上記メモリセルアレイ２１のメモリセルは、１ビットだけを蓄えるために使用されてもよい。上記第１のセンスアンプリファイア４０と第１の参照電圧とが、上記メモリ素子３３のメモリ機能体における電荷の状態を測定するために使用されるならば、上記電荷の値は、参照素子４１の電荷の値よりも上か下であり、消去された状態については１、書き込まれた状態については０を指し示すことができる。
【０２２５】
１実施の形態では、メモリ素子（メモリセル）３３は、そのメモリ素子３３のソース端子を接地しながら、そのメモリ素子３３のゲート端子とドレイン端子に電圧を印加することによって、プログラムされる（書き込まれる）。１実施の形態においては、１ワードの１６ビットは、１動作で書き込まれる。低い電源でもって電流を節約するために、４つのメモリセルは１度に書き込まれる。１ワードが書き込まれるまで、順次、次の４つのメモリセル、さらに次の４つのメモリセル等と続いて行われる。もし、１つのメモリセルが１ビットを格納するならば、この実施の形態において、１６のメモリ機能体が１ワードを格納するために使用される。上記メモリ機能体がそれぞれ２ビットを格納するならば、そのとき、８個だけのメモリ機能体が１６ビットを蓄えるのに必要になる。
【０２２６】
当業者は、マルチビットメモリセルについて記載したような一連の連続する動作の間に異なる閾値に複数のメモリセルを書き込むことは、全く困難であるということが分かるだろう。上記メモリセルアレイのメモリセル及び他の部分は、同一ではなく、そして、同一に作ることができない。結果として、メモリセルは同じ速度で書き込むことができない。このようにプログラムレートにばらつきがあると、一つのメモリ機能体について１ビットを記憶する場合においても消去時間にばらつきがでるなどの問題が生じる。さらに、４つのマルチレベルセルが、それらのゲート端子に印加される電圧をそれぞれがその正しい電荷レベルに到達するまで徐々に上昇させることによって、違った電荷値を持った違ったレベルに書き込まれるならば、実際に到達した電荷レベルが非常に制限された範囲に入るように極めて厳密に制御されねばならない。そうでなければ、いくつかのメモリセルは十分に充電されないし、他のメモリセルは充電され過ぎる。さらに、たとえメモリセルが、そのメモリセルが読み出されるときに特定の所望の電荷レベルを与えるために、十分なレベルに充電されたとしても、電荷が適切な範囲内に入っていることを確かめるために必要なベリファイ動作は、メモリセルが適切に書き込まれる非常に狭い範囲で行われるので、同じワードの他のメモリセルがまだ充電されている間に、ベリファイできないほどの量の電荷を失う。追加の量だけメモリセルを充電することは、潜在的にそれらを適正なレベルを超えて充電することになる。結局、後にベリファイしないならば、ベリファイされたメモリセルは再書き込みを防止するのが望ましい。
【０２２７】
他方、００状態に書き込まれるメモリセルは、それらの構造のために、あまりにも早く書き込むことができる。００状態は、場合によっては、メモリセルに損傷を生じさせるほどの十分に高い電荷を必要とするから、マルチビットモードで動作させるとき、過充電しないように、メモリセルを高速で充電することは抑制するのが望ましい。
【０２２８】
これを遂行する方法の一つは、段階的にメモリセルを書き込むことである。これを遂行するために、書き込みの間にコントローラによって使用される書き込みのアルゴリズムは、それらのメモリセルを飽和した範囲に移動させるために、書き込まれるメモリセルのゲート端子に比較的長い期間の第１の初期パルスを印加する。飽和した範囲内において、ゲート電圧の変化はメモリセルの閾値電圧Ｖｔに同様の変化を生じるから、書き込みの制御は、比較的精密に行われる。それから、各メモリセルは、それが所望の状態に到達したかどうかを決定するために、チェックされる。もし、到達していないならば、その所望の電荷状態にメモリセルをより近づけるために、ずっと短い期間のパルスが印加される。このパルスは僅かに高い電圧を有する。その電荷レベルは再びチェックされる。それから、電圧が再び上昇させられて、より短いパルスがそのセルが第１の電荷レベルに到達するまで再び印可される。上記メモリセルが第１の電荷レベルに到達したとき、ずっと短い長さでかつ最後のパルスと同じ電圧のパルスが、そのメモリセルを最終的な電荷レベルに移動させるために印可される。後者のパルスの各々は、特定の状態の許容範囲内にメモリセルの状態を移動させるのにちょうど十分なものであって、一つのパルスでは所望の範囲を超えてメモリセルの状態を動かすことができないほどのものである。
【０２２９】
これらの所望の結果を成し遂げるために、本発明が使用される。本発明は図２９に記載されているベリファイ回路３０により具体化される。上記ベリファイ回路３０は、一対のコンパレータ６１、６２を含み、それらは、電荷の特定の所望のレベルに到達されたかどうかを決定するために、書き込みの各工程の後に、１ワードの１６ビットの論理値と比較する。上記コンパレータ６１は、メモリ素子（メモリセル）３３がマルチビット状態で使用されているとき、値を比較し、一方、コンパレータ６２は、メモリセル３３がシングルビット状態で使用されているとき、値を比較する。各コンパレータ６１、６２への入力は、ＭＥＭＤＡＴと示された１６ビット信号としてメモリセルアレイから供給される。上記メモリセル３３の各々が書きこまれるべき所望の状態は、マルチプレクサ６３により供給される。上記マルチプレクサ６３は、信号ＵＳＥＲＤＡＴとしてユーザーから、あるいは、信号ＰＡＧＥＤＡＴとしてページバッファからの１６ビットのデータを出力する。所望のデータは、コンパレータ６１及び６２の各々とマルチプレクサ６５に転送される。上記マルチプレクサ６５は、ベリファイデータまたはユーザーデータを転送させるようにするマイクロコントローラ２０からの制御信号を受ける。
【０２３０】
もし、１ビットのデータが、各メモリ機能体に格納されているから、上記コンパレータ６２が使用されているならば、マルチプレクサ６６が、上記シングルビットモードが使用されていると言うことを示す制御信号ＯＮＥ／ＭＵＬＴによって選択されている場合、上記コンパレータ６２の出力は、マルチプレクサ６６に転送されて、マルチプレクサ６５に転送される。複数のビットデータが各メモリセルに格納されているから、上記コンパレータ６１が使用されるならば、マルチビットモードが使用されていることを示す制御信号ＯＮＥ／ＭＵＬＴによってマルチプレクサ６６が選択されている場合、上記コンパレータ６１の出力は、マルチプレクサ６６に転送されて、マルチプレクサ６５に転送される。上記コンパレータ６１からの出力は、上記メモリセル内に格納されたレベルが所望の１６ビットのうちの２つのビットと比較するかどうかを示す８個の個別の信号である。この出力は、合計１６の信号が利用できるように、マルチプレクサ６６によって与えられた高低各８ビットの両側において、繰り返される。上記２つのコンパレータ６１，６２のいずれかからの出力は、上記メモリセルが書き込まれるべき状態に到達したかどうかを、各特定のメモリセル３３について示している。
【０２３１】
上記マルチプレクサ６５の出力は、ＯＲゲート６７に供給される。上記ＯＲゲート６７への他方の入力は、特定の４つのビットが書き込まれているということを示す信号ＢＩＴＳ［３：０］である。これらのビットは、全てより少ないプログラムロードレジスタが１度に書き込まれるようにする。例えば、上に述べた電流節約動作において４つのビットだけが、１度に書き込まれる。上記４つのビットの各々は、４つのプログラムロードレジスタ３２に対応する。上記ＯＲゲート６７の出力は、プログラムロードレジスタ３２に転送される。上記プログラムロードレジスタ３２は、特定の連合するメモリセルが、次の段階で書き込まれるべきかどうかの指示を格納するラッチである。上記プログラムロードレジスタ３２は、それぞれ８個のレジスタからなる２つの組に分けられる。マルチレベルプログラミングが行われるならば、そのとき、８個だけのメモリセルが１度にベリファイされて、これらのレジスタの半分だけが使用される。上記使用されている適切なレジスタの組は、ロジック回路７０から転送されると共に、上記メモリセルアレイをアドレスする場合に使用されるアドレスの最下位ビットから引き出された２ビットクロック信号によってページバッファモードで活性化される。上記一つのワード書き込みモードにおいて、１６の全てのレジスタは、アクティブであるが、そのレジスタは、ＢＩＴＳ［３：０］信号を使用して選択される。
【０２３２】
上記プログラムロードレジスタ（格納手段）３２内のラッチの各々は一つの値を格納して、１つの出力として１または０の何れかを出力する。０は、その関連するメモリセルが、書き込まれれることを続けるべきことを示し、一方、１は、そのメモリセルはさらに書き込まれるべきではないということを示す。正しい書き込み状態に到達しているかどうかを決定するために使用されているコンパレータ６１または６２が、実際、上記メモリセルの状態がマルチプレクサ６３の入力に与えられた所望の状態に適合しているということを示すならば、１が特定のメモリセル３３のためのラッチに書き込まれる。
【０２３３】
一旦正しい状態（電荷レベル）に書き込まれたメモリセルが、電荷がメモリ機能体からリークしてもさらに書き込まれず、また、電荷レベルがその状態をベリファイするのに十分なレベルの下にならないと言うことを保証するために、上記ラッチは、夫々、電荷レベルが一旦ベリファイされると、ラッチがリセットされるまで状態の変化を排除するフィードバック経路を含む。このことは、１の値がラッチに一旦書き込まれると、比較の失敗を示す０がラッチに書き込まれることを禁止することによって達成される。リセットは、新しい書き込み動作が始められたとき、あるいは、ローレベルへの全ての書き込みが終了したときだけ生じる。
【０２３４】
上記プログラムロードレジスタ３２のラッチの各々の出力は、特定のメモリセル（メモリ素子）３３が書き込まれるように上記メモリセルアレイの特定のコラムを選択するために、図３に示したコラム選択ＦＥＴ３６のゲート端子に電圧を印可している間に、ドレイン電圧がメモリセルに印可されるようにするために、転送される。０を提供するこれらのラッチは、コラム選択ＦＥＴ３６をイネーブルにさせる一方、１を提供するラッチは、これらが連合するコラム選択ＦＥＴ３６をディスエーブルにさせる。
【０２３５】
過充電の問題を除去するために、上記プログラムロードレジスタ３２の各々からの出力は、アンドゲート７２に送られる。上記アンドゲート７２は、すべての上記プログラムロードレジスタ３２から１の値を受け取ると、信号ＣＤＪＨＷＦ１が生成されて、特定のワードの書き込みが完了したということを示す。上記プログラムロードレジスタ３２の各々からの出力は、オアゲート７３に転送される。また、上記コンパレータ６１からの８個の信号は、オアゲート７３に転送されて、それらの信号の各々は、特定のメモリセルの２つのビットが所望のデータに相応するかどうかを示す。上記アンドゲートは、上記オアゲート７３からの信号をレベル１／２フラグ回路７４に転送する。上記レベル１／２フラグ回路７４は、上記メモリセルの各々が１０または０１のレベルに何時書き込まれたかを、あるいは、プログラムロードレジスタ３２の全てが書き込みが終了したことを示すために１の値を出力したときを示す。上記レベル１／２フラグ回路７４は、１つのメモリセルが０１レベルの丁度上の点に書き込まれたとき、過書き込みを禁止するために使用される。このことは、０１レベルの少し上のレベルであるが、００レベルよりも小さいレベルに充電された参照素子（参照セル）４１を提供することによって達成される。この参照セルは、００レベルに書き込まれたセルをテストしてそれらが過充電しないようにするために使用される。この参照セルは、過充電が実際に起こる前に、メモリセルが００レベルに到達したことの確認を行う。この確認が行われたとき、そのメモリセル３３のためのプログラムロードレジスタ３２はディスエーブルとなる。全てのメモリセルが、１０レベルおよび０１レベルに一旦書き込まれると、レベル１／２フラグ回路は、００レベルに書き込まれているメモリセルが、書き込みを続けるようにセットされる。このようにすることによって、００レベルに書き込まれているメモリセルに関するフラグ回路とプログラムロードレジスタは、論理回路７０からの信号によってリセットされる。このことは、００レベルに書き込まれているメモリセルの連続した書き込みを可能にする。この連続した書き込みの間に、新しい参照セルが選択されて、００レベルに到達するための正しい参照値を与える。
【０２３６】
図３０は、プログラムロードレジスタ３２の半分としての、このプログラムロードレジスタ３２に使用される８個のラッチ８０（一つだけのラッチ８０が図示されている）と、この８個のラッチ８０と連合するフラグ回路ラッチ８１とを示す回路図である。図３０においては、分離して示されているが、これらの回路は１実施の形態では、同じ集積回路の部分である。上記ラッチ８０及び８１の各々は、クロック入力信号ＣＬＢを受ける。このクロック信号は、インバータ８４によって反転されて転送されて、トリステートインバータ８３の入力の通過を制御している（ゲートしている）。上記クロック信号ＣＬＢは、転送ゲート８５の入力を制御するために、直接転送される。上記クロックがトリステートインバータ８３から一旦除去されると、伝送ゲート８５は、ノード８６を所望の状態に維持するためにフィードバックを与える。上記プログラムロードレジスタ３２の各メモリセルのトリステートインバータ８３は、各メモリセルについてプログラムレベルが到達されたか否かを示す１ビットのデータ信号ＤＩＮ［７：０］を受けて、ノード８６へのその信号の同期をとる。このデータ信号ＤＩＮ［７：０］は、各メモリセル３３についてプログラムレベルが到達したかどうかを示す。この値は、インバータ８７によって、プログラムロードレジスタ３２の各々の出力に与えられる。この値は、反転されて、フィードバック経路を通って、オアゲート８９に転送されて、何れかのセルが一旦１の値を出力する状態になると、プログラムロードレジスタ３２は、０の出力を行う状態にはなることができない。このことは、適切なレベルに書き込まれて後にリークされた（もはやベリファイされない）メモリセルが書きこみ回路によって再度書き込まれると言う問題を除去する。リセット信号ＲＳＴＢ［７：０］はナンドゲート８８と伝送ゲート８５によって送られて、メモリセルをさらに書き込まれるようにさせるノード８６の状態から上記プログラムロードレジスタの状態をリセットする。このリセット信号は、２つの場合に印可される。第１は、一つのワードを表すメモリセルの書き込みが、完了して、新しいワードの書きこみが始まるときである。この信号は、マイクロコントローラから回路７０への入力信号ＬＤＣＰＶＲＳＰＢによって始まる。上記リセット信号ＲＳＴＢ［７：０］を使用する第２の場合は、１０および０１レベルがそれらのレベルに書きこまれるべき全てのメモリセルによって一旦到達されたとき、書き込み信号が提供されることを可能にする場合である。この第２の場合においてフラグ回路ラッチ８１と連合する出力は、上記フラグ回路ラッチが１０および０１レベルに書き込まれるべき全てのセルがそのレベルに到達したということを示す指示を受けたとき、マイクロコントローラ２２に転送される。この第２の場合において、上記リセット信号ＲＳＴＢ［７：０］は、一旦全てのメモリセルが０１レベルに到達すると、００レベルに書き込まれるべきそれらのレジスタ３２についてのみ生成される。このことは、全ての他のメモリセルが、電荷レベルを低くするために上昇されられて、過書き込みを除去した後、００レベルに書き込まれるメモリセルがさらに書き込みパルスを受けることを可能にする。
【０２３７】
上記フラグ回路ラッチ８１は、信号ＦＬＡＧＩＮＢとフラグリセット信号ＲＳＴＢＦＬＧに同様の態様で応答する。上記信号ＦＬＡＧＩＮＢは、１０及び０１状態に書き込まれるべき全てのメモリセルが、１０及び０１状態に書き込まれたときに、生成される。上記フラグリセット信号ＲＳＴＢＦＬＧは、００レベルに書き込まれている上記レジスタ３２のラッチがリセットされたとき、上記フラグリセット信号ＲＳＴＢＦＬＧが生成されて、マイクロコントローラ２０に、回路７０にリセット信号ＲＳＴＢ［７：０］を始動させる信号ＬＤ１２ＲＳＴを生成させる。
【０２３８】
これらのプログラムロードレジスタ３２及び上記連携したフラグ回路は、メモリセルが既に正しい書き込みレベルに到着しているときに、過書き込みと、そのメモリセルからの漏れと言う連合した問題を、本発明が克服することができると言う所望の能力を与える。また、上記回路は、メモリセルが書きこまれている複数のレベルの書き込みを、非常に少ないサイクルでベリファイするハードウエア手段を提供する。これは、ベリファイ動作を、従来のソフトウエアベリファイ方法で可能であったよりもずっと迅速にする。ここで開示されたハードウエアにより処理は、その動作を成し遂げるためにマイクロコントローラ２０によって要求される約２マイクロコードサイクルで、ベリファイ動作を成し遂げる。いくつかのベリファイ動作、特に、マルチレベル書き込みを伴うベリファイ動作については、上記ハードウエアのベリファイは、ソフトウエアによるベリファイよりもけた違いの速さである。例えば、１ビットだけが各メモリセルに格納されている場合、ソフトウエアでベリファイするためには、そのメモリセル内の第１のデータがアクセスされ、それから所望のデータがアクセスされ、それからデータが比較され、それからプログラムロード回路は、書き込まれるべきそれらのメモリセルのために、書き込まれなければならない。これらの段階の各々は、マイクロコードサイクルを必要とする。マルチレベル記憶に関連するベリファイは、それを成し遂げるのに、ずっと多くのサイクルを必要とする。
【０２３９】
図３１は、メモリセル３３が書き込まれるべきレベルとそれらのセルの各々の現在の状態との比較を行うために使用される回路９０を示している。この回路９０は、メモリセルの各々について２つ設けられ、例えば、コンパレータ６０として使用される。上記回路９０は、上記メモリセルが書きこまれるべき２ビットを示すＤＡＴ０およびＤＡＴ１と、上記メモリセルの現在の状態を示す２以上のビットのデータＭＥＭＤＡＴＢ０およびＭＥＭＤＡＴＢ１として示された２ビットのデータを受ける。上記メモリセル３３の各々について、上記データの値は比較されて、フラグ信号ＦＬＡＧが与えられる。２つの所望のビットが実際のビットと同じでないならば、フラグビットとして０が与えられる。上記２つの所望のビットが実際のビットと同じであるならば、フラグビットとして１が与えられる。この値は反転されて、和フラグ信号が図２９のオアゲート７３を経由して、フラグレジスタにＦＡＧＩＮＢ信号として転送される。所望の電荷レベルに到達したとき、上記回路９０の第２の出力は、マルチプレクサ６６および６５およびオアゲート６７によって、種々のＤＩＮ［７：０］信号として転送されて、所望の電荷レベルに到達したとき、上に述べた態様で使用される。
【０２４０】
（実施の形態１４）
上述した半導体記憶装置の応用例として、例えば、図３２に示したように、液晶パネルの画像調整用の書換え可能な不揮発性メモリが挙げられる。
【０２４１】
液晶パネル１００１は、液晶ドライバ１００２によって駆動される。液晶ドライバ１００２内には、半導体記憶装置としての不揮発性メモリ部１００３、ＳＲＡＭ部１００４、液晶ドライバ回路１００５がある。不揮発性メモリ部は、本発明のメモリ素子を含み、好ましくは実施の形態１０〜１３に記載の半導体記憶装置よりなる。不揮発性メモリ部１００３は外部から書換え可能な構成を有している。
【０２４２】
不揮発性メモリ部１００３に記憶された情報は、機器の電源の投入時にＳＲＡＭ部１００４に転写される。液晶ドライバ回路１００５は、必要に応じてＳＲＡＭ部１００４から記憶情報を読み出すことができる。ＳＲＡＭ部を設けることにより、記憶情報の読出し速度を非常に高速に行なうことができる。
【０２４３】
液晶ドライバ１００２は、図３２に示すように液晶パネル１００１に外付けしてもよいが、液晶パネル１００１上に形成してもよい。
【０２４４】
液晶パネルは、各画素に多段階の電圧を与えることによって表示される階調を変えているが、与えた電圧と表示される階調との関係は製品ごとにばらつきが生じる。そのため、製品の完成後に個々の製品のばらつきを補正するための情報を記憶させ、その情報を基に補正を行なうことにより、製品間の画質を均一にすることができる。したがって、補正情報を記憶するための書換え可能な不揮発性メモリを搭載することが好ましい。この不揮発性メモリとして本発明のメモリ素子を用いるのが好ましく、特に、本発明のメモリ素子を集積した実施の形態１０〜１３に記載の半導体記憶装置を用いるのが好ましい。
【０２４５】
本発明のメモリ素子を液晶パネルの画像調整用の不揮発性メモリとして用いれば、液晶ドライバなどの回路との混載プロセスが容易であることから製造コストを低減することができる。また、実施の形態１０〜１４に記載の半導体記憶装置は、比較的メモリ規模が小規模で、信頼性や安定性が重視される場合に特に好適である。通常、液晶パネルの画像調整用の不揮発性メモリは、例えば、数キロバイトであり、比較的メモリ規模が小規模である。したがって、実施の形態１０〜１４に記載の半導体記憶装置を液晶パネルの画像調整用の不揮発性メモリとして用いるのが特に好ましい。
【０２４６】
（実施の形態１５）
上述した半導体記憶装置が組み込まれた携帯電子機器である携帯電話を、図３３に示す。
【０２４７】
この携帯電話は、主として、制御回路８１１、電池８１２、ＲＦ（無線周波数）回路８１３、表示部８１４、アンテナ８１５、信号線８１６、電源線８１７等によって構成されており、制御回路８１１には、上述した本発明の半導体記憶装置が組み込まれている。なお、制御回路８１１は、実施の形態１０で説明したような、同一構造の素子をメモリ回路素子及び論理回路素子として兼用した集積回路であるのが好ましい。これにより、集積回路の製造が容易になり、携帯電子機器の製造コストを特に低減することができる。
【０２４８】
このように、メモリ部と論理回路部の混載プロセスが簡易で、かつ高速読出し動作が可能である半導体記憶装置を携帯電子機器に用いることにより、携帯電子機器の動作速度を向上させ、製造コストを削減することが可能になり、安価で高信頼性、高性能の携帯電子機器を得ることができる。
【０２４９】
【発明の効果】
以上より明らかなように、本発明の半導体記憶装置によれば、メモリセルアレイのメモリ素子は、従来のフローティングゲートに代えて、ゲート電極の両側にメモリ機能体を備えるので、ゲート絶縁膜の厚さを薄くできて、微細化できる。
【０２５０】
さらに、上記メモリ素子の形成プロセスは、通常のトランジスタの形成プロセスと非常に親和性が高くて、従来のＥＥＰＲＯＭからなるメモリセルアレイと周辺回路とを混載する場合に比べて、飛躍的にマスク枚数およびプロセス工数を削減することができ、したがって、チップの歩留まりを向上させ、コストを削減することができる。
【０２５１】
さらに、上記メモリ素子では、メモリ機能体が担うメモリ機能と、ゲート絶縁膜が担うトランジスタ動作機能とを分離している。そのため、十分なメモリ機能を有したまま、ゲート絶縁膜を薄膜化して短チャンネル効果を抑制するのが容易である。さらに、ＥＥＰＲＯＭに比べて、書換えにより拡散領域間を流れる電流値が大きく変化する。したがって、上記半導体記憶装置の書込み状態と消去状態との判別が容易になる。
【０２５２】
また、本発明の半導体記憶装置は、上記メモリ素子がコンパレータによって書き込まれたと最初に一旦ベリファイされると、上記メモリ素子の更なる書き込みが必要であることを示す値を、各メモリ素子に関して格納することを排除する回路を含むプログラムロード回路を有するプログラムベリファイ回路を備えるので、電荷の消失のためにベリファイされていないが正しく書き込まれたメモリ素子には書き込みパルスを印可しないので、メモリ素子を迅速にプログラムでき、迅速にベリファイでき、しかも、書き込み動作中に、過充電するメモリ素子が生じる可能性をなくすることができる。
【０２５３】
また、本発明の携帯電子機器は、上述の半導体記憶装置を備えているので、メモリ部と論理回路部の混載プロセスが簡易になって、動作速度が向上し、製造コストを削減することができると共に、安価で信頼性が高いと言う利点を有する。
【図面の簡単な説明】
【図１】本発明の半導体記憶装置におけるメモリ素子（実施の形態１）の要部の概略断面図である。
【図２】本発明の半導体記憶装置におけるメモリ素子（実施の形態１）の変形の要部の概略断面図である。
【図３】本発明の半導体記憶装置におけるメモリ素子（実施の形態１）の書込み動作を説明する図である。
【図４】本発明の半導体記憶装置におけるメモリ素子（実施の形態１）の書込み動作を説明する図である。
【図５】本発明の半導体記憶装置におけるメモリ素子（実施の形態１）の消去動作を説明する図である。
【図６】本発明の半導体記憶装置におけるメモリ素子（実施の形態１）の消去動作を説明する図である。
【図７】本発明の半導体記憶装置におけるメモリ素子（実施の形態１）の読出し動作を説明する図である。
【図８】本発明の半導体記憶装置におけるメモリ素子（実施の形態２）の要部の概略断面図である。
【図９】図８の要部の拡大概略断面図である。
【図１０】図８の変形の要部の拡大概略断面図である。
【図１１】本発明の半導体記憶装置におけるメモリ素子（実施の形態２）の電気特性を示すグラフである。
【図１２】本発明の半導体記憶装置におけるメモリ素子（実施の形態２）の変形の要部の概略断面図である。
【図１３】本発明の半導体記憶装置におけるメモリ素子（実施の形態３）の要部の概略断面図である。
【図１４】本発明の半導体記憶装置におけるメモリ素子（実施の形態４）の要部の概略断面図である。
【図１５】本発明の半導体記憶装置におけるメモリ素子（実施の形態５）の要部の概略断面図である。
【図１６】本発明の半導体記憶装置におけるメモリ素子（実施の形態６）の要部の概略断面図である。
【図１７】本発明の半導体記憶装置におけるメモリ素子（実施の形態７）の要部の概略断面図である。
【図１８】本発明の半導体記憶装置におけるメモリ素子（実施の形態８）の要部の概略断面図である。
【図１９】本発明の半導体記憶装置におけるメモリ素子（実施の形態９）の電気特性を示すグラフである。
【図２０】本発明の半導体記憶装置（実施の形態１０）の回路図である。
【図２１】本発明の半導体記憶装置（実施の形態１１）の回路図である。
【図２２】本発明の半導体記憶装置（実施の形態１２）の回路図である。
【図２３】通常トランジスタの要部の概略断面図である。
【図２４】図２４は、本発明の実施の形態１３の不揮発性メモリ（半導体記憶装置）を利用するコンピュータのブロック図である。
【図２５】図２５は、メモリセルアレイを使用する上記半導体記憶装置のブロック図である。
【図２６】図２６は、図２５において使用することができるメモリセルアレイの回路図である。
【図２７】図２７は、図２６のメモリセルアレイにおけるメモリ素子の閾値電圧／メモリ素子の数の特性を示す図である。
【図２８】図２８は、図２６のメモリセルアレイにおけるメモリ素子の閾値電圧／メモリ素子の数の特性を示す図である。
【図２９】図２９は、本発明のメモリセルアレイのためのプログラムベリファイ回路の詳細なブロック図である。
【図３０】図３０は、図２９の回路の一部を詳細に示す回路図である。
【図３１】図３１は、図２９の回路の他の部分を詳細に示す回路図である。
【図３２】本発明の半導体記憶装置を組み込んだ液晶表示装置（実施の形態１４）の概略構成図である。
【図３３】本発明の半導体記憶装置を組み込んだ携帯電子機器（実施の形態１５）の概略構成図である。
【図３４】従来のフラッシュメモリの要部の概略断面図である。
【図３５】従来のフラッシュメモリの電気特性を示すグラフである。
【符号の説明】
１、３３、３０１ａＡ〜３０１ａＤ、４０１ａＡ、５０１ａＡ１〜５０１ａＡ４、５０１ａＢ１〜５０１ａＢ４・・・、５０１ｎＢ１〜５０１ｎＢ４、６０１Ａ、６０１Ｂ メモリ素子
１５ 半導体記憶装置
２１、３２１、４２１、５２１ メモリセルアレイ
３０ プログラムベリファイ回路
３２ プログラムロードレジスタ
４０、４６、６１、６２ コンパレータ
１０１、２１１、２８６、７１１ 半導体基板
１０２ Ｐ型ウェル領域
１０３、２１４、７１２ ゲート絶縁膜
１０４、２１７、７１３ ゲート電極
１０５ａ、１０５ｂ メモリ機能部
１０７ａ、１０７ｂ、２１２、２１３ 拡散領域
１０９、１４２、１４２ａ、２４２、２４２ａ シリコン窒化膜
１２０、２７１ オフセット領域
１２１ ゲート電極下の領域
１１１ 微粒子
１１２ 絶縁膜
１３１ａ、１３１ｂ、２６１、２６２、２６２ａ メモリ機能体
２２６ 反転層
２４１、２４３、２４４ シリコン酸化膜
２８１、２８２、２９２、４２１ 領域
２８３、２８４ 電気力線
２８７ ボディ領域
２８８ 埋め込み酸化膜
２９１ 高濃度領域
３０２ａＡ〜３０２ａＤ、３０３ａＡ〜３０３ａＤ 選択トランジスタ
３０４、３０５、４０４、４０５ 動作選択トランジスタ
３０６、３０７、４０６、４０７ トランジスタ
３０８ａ、４０８ａ〜４０８ｎ、５０８ａ〜５０８ｎ ワード線
３０９ａ、３１０ａ 選択トランジスタワード線
３１２、３１３、４１２ 動作選択線
３１４、３１５、４１４、４１５ トランジスタ選択線
３１６Ａ１、３１６Ａ２、３１６Ｂ１、３１６Ｂ２、４１６Ａ１、４１６Ａ２、Ａ２〜Ａ４、Ｂ２〜Ｂ４、ＢＡ１〜ＢＡ５、ＢＢ１〜ＢＢ５ ビット線
３１７Ａ１、３１７Ａ２、３１７Ｂ１、３１７Ｂ２、４１７Ａ１、４１７Ａ２電圧入力端子
３１８ＡＢ、４１８ＡＢ、４１８ＣＤ、６１８ＡＢ、３１８ＡＢ、６１８ＡＢ１ センスアンプ
７１４ サイドウォールスペーサ
７１７ ソース領域
７１８ ドレイン領域
７１９ ＬＤＤ領域
８１１ 制御回路
８１２ 電池
８１３ ＲＦ回路
８１４ 表示部
８１５ アンテナ
８１６ 信号線
８１７ 電源線
１００１ 液晶パネル
１００２ 液晶ドライバ
１００３ 不揮発性メモリ部
１００４ ＳＲＡＭ部
１００５ 液晶ドライバ回路

Claims (16)

1. 複数のメモリ素子を有するメモリセルアレイと、上記複数のメモリ素子への書き込み電圧の印加を制御するためのプログラムベリファイ回路とを備えた半導体記憶装置であって、
   上記メモリ素子は、
   半導体層上にゲート絶縁膜を介して形成されたゲート電極と、
   このゲート電極下に上記ゲート絶縁膜を介して配置されたチャネル領域と、
   上記チャネル領域の両側に配置されると共に、上記チャネル領域と逆導電型を有する拡散領域と、
   上記ゲート電極の両側に形成されて、電荷または分極を保持する機能を有するメモリ機能体とを備え、
   上記プログラムベリファイ回路は、
   書き込まれている各メモリ素子の現在の状態と、上記メモリ素子が書き込まれるべき状態とを比較するコンパレータと、
   上記コンパレータに連結されていると共に、上記コンパレータから出力されて上記メモリ素子がさらに書き込まれるべきか否かを示す値を各メモリ素子について格納するプログラムロード回路とを備え、
   上記プログラムロード回路は、上記メモリ素子が上記コンパレータによって書き込まれたと最初に一旦ベリファイされると、上記メモリ素子の更なる書き込みが必要であることを示す値を、各メモリ素子について格納することを排除する回路を含むことを特徴とする半導体記憶装置。
2. 請求項１に記載の半導体記憶装置において、上記各メモリ素子について値を格納することを排除する回路は、ラッチと、上記コンパレータから出力された値が印加されたとき、上記ラッチの状態に従って上記ラッチへの入力を制御するためのフィードバック回路とを備えることを特徴とする半導体記憶装置。
3. 請求項１に記載の半導体記憶装置において、さらに、上記メモリ素子の過書き込みを禁止するためのフラグ回路を備えることを特徴とする半導体記憶装置。
4. 請求項３に記載の半導体記憶装置において、上記フラグ回路は、上記メモリ素子が書き込みをされたか、または、書き込みがされるべきであるかを示す、プログラムロード回路からの入力を受けるレジスタを備えることを特徴とする半導体記憶装置。
5. 請求項３に記載の半導体記憶装置において、上記プログラムロード回路と上記フラグ回路をリセットするコントローラ回路を備えることを特徴とする半導体記憶装置。
6. 複数のメモリ素子を有するメモリセルアレイと、上記複数のメモリ素子への書き込み電圧の印加を制御するためのプログラムベリファイ回路とを備えた半導体記憶装置であって、
   上記メモリ素子は、
   半導体層上にゲート絶縁膜を介して形成されたゲート電極と、
   このゲート電極下に上記ゲート絶縁膜を介して配置されたチャネル領域と、
   上記チャネル領域の両側に配置されると共に、上記チャネル領域と逆導電型を有する拡散領域と、
   上記ゲート電極の両側に形成されて、電荷または分極を保持する機能を有するメモリ機能体とを備え、
   上記プログラムベリファイ回路は、
   書き込まれている各メモリ素子の現在の状態と、上記メモリ素子が書き込まれるべき状態とを比較するコンパレータ手段と、
   上記コンパレータに連結されていると共に、上記コンパレータ手段から出力されて上記メモリ素子がさらに書き込まれるべきか否かを示す値を各メモリ素子について格納する格納手段とを備え、
   上記格納手段は、上記メモリ素子が上記コンパレータによって書き込まれたと最初に一旦ベリファイされると、上記メモリ素子の更なる書き込みが必要であることを示す値を、各メモリ素子について格納することを排除する手段を含むことを特徴とする半導体記憶装置。
7. 請求項６に記載の半導体記憶装置において、上記各メモリ素子について値を格納することを排除する手段は、ラッチと、上記コンパレータ手段から出力された値が印加されたとき、上記ラッチの状態に従って上記ラッチへの入力を制御するためのフィードバック回路とを備えることを特徴とする半導体記憶装置。
8. 請求項６に記載の半導体記憶装置において、さらに、上記メモリ素子の過書き込みを禁止するための手段を備えることを特徴とする半導体記憶装置。
9. 請求項８に記載の半導体記憶装置において、上記メモリ素子の過書き込みを禁止する手段は、メモリ素子が書き込みがされたか、または、書き込みがされるべきであるかを示す、上記格納手段からの入力を受けるレジスタを備えることを特徴とする半導体記憶装置。
10. 請求項８に記載の半導体記憶装置において、上記格納手段と、上記メモリ素子の過書き込みを禁止する手段とをリセットするコントローラ回路を備えることを特徴とする半導体記憶装置。
11. 請求項１または６に記載の半導体記憶装置において、上記メモリ素子の有するメモリ機能体の少なくとも一部が上記拡散領域の一部にオーバーラップしていることを特徴とする半導体記憶装置。
12. 請求項１または６に記載の半導体記憶装置において、上記メモリ素子の有するメモリ機能体は、上記ゲート絶縁膜の表面と略並行な表面を有して電荷を保持する機能を有する膜を含むことを特徴とする半導体記憶装置。
13. 請求項１または６に記載の半導体記憶装置において、上記メモリ素子の有するメモリ機能体は、上記ゲート電極側面と略並行に延びた電荷保持膜をさらに含むことを特徴とする半導体記憶装置。
14. 請求項１または６に記載の半導体記憶装置において、上記メモリ素子の半導体層は、上記拡散領域と上記チャネル領域との間に位置すると共に、上記ゲート電極下における半導体層表面近傍よりも高濃度の不純物を含む領域を有していることを特徴とする半導体記憶装置。
15. 請求項１または６に記載の半導体記憶装置において、上記メモリ素子は、上記ゲート絶縁膜の表面と略並行な表面を有して電荷を保持する機能を有する膜と、上記チャネル領域または半導体層とを隔てる絶縁膜を有し、この絶縁膜の膜厚が、上記ゲート絶縁膜の膜厚より薄く、かつ０．８ｎｍ以上であることを特徴とする半導体記憶装置。
16. 請求項１乃至１５の何れか１つに記載の半導体記憶装置を備えたことを特徴とする携帯電子機器。

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