KR20140078988A - 반도체 메모리 장치 및 이의 동작 방법 - Google Patents

Abstract

반도체 메모리 장치는 다수의 메모리 셀들을 포함하는 메모리 어레이, 프로그램 동작 시, 메모리 셀들 중 프로그램 대상 셀의 문턱전압에 따라 프로그램 대상 셀과 연결된 비트라인의 전압 레벨을 변경하도록 구성된 주변회로를 포함한다.

Description

반도체 메모리 장치 및 이의 동작 방법{Semiconductor memory device and operating method thereof}

본 발명은 반도체 메모리 장치 및 이의 동작 방법에 관한 것으로, 보다 구체적으로는 문턱전압 분포를 개선할 수 있는 반도체 메모리 장치 및 이의 동작 방법에 관한 것이다.

반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리 장치(Non-volatile memory device)로 구분된다.

휘발성 메모리 장치는 쓰기 및 읽기 속도가 빠르지만 전원 공급이 차단되면 저장된 데이터가 소실된다. 불휘발성 메모리 장치는 쓰기 및 읽기 속도가 상대적으로 느리지만 전원 공급이 차단되더라도 저장된 데이터를 유지한다. 따라서 전원 공급 여부와 관계없이 유지되어야 할 데이터를 저장하기 위해 불휘발성 메모리 장치가 사용된다. 불휘발성 메모리 장치에는 ROM(Read-Only Memory), MROM(Mask ROM), PROM(Programmable ROM), EPROM(Erasable Programmable ROM), EEPROM(Electrically Erasable Programmable ROM), 플래시 메모리(Flash memory), PRAM(Phase-change Random Access Memory), MRAM(Magnetic RAM), RRAM(Resistive RAM), FRAM(Ferroelectric RAM) 등이 있다. 플래시 메모리는 노어 타입과 낸드 타입으로 구분된다.

플래시 메모리는 데이터의 프로그램과 소거가 자유로운 RAM의 장점과 전원 공급이 차단되어도 저장된 데이터를 보존할 수 있는 ROM의 장점을 가진다. 플래시 메모리는 디지털 카메라, PDA(Personal Digital Assistant) 및 MP3 플레이어와 같은 휴대용 전자기기의 저장 매체로 널리 사용되고 있다.

다양한 원인들로 인해, 메모리 셀들의 문턱전압분포의 폭이 넓어진다. 메모리 셀의 문턱전압분포를 개선함으로써 반도체 메모리 장치의 신뢰성을 개선할 필요가 있다.

본 발명의 실시예는 메모리 셀들의 문턱전압분포를 개선할 수 있는 반도체 메모리 장치 및 이의 동작 방법을 제공한다.

본 발명의 실시예에 따른 반도체 메모리 장치는 다수의 메모리 셀들을 포함하는 메모리 어레이, 및 프로그램 동작 시, 상기 메모리 셀들 중 프로그램 대상 셀의 문턱전압에 따라 상기 프로그램 대상 셀과 연결된 비트라인의 전압 레벨을 변경하도록 구성된 주변회로를 포함할 수 있다.

메모리 어레이는 다수의 스트링들을 포함하되, 각 스트링은 소스라인과 비트라인 사이에 직렬 접속된 소스 셀렉트 트랜지스터, 제1 내지 제n 메모리 셀들, 드레인 셀렉트 트랜지스터와, 상기 제1 메모리 셀과 상기 소스 셀렉트 트랜지스터 사이에 접속되는 스트링 연결회로를 포함하고, 상기 스트링 연결회로는 프로그램동작 시 스트링 제어신호에 응답하여 상기 스트링이 프로그램 대상 셀을 포함하는 경우 상기 제1 메모리 셀과 상기 소스 셀렉트 트랜지스터의 연결을 유지하고, 상기 스트링이 프로그램 금지 셀을 포함하는 경우 상기 제1 메모리 셀과 상기 소스 셀렉트 트랜지스터의 연결을 차단하도록 구성된다.

본 발명의 실시예에 따른 반도체 메모리 장치의 동작 방법은 프로그램 동작을 실시할 선택된 워드라인에 연결된 메모리 셀들 중 프로그램 대상 셀의 문턱전압에 따라 상기 프로그램 대상 셀과 연결된 비트라인의 전압 레벨을 변경하는 단계, 및 상기 선택된 워드라인에 프로그램 전압을 인가하는 단계를 포함할 수 있다.

상기 프로그램 대상 셀과 연결된 비트라인의 전압 레벨을 변경하는 단계는 상기 프로그램 대상 셀을 포함하는 스트링은 메모리 셀들과 소스 셀렉트 트랜지스터의 연결을 유지하고 프로그램 금지 셀을 포함하는 스트링은 메모리 셀들과 소스 셀렉트 트랜지스터의 연결을 차단하는 단계, 상기 스트링들과 연결된 비트라인들을 프리차지하는 단계, 상기 스트링들의 채널을 프리차지하기 위해 선택 워드라인에 리드전압을 인가하고 비선택 워드라인들에 패스전압을 인가하는 단계, 및 상기 스트링들 중 프로그램 대상 셀을 포함하는 스트링의 채널을 디스차지하기 위해 상기 메모리 셀들과 소스라인을 연결하는 단계를 포함할 수 있다.

본 발명의 실시예는 프로그램 동작 시 메모리 셀의 문턱전압에 따라 메모리 셀의 비트라인 전압을 변경함으로써 메모리 셀들의 문턱전압분포를 개선할 수 있고, 동작 전류를 줄일 수 있다.

문턱전압분포를 개선함으로써 프로그램 동작 시 ISPP 스텝전압의 크기를 증가시켜 프로그램 속도를 향상시킬 수 있다. 이 경우 메모리 셀에 인가되는 프로그램 펄스의 수가 감소하여 메모리 셀에 가해지는 스트레스를 줄일 수 있다. 따라서 메모리 셀의 신뢰성을 향상시킬 수 있다.

도 1은 본 발명의 실시예에 따른 반도체 메모리 장치를 설명하기 위한 블록도이다.
도 2는 도 1에 도시된 메모리 블록을 설명하기 위한 회로도이다.
도 3은 도 2에 도시된 스트링 연결회로를 설명하기 위한 회로도이다.
도 4는 도 1에 도시된 페이지 버퍼를 설명하기 위한 회로도이다.
도 5 내지 도 8는 본 발명의 실시예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 흐름도이다.
도 9는 본 발명의 실시예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 타이밍도이다.
도 10은 본 발명의 실시예에 따른 메모리 시스템을 간략히 보여주는 블록도이다.
도 11은 앞서 설명된 다양한 실시예들에 따라 프로그램 동작을 수행하는 퓨전 메모리 장치 또는 퓨전 메모리 시스템을 간략히 보여주는 블록도이다.
도 12는 본 발명의 실시예에 따른 플래시 메모리 장치를 포함한 컴퓨팅 시스템을 간략히 보여주는 블록도이다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.

도 1은 본 발명의 실시예에 따른 반도체 메모리 장치를 설명하기 위한 회로도이다. 도 2는 도 1에 도시된 메모리 블록을 설명하기 위한 회로도이다.

본 발명의 실시예에 따른 반도체 메모리 장치는 다수의 메모리 블록들(110MB)을 포함하는 메모리 어레이(110), 메모리 블록(110MB)의 선택된 페이지에 포함된 메모리 셀들의 프로그램 동작, 리드 동작을 수행하고 특히, 프로그램 동작 시, 메모리 셀들 중 프로그램 대상 셀의 문턱전압에 따라 프로그램 대상 셀과 연결된 비트라인의 전압 레벨을 변경하도록 구성된 구성된 주변 회로(130, 140, 150, 160, 170, 180)를 포함한다.

또한, 반도체 메모리장치는 주변 회로(130, 140, 150, 160, 170, 180)를 제어하도록 구성된 제어 회로(120)를 포함한다. NAND 플래시 메모리 장치의 경우, 동작 회로는 전압 공급 회로(135), 페이지 버퍼 그룹(150), 컬럼 선택 회로(160), 입출력 회로(170) 및 패스/페일 체크 회로(180)를 포함한다.

메모리 어레이(110)는 복수의 메모리 블록들(110MB)을 포함한다.

도 2를 참조하면, 각각의 메모리 블록은 비트라인들(BLe1~BLek, BLo1~BLok)과 공통 소스 라인(CSL) 사이에 연결된 다수의 스트링들(STe1~STek, STo1~STok)을 포함한다. 즉, 스트링들(STe1~STok)은 대응하는 비트 라인들(BLe1~BLok)과 각각 연결되고 공통 소스 라인(CSL)과 공통으로 연결된다.

각각의 스트링(STe1)은 소스가 공통 소스 라인(CSL)에 연결되는 소스 셀렉트 트랜지스터(SST), 스트링 연결회로(112), 복수의 메모리 셀들(C0e1~Cne1), 그리고 드레인이 비트라인(BLe1)에 연결되는 드레인 셀렉트 트랜지스터(DST)를 포함한다.

메모리 셀들(C0e1~Cne1)은 셀렉트 트랜지스터들(SST, DST) 사이에 직렬로 연결된다. 소스 셀렉트 트랜지스터(SST)의 게이트는 소스 셀렉트 라인(SSL)에 연결되고, 메모리 셀들(C0e1~Cne1)의 게이트들은 워드라인들(WL0~WLn)에 각각 연결되며, 드레인 셀렉트 트랜지스터(DST)의 게이트는 드레인 셀렉트 라인(DSL)에 연결된다.

스트링 연결회로(112)는 스트링 제어신호(BLCONWL)에 응답하여 소스 셀렉트 트랜지스터(SST)에 인접한 메모리 셀(C0el)과 소스 셀렉트 트랜지스터(SST)를 연결한다. 스트링 연결회로(112)는 프로그램동작 시 스트링 제어신호(BLCONWL)에 응답하여 스트링(STe1)이 프로그램 대상 셀을 포함하는 경우 메모리 셀(C0el)과 소스 셀렉트 트랜지스터(SST)의 연결을 유지하고, 스트링(STe1)이 프로그램 금지 셀을 포함하는 경우 메모리 셀(C0el)과 소스 셀렉트 트랜지스터(SST)의 연결을 차단하도록 구성된다. 스트링 연결회로(112)는 스트링 제어신호(BLCONWL) 및 메모리 셀에 프로그램하는 데이터의 반전 데이터에 따라 메모리 셀(C0el)과 소스 셀렉트 트랜지스터(SST)의 접속을 제어하도록 구성된다.

낸드 플래시 메모리 장치에서 메모리 블록에 포함된 메모리 셀들은 물리적 페이지 단위 또는 논리적 페이지 단위로 구분할 수 있다. 예를 들어, 하나의 워드라인(예, WL0)에 연결된 메모리 셀들(C0e1~C0ek, C0o1~C0ok)이 하나의 물리적 페이지(PAGE0)를 구성한다. 또한, 하나의 워드라인(예, WL0)에 연결된 짝수 번째 메모리 셀들(C0e1~C0ek)이 하나의 이븐 물리적 페이지를 구성하고, 홀수 번째 메모리 셀들(C0o1~C0ok)이 하나의 오드 물리적 페이지를 구성할 수 있다. 이러한 페이지(또는, 이븐 페이지와 오드 페이지)는 프로그램 동작 또는 리드 동작의 기본 단위가 된다.

다시, 도 1 및 도 2를 참조하면, 제어 회로(120)는 외부로부터 입출력 회로(170)를 통해 입력되는 명령 신호(CMD)에 응답하여 프로그램 동작, 검증 동작, 또는 리드 동작을 수행하기 위해 필요한 전압을 생성하기 위한 전압 제어 신호(VCON)를 출력하고, 동작의 종류에 따라 페이지 버퍼 그룹(150)에 포함된 페이지 버퍼들(PB1~PBk)을 제어하기 위한 PB 제어 신호들(PBCON)을 출력한다. 제어 회로(120)가 페이지 버퍼 그룹(150)을 제어하는 동작은 후술하기로 한다.

특히, 제어 회로(120)는 스트링 연결회로(112)를 제어하기 위한 스트링 제어신호(BLCONWL)를 출력한다.

또한, 제어 회로(120)는 입출력 회로(170)를 통해 외부로부터 입력되는 어드레스 신호(ADD)에 응답하여 로우 어드레스 신호(RADD)와 컬럼 어드레스 신호(CADD)를 출력한다.

전압 공급 회로(135)는 제어 회로(120)의 전압 제어 신호(VCON)에 응답하여 메모리 셀들의 프로그램 동작 및 리드 동작에 필요한 동작 전압들(예, Vpgm, Vread, Vpass, Vvfy, Vdsl, Vssl, Vcsl)을 선택된 메모리 블록의 드레인 셀렉트 라인(DSL), 워드라인들(WL0~WLn) 및 소스 셀렉트 라인(SSL)를 포함하는 로컬 라인들로 공급한다. 전압 공급 회로(135)는 반전 데이터를 스트링 연결회로(112)에 전달하기 위해 워드라인들에 패스전압(Vpass)을 인가하고, 스트링들의 채널을 프리차지하기 위해 워드라인들 중 선택 워드라인에 리드전압(Vread)을 인가하고 비선택 워드라인들에 패스전압(Vpass)을 인가하며, 스트링들 중 프로그램 대상 셀을 포함하는 스트링의 채널을 디스차지하기 위해 소스 셀렉트 라인(SSL)에 소스 셀렉트 전압(Vssl)을 인가하도록 구성된다. 이러한 전압 공급 회로(135)는 전압 생성 회로(130) 및 로우 디코더(140)를 포함한다.

전압 생성 회로(130)는 제어 회로(120)의 전압 제어 신호(VCON)에 응답하여 메모리 셀들의 프로그램 동작, 리드 동작, 또는 소거 동작에 필요한 동작 전압들(예, Vpgm, Vread, Vpass, Vvfy, Vdsl, Vssl, Vcsl)을 글로벌 라인들로 출력한다. 예를 들어, 프로그램 동작을 위해 전압 생성 회로(130)는 선택된 페이지의 메모리 셀들에 인가하기 위한 프로그램 전압(Vpgm) 및 비선택된 메모리 셀들에 인가하기 위한 패스 전압(Vpass)을 글로벌 라인들로 출력한다. 리드 동작을 위해 전압 생성 회로(130)는 선택된 페이지의 메모리 셀들에 인가하기 위한 리드 전압(Vread) 및 비선택된 메모리 셀들에 인가하기 위한 패스 전압(Vpass)을 글로벌 라인들로 출력한다.

로우 디코더(140)는 제어 회로(120)의 로우 어드레스 신호들(RADD)에 응답하여, 전압 생성 회로(130)에서 글로벌 라인들로 출력된 동작 전압들이 메모리 어레이(110)에서 선택된 메모리 블록(110MB)의 로컬 라인들(DSL, WL0~WLn, SSL)로 전달될 수 있도록 글로벌 라인들과 로컬 라인들(DSL, WL0~WLn, SSL)을 연결한다. 이로써, 선택된 셀(예, C0e1)과 연결된 로컬 워드라인(예, WL0)에는 전압 생성 회로(130)로부터 글로벌 워드라인을 통해 프로그램 전압(Vpgm) 또는 리드 전압(Vread)이 인가된다. 그리고, 선택되지 않은 셀들(C1e1~Cne1)과 연결된 로컬 워드라인들(예, WL1~WLn)에는 전압 생성 회로(130)로부터 글로벌 워드라인들을 통해 패스 전압(Vpass)이 인가된다. 이에 따라, 선택된 셀(C0e1)에 데이터가 프로그램 전압(Vpgm)에 의해 저장되거나, 선택된 셀(C0e1)에 저장된 데이터가 리드 전압(Vread)에 의해 독출된다.

페이지 버퍼 그룹들(150)은 비트라인들(BLe1~BLek, BLo1~BLok)을 통해 메모리 어레이(110)와 연결되는 다수의 페이지 버퍼들(PB1~PBk)을 각각 포함한다. 페이지 버퍼 그룹(150)의 페이지 버퍼들(PB1~PBk)은 제어 회로(120)의 PB 제어 신호(PBCON)에 응답하여 메모리 셀들(C0e1~C0ek 또는 C0o1~C0ok)에 데이터를 저장하기 위하여 입력되는 데이터에 따라 비트라인들(BLe1~BLek 또는 BLo1~BLok)을 선택적으로 프리차지하거나, 메모리 셀들(C0e1~C0ek 또는 C0o1~C0ok)로부터 데이터를 독출하기 위하여 비트라인들(BLe1~BLek 또는 BLo1~BLok)의 전압을 센싱한다.

페이지 버퍼의 구체적인 구성은 후술하기로 한다.

컬럼 선택 회로(160)는 제어 회로(120)에서 출력된 컬럼 어드레스 신호(CADD)에 응답하여 페이지 버퍼 그룹(150)에 포함된 페이지 버퍼들(PB1~PBk)을 선택한다. 즉, 컬럼 선택 회로(160)는 메모리 셀들에 저장될 데이터를 컬럼 어드레스 신호(CADD)에 응답하여 순차적으로 페이지 버퍼들(PB1~PBk)로 전달한다. 또한, 리드 동작에 의해 페이지 버퍼들(PB1~PBk)에 래치된 메모리 셀들의 데이터가 외부로 출력될 수 있도록 컬럼 어드레스 신호(CADD)에 응답하여 순차적으로 페이지 버퍼들(PB1~PBk)을 선택한다.

입출력 회로(170)는 프로그램 동작 시 메모리 셀들에 저장하기 위해 외부로부터 입력된 데이터를 페이지 버퍼 그룹(150)으로 입력하기 위하여 제어 회로(120)의 제어에 따라 데이터를 컬럼 선택 회로(160)에 전달한다. 컬럼 선택 회로(160)는 입출력 회로(170)로부터 전달된 데이터를 앞서 설명한 방식에 따라 페이지 버퍼 그룹(150)의 페이지 버퍼들(PB1~PBk)로 전달하면 페이지 버퍼들(PB1~PBk)은 입력된 데이터를 내부의 래치 회로에 저장한다. 또한, 리드 동작 시 입출력 회로(170)는 페이지 버퍼 그룹(150)의 페이지 버퍼들(PB1~PBk)로부터 컬럼 선택 회로(160)를 통해 전달된 데이터를 외부로 출력한다.

패스/페일 체크 회로(180)는 프로그램 동작 후에 실시되는 프로그램 검증 동작에서 페이지 버퍼들(PB1~PBk)로부터 각각 출력되는 비교 결과 신호들에 응답하여 패스/페일 신호(PFS)를 출력한다. 구체적으로 설명하면, 프로그램 검증 동작에서 메모리 셀의 문턱전압과 목표 전압을 비교하고 그 결과값이 페이지 버퍼들(PB1~PBk)의 내부 래치 회로에 래치된다. 그리고, 래치된 비교 결과 신호들은 패스/페일 체크 회로(180)로 출력된다. 패스/페일 체크 회로(180)는 비교 결과 신호들에 응답하여 프로그램 동작의 완료 여부를 나타내는 패스/페일 신호(PFS)를 제어 회로(120)로 출력한다. 제어 회로(120)는 패스/페일 신호(PFS)에 응답하여 프로그램 데이터가 저장되는 메모리 셀들 중 문턱전압이 목표 전압보다 낮은 메모리 셀이 존재하는지를 판단하고, 그 결과에 따라 프로그램 동작의 재실시 여부를 결정한다.

도 3은 도 3에 도시된 스트링 연결회로를 설명하기 위한 회로도이다.

도 3을 참조하면, 스트링 연결회로(112)는 제1 스위칭 소자(N11) 및 제2 스위칭 소자(N12)를 포함한다.

제1 스위칭 소자(N11)은 스트링 제어신호(BLCONWL)에 응답하여 페이지 버퍼의 래치부에 저장된 데이터의 반전 데이터를 전달하도록 구성된다.

제2 스위칭 소자(N12)는 전달된 반전 데이터에 응답하여 소스 셀렉트 트랜지스터에 인접한 제1 메모리 셀과 소스 셀렉트 트랜지스터를 연결하도록 구성된다.

반전 데이터가 프로그램 금지데이터('1')이면 해당 메모리 셀은 프로그램 대상 셀이다. 이 경우 스트링 제어신호(BLCONWL)에 응답하여 제1 스위칭 소자(N11)가 턴온되어 셀 제어노드(CELL_CON)가 하이 레벨이 된다. 셀 제어노드(CELL_CON) 전위에 따라 제2 스위칭 소자(N12)가 턴온되어 제1 메모리 셀과 소스 셀렉트 트랜지스터가 연결된다.

반전 데이터가 프로그램 데이터('0')이면 해당 메모리 셀은 프로그램 금지 셀이다. 이 경우 스트링 제어신호(BLCONWL)에 응답하여 제1 스위칭 소자(N11)가 턴온되어 셀 제어노드(CELL_CON)가 로우 레벨이 된다. 셀 제어노드(CELL_CON) 전위에 따라 제2 스위칭 소자(N12)가 턴온되지 않아서 제1 메모리 셀과 소스 셀렉트 트랜지스터는 연결되지 않는다.

도 4는 도 1에 도시된 페이지 버퍼를 설명하기 위한 회로도이다.

도 4를 참조하면, 페이지 버퍼는 제어 회로(도 1의 120)의 제어에 따라 동작하며, 이하에서 설명되는 신호들(PRECH_N, TRANM, PBSENSE, SELBL, DISCH, PGM_CON)은 제어 회로에서 출력될 수 있다.

스위칭 소자(N1)은 비트라인 선택 신호(SELBL)에 응답하여 비트라인을 선택한다. 스위칭 소자(N2)는 디스차지 신호(DISCH)에 응답하여 프로그램 동작 시 비트라인을 프리차지하는 동작을 수행한다. 스위칭 소자(N3)는 스위칭 소자(N1)에 의해 선택된 비트라인과 래치부(152)를 센싱신호(PBSENSE)에 응답하여 연결하는 동작을 수행한다. 스위칭 소자(N3)와 래치부(152)의 접속 노드가 감지노드(SO)가 된다.

프리차지 회로(P1)는 프리차지 신호(PRECH_N)에 응답하여 감지노드(SO)를 프리차지하는 동작을 수행한다.

래치부(152)는 다수의 스위칭 소자들과 래치를 포함한다. 본 발명에서 래치부(152)는 메모리 셀에 프로그램할 데이터와 반전된 데이터를 저장하도록 구성된다.

데이터 전송부(N6)는 데이터 전송신호(TRANM)에 응답하여 래치부(152)에 저장된 데이터를 감지노드(SO)로 전송한다.

비트라인 연결회로(154)는 비트라인 제어신호(PGM_CON)에 응답하여 감지노드(SO)와 스위칭 소자(N3)를 연결한다.

비트라인 연결회로(154)는 비트라인 제어신호(PGM_CON)에 응답하여 감지노드(SO)의 전위를 전달하도록 구성된 스위칭 소자(N4)와 전달된 감지노드(SO)의 전위에 따라 감지노드(SO)와 스위칭 소자(N3)를 연결하도록 구성된 스위칭 소자(N5)를 포함한다.

감지노드(SO)의 전위가 하이 레벨이면 비트라인 제어신호(PGM_CON)에 응답하여 스위칭 소자(N4)가 턴온되어 비트라인 제어노드(BL_CON)가 하이 레벨이 된다. 비트라인 제어노드(BL_CON)의 전위에 따라 스위칭 소자(N5)가 턴온되어 감지노드(SO)와 스위칭소자(N3)가 연결된다.

감지노드(SO)의 전위가 로우 레벨이면 비트라인 제어신호(PGM_CON)에 응답하여 스위칭 소자(N4)가 턴온되어 비트라인 제어노드(BL_CON)가 로우 레벨이 된다. 비트라인 제어노드(BL_CON)의 전위에 따라 스위칭 소자(N5)가 턴온되지 않으므로 감지노드(SO)와 스위칭소자(N3)는 연결되지 않는다.

비트라인 연결회로(154)는 래치부(152)에 저장된 데이터에 따라 감지노드(SO)와 비트라인의 연결을 제어함으로써 데이터가 비트라인에 로딩되는 것을 제어할 수 있다.

이하에, 상기의 구성을 갖는 반도체 메모리 장치의 동작 방법에 대해 설명하기로 한다.

도 5 내지 도 8은 본 발명의 실시예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 흐름도이다.

도 5를 참조하면, 반도체 메모리 장치의 동작 방법은 비트라인 셋업 단계 및 프로그램 전압 인가 단계를 포함한다.

비트라인 셋업 단계에서는 프로그램 동작을 실시할 선택된 워드라인에 연결된 메모리 셀들 중 프로그램 대상 셀의 문턱전압에 따라 상기 프로그램 대상 셀과 연결된 비트라인의 전압 레벨을 변경한다(S200).

프로그램 전압 인가 단계에서는 선택된 워드라인에 프로그램전압(Vpgm)을 인가하고 비선택된 워드라인들에 패스전압(Vpass)을 인가한다(S300).

도 6을 참조하면, 비트라인 셋업 단계는 스트링 연결단계, 비트라인 및 채널 프리차지단계, 비트라인전압 제어단계를 포함한다.

스트링 연결 단계에서는 프로그램 대상 셀을 포함하는 스트링은 메모리 셀들과 소스 선택 트랜지스터의 연결을 유지하고(S220), 프로그램 금지 셀을 포함하는 스트링은 셀 스트링과 소스 선택 트랜지스터를 차단한다(S230).

그 다음 스트링들과 연결된 비트라인들을 프리차지한다(S240).

그 후, 스트링들의 채널을 프리차지하기 위해 선택 워드라인에 리드전압(Vread)을 인가하고 비선택 워드라인에 패스전압(Vpass)을 인가한다(S250).

그 다음, 프로그램 대상 셀을 포함하는 스트링의 채널을 디스차지하기 위해 소스 셀렉트 라인에 전압을 인가하여 메모리 셀들과 소스라인을 연결한다(S260). 이 때 프로그램 대상 셀의 문턱전압에 따라 비트라인 전압 레벨이 변경된다. 프로그램 대상 셀의 문턱전압에 따라 스트링에 흐르는 셀 전류의 크기가 다르다. 프로그램 금지 셀을 포함하는 스트링은 메모리 셀들과 소스라인이 연결되지 않으므로 채널이 디스차지되지 않는다. 프로그램 금지 셀을 포함하는 스트링은 셀 전류가 흐르지 않는다. 따라서 비트라인이 전압 레벨이 변경되지 않고 프리차지 상태를 유지한다.

프로그램 대상 셀들은 문턱전압에 따라 셀 전류의 크기가 달라져서 비트라인 전압 레벨이 변경되므로 프로그램 동작에 의해 프로그램 대상 셀들의 문턱전압은 동일하게 상승한다. 프로그램 금지 셀들은 비트라인이 셀 전류가 흐르지 않아서 프리차지 상태로 유지되므로 문턱전압이 상승하지 않는다.

도 7을 참조하면, 프로그램 대상 셀을 확인하는 단계 210에서, 선택된 워드라인에 연결된 메모리 셀들에 저장할 데이터의 반전 데이터를 비트라인에 로딩한다(S212).

반전 데이터가 프로그램 데이터('0')가 아니면 단계 220으로 진행하고 반전데이터가 프로그램 데이터('0')이면 단계 230으로 진행한다(S214).

도 8을 참조하면, 채널을 프리차지한 이후에 채널을 디스차지할 때, 페이지 버퍼에 저장된 데이터가 프로그램 데이터인지를 확인한다(S272). 프로그램 데이터인 경우에는 비트라인에 데이터의 로딩이 차단되고(S274), 프로그램 금지 데이터인 경우에는 비트라인에 데이터의 로딩이 허용된다(S276).

도 9는 본 발명의 실시예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 타이밍도이다.

도 9를 참조하여, 본 발명의 실시예에 따른 반도체 메모리 장치의 동작 방법을 스트링 연결 단계(T1), 프리차지 단계(T2), 비트라인전압 제어단계(T3), 프로그램 단계(T4)로 나누어 설명한다.

스트링 연결 단계(T1)

프리차지신호(PRECH_N)에 응답하여 감지노드(SO)가 프리차지된다. 비트라인 제어신호(PGM_CON)에 응답하여 비트라인 연결회로(153)의 스위칭 소자(N4)가 턴온되어 감지노드(SO)와 비트라인 제어노드(BL_CON)가 연결된다. 따라서 비트라인 제어노드(BL_CON)의 전압 레벨에 따라 스위칭 소자(N5)가 턴온된다. 그 후 센싱신호(PBSENSE)와 비트라인 선택 신호(SELBL)에 응답하여 스위칭 소자들(N3, N1)이 턴온되어 비트라인(BL)이 감지노드(SO)와 연결된다.

전송신호(TRANM)에 응답하여 래치부(152)에 저장된 데이터의 반전 데이터가 비트라인(BL)에 로딩된다. 즉, 프로그램 데이터('0')인 경우 그 반전 데이터('1')가 비트라인(BL)에 로딩되고 프로그램 금지 데이터(소거 데이터 '1')인 경우 그 반전 데이터('0')가 비트라인(BL)에 로딩된다.

드레인 셀렉트 라인(DSL)에 전압이 인가되고, 선택 워드라인(SELWL) 및 비선택 워드라인(UNSELWL)들에 패스전압(Vpass)이 인가되면 채널이 형성된다. 스트링 제어신호(BLCONWL)에 응답하여 스위칭 소자(N2)가 턴온되면 소스 선택 트랜지스터에 인접한 제1 메모리 셀의 소스와 셀 제어노드(CELL_CON)가 연결된다.

스트링이 프로그램 대상 셀을 포함하는 경우에는 프로그램 데이터의 반전 데이터에 따라 셀 제어노드(CELL_CON)가 하이 레벨이 된다. 스위칭 소자(N1)이 턴온되어 제1 메모리 셀의 소스와 소스 선택 트랜지스터의 드레인이 연결된다. 따라서 프로그램 대상 셀을 포함하는 스트링은 셀 스트링과 소스 선택 트랜지스터가 연결된다. 스트링이 프로그램 금지 셀을 포함하는 경우에는 프로그램 금지 데이터의 반전 데이터에 따라 셀 제어노드(CELL_CON)가 로우 레벨에 된다. 스위칭 소자(N1)이 턴온되지 않아서 제1 메모리 셀의 소스와 소스 선택 트랜지스터의 드레인은 연결되지 않는다. 따라서 프로그램 금지 셀을 포함하는 스트링은 셀 스트링과 소스 선택 트랜지스터가 연결되지 않는다.

프리차지 단계(T2)

디스차지 신호(DISCH)에 응답하여 스위칭소자(N2)가 턴온되면 가상전압(VIRPWR)에 의해 모든 비트라인들이 프리차지된다. 스위칭소자(N3)는 턴오프 상태이므로 비트라인(BL)은 감지노드(SO)와 연결되지 않는다.

드레인 셀렉트 라인(DSL)에 전압이 인가되고, 선택 워드라인(SELWL)에 리드전압(Vread)이 인가되고, 비선택 워드라인(UNSELWL)들에 패스전압(Vpass)이 인가되면 채널이 형성된다. 일반적인 프로그램 동작과 달리 선택 워드라인(SELWL)에 패스전압(Vpass)이 아닌 리드전압(Vread)을 인가한다. 선택 메모리 셀의 턴온 정도를 조절함으로써 선택 메모리 셀의 문턱전압에 따라 비트라인의 전압 레벨이 변경되도록 할 수 있다.

한편, 전송신호(TRANM)에 응답하여 래치부(152)의 데이터가 감지노드(SO)에 전송되는데, 이때 전송되는 데이터는 스트링 연결 단계(T1)에서 반전된 데이터의 재반전된 데이터이다. 따라서 원래의 프로그램 데이터('0')와 프로그램 금지 데이터('1')가 감지노드(SO)에 전송된다. 비트라인 제어신호(PGM_CON)에 응답하여 감지노드(SO)와 비트라인 제어노드(BL_CON)이 연결된다. 프로그램 데이터('0')가 감지노드(SO)에 전송된 경우에는 스위칭 소자(N5)가 턴온되지 않고, 프로그램 금지 데이터('1')가 감지노드(SO)에 전송된 경우에는 스위칭 소자(N5)가 턴온된다.

비트라인전압 제어단계(T3)

소스 셀렉트 라인(SSL)에 전압이 인가되면 스트링이 소스라인과 연결된다. 프로그램 대상 셀을 포함하는 스트링은 소스라인과 연결되어 비트라인이 디스차지된다. 프로그램 금지 셀을 포함하는 스트링은 소스라인과 연결되지 않아서 비트라인이 디스차지되지 않고 프리차지 상태를 유지한다.

프로그램 대상 셀을 포함하는 스트링은 프로그램 대상 셀의 문턱전압에 따라 비트라인의 전압 레벨이 변경된다. 문턱전압이 큰 프로그램 대상 셀을 포함하는 스트링일수록 비트라인이 디스차지되는 정도가 작아서 높은 비트라인 전압 레벨을 갖는다. 반대로, 문턱전압이 작은 프로그램 대상 셀을 포함하는 스트링일수록 비트라인이 디스차지되는 정도가 커서 낮은 비트라인 전압 레벨을 갖는다.

한편, 센싱신호(PBSENSE)에 응답하여 비트라인과 비트라인 연결회로가 연결된다. 프로그램 대상 셀의 비트라인은 감지노드와 연결되지 않고, 프로그램 금지 셀의 비트라인은 감지노드와 연결된다. 따라서 프로그램 금지 셀의 비트라인은 프리차지 상태를 유지할 수 있고, 누설 전류에 의해 전압 레벨이 감소하는 것을 방지할 수 있다.

프로그램 단계(T4)

메모리 셀에 데이터를 프로그램하기 위해 선택 워드라인에는 프로그램전압을 인가하고 비선택 워드라인들에는 패스전압을 인가한다.

프로그램 대상 셀들은 문턱전압에 따라 프로그램되는 정도가 달라지고, 프로그램 금지 셀들은 프로그램되지 않는다.

따라서 메모리 셀들의 프로그램 속도에 관계없이 메모리 셀들의 프로그램 동작을 동시에 완료할 수 있고 따라서 프로그램 동작에 소요되는 시간을 줄일 수 있다.

도 10은 본 발명의 실시예에 따른 메모리 시스템을 간략히 보여주는 블록도이다.

도 10을 참조하면, 본 발명의 실시예에 따른 메모리 시스템(600)은 불휘발성 메모리 장치(620)와 메모리 컨트롤러(610)를 포함한다.

불휘발성 메모리 장치(620)는 메모리 컨트롤러(610)와의 호환성을 위해 앞서 설명한 반도체 메모리 장치로 구성되고 앞서 설명한 방법으로 동작될 수 있다. 메모리 컨트롤러(610)는 불휘발성 메모리 장치(620)를 제어하도록 구성될 것이다. 불휘발성 메모리 장치(620)와 메모리 컨트롤러(610)의 결합에 의해 메모리 카드 또는 반도체 디스크 장치(Solid State Disk: SSD)로 제공될 수 있을 것이다. SRAM(611)은 프로세싱 유닛(612)의 동작 메모리로써 사용된다. 호스트 인터페이스(613)는 메모리 시스템(600)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러 정정 블록(614)은 불휘발성 메모리 장치(620)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다. 메모리 인터페이스(614)는 본 발명의 불휘발성 메모리 장치(620)와 인터페이싱 한다. 프로세싱 유닛(612)은 메모리 컨트롤러(610)의 데이터 교환을 위한 제반 제어 동작을 수행한다.

비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 시스템(600)은 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 불휘발성 메모리 장치(620)는 복수의 플래시 메모리 칩들로 구성되는 멀티-칩 패키지로 제공될 수도 있다. 이상의 본 발명의 메모리 시스템(600)은 에러의 발생 확률이 낮은 고신뢰성의 저장 매체로 제공될 수 있다. 특히, 최근 활발히 연구되고 있는 반도체 디스크 장치(Solid State Disk: 이하 SSD)와 같은 메모리 시스템에서 본 발명의 플래시 메모리 장치가 구비될 수 있다. 이 경우, 메모리 컨트롤러(610)는 USB, MMC, PCI-E, SATA, PATA, SCSI, ESDI, 그리고 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들면, 호스트)와 통신하도록 구성될 것이다.

도 11은 앞서 설명된 다양한 실시예들에 따라 프로그램 동작을 수행하는 퓨전 메모리 장치 또는 퓨전 메모리 시스템을 간략히 보여주는 블록도이다. 예를 들면, 퓨전 메모리 장치로서 원낸드 플래시 메모리 장치(700)에 본 발명의 기술적 특징이 적용될 수 있다.

원낸드 플래시 메모리 장치(700)는 서로 다른 프로토콜을 사용하는 장치와의 각종 정보 교환을 위한 호스트 인터페이스(710)와, 메모리 장치를 구동하기 위한 코드를 내장하거나 데이터를 일시적으로 저장하는 버퍼 램(720)과, 외부에서 주어지는 제어 신호와 명령어에 응답하여 읽기와 프로그램 및 모든 상태를 제어하는 제어부(730)와, 명령어와 어드레스, 메모리 장치 내부의 시스템 동작 환경을 정의하는 설정(Configuration) 등의 데이터가 저장되는 레지스터(740) 및 불휘발성 메모리 셀과 페이지 버퍼를 포함하는 동작 회로로 구성된 낸드 플래시 셀 어레이(750)를 포함한다. 호스트로부터의 쓰기 요청에 응답하여 원낸드 플래시 메모리 장치는 앞서 설명한 방식에 따라 데이터를 프로그램하게 된다.

도 12에는 본 발명에 따른 플래시 메모리 장치(812)를 포함한 컴퓨팅 시스템이 개략적으로 도시되어 있다.

본 발명에 따른 컴퓨팅 시스템(800)은 시스템 버스(860)에 전기적으로 연결된 마이크로프로세서(820), 램(830), 사용자 인터페이스(840), 베이스밴드 칩셋(Baseband chipset)과 같은 모뎀(850) 및 메모리 시스템(810)을 포함한다. 본 발명에 따른 컴퓨팅 시스템(800)이 모바일 장치인 경우, 컴퓨팅 시스템(800)의 동작 전압을 공급하기 위한 배터리(미도시됨)가 추가적으로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템(800)에는 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 메모리 시스템(810)은, 예를 들면, 데이터를 저장하는 데 불휘발성 메모리를 사용하는 SSD(Solid State Drive/Disk)를 구성할 수 있다. 또는, 메모리 시스템(810)은, 퓨전 플래시 메모리(예를 들면, 원낸드 플래시 메모리)로 제공될 수 있다.

이상에서 설명한 본 발명의 실시예는 장치 및 방법을 통해서만 구현이 되는 것은 아니며, 본 발명의 실시예의 구성에 대응하는 기능을 실현하는 프로그램 또는 그 프로그램이 기록된 기록 매체를 통해 구현될 수도 있으며, 이러한 구현은 앞서 설명한 실시예의 기재로부터 본 발명이 속하는 기술분야의 전문가라면 쉽게 구현할 수 있는 것이다.

이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.

110: 메모리 어레이 110MB: 메모리 블록
STe1~STok: 스트링
120: 제어 회로 130: 전압 생성 회로
140: 로우 디코더 150: 페이지 버퍼 그룹
160: 컬럼 선택 회로 170: 입출력 회로
180: 패스/페일 체크 회로

Claims (14)

1. 다수의 메모리 셀들을 포함하는 메모리 어레이; 및
   프로그램 동작 시, 상기 메모리 셀들 중 프로그램 대상 셀의 문턱전압에 따라 상기 프로그램 대상 셀과 연결된 비트라인의 전압 레벨을 변경하도록 구성된 주변회로를 포함하는 반도체 메모리 장치.
2. 제1항에 있어서, 상기 메모리 어레이는 다수의 스트링들을 포함하되,
   각 스트링은 소스라인과 비트라인 사이에 직렬 접속된 소스 셀렉트 트랜지스터, 제1 내지 제n 메모리 셀들, 드레인 셀렉트 트랜지스터와, 상기 제1 메모리 셀과 상기 소스 셀렉트 트랜지스터 사이에 접속되는 스트링 연결회로를 포함하고,
   상기 스트링 연결회로는 프로그램동작 시 스트링 제어신호에 응답하여 상기 스트링이 프로그램 대상 셀을 포함하는 경우 상기 제1 메모리 셀과 상기 소스 셀렉트 트랜지스터의 연결을 유지하고, 상기 스트링이 프로그램 금지 셀을 포함하는 경우 상기 제1 메모리 셀과 상기 소스 셀렉트 트랜지스터의 연결을 차단하도록 구성된 반도체 메모리 장치.
3. 제2항에 있어서, 상기 스트링 연결회로는
   상기 스트링 제어신호 및 메모리 셀에 프로그램하는 데이터의 반전 데이터에 따라 상기 제1 메모리 셀과 상기 소스 셀렉트 트랜지스터의 접속을 제어하도록 구성된 반도체 메모리 장치.
4. 제3항에 있어서, 상기 스트링 연결회로는
   상기 스트링 제어신호에 응답하여 상기 반전 데이터를 전달하도록 구성된 제1 스위칭 소자; 및
   상기 전달된 반전 데이터에 응답하여 상기 제1 메모리 셀과 상기 소스 셀렉트 트랜지스터를 연결하도록 구성된 제2 스위칭 소자를 포함하는 반도체 메모리 장치.
5. 제3항에 있어서, 상기 주변회로는
   상기 반전 데이터를 비트라인에 로딩하도록 구성된 페이지 버퍼; 및
   상기 반전 데이터를 상기 스트링 연결회로에 전달하기 위해 워드라인들에 패스전압을 인가하고, 상기 스트링들의 채널을 프리차지하기 위해 상기 워드라인들 중 선택 워드라인에 리드전압을 인가하고 비선택 워드라인들에 패스전압을 인가하며, 상기 스트링들 중 프로그램 대상 셀을 포함하는 스트링의 채널을 디스차지하기 위해 소스 셀렉트 라인에 소스 셀렉트 전압을 인가하도록 구성된 전압 공급 회로를 포함하는 반도체 메모리 장치.
   
6. 제5항에 있어서, 상기 페이지 버퍼는
   감지노드에 연결되고 상기 데이터 및 상기 반전 데이터가 저장된 래치부;
   비트라인 제어신호에 응답하여 상기 감지노드와 상기 비트라인을 연결하는 비트라인 연결회로를 포함하고,
   상기 비트라인 연결회로는 상기 래치부에 저장된 데이터에 따라 상기 데이터를 상기 비트라인에 로딩하도록 구성된 반도체 메모리 장치.
   
7. 제6항에 있어서, 상기 비트라인 연결회로는
   상기 비트라인 제어신호에 응답하여 상기 감지노드의 전위를 전달하도록 구성된 제3 스위칭 소자; 및
   상기 전달된 감지노드의 전위에 따라 상기 감지노드와 상기 비트라인을 연결하도록 구성된 제4 스위칭 소자를 포함하는 반도체 메모리 장치.
   
8. 프로그램 동작을 실시할 선택된 워드라인에 연결된 메모리 셀들 중 프로그램 대상 셀의 문턱전압에 따라 상기 프로그램 대상 셀과 연결된 비트라인의 전압 레벨을 변경하는 단계; 및
   상기 선택된 워드라인에 프로그램 전압을 인가하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
   
9. 제8항에 있어서, 상기 프로그램 대상 셀과 연결된 비트라인의 전압 레벨을 변경하는 단계는
   상기 프로그램 대상 셀을 포함하는 스트링은 메모리 셀들과 소스 셀렉트 트랜지스터의 연결을 유지하고 프로그램 금지 셀을 포함하는 스트링은 메모리 셀들과 소스 셀렉트 트랜지스터의 연결을 차단하는 단계;
   상기 스트링들과 연결된 비트라인들을 프리차지하는 단계;
   상기 스트링들의 채널을 프리차지하기 위해 선택 워드라인에 리드전압을 인가하고 비선택 워드라인들에 패스전압을 인가하는 단계; 및
   상기 스트링들 중 프로그램 대상 셀을 포함하는 스트링의 채널을 디스차지하기 위해 상기 메모리 셀들과 소스라인을 연결하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
   
10. 제9항에 있어서, 상기 프로그램 대상 셀을 포함하는 스트링은 메모리 셀들과 소스 셀렉트 트랜지스터의 연결을 유지하고 프로그램 금지 셀을 포함하는 스트링은 메모리 셀들과 소스 셀렉트 트랜지스터의 연결을 차단하는 단계는
    상기 선택된 워드라인에 연결된 메모리 셀들에 저장할 데이터의 반전 데이터를 비트라인에 로딩하는 단계; 및
    상기 반전 데이터에 따라 메모리 셀들과 소스 셀렉트 트랜지스터의 연결을 유지 또는 차단하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
    
11. 제10항에 있어서, 상기 메모리 셀들과 소스라인을 연결하는 단계에서,
    프로그램 금지 데이터는 비트라인에 로딩되고, 프로그램 데이터는 비트라인에 로딩이 차단되는 반도체 메모리 장치의 동작 방법.
    
12. 다수의 스트링들을 포함하되,
    각 스트링은 소스라인과 비트라인 사이에 직렬 접속된 소스 셀렉트 트랜지스터, 제1 내지 제n 메모리 셀들, 드레인 셀렉트 트랜지스터와, 상기 제1 메모리 셀과 상기 소스 셀렉트 트랜지스터 사이에 접속되는 스트링 연결회로를 포함하고,
    상기 스트링 연결회로는 프로그램동작 시 스트링 제어신호에 응답하여 상기 스트링이 프로그램 대상 셀을 포함하는 경우 상기 제1 메모리 셀과 상기 소스 셀렉트 트랜지스터의 연결을 유지하고, 상기 스트링이 프로그램 금지 셀을 포함하는 경우 상기 제1 메모리 셀과 상기 소스 셀렉트 트랜지스터의 연결을 차단하도록 구성된 메모리 블록.
    
13. 비 휘발성 반도체 메모리 장치를 구비하는 메모리 카드에 있어서,
    데이터를 저장하되, 프로그램 동작 시, 메모리 셀들 중 프로그램 대상 셀의 문턱전압에 따라 상기 프로그램 대상 셀과 연결된 비트라인의 전압 레벨을 변경하는 적어도 하나의 비휘발성 반도체 메모리 장치 및
    상기 비휘발성 반도체 메모리 장치의 프로그램 동작을 제어하는 메모리 컨트롤러를 포함하는 메모리 카드.
    
14. 비 휘발성 반도체 메모리 장치를 구비하는 시스템에 있어서,
    상기 시스템의 전체적인 동작을 제어하는 중앙 처리 장치;
    상기 중앙 처리 장치에 의해 처리된/처리될 데이터를 저장하되, 프로그램 동작 시, 메모리 셀들 중 프로그램 대상 셀의 문턱전압에 따라 상기 프로그램 대상 셀과 연결된 비트라인의 전압 레벨을 변경하는 비휘발성 반도체 메모리 장치; 및
    상기 중앙 처리 장치의 제어에 기초하여 상기 비휘발성 반도체 메모리 장치의 프로그램 동작을 제어하는 메모리 컨트롤러를 포함하는 시스템.
    

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