JPH1166868A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH1166868A JPH1166868A JP21366097A JP21366097A JPH1166868A JP H1166868 A JPH1166868 A JP H1166868A JP 21366097 A JP21366097 A JP 21366097A JP 21366097 A JP21366097 A JP 21366097A JP H1166868 A JPH1166868 A JP H1166868A
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- voltage
- memory cell
- threshold voltage
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Abstract
(57)【要約】
【課題】 パワーオンリセット動作時にしきい値電圧の
低下したメモリセルに対する昇圧動作時間を短くするこ
とができる半導体集積回路を提供する。 【解決手段】 パワーオンリセット時にアドレス記憶部
21に記憶された1単位のアドレスで指定されるメモリ
セルアレイのメモリセルのしきい値電圧をセンスアンプ
25で検出し、このしきい値電圧がデータ揮発が生じる
電圧か否かを判定回路25で判定し、揮発が生じる電圧
の場合に電圧発生回路28でデータ揮発の生じない電圧
に昇圧し、揮発が生じない電圧の場合に、アドレス加算
回路27でアドレス記憶部21の各アドレスに1を加算
するように構成する。
低下したメモリセルに対する昇圧動作時間を短くするこ
とができる半導体集積回路を提供する。 【解決手段】 パワーオンリセット時にアドレス記憶部
21に記憶された1単位のアドレスで指定されるメモリ
セルアレイのメモリセルのしきい値電圧をセンスアンプ
25で検出し、このしきい値電圧がデータ揮発が生じる
電圧か否かを判定回路25で判定し、揮発が生じる電圧
の場合に電圧発生回路28でデータ揮発の生じない電圧
に昇圧し、揮発が生じない電圧の場合に、アドレス加算
回路27でアドレス記憶部21の各アドレスに1を加算
するように構成する。
Description
【0001】
【発明の属する技術分野】この発明は、パワーオンリセ
ット動作を頻繁に行うシステムに用いられ、データ揮発
したフラッシュメモリ等の不揮発メモリのメモリセル
(メモリトランジスタ)のしきい値電圧を上げる場合に
用いて好適な半導体集積回路に関するものである。
ット動作を頻繁に行うシステムに用いられ、データ揮発
したフラッシュメモリ等の不揮発メモリのメモリセル
(メモリトランジスタ)のしきい値電圧を上げる場合に
用いて好適な半導体集積回路に関するものである。
【0002】
【従来の技術】図8は従来の半導体集積回路のしきい値
電圧の分布図である。但し、図8において、縦軸は不揮
発メモリのビット数、横軸は不揮発メモリの個々のメモ
リセルのしきい値電圧である。図8において、Vccは
不揮発メモリの電源電圧であり、不揮発メモリにおける
個々のメモリセルのデータが揮発しない条件を満たすし
きい値電圧、10はメモリセルのデータの読み出し電圧
範囲、11は個々のメモリセルのフローティングゲート
に多くの電子が存在することによってメモリセルのしき
い値電圧が高くなった状態を示すデータ“0”の分布、
12はフローティングゲートに少数の電子しか存在しな
いことによってメモリセルのしきい値が低くなった状態
を示すデータ“1”の分布である。
電圧の分布図である。但し、図8において、縦軸は不揮
発メモリのビット数、横軸は不揮発メモリの個々のメモ
リセルのしきい値電圧である。図8において、Vccは
不揮発メモリの電源電圧であり、不揮発メモリにおける
個々のメモリセルのデータが揮発しない条件を満たすし
きい値電圧、10はメモリセルのデータの読み出し電圧
範囲、11は個々のメモリセルのフローティングゲート
に多くの電子が存在することによってメモリセルのしき
い値電圧が高くなった状態を示すデータ“0”の分布、
12はフローティングゲートに少数の電子しか存在しな
いことによってメモリセルのしきい値が低くなった状態
を示すデータ“1”の分布である。
【0003】次に動作について説明する。上述したよう
に、不揮発メモリの各メモリセルのしきい値電圧はある
分布を持っているが、データ“0”の状態にあるメモリ
セルの中には、プロセス欠陥などの要因によってメモリ
セルのしきい値電圧が、データ揮発のない電圧より低下
するものが存在する。例えば図9に符号13で示すよう
に、電源電圧Vccから電圧降下分の電圧ΔVを減算し
た、データが揮発するか或いはその可能性のあるものが
存在する。
に、不揮発メモリの各メモリセルのしきい値電圧はある
分布を持っているが、データ“0”の状態にあるメモリ
セルの中には、プロセス欠陥などの要因によってメモリ
セルのしきい値電圧が、データ揮発のない電圧より低下
するものが存在する。例えば図9に符号13で示すよう
に、電源電圧Vccから電圧降下分の電圧ΔVを減算し
た、データが揮発するか或いはその可能性のあるものが
存在する。
【0004】従来はパワーオンリセット時に自動的に不
揮発メモリの全メモリ領域に対して、メモリアドレスに
順次アクセスを行い、しきい値電圧がVcc−ΔVにな
ったメモリセルに対してしきい値電圧がVcc以上に上
がるようにするための内部動作を行っていた。
揮発メモリの全メモリ領域に対して、メモリアドレスに
順次アクセスを行い、しきい値電圧がVcc−ΔVにな
ったメモリセルに対してしきい値電圧がVcc以上に上
がるようにするための内部動作を行っていた。
【0005】このような内部動作を行う他の従来例とし
て、例えば特開平8−138395号公報に記載された
半導体記憶装置がある。これは、書き込みカウンタがオ
ーバーフローしたとき選択的に起動され、しきい値電圧
が不揮発メモリにおける同一データ線に結合された他の
メモリセルの書き込みにより低下したセルに対して選択
的に書き戻しを行うようになっている。但し、パワーオ
ンリセット動作時のメモリセルのしきい値電圧の測定は
全メモリ領域について行うようになっている。
て、例えば特開平8−138395号公報に記載された
半導体記憶装置がある。これは、書き込みカウンタがオ
ーバーフローしたとき選択的に起動され、しきい値電圧
が不揮発メモリにおける同一データ線に結合された他の
メモリセルの書き込みにより低下したセルに対して選択
的に書き戻しを行うようになっている。但し、パワーオ
ンリセット動作時のメモリセルのしきい値電圧の測定は
全メモリ領域について行うようになっている。
【0006】
【発明が解決しようとする課題】従来の半導体集積回路
は以上のように構成されているので、パワーオンリセッ
ト動作を行う毎に、全メモリ領域に対してしきい値電圧
の測定を行い、しきい値電圧の低下したメモリセルに対
して昇圧を行っていたので、その昇圧動作を行うのに時
間がかかるなどの課題があった。
は以上のように構成されているので、パワーオンリセッ
ト動作を行う毎に、全メモリ領域に対してしきい値電圧
の測定を行い、しきい値電圧の低下したメモリセルに対
して昇圧を行っていたので、その昇圧動作を行うのに時
間がかかるなどの課題があった。
【0007】また、上記のように昇圧動作に時間がかか
るので、リセット解除後にそのメモリが用いられている
システムが動作するまでの時間が長くなるなどの課題が
あった。
るので、リセット解除後にそのメモリが用いられている
システムが動作するまでの時間が長くなるなどの課題が
あった。
【0008】この発明は上記のような課題を解決するた
めになされたもので、パワーオンリセット動作時にしき
い値電圧の低下したメモリセルに対する昇圧動作時間を
短くすることができ、これによってリセット解除後にシ
ステムが動作するまでの時間を短くすることができる半
導体集積回路を得ることを目的とする。
めになされたもので、パワーオンリセット動作時にしき
い値電圧の低下したメモリセルに対する昇圧動作時間を
短くすることができ、これによってリセット解除後にシ
ステムが動作するまでの時間を短くすることができる半
導体集積回路を得ることを目的とする。
【0009】
【課題を解決するための手段】請求項1記載の発明に係
る半導体集積回路は、メモリセルアレイのワード線毎ま
たは複数のワード線毎を1単位とするアドレスを、パワ
ーオンリセット動作毎にメモリセルアレイへ出力するア
ドレス記憶手段と、1単位のアドレスで指定されたメモ
リセルのしきい値電圧を検出する検出手段と、この検出
しきい値電圧がデータ揮発が生じる電圧か否かを判定す
る判定手段と、データ揮発が生じる電圧であると判定さ
れた場合に、しきい値電圧をデータ揮発の生じない電圧
に昇圧する電圧発生手段と、データ揮発が生じない電圧
であると判定された場合に、アドレス記憶手段に記憶さ
れた各アドレスに1を加算するアドレス加算手段とを備
えたものである。
る半導体集積回路は、メモリセルアレイのワード線毎ま
たは複数のワード線毎を1単位とするアドレスを、パワ
ーオンリセット動作毎にメモリセルアレイへ出力するア
ドレス記憶手段と、1単位のアドレスで指定されたメモ
リセルのしきい値電圧を検出する検出手段と、この検出
しきい値電圧がデータ揮発が生じる電圧か否かを判定す
る判定手段と、データ揮発が生じる電圧であると判定さ
れた場合に、しきい値電圧をデータ揮発の生じない電圧
に昇圧する電圧発生手段と、データ揮発が生じない電圧
であると判定された場合に、アドレス記憶手段に記憶さ
れた各アドレスに1を加算するアドレス加算手段とを備
えたものである。
【0010】請求項2記載の発明に係る半導体集積回路
は、アドレス加算手段に、データ揮発が生じない電圧で
あると判定された場合に、1が加算されたアドレスをメ
モリセルアレイへ出力する指示を行う機能を備え、アド
レス記憶手段に、上記指示が行われた場合に、上記加算
により得られたアドレスをメモリセルアレイへ出力する
機能と、データ揮発が生じる電圧であると判定された場
合に、メモリセルアレイへのアドレスの出力を行わない
ようにする機能とを備えたものである。
は、アドレス加算手段に、データ揮発が生じない電圧で
あると判定された場合に、1が加算されたアドレスをメ
モリセルアレイへ出力する指示を行う機能を備え、アド
レス記憶手段に、上記指示が行われた場合に、上記加算
により得られたアドレスをメモリセルアレイへ出力する
機能と、データ揮発が生じる電圧であると判定された場
合に、メモリセルアレイへのアドレスの出力を行わない
ようにする機能とを備えたものである。
【0011】請求項3記載の発明に係る半導体集積回路
は、データ揮発が生じない電圧であると判定された場合
にカウント動作を行うカウンタを備え、アドレス加算手
段に、カウンタのカウント値が入力される毎に、アドレ
ス記憶手段に記憶された各アドレスに1を加算し、この
加算により得られたアドレスをメモリセルアレイへ出力
する指示を行うようにする機能を備え、アドレス記憶手
段に、カウント値が0の場合にメモリセルアレイへのア
ドレスの出力を行わないようにする機能を備えたもので
ある。
は、データ揮発が生じない電圧であると判定された場合
にカウント動作を行うカウンタを備え、アドレス加算手
段に、カウンタのカウント値が入力される毎に、アドレ
ス記憶手段に記憶された各アドレスに1を加算し、この
加算により得られたアドレスをメモリセルアレイへ出力
する指示を行うようにする機能を備え、アドレス記憶手
段に、カウント値が0の場合にメモリセルアレイへのア
ドレスの出力を行わないようにする機能を備えたもので
ある。
【0012】請求項4記載の発明に係る半導体集積回路
は、アドレス記憶手段に、不揮発メモリを用いたもので
ある。
は、アドレス記憶手段に、不揮発メモリを用いたもので
ある。
【0013】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態1.図1はこの発明の実施の形態1による半
導体集積回路のブロック構成図であり、図において、2
1はメモリセルアレイ24のメモリアドレス(アドレ
ス)をワード線毎やブロック単位(複数のワード線)毎
に分け、これを1単位として記憶し、パワーオンリセッ
ト信号PRの入力時に、その記憶された1単位のメモリ
アドレスをアドレスラッチ22へ出力するフラッシュメ
モリなどの不揮発メモリによるアドレス記憶部(アドレ
ス記憶手段)、22はアドレス記憶部21からのメモリ
アドレスを保持してアドレスデコーダ23へ出力するア
ドレスラッチ、23はアドレスラッチ22からのメモリ
アドレスをデコードしてメモリセルアレイ24へ出力す
るアドレスデコーダ、24は直交して配置されるワード
線及びデータ線ならびにこれらのワード線及びデータ線
の交点に格子状に配置される2層ゲート構造型のメモリ
セルを含むフラッシュメモリなどの書き換え可能な不揮
発のメモリセルアレイである。
説明する。 実施の形態1.図1はこの発明の実施の形態1による半
導体集積回路のブロック構成図であり、図において、2
1はメモリセルアレイ24のメモリアドレス(アドレ
ス)をワード線毎やブロック単位(複数のワード線)毎
に分け、これを1単位として記憶し、パワーオンリセッ
ト信号PRの入力時に、その記憶された1単位のメモリ
アドレスをアドレスラッチ22へ出力するフラッシュメ
モリなどの不揮発メモリによるアドレス記憶部(アドレ
ス記憶手段)、22はアドレス記憶部21からのメモリ
アドレスを保持してアドレスデコーダ23へ出力するア
ドレスラッチ、23はアドレスラッチ22からのメモリ
アドレスをデコードしてメモリセルアレイ24へ出力す
るアドレスデコーダ、24は直交して配置されるワード
線及びデータ線ならびにこれらのワード線及びデータ線
の交点に格子状に配置される2層ゲート構造型のメモリ
セルを含むフラッシュメモリなどの書き換え可能な不揮
発のメモリセルアレイである。
【0014】25はアドレスデコーダ23から出力され
るメモリアドレスで指定されたメモリセルアレイ24の
1単位分の各メモリセルのしきい値電圧を検出するセン
スアンプ(検出手段)、26はセンスアンプ25で検出
されたしきい値電圧が従来例で説明したようにデータ揮
発となる電圧Vcc−ΔVに低下しているか否かを判定
し、Vcc−ΔVに低下していないと判定した場合に、
Vcc−ΔVに低下していないことを示す判定結果G1
をアドレス加算回路(アドレス加算手段)27へ出力
し、Vcc−ΔVに低下していると判定した場合に、V
cc−ΔVに低下していることを示す判定結果G2を電
圧発生回路(電圧発生手段)28へ出力する判定回路
(判定手段)である。
るメモリアドレスで指定されたメモリセルアレイ24の
1単位分の各メモリセルのしきい値電圧を検出するセン
スアンプ(検出手段)、26はセンスアンプ25で検出
されたしきい値電圧が従来例で説明したようにデータ揮
発となる電圧Vcc−ΔVに低下しているか否かを判定
し、Vcc−ΔVに低下していないと判定した場合に、
Vcc−ΔVに低下していないことを示す判定結果G1
をアドレス加算回路(アドレス加算手段)27へ出力
し、Vcc−ΔVに低下していると判定した場合に、V
cc−ΔVに低下していることを示す判定結果G2を電
圧発生回路(電圧発生手段)28へ出力する判定回路
(判定手段)である。
【0015】27は判定回路26からVcc−ΔVに低
下していないことを示す判定結果G1が入力された場合
に、アドレスラッチ22に保持されている各メモリアド
レスに「1」を加算し、この加算により得られるメモリ
アドレスが次のパワーオンリセット時のアクセス先とし
てアドレス記憶部21に記憶されるようにするアドレス
加算回路、28は判定回路26からVcc−ΔVに低下
していることを示す判定結果G2が入力された場合に、
Vcc−ΔVに低下しているメモリセルのしきい値電圧
がVcc以上となるように内部動作を行う昇圧回路など
による電圧発生回路28である。
下していないことを示す判定結果G1が入力された場合
に、アドレスラッチ22に保持されている各メモリアド
レスに「1」を加算し、この加算により得られるメモリ
アドレスが次のパワーオンリセット時のアクセス先とし
てアドレス記憶部21に記憶されるようにするアドレス
加算回路、28は判定回路26からVcc−ΔVに低下
していることを示す判定結果G2が入力された場合に、
Vcc−ΔVに低下しているメモリセルのしきい値電圧
がVcc以上となるように内部動作を行う昇圧回路など
による電圧発生回路28である。
【0016】但し、センスアンプ25は、図2に示すよ
うに、しきい値電圧検出回路35と複数のバッファ3
6,37を備えている。しきい値電圧検出回路35は、
メモリセルアレイ24の例えばメモリセル24aの電圧
V1が電源電圧Vcc以上の場合に、その出力電圧V2
が「L」レベル、電圧V1がVccよりも小さい場合に
「H」レベルとなり、各レベルを判定回路26へ出力す
るようになっている。また、複数のバッファ36,37
を介して判定回路26へ供給される電圧V3は、V1が
Vcc−ΔVの場合にのみ「H」となる。このことから
判定回路26は、V2,V3の双方が「H」の場合に、
しきい値電圧がVcc−ΔVに低下していることを判定
するようになっている。
うに、しきい値電圧検出回路35と複数のバッファ3
6,37を備えている。しきい値電圧検出回路35は、
メモリセルアレイ24の例えばメモリセル24aの電圧
V1が電源電圧Vcc以上の場合に、その出力電圧V2
が「L」レベル、電圧V1がVccよりも小さい場合に
「H」レベルとなり、各レベルを判定回路26へ出力す
るようになっている。また、複数のバッファ36,37
を介して判定回路26へ供給される電圧V3は、V1が
Vcc−ΔVの場合にのみ「H」となる。このことから
判定回路26は、V2,V3の双方が「H」の場合に、
しきい値電圧がVcc−ΔVに低下していることを判定
するようになっている。
【0017】次に動作について説明する。図3はこの実
施の形態1における半導体集積回路の処理の流れを示す
フローチャートである。まず、ステップST1におい
て、パワーオンリセットが実行され、パワーオンリセッ
ト信号PRがアドレス記憶部21に入力されると、ステ
ップST2において、アドレス記憶部21に記憶された
1単位のメモリアドレスがアドレスラッチ22に保持さ
れ、この保持メモリアドレスがアドレスデコーダ23で
デコードされた後、メモリセルアレイ24にロードされ
る。
施の形態1における半導体集積回路の処理の流れを示す
フローチャートである。まず、ステップST1におい
て、パワーオンリセットが実行され、パワーオンリセッ
ト信号PRがアドレス記憶部21に入力されると、ステ
ップST2において、アドレス記憶部21に記憶された
1単位のメモリアドレスがアドレスラッチ22に保持さ
れ、この保持メモリアドレスがアドレスデコーダ23で
デコードされた後、メモリセルアレイ24にロードされ
る。
【0018】次に、ステップST3において、センスア
ンプ25が、メモリアドレスで指定されたメモリセルア
レイ24の1単位分の各メモリセルのしきい値電圧を検
出し、この検出されたしきい値電圧を判定回路26へ出
力する。次に、ステップST4において、判定回路26
がセンスアンプ25で検出されたしきい値電圧が電圧V
cc−ΔVに低下しているか否かを判定する。
ンプ25が、メモリアドレスで指定されたメモリセルア
レイ24の1単位分の各メモリセルのしきい値電圧を検
出し、この検出されたしきい値電圧を判定回路26へ出
力する。次に、ステップST4において、判定回路26
がセンスアンプ25で検出されたしきい値電圧が電圧V
cc−ΔVに低下しているか否かを判定する。
【0019】この結果、しきい値電圧がVcc−ΔVに
低下していることが判定された場合、ステップST5に
おいて、判定回路26からしきい値電圧がVcc−ΔV
に低下していることを示す判定結果G2が電圧発生回路
28へ出力され、これによって電圧発生回路28がVc
c−ΔVに低下しているメモリセルのしきい値電圧をV
cc以上とする内部動作を開始する。
低下していることが判定された場合、ステップST5に
おいて、判定回路26からしきい値電圧がVcc−ΔV
に低下していることを示す判定結果G2が電圧発生回路
28へ出力され、これによって電圧発生回路28がVc
c−ΔVに低下しているメモリセルのしきい値電圧をV
cc以上とする内部動作を開始する。
【0020】ステップST6において、しきい値電圧が
Vcc以上となればステップST7に進み、Vcc以上
でなければステップST5における内部動作を継続す
る。また、ステップST4の結果、しきい値電圧がVc
c−ΔVに低下していない場合もステップST7に進
む。
Vcc以上となればステップST7に進み、Vcc以上
でなければステップST5における内部動作を継続す
る。また、ステップST4の結果、しきい値電圧がVc
c−ΔVに低下していない場合もステップST7に進
む。
【0021】即ち、しきい値電圧がVcc以上であるこ
とが判定回路26で判定された場合は、判定回路26か
らしきい値電圧がVcc−ΔVに低下していないことを
示す判定結果G1がアドレス加算回路27へ出力され
る。
とが判定回路26で判定された場合は、判定回路26か
らしきい値電圧がVcc−ΔVに低下していないことを
示す判定結果G1がアドレス加算回路27へ出力され
る。
【0022】そして、ステップST7において、アドレ
ス加算回路27がアドレスラッチ22に保持されている
各メモリアドレスに「1」を加算し、ステップST8に
おいて、その加算により得られるメモリアドレスが次の
パワーオンリセット時のアクセス先としてアドレス記憶
部21に記憶される。そして、ステップST9におい
て、メモリセルアレイ24のリード動作である内部動作
が開始され、この動作が終了後にステップST10にお
いて、電源を立ち下げるパワーダウンが行われる。
ス加算回路27がアドレスラッチ22に保持されている
各メモリアドレスに「1」を加算し、ステップST8に
おいて、その加算により得られるメモリアドレスが次の
パワーオンリセット時のアクセス先としてアドレス記憶
部21に記憶される。そして、ステップST9におい
て、メモリセルアレイ24のリード動作である内部動作
が開始され、この動作が終了後にステップST10にお
いて、電源を立ち下げるパワーダウンが行われる。
【0023】以上のように、この実施の形態1によれ
ば、パワーオンリセット動作を行う毎に、メモリセルア
レイ24のメモリアドレスをワード線毎やブロック単位
(複数のワード線)毎に分け、これを1単位としたメモ
リアドレスで指定されるメモリセルのしきい値電圧を検
出し、この検出されたしきい値電圧がデータ揮発が生じ
るVcc−ΔVの電圧であれば、データ揮発の生じない
電圧Vcc以上とする昇圧動作を行うようにしたので、
従来のように全メモリ領域について昇圧動作を行うより
も大幅に昇圧動作時間の短縮を図ることができる効果が
得られる。
ば、パワーオンリセット動作を行う毎に、メモリセルア
レイ24のメモリアドレスをワード線毎やブロック単位
(複数のワード線)毎に分け、これを1単位としたメモ
リアドレスで指定されるメモリセルのしきい値電圧を検
出し、この検出されたしきい値電圧がデータ揮発が生じ
るVcc−ΔVの電圧であれば、データ揮発の生じない
電圧Vcc以上とする昇圧動作を行うようにしたので、
従来のように全メモリ領域について昇圧動作を行うより
も大幅に昇圧動作時間の短縮を図ることができる効果が
得られる。
【0024】また、昇圧動作時間を大幅に短縮すること
ができるので、リセット解除後にシステムが動作するま
での時間を短縮することができる効果が得られる。
ができるので、リセット解除後にシステムが動作するま
での時間を短縮することができる効果が得られる。
【0025】実施の形態2.図4はこの発明の実施の形
態2による半導体集積回路のブロック構成図であり、図
において、21は実施の形態1で説明したと同様にメモ
リアドレスを記憶し、パワーオンリセット信号PRの入
力またはアドレス加算回路27aからのアドレスラッチ
22への読み出し指示があった場合に、記憶されたメモ
リアドレスをアドレスラッチ22へ出力し、また、判定
回路26からVcc−ΔVに低下していることを示す判
定結果G2が入力された際に、アドレスラッチ22への
メモリアドレス出力動作を止めるアドレス記憶部、22
はアドレスラッチ、23はアドレスデコーダ、24はメ
モリセルアレイ、25はセンスアンプである。
態2による半導体集積回路のブロック構成図であり、図
において、21は実施の形態1で説明したと同様にメモ
リアドレスを記憶し、パワーオンリセット信号PRの入
力またはアドレス加算回路27aからのアドレスラッチ
22への読み出し指示があった場合に、記憶されたメモ
リアドレスをアドレスラッチ22へ出力し、また、判定
回路26からVcc−ΔVに低下していることを示す判
定結果G2が入力された際に、アドレスラッチ22への
メモリアドレス出力動作を止めるアドレス記憶部、22
はアドレスラッチ、23はアドレスデコーダ、24はメ
モリセルアレイ、25はセンスアンプである。
【0026】26はセンスアンプ25で検出されたしき
い値電圧がデータ揮発となる電圧Vcc−ΔVに低下し
ているか否かを判定し、Vcc−ΔVに低下していない
と判定した場合に、Vcc−ΔVに低下していないこと
を示す判定結果G1をアドレス加算回路27aへ出力
し、Vcc−ΔVに低下していると判定した場合に、V
cc−ΔVに低下していることを示す判定結果G2をア
ドレス記憶部21及び電圧発生回路28へ出力する判定
回路である。
い値電圧がデータ揮発となる電圧Vcc−ΔVに低下し
ているか否かを判定し、Vcc−ΔVに低下していない
と判定した場合に、Vcc−ΔVに低下していないこと
を示す判定結果G1をアドレス加算回路27aへ出力
し、Vcc−ΔVに低下していると判定した場合に、V
cc−ΔVに低下していることを示す判定結果G2をア
ドレス記憶部21及び電圧発生回路28へ出力する判定
回路である。
【0027】27aは判定回路26からVcc−ΔVに
低下していないことを示す判定結果G1が入力された場
合に、アドレスラッチ22に保持されている各メモリア
ドレスに「1」を加算し、この加算により得られるメモ
リアドレスをアドレス記憶部21に記憶した後、アドレ
スラッチ22へ読み出す指示を行うアドレス加算回路、
28は電圧発生回路である。
低下していないことを示す判定結果G1が入力された場
合に、アドレスラッチ22に保持されている各メモリア
ドレスに「1」を加算し、この加算により得られるメモ
リアドレスをアドレス記憶部21に記憶した後、アドレ
スラッチ22へ読み出す指示を行うアドレス加算回路、
28は電圧発生回路である。
【0028】次に動作について説明する。図5はこの実
施の形態2における半導体集積回路の処理の流れを示す
フローチャートである。まず、ステップST1におい
て、パワーオンリセットが実行され、パワーオンリセッ
ト信号PRがアドレス記憶部21に入力されると、ステ
ップST2において、アドレス記憶部21に記憶された
1単位のメモリアドレスがアドレスラッチ22に保持さ
れ、この保持メモリアドレスがアドレスデコーダ23で
デコードされた後、メモリセルアレイ24にロードされ
る。
施の形態2における半導体集積回路の処理の流れを示す
フローチャートである。まず、ステップST1におい
て、パワーオンリセットが実行され、パワーオンリセッ
ト信号PRがアドレス記憶部21に入力されると、ステ
ップST2において、アドレス記憶部21に記憶された
1単位のメモリアドレスがアドレスラッチ22に保持さ
れ、この保持メモリアドレスがアドレスデコーダ23で
デコードされた後、メモリセルアレイ24にロードされ
る。
【0029】次に、ステップST3において、センスア
ンプ25が、メモリアドレスで指定されたメモリセルア
レイ24の1単位分の各メモリセルのしきい値電圧を検
出し、この検出されたしきい値電圧を判定回路26へ出
力する。次に、ステップST4において、判定回路26
がセンスアンプ25で検出されたしきい値電圧が電圧V
cc−ΔVに低下しているか否かを判定する。
ンプ25が、メモリアドレスで指定されたメモリセルア
レイ24の1単位分の各メモリセルのしきい値電圧を検
出し、この検出されたしきい値電圧を判定回路26へ出
力する。次に、ステップST4において、判定回路26
がセンスアンプ25で検出されたしきい値電圧が電圧V
cc−ΔVに低下しているか否かを判定する。
【0030】この結果、しきい値電圧がVcc−ΔVに
低下していないことが判定された場合、ステップST5
において、判定回路26からVcc−ΔVに低下してい
ないことを示す判定結果G1がアドレス加算回路27a
へ出力され、これによってアドレス加算回路27aが、
アドレスラッチ22に保持されている各メモリアドレス
に「1」を加算し、この加算により得られるメモリアド
レスをアドレス記憶部21に記憶した後、アドレスラッ
チ22へ読み出す指示を行う。
低下していないことが判定された場合、ステップST5
において、判定回路26からVcc−ΔVに低下してい
ないことを示す判定結果G1がアドレス加算回路27a
へ出力され、これによってアドレス加算回路27aが、
アドレスラッチ22に保持されている各メモリアドレス
に「1」を加算し、この加算により得られるメモリアド
レスをアドレス記憶部21に記憶した後、アドレスラッ
チ22へ読み出す指示を行う。
【0031】これによってアドレス記憶部21から先の
「1」が加算されたメモリアドレスが読み出され、ステ
ップST3において、上記したものと異なる1単位のメ
モリアドレスで指定されるメモリセルのしきい値電圧が
検出され、ステップST4において、そのしきい値電圧
が電圧Vcc−ΔVに低下しているか否かが判定され
る。
「1」が加算されたメモリアドレスが読み出され、ステ
ップST3において、上記したものと異なる1単位のメ
モリアドレスで指定されるメモリセルのしきい値電圧が
検出され、ステップST4において、そのしきい値電圧
が電圧Vcc−ΔVに低下しているか否かが判定され
る。
【0032】一方、ステップST4の判定の結果、しき
い値電圧がVcc−ΔVに低下していることが判定され
た場合、ステップST6において、判定回路26からし
きい値電圧がVcc−ΔVに低下していることを示す判
定結果G2がアドレス記憶部21及び電圧発生回路28
へ出力され、アドレス記憶部21においてアドレスラッ
チ22へのメモリアドレス出力動作が止められ、電圧発
生回路28がVcc−ΔVに低下しているメモリセルの
しきい値電圧をVcc以上とする内部動作を開始する。
い値電圧がVcc−ΔVに低下していることが判定され
た場合、ステップST6において、判定回路26からし
きい値電圧がVcc−ΔVに低下していることを示す判
定結果G2がアドレス記憶部21及び電圧発生回路28
へ出力され、アドレス記憶部21においてアドレスラッ
チ22へのメモリアドレス出力動作が止められ、電圧発
生回路28がVcc−ΔVに低下しているメモリセルの
しきい値電圧をVcc以上とする内部動作を開始する。
【0033】これによって、ステップST7において、
しきい値電圧がVcc以上となればステップST8に進
み、Vcc以上でなければステップST6における内部
動作を継続する。
しきい値電圧がVcc以上となればステップST8に進
み、Vcc以上でなければステップST6における内部
動作を継続する。
【0034】そして、ステップST8において、アドレ
ス加算回路27がアドレスラッチ22に保持されている
各メモリアドレスに「1」を加算し、ステップST9に
おいて、その加算により得られるメモリアドレスが次の
パワーオンリセット時のアクセス先としてアドレス記憶
部21に記憶される。この際、ステップST6で説明し
たように、アドレス記憶部21においてアドレスラッチ
22へのメモリアドレス出力動作が止められているの
で、ステップST5で説明したようなアドレス記憶部2
1からの読み出しは行われない。
ス加算回路27がアドレスラッチ22に保持されている
各メモリアドレスに「1」を加算し、ステップST9に
おいて、その加算により得られるメモリアドレスが次の
パワーオンリセット時のアクセス先としてアドレス記憶
部21に記憶される。この際、ステップST6で説明し
たように、アドレス記憶部21においてアドレスラッチ
22へのメモリアドレス出力動作が止められているの
で、ステップST5で説明したようなアドレス記憶部2
1からの読み出しは行われない。
【0035】最後に、ステップST10において、メモ
リセルアレイ24のリード動作である内部動作が開始さ
れ、この動作が終了後にステップST11において、電
源を立ち下げるパワーダウンが行われる。
リセルアレイ24のリード動作である内部動作が開始さ
れ、この動作が終了後にステップST11において、電
源を立ち下げるパワーダウンが行われる。
【0036】以上のように、この実施の形態2によれ
ば、Vcc−ΔVのしきい値電圧のメモリセルが無けれ
ば自動的にメモリアドレスに「1」を加算し、この加算
により得られるメモリアドレスのメモリセルのしきい値
電圧を検出し、Vcc−ΔVのものが有るか否かを判定
するようにしたので、少ないパワーオンリセット回数で
多くのメモリセルにアクセスして、しきい値電圧の低下
判定を行うことができる効果が得られる。
ば、Vcc−ΔVのしきい値電圧のメモリセルが無けれ
ば自動的にメモリアドレスに「1」を加算し、この加算
により得られるメモリアドレスのメモリセルのしきい値
電圧を検出し、Vcc−ΔVのものが有るか否かを判定
するようにしたので、少ないパワーオンリセット回数で
多くのメモリセルにアクセスして、しきい値電圧の低下
判定を行うことができる効果が得られる。
【0037】実施の形態3.図6はこの発明の実施の形
態3による半導体集積回路のブロック構成図であり、図
において、21は実施の形態2で説明した機能に加え、
カウンタ39のカウント値n=0の入力が行われた場合
にアドレスラッチ22へのメモリアドレス出力動作を止
めるアドレス記憶部、22はアドレスラッチ、23はア
ドレスデコーダ、24はメモリセルアレイ、25はセン
スアンプである。
態3による半導体集積回路のブロック構成図であり、図
において、21は実施の形態2で説明した機能に加え、
カウンタ39のカウント値n=0の入力が行われた場合
にアドレスラッチ22へのメモリアドレス出力動作を止
めるアドレス記憶部、22はアドレスラッチ、23はア
ドレスデコーダ、24はメモリセルアレイ、25はセン
スアンプである。
【0038】26はセンスアンプ25で検出されたしき
い値電圧がデータ揮発となる電圧Vcc−ΔVに低下し
ているか否かを判定し、Vcc−ΔVに低下していない
と判定した場合に、Vcc−ΔVに低下していないこと
を示す判定結果G1をカウンタ39へ出力し、Vcc−
ΔVに低下していると判定した場合に、Vcc−ΔVに
低下していることを示す判定結果G2をアドレス記憶部
21及び電圧発生回路28へ出力する判定回路である。
い値電圧がデータ揮発となる電圧Vcc−ΔVに低下し
ているか否かを判定し、Vcc−ΔVに低下していない
と判定した場合に、Vcc−ΔVに低下していないこと
を示す判定結果G1をカウンタ39へ出力し、Vcc−
ΔVに低下していると判定した場合に、Vcc−ΔVに
低下していることを示す判定結果G2をアドレス記憶部
21及び電圧発生回路28へ出力する判定回路である。
【0039】39は判定結果G1が入力される毎に、1
カウントずつカウント動作を行い、この動作によるカウ
ント値nをアドレス加算回路27b及びアドレス記憶部
21へ出力するカウンタ、27bはカウント値nが入力
された場合に、アドレスラッチ22に保持されている各
メモリアドレスに「1」を加算し、この加算により得ら
れるメモリアドレスをアドレス記憶部21に記憶した
後、アドレスラッチ22へ読み出す指示を行うアドレス
加算回路、28は電圧発生回路である。
カウントずつカウント動作を行い、この動作によるカウ
ント値nをアドレス加算回路27b及びアドレス記憶部
21へ出力するカウンタ、27bはカウント値nが入力
された場合に、アドレスラッチ22に保持されている各
メモリアドレスに「1」を加算し、この加算により得ら
れるメモリアドレスをアドレス記憶部21に記憶した
後、アドレスラッチ22へ読み出す指示を行うアドレス
加算回路、28は電圧発生回路である。
【0040】次に動作について説明する。図7はこの実
施の形態3における半導体集積回路の処理の流れを示す
フローチャートである。まず、ステップST1におい
て、パワーオンリセットが実行され、パワーオンリセッ
ト信号PRがアドレス記憶部21に入力されると、ステ
ップST2において、アドレス記憶部21に記憶された
1単位のメモリアドレスがアドレスラッチ22に保持さ
れ、この保持メモリアドレスがアドレスデコーダ23で
デコードされた後、メモリセルアレイ24にロードされ
る。
施の形態3における半導体集積回路の処理の流れを示す
フローチャートである。まず、ステップST1におい
て、パワーオンリセットが実行され、パワーオンリセッ
ト信号PRがアドレス記憶部21に入力されると、ステ
ップST2において、アドレス記憶部21に記憶された
1単位のメモリアドレスがアドレスラッチ22に保持さ
れ、この保持メモリアドレスがアドレスデコーダ23で
デコードされた後、メモリセルアレイ24にロードされ
る。
【0041】次に、ステップST3において、センスア
ンプ25が、メモリアドレスで指定されたメモリセルア
レイ24の1単位分の各メモリセルのしきい値電圧を検
出し、この検出されたしきい値電圧を判定回路26へ出
力する。次に、ステップST4において、判定回路26
がセンスアンプ25で検出されたしきい値電圧が電圧V
cc−ΔVに低下しているか否かを判定する。
ンプ25が、メモリアドレスで指定されたメモリセルア
レイ24の1単位分の各メモリセルのしきい値電圧を検
出し、この検出されたしきい値電圧を判定回路26へ出
力する。次に、ステップST4において、判定回路26
がセンスアンプ25で検出されたしきい値電圧が電圧V
cc−ΔVに低下しているか否かを判定する。
【0042】この結果、しきい値電圧がVcc−ΔVに
低下していないことが判定された場合、ステップST5
において、判定回路26からVcc−ΔVに低下してい
ないことを示す判定結果G1がカウンタ39へ出力さ
れ、カウンタ39が1カウントアップする。この結果、
ステップST6において、カウント値nが0でなけれ
ば、ステップST7において、アドレス加算回路27
が、アドレスラッチ22に保持されている各メモリアド
レスに「1」を加算し、この加算により得られるメモリ
アドレスをアドレス記憶部21に記憶した後、アドレス
ラッチ22へ読み出す指示を行う。
低下していないことが判定された場合、ステップST5
において、判定回路26からVcc−ΔVに低下してい
ないことを示す判定結果G1がカウンタ39へ出力さ
れ、カウンタ39が1カウントアップする。この結果、
ステップST6において、カウント値nが0でなけれ
ば、ステップST7において、アドレス加算回路27
が、アドレスラッチ22に保持されている各メモリアド
レスに「1」を加算し、この加算により得られるメモリ
アドレスをアドレス記憶部21に記憶した後、アドレス
ラッチ22へ読み出す指示を行う。
【0043】これによってアドレス記憶部21から先の
「1」が加算されたメモリアドレスが読み出され、ステ
ップST3において、上記したと異なる1単位のメモリ
アドレスで指定されるメモリセルのしきい値電圧が検出
され、ステップST4において、そのしきい値電圧が電
圧Vcc−ΔVに低下しているか否かが判定される。
「1」が加算されたメモリアドレスが読み出され、ステ
ップST3において、上記したと異なる1単位のメモリ
アドレスで指定されるメモリセルのしきい値電圧が検出
され、ステップST4において、そのしきい値電圧が電
圧Vcc−ΔVに低下しているか否かが判定される。
【0044】一方、ステップST6において、カウンタ
39のカウント値nが0であれば、ステップST10に
進み、ここでカウント値n=0がアドレス記憶部21へ
出力され、アドレス記憶部21においてアドレスラッチ
22へのメモリアドレス出力動作が止められ、この後、
アドレス加算回路27bがアドレスラッチ22に保持さ
れている各メモリアドレスに「1」を加算し、ステップ
ST11において、その加算により得られるメモリアド
レスを次のパワーオンリセット時のアクセス先としてア
ドレス記憶部21に記憶する。
39のカウント値nが0であれば、ステップST10に
進み、ここでカウント値n=0がアドレス記憶部21へ
出力され、アドレス記憶部21においてアドレスラッチ
22へのメモリアドレス出力動作が止められ、この後、
アドレス加算回路27bがアドレスラッチ22に保持さ
れている各メモリアドレスに「1」を加算し、ステップ
ST11において、その加算により得られるメモリアド
レスを次のパワーオンリセット時のアクセス先としてア
ドレス記憶部21に記憶する。
【0045】また、ステップST4の判定の結果、しき
い値電圧がVcc−ΔVに低下していることが判定され
た場合、ステップST8において、判定回路26からし
きい値電圧がVcc−ΔVに低下していることを示す判
定結果G2がアドレス記憶部21及び電圧発生回路28
へ出力され、アドレス記憶部21においてアドレスラッ
チ22へのメモリアドレス出力動作が止められ、電圧発
生回路28がVcc−ΔVに低下しているメモリセルの
しきい値電圧をVcc以上とする内部動作を開始する。
い値電圧がVcc−ΔVに低下していることが判定され
た場合、ステップST8において、判定回路26からし
きい値電圧がVcc−ΔVに低下していることを示す判
定結果G2がアドレス記憶部21及び電圧発生回路28
へ出力され、アドレス記憶部21においてアドレスラッ
チ22へのメモリアドレス出力動作が止められ、電圧発
生回路28がVcc−ΔVに低下しているメモリセルの
しきい値電圧をVcc以上とする内部動作を開始する。
【0046】これによって、ステップST9において、
しきい値電圧がVcc以上となればステップST10に
進み、Vcc以上でなければステップST8における内
部動作を継続する。
しきい値電圧がVcc以上となればステップST10に
進み、Vcc以上でなければステップST8における内
部動作を継続する。
【0047】そして、ステップST10において、ステ
ップST6でカウント値n=0の時と同様に、アドレス
加算回路27bがアドレスラッチ22に保持されている
各メモリアドレスに「1」を加算し、ステップST11
において、その加算により得られるメモリアドレスを次
のパワーオンリセット時のアクセス先としてアドレス記
憶部21に記憶する。この際、ステップST8で説明し
たように、アドレス記憶部21においてアドレスラッチ
22へのメモリアドレス出力動作が止められているの
で、ステップST7で説明したようなアドレス記憶部2
1からの読出は行われない。
ップST6でカウント値n=0の時と同様に、アドレス
加算回路27bがアドレスラッチ22に保持されている
各メモリアドレスに「1」を加算し、ステップST11
において、その加算により得られるメモリアドレスを次
のパワーオンリセット時のアクセス先としてアドレス記
憶部21に記憶する。この際、ステップST8で説明し
たように、アドレス記憶部21においてアドレスラッチ
22へのメモリアドレス出力動作が止められているの
で、ステップST7で説明したようなアドレス記憶部2
1からの読出は行われない。
【0048】最後に、ステップST12において、メモ
リセルアレイ24のリード動作である内部動作が開始さ
れ、この動作が終了後にステップST13において、電
源を立ち下げるパワーダウンが行われる。
リセルアレイ24のリード動作である内部動作が開始さ
れ、この動作が終了後にステップST13において、電
源を立ち下げるパワーダウンが行われる。
【0049】以上のように、この実施の形態3によれ
ば、カウント値nによってしきい値電圧のメモリセルが
無い場合に自動的にメモリアドレスに「1」を加算して
しきい値電圧の判定を行う動作を制限するようにしたの
で、任意数のメモリセルにアクセスして、しきい値電圧
の低下判定を行うことができる効果が得られる。
ば、カウント値nによってしきい値電圧のメモリセルが
無い場合に自動的にメモリアドレスに「1」を加算して
しきい値電圧の判定を行う動作を制限するようにしたの
で、任意数のメモリセルにアクセスして、しきい値電圧
の低下判定を行うことができる効果が得られる。
【0050】
【発明の効果】以上のように、この発明によれば、半導
体集積回路を、メモリセルアレイのワード線毎または複
数のワード線毎を1単位とするアドレスを、パワーオン
リセット動作毎にメモリセルアレイへ出力するアドレス
記憶手段と、1単位のアドレスで指定されたメモリセル
のしきい値電圧を検出する検出手段と、この検出しきい
値電圧がデータ揮発が生じる電圧か否かを判定する判定
手段と、データ揮発が生じる電圧であると判定された場
合に、しきい値電圧をデータ揮発の生じない電圧に昇圧
する電圧発生手段と、データ揮発が生じない電圧である
と判定された場合に、アドレス記憶手段に記憶された各
アドレスに1を加算するアドレス加算手段とを備えて構
成したので、従来のように全メモリ領域について昇圧動
作を行うよりも大幅に昇圧動作時間の短縮を図ることが
できる効果がある。
体集積回路を、メモリセルアレイのワード線毎または複
数のワード線毎を1単位とするアドレスを、パワーオン
リセット動作毎にメモリセルアレイへ出力するアドレス
記憶手段と、1単位のアドレスで指定されたメモリセル
のしきい値電圧を検出する検出手段と、この検出しきい
値電圧がデータ揮発が生じる電圧か否かを判定する判定
手段と、データ揮発が生じる電圧であると判定された場
合に、しきい値電圧をデータ揮発の生じない電圧に昇圧
する電圧発生手段と、データ揮発が生じない電圧である
と判定された場合に、アドレス記憶手段に記憶された各
アドレスに1を加算するアドレス加算手段とを備えて構
成したので、従来のように全メモリ領域について昇圧動
作を行うよりも大幅に昇圧動作時間の短縮を図ることが
できる効果がある。
【0051】この発明によれば、アドレス加算手段に、
データ揮発が生じない電圧であると判定された場合に、
1が加算されたアドレスをメモリセルアレイへ出力する
指示を行う機能を備え、アドレス記憶手段に、上記指示
が行われた場合に、上記加算により得られたアドレスを
メモリセルアレイへ出力する機能と、データ揮発が生じ
る電圧であると判定された場合に、メモリセルアレイへ
のアドレスの出力を行わないようにする機能とを備えて
構成したので、少ないパワーオンリセット回数で多くの
メモリセルにアクセスして、しきい値電圧の低下判定を
行うことができる効果がある。
データ揮発が生じない電圧であると判定された場合に、
1が加算されたアドレスをメモリセルアレイへ出力する
指示を行う機能を備え、アドレス記憶手段に、上記指示
が行われた場合に、上記加算により得られたアドレスを
メモリセルアレイへ出力する機能と、データ揮発が生じ
る電圧であると判定された場合に、メモリセルアレイへ
のアドレスの出力を行わないようにする機能とを備えて
構成したので、少ないパワーオンリセット回数で多くの
メモリセルにアクセスして、しきい値電圧の低下判定を
行うことができる効果がある。
【0052】この発明によれば、データ揮発が生じない
電圧であると判定された場合にカウント動作を行うカウ
ンタを備え、アドレス加算手段に、カウンタのカウント
値が入力される毎に、アドレス記憶手段に記憶された各
アドレスに1を加算し、この加算により得られたアドレ
スをメモリセルアレイへ出力する指示を行うようにする
機能を備え、アドレス記憶手段に、カウント値が0の場
合にメモリセルアレイへのアドレスの出力を行わないよ
うにする機能を備えて構成したので、任意数のメモリセ
ルにアクセスして、しきい値電圧の低下判定を行うこと
ができる効果がある。
電圧であると判定された場合にカウント動作を行うカウ
ンタを備え、アドレス加算手段に、カウンタのカウント
値が入力される毎に、アドレス記憶手段に記憶された各
アドレスに1を加算し、この加算により得られたアドレ
スをメモリセルアレイへ出力する指示を行うようにする
機能を備え、アドレス記憶手段に、カウント値が0の場
合にメモリセルアレイへのアドレスの出力を行わないよ
うにする機能を備えて構成したので、任意数のメモリセ
ルにアクセスして、しきい値電圧の低下判定を行うこと
ができる効果がある。
【0053】この発明によれば、アドレス記憶手段に、
不揮発メモリを用いて構成したので、半導体集積回路に
電源が供給されなくなっても次回のパワーオンリセット
動作を行うためのアドレスを記憶しておき、その記憶ア
ドレスからパワーオンリセット動作を開始することがで
きるので、パワーオンリセット動作の効率を向上させる
ことができる効果がある。
不揮発メモリを用いて構成したので、半導体集積回路に
電源が供給されなくなっても次回のパワーオンリセット
動作を行うためのアドレスを記憶しておき、その記憶ア
ドレスからパワーオンリセット動作を開始することがで
きるので、パワーオンリセット動作の効率を向上させる
ことができる効果がある。
【図1】 この発明の実施の形態1による半導体集積回
路のブロック構成図である。
路のブロック構成図である。
【図2】 センスアンプの構成を示す図である。
【図3】 この発明の実施の形態1による半導体集積回
路の処理の流れを示すフローチャートである。
路の処理の流れを示すフローチャートである。
【図4】 この発明の実施の形態2による半導体集積回
路のブロック構成図である。
路のブロック構成図である。
【図5】 この発明の実施の形態2による半導体集積回
路の処理の流れを示すフローチャートである。
路の処理の流れを示すフローチャートである。
【図6】 この発明の実施の形態3による半導体集積回
路のブロック構成図である。
路のブロック構成図である。
【図7】 この発明の実施の形態3による半導体集積回
路の処理の流れを示すフローチャートである。
路の処理の流れを示すフローチャートである。
【図8】 従来の半導体集積回路のしきい値電圧の分布
図である。
図である。
【図9】 従来の半導体集積回路のしきい値電圧がデー
タ揮発が生じる電圧Vcc−ΔVに低下したことを示す
分布図である。
タ揮発が生じる電圧Vcc−ΔVに低下したことを示す
分布図である。
21 アドレス記憶部(アドレス記憶手段)、24 メ
モリセルアレイ、25センスアンプ(検出手段)、26
判定回路(判定手段)、27 アドレス加算回路(ア
ドレス加算手段)、28 電圧発生回路(電圧発生手
段)、39 カウンタ。
モリセルアレイ、25センスアンプ(検出手段)、26
判定回路(判定手段)、27 アドレス加算回路(ア
ドレス加算手段)、28 電圧発生回路(電圧発生手
段)、39 カウンタ。
Claims (4)
- 【請求項1】 直交配置されるワード線及びデータ線の
交点に格子状にメモリセルが配置されて成るメモリセル
アレイと、上記メモリセルアレイのアドレスを上記ワー
ド線毎または複数のワード線毎を1単位として記憶し、
上記メモリセルのしきい値電圧をデータ揮発の無い電圧
に昇圧するためのパワーオンリセット動作が行われる毎
に、上記1単位のアドレスを上記メモリセルアレイへ出
力するアドレス記憶手段と、上記1単位のアドレスで指
定されたメモリセルのしきい値電圧を検出する検出手段
と、この検出手段で検出されたしきい値電圧がデータ揮
発が生じる電圧か否かを判定する判定手段と、この判定
手段でしきい値電圧がデータ揮発が生じる電圧であると
判定された場合に、上記1単位のアドレスで指定された
メモリセルのしきい値電圧をデータ揮発の生じない電圧
に昇圧する電圧発生手段と、上記判定手段でしきい値電
圧がデータ揮発が生じない電圧であると判定された場合
に、上記アドレス記憶手段に記憶された各アドレスに1
を加算するアドレス加算手段とを備えた半導体集積回
路。 - 【請求項2】 アドレス加算手段に、判定手段でしきい
値電圧がデータ揮発が生じない電圧であると判定された
場合に、アドレス記憶手段に記憶された各アドレスに1
が加算されたアドレスをメモリセルアレイへ出力する指
示を行う機能を備え、上記アドレス記憶手段に、上記指
示が行われた場合に、上記加算により得られたアドレス
を上記メモリセルアレイへ出力する機能と、上記判定手
段でしきい値電圧がデータ揮発が生じる電圧であると判
定された場合に、上記メモリセルアレイへのアドレスの
出力を行わないようにする機能とを備えたことを特徴と
する請求項1記載の半導体集積回路。 - 【請求項3】 判定手段でしきい値電圧がデータ揮発が
生じない電圧であると判定された場合にカウント動作を
行うカウンタを備え、アドレス加算手段に、判定手段で
しきい値電圧がデータ揮発が生じない電圧であると判定
された場合に代え、上記カウンタのカウント値が入力さ
れる毎に、アドレス記憶手段に記憶された各アドレスに
1を加算し、この加算により得られたアドレスをメモリ
セルアレイへ出力する指示を行うようにする機能を備
え、上記アドレス記憶手段に、上記カウント値が0の場
合に上記メモリセルアレイへのアドレスの出力を行わな
いようにする機能を備えたことを特徴とする請求項1記
載の半導体集積回路。 - 【請求項4】 アドレス記憶手段に、不揮発メモリを用
いたことを特徴とする請求項1から請求項3のうちのい
ずれか1項記載の半導体集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21366097A JPH1166868A (ja) | 1997-08-07 | 1997-08-07 | 半導体集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21366097A JPH1166868A (ja) | 1997-08-07 | 1997-08-07 | 半導体集積回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH1166868A true JPH1166868A (ja) | 1999-03-09 |
Family
ID=16642852
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP21366097A Pending JPH1166868A (ja) | 1997-08-07 | 1997-08-07 | 半導体集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH1166868A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006066060A (ja) * | 2004-08-24 | 2006-03-09 | Samsung Electronics Co Ltd | 不揮発性メモリ装置の初期化状態を検証する方法、及び装置 |
JP2006338789A (ja) * | 2005-06-02 | 2006-12-14 | Renesas Technology Corp | 不揮発性半導体記憶装置 |
JP2008192266A (ja) * | 2007-02-07 | 2008-08-21 | Megachips Lsi Solutions Inc | メモリコントローラ |
-
1997
- 1997-08-07 JP JP21366097A patent/JPH1166868A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006066060A (ja) * | 2004-08-24 | 2006-03-09 | Samsung Electronics Co Ltd | 不揮発性メモリ装置の初期化状態を検証する方法、及び装置 |
JP2006338789A (ja) * | 2005-06-02 | 2006-12-14 | Renesas Technology Corp | 不揮発性半導体記憶装置 |
JP2008192266A (ja) * | 2007-02-07 | 2008-08-21 | Megachips Lsi Solutions Inc | メモリコントローラ |
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