JPH1166868A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】 【課題】 パワーオンリセット動作時にしきい値電圧の
低下したメモリセルに対する昇圧動作時間を短くするこ
とができる半導体集積回路を提供する。 【解決手段】 パワーオンリセット時にアドレス記憶部
２１に記憶された１単位のアドレスで指定されるメモリ
セルアレイのメモリセルのしきい値電圧をセンスアンプ
２５で検出し、このしきい値電圧がデータ揮発が生じる
電圧か否かを判定回路２５で判定し、揮発が生じる電圧
の場合に電圧発生回路２８でデータ揮発の生じない電圧
に昇圧し、揮発が生じない電圧の場合に、アドレス加算
回路２７でアドレス記憶部２１の各アドレスに１を加算
するように構成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、パワーオンリセ
ット動作を頻繁に行うシステムに用いられ、データ揮発
したフラッシュメモリ等の不揮発メモリのメモリセル
（メモリトランジスタ）のしきい値電圧を上げる場合に
用いて好適な半導体集積回路に関するものである。

【０００２】

【従来の技術】図８は従来の半導体集積回路のしきい値
電圧の分布図である。但し、図８において、縦軸は不揮
発メモリのビット数、横軸は不揮発メモリの個々のメモ
リセルのしきい値電圧である。図８において、Ｖｃｃは
不揮発メモリの電源電圧であり、不揮発メモリにおける
個々のメモリセルのデータが揮発しない条件を満たすし
きい値電圧、１０はメモリセルのデータの読み出し電圧
範囲、１１は個々のメモリセルのフローティングゲート
に多くの電子が存在することによってメモリセルのしき
い値電圧が高くなった状態を示すデータ“０”の分布、
１２はフローティングゲートに少数の電子しか存在しな
いことによってメモリセルのしきい値が低くなった状態
を示すデータ“１”の分布である。

【０００３】次に動作について説明する。上述したよう
に、不揮発メモリの各メモリセルのしきい値電圧はある
分布を持っているが、データ“０”の状態にあるメモリ
セルの中には、プロセス欠陥などの要因によってメモリ
セルのしきい値電圧が、データ揮発のない電圧より低下
するものが存在する。例えば図９に符号１３で示すよう
に、電源電圧Ｖｃｃから電圧降下分の電圧ΔＶを減算し
た、データが揮発するか或いはその可能性のあるものが
存在する。

【０００４】従来はパワーオンリセット時に自動的に不
揮発メモリの全メモリ領域に対して、メモリアドレスに
順次アクセスを行い、しきい値電圧がＶｃｃ−ΔＶにな
ったメモリセルに対してしきい値電圧がＶｃｃ以上に上
がるようにするための内部動作を行っていた。

【０００５】このような内部動作を行う他の従来例とし
て、例えば特開平８−１３８３９５号公報に記載された
半導体記憶装置がある。これは、書き込みカウンタがオ
ーバーフローしたとき選択的に起動され、しきい値電圧
が不揮発メモリにおける同一データ線に結合された他の
メモリセルの書き込みにより低下したセルに対して選択
的に書き戻しを行うようになっている。但し、パワーオ
ンリセット動作時のメモリセルのしきい値電圧の測定は
全メモリ領域について行うようになっている。

【０００６】

【発明が解決しようとする課題】従来の半導体集積回路
は以上のように構成されているので、パワーオンリセッ
ト動作を行う毎に、全メモリ領域に対してしきい値電圧
の測定を行い、しきい値電圧の低下したメモリセルに対
して昇圧を行っていたので、その昇圧動作を行うのに時
間がかかるなどの課題があった。

【０００７】また、上記のように昇圧動作に時間がかか
るので、リセット解除後にそのメモリが用いられている
システムが動作するまでの時間が長くなるなどの課題が
あった。

【０００８】この発明は上記のような課題を解決するた
めになされたもので、パワーオンリセット動作時にしき
い値電圧の低下したメモリセルに対する昇圧動作時間を
短くすることができ、これによってリセット解除後にシ
ステムが動作するまでの時間を短くすることができる半
導体集積回路を得ることを目的とする。

【０００９】

【課題を解決するための手段】請求項１記載の発明に係
る半導体集積回路は、メモリセルアレイのワード線毎ま
たは複数のワード線毎を１単位とするアドレスを、パワ
ーオンリセット動作毎にメモリセルアレイへ出力するア
ドレス記憶手段と、１単位のアドレスで指定されたメモ
リセルのしきい値電圧を検出する検出手段と、この検出
しきい値電圧がデータ揮発が生じる電圧か否かを判定す
る判定手段と、データ揮発が生じる電圧であると判定さ
れた場合に、しきい値電圧をデータ揮発の生じない電圧
に昇圧する電圧発生手段と、データ揮発が生じない電圧
であると判定された場合に、アドレス記憶手段に記憶さ
れた各アドレスに１を加算するアドレス加算手段とを備
えたものである。

【００１０】請求項２記載の発明に係る半導体集積回路
は、アドレス加算手段に、データ揮発が生じない電圧で
あると判定された場合に、１が加算されたアドレスをメ
モリセルアレイへ出力する指示を行う機能を備え、アド
レス記憶手段に、上記指示が行われた場合に、上記加算
により得られたアドレスをメモリセルアレイへ出力する
機能と、データ揮発が生じる電圧であると判定された場
合に、メモリセルアレイへのアドレスの出力を行わない
ようにする機能とを備えたものである。

【００１１】請求項３記載の発明に係る半導体集積回路
は、データ揮発が生じない電圧であると判定された場合
にカウント動作を行うカウンタを備え、アドレス加算手
段に、カウンタのカウント値が入力される毎に、アドレ
ス記憶手段に記憶された各アドレスに１を加算し、この
加算により得られたアドレスをメモリセルアレイへ出力
する指示を行うようにする機能を備え、アドレス記憶手
段に、カウント値が０の場合にメモリセルアレイへのア
ドレスの出力を行わないようにする機能を備えたもので
ある。

【００１２】請求項４記載の発明に係る半導体集積回路
は、アドレス記憶手段に、不揮発メモリを用いたもので
ある。

【００１３】

【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の形態１による半
導体集積回路のブロック構成図であり、図において、２
１はメモリセルアレイ２４のメモリアドレス（アドレ
ス）をワード線毎やブロック単位（複数のワード線）毎
に分け、これを１単位として記憶し、パワーオンリセッ
ト信号ＰＲの入力時に、その記憶された１単位のメモリ
アドレスをアドレスラッチ２２へ出力するフラッシュメ
モリなどの不揮発メモリによるアドレス記憶部（アドレ
ス記憶手段）、２２はアドレス記憶部２１からのメモリ
アドレスを保持してアドレスデコーダ２３へ出力するア
ドレスラッチ、２３はアドレスラッチ２２からのメモリ
アドレスをデコードしてメモリセルアレイ２４へ出力す
るアドレスデコーダ、２４は直交して配置されるワード
線及びデータ線ならびにこれらのワード線及びデータ線
の交点に格子状に配置される２層ゲート構造型のメモリ
セルを含むフラッシュメモリなどの書き換え可能な不揮
発のメモリセルアレイである。

【００１４】２５はアドレスデコーダ２３から出力され
るメモリアドレスで指定されたメモリセルアレイ２４の
１単位分の各メモリセルのしきい値電圧を検出するセン
スアンプ（検出手段）、２６はセンスアンプ２５で検出
されたしきい値電圧が従来例で説明したようにデータ揮
発となる電圧Ｖｃｃ−ΔＶに低下しているか否かを判定
し、Ｖｃｃ−ΔＶに低下していないと判定した場合に、
Ｖｃｃ−ΔＶに低下していないことを示す判定結果Ｇ１
をアドレス加算回路（アドレス加算手段）２７へ出力
し、Ｖｃｃ−ΔＶに低下していると判定した場合に、Ｖ
ｃｃ−ΔＶに低下していることを示す判定結果Ｇ２を電
圧発生回路（電圧発生手段）２８へ出力する判定回路
（判定手段）である。

【００１５】２７は判定回路２６からＶｃｃ−ΔＶに低
下していないことを示す判定結果Ｇ１が入力された場合
に、アドレスラッチ２２に保持されている各メモリアド
レスに「１」を加算し、この加算により得られるメモリ
アドレスが次のパワーオンリセット時のアクセス先とし
てアドレス記憶部２１に記憶されるようにするアドレス
加算回路、２８は判定回路２６からＶｃｃ−ΔＶに低下
していることを示す判定結果Ｇ２が入力された場合に、
Ｖｃｃ−ΔＶに低下しているメモリセルのしきい値電圧
がＶｃｃ以上となるように内部動作を行う昇圧回路など
による電圧発生回路２８である。

【００１６】但し、センスアンプ２５は、図２に示すよ
うに、しきい値電圧検出回路３５と複数のバッファ３
６，３７を備えている。しきい値電圧検出回路３５は、
メモリセルアレイ２４の例えばメモリセル２４ａの電圧
Ｖ１が電源電圧Ｖｃｃ以上の場合に、その出力電圧Ｖ２
が「Ｌ」レベル、電圧Ｖ１がＶｃｃよりも小さい場合に
「Ｈ」レベルとなり、各レベルを判定回路２６へ出力す
るようになっている。また、複数のバッファ３６，３７
を介して判定回路２６へ供給される電圧Ｖ３は、Ｖ１が
Ｖｃｃ−ΔＶの場合にのみ「Ｈ」となる。このことから
判定回路２６は、Ｖ２，Ｖ３の双方が「Ｈ」の場合に、
しきい値電圧がＶｃｃ−ΔＶに低下していることを判定
するようになっている。

【００１７】次に動作について説明する。図３はこの実
施の形態１における半導体集積回路の処理の流れを示す
フローチャートである。まず、ステップＳＴ１におい
て、パワーオンリセットが実行され、パワーオンリセッ
ト信号ＰＲがアドレス記憶部２１に入力されると、ステ
ップＳＴ２において、アドレス記憶部２１に記憶された
１単位のメモリアドレスがアドレスラッチ２２に保持さ
れ、この保持メモリアドレスがアドレスデコーダ２３で
デコードされた後、メモリセルアレイ２４にロードされ
る。

【００１８】次に、ステップＳＴ３において、センスア
ンプ２５が、メモリアドレスで指定されたメモリセルア
レイ２４の１単位分の各メモリセルのしきい値電圧を検
出し、この検出されたしきい値電圧を判定回路２６へ出
力する。次に、ステップＳＴ４において、判定回路２６
がセンスアンプ２５で検出されたしきい値電圧が電圧Ｖ
ｃｃ−ΔＶに低下しているか否かを判定する。

【００１９】この結果、しきい値電圧がＶｃｃ−ΔＶに
低下していることが判定された場合、ステップＳＴ５に
おいて、判定回路２６からしきい値電圧がＶｃｃ−ΔＶ
に低下していることを示す判定結果Ｇ２が電圧発生回路
２８へ出力され、これによって電圧発生回路２８がＶｃ
ｃ−ΔＶに低下しているメモリセルのしきい値電圧をＶ
ｃｃ以上とする内部動作を開始する。

【００２０】ステップＳＴ６において、しきい値電圧が
Ｖｃｃ以上となればステップＳＴ７に進み、Ｖｃｃ以上
でなければステップＳＴ５における内部動作を継続す
る。また、ステップＳＴ４の結果、しきい値電圧がＶｃ
ｃ−ΔＶに低下していない場合もステップＳＴ７に進
む。

【００２１】即ち、しきい値電圧がＶｃｃ以上であるこ
とが判定回路２６で判定された場合は、判定回路２６か
らしきい値電圧がＶｃｃ−ΔＶに低下していないことを
示す判定結果Ｇ１がアドレス加算回路２７へ出力され
る。

【００２２】そして、ステップＳＴ７において、アドレ
ス加算回路２７がアドレスラッチ２２に保持されている
各メモリアドレスに「１」を加算し、ステップＳＴ８に
おいて、その加算により得られるメモリアドレスが次の
パワーオンリセット時のアクセス先としてアドレス記憶
部２１に記憶される。そして、ステップＳＴ９におい
て、メモリセルアレイ２４のリード動作である内部動作
が開始され、この動作が終了後にステップＳＴ１０にお
いて、電源を立ち下げるパワーダウンが行われる。

【００２３】以上のように、この実施の形態１によれ
ば、パワーオンリセット動作を行う毎に、メモリセルア
レイ２４のメモリアドレスをワード線毎やブロック単位
（複数のワード線）毎に分け、これを１単位としたメモ
リアドレスで指定されるメモリセルのしきい値電圧を検
出し、この検出されたしきい値電圧がデータ揮発が生じ
るＶｃｃ−ΔＶの電圧であれば、データ揮発の生じない
電圧Ｖｃｃ以上とする昇圧動作を行うようにしたので、
従来のように全メモリ領域について昇圧動作を行うより
も大幅に昇圧動作時間の短縮を図ることができる効果が
得られる。

【００２４】また、昇圧動作時間を大幅に短縮すること
ができるので、リセット解除後にシステムが動作するま
での時間を短縮することができる効果が得られる。

【００２５】実施の形態２．図４はこの発明の実施の形
態２による半導体集積回路のブロック構成図であり、図
において、２１は実施の形態１で説明したと同様にメモ
リアドレスを記憶し、パワーオンリセット信号ＰＲの入
力またはアドレス加算回路２７ａからのアドレスラッチ
２２への読み出し指示があった場合に、記憶されたメモ
リアドレスをアドレスラッチ２２へ出力し、また、判定
回路２６からＶｃｃ−ΔＶに低下していることを示す判
定結果Ｇ２が入力された際に、アドレスラッチ２２への
メモリアドレス出力動作を止めるアドレス記憶部、２２
はアドレスラッチ、２３はアドレスデコーダ、２４はメ
モリセルアレイ、２５はセンスアンプである。

【００２６】２６はセンスアンプ２５で検出されたしき
い値電圧がデータ揮発となる電圧Ｖｃｃ−ΔＶに低下し
ているか否かを判定し、Ｖｃｃ−ΔＶに低下していない
と判定した場合に、Ｖｃｃ−ΔＶに低下していないこと
を示す判定結果Ｇ１をアドレス加算回路２７ａへ出力
し、Ｖｃｃ−ΔＶに低下していると判定した場合に、Ｖ
ｃｃ−ΔＶに低下していることを示す判定結果Ｇ２をア
ドレス記憶部２１及び電圧発生回路２８へ出力する判定
回路である。

【００２７】２７ａは判定回路２６からＶｃｃ−ΔＶに
低下していないことを示す判定結果Ｇ１が入力された場
合に、アドレスラッチ２２に保持されている各メモリア
ドレスに「１」を加算し、この加算により得られるメモ
リアドレスをアドレス記憶部２１に記憶した後、アドレ
スラッチ２２へ読み出す指示を行うアドレス加算回路、
２８は電圧発生回路である。

【００２８】次に動作について説明する。図５はこの実
施の形態２における半導体集積回路の処理の流れを示す
フローチャートである。まず、ステップＳＴ１におい
て、パワーオンリセットが実行され、パワーオンリセッ
ト信号ＰＲがアドレス記憶部２１に入力されると、ステ
ップＳＴ２において、アドレス記憶部２１に記憶された
１単位のメモリアドレスがアドレスラッチ２２に保持さ
れ、この保持メモリアドレスがアドレスデコーダ２３で
デコードされた後、メモリセルアレイ２４にロードされ
る。

【００２９】次に、ステップＳＴ３において、センスア
ンプ２５が、メモリアドレスで指定されたメモリセルア
レイ２４の１単位分の各メモリセルのしきい値電圧を検
出し、この検出されたしきい値電圧を判定回路２６へ出
力する。次に、ステップＳＴ４において、判定回路２６
がセンスアンプ２５で検出されたしきい値電圧が電圧Ｖ
ｃｃ−ΔＶに低下しているか否かを判定する。

【００３０】この結果、しきい値電圧がＶｃｃ−ΔＶに
低下していないことが判定された場合、ステップＳＴ５
において、判定回路２６からＶｃｃ−ΔＶに低下してい
ないことを示す判定結果Ｇ１がアドレス加算回路２７ａ
へ出力され、これによってアドレス加算回路２７ａが、
アドレスラッチ２２に保持されている各メモリアドレス
に「１」を加算し、この加算により得られるメモリアド
レスをアドレス記憶部２１に記憶した後、アドレスラッ
チ２２へ読み出す指示を行う。

【００３１】これによってアドレス記憶部２１から先の
「１」が加算されたメモリアドレスが読み出され、ステ
ップＳＴ３において、上記したものと異なる１単位のメ
モリアドレスで指定されるメモリセルのしきい値電圧が
検出され、ステップＳＴ４において、そのしきい値電圧
が電圧Ｖｃｃ−ΔＶに低下しているか否かが判定され
る。

【００３２】一方、ステップＳＴ４の判定の結果、しき
い値電圧がＶｃｃ−ΔＶに低下していることが判定され
た場合、ステップＳＴ６において、判定回路２６からし
きい値電圧がＶｃｃ−ΔＶに低下していることを示す判
定結果Ｇ２がアドレス記憶部２１及び電圧発生回路２８
へ出力され、アドレス記憶部２１においてアドレスラッ
チ２２へのメモリアドレス出力動作が止められ、電圧発
生回路２８がＶｃｃ−ΔＶに低下しているメモリセルの
しきい値電圧をＶｃｃ以上とする内部動作を開始する。

【００３３】これによって、ステップＳＴ７において、
しきい値電圧がＶｃｃ以上となればステップＳＴ８に進
み、Ｖｃｃ以上でなければステップＳＴ６における内部
動作を継続する。

【００３４】そして、ステップＳＴ８において、アドレ
ス加算回路２７がアドレスラッチ２２に保持されている
各メモリアドレスに「１」を加算し、ステップＳＴ９に
おいて、その加算により得られるメモリアドレスが次の
パワーオンリセット時のアクセス先としてアドレス記憶
部２１に記憶される。この際、ステップＳＴ６で説明し
たように、アドレス記憶部２１においてアドレスラッチ
２２へのメモリアドレス出力動作が止められているの
で、ステップＳＴ５で説明したようなアドレス記憶部２
１からの読み出しは行われない。

【００３５】最後に、ステップＳＴ１０において、メモ
リセルアレイ２４のリード動作である内部動作が開始さ
れ、この動作が終了後にステップＳＴ１１において、電
源を立ち下げるパワーダウンが行われる。

【００３６】以上のように、この実施の形態２によれ
ば、Ｖｃｃ−ΔＶのしきい値電圧のメモリセルが無けれ
ば自動的にメモリアドレスに「１」を加算し、この加算
により得られるメモリアドレスのメモリセルのしきい値
電圧を検出し、Ｖｃｃ−ΔＶのものが有るか否かを判定
するようにしたので、少ないパワーオンリセット回数で
多くのメモリセルにアクセスして、しきい値電圧の低下
判定を行うことができる効果が得られる。

【００３７】実施の形態３．図６はこの発明の実施の形
態３による半導体集積回路のブロック構成図であり、図
において、２１は実施の形態２で説明した機能に加え、
カウンタ３９のカウント値ｎ＝０の入力が行われた場合
にアドレスラッチ２２へのメモリアドレス出力動作を止
めるアドレス記憶部、２２はアドレスラッチ、２３はア
ドレスデコーダ、２４はメモリセルアレイ、２５はセン
スアンプである。

【００３８】２６はセンスアンプ２５で検出されたしき
い値電圧がデータ揮発となる電圧Ｖｃｃ−ΔＶに低下し
ているか否かを判定し、Ｖｃｃ−ΔＶに低下していない
と判定した場合に、Ｖｃｃ−ΔＶに低下していないこと
を示す判定結果Ｇ１をカウンタ３９へ出力し、Ｖｃｃ−
ΔＶに低下していると判定した場合に、Ｖｃｃ−ΔＶに
低下していることを示す判定結果Ｇ２をアドレス記憶部
２１及び電圧発生回路２８へ出力する判定回路である。

【００３９】３９は判定結果Ｇ１が入力される毎に、１
カウントずつカウント動作を行い、この動作によるカウ
ント値ｎをアドレス加算回路２７ｂ及びアドレス記憶部
２１へ出力するカウンタ、２７ｂはカウント値ｎが入力
された場合に、アドレスラッチ２２に保持されている各
メモリアドレスに「１」を加算し、この加算により得ら
れるメモリアドレスをアドレス記憶部２１に記憶した
後、アドレスラッチ２２へ読み出す指示を行うアドレス
加算回路、２８は電圧発生回路である。

【００４０】次に動作について説明する。図７はこの実
施の形態３における半導体集積回路の処理の流れを示す
フローチャートである。まず、ステップＳＴ１におい
て、パワーオンリセットが実行され、パワーオンリセッ
ト信号ＰＲがアドレス記憶部２１に入力されると、ステ
ップＳＴ２において、アドレス記憶部２１に記憶された
１単位のメモリアドレスがアドレスラッチ２２に保持さ
れ、この保持メモリアドレスがアドレスデコーダ２３で
デコードされた後、メモリセルアレイ２４にロードされ
る。

【００４１】次に、ステップＳＴ３において、センスア
ンプ２５が、メモリアドレスで指定されたメモリセルア
レイ２４の１単位分の各メモリセルのしきい値電圧を検
出し、この検出されたしきい値電圧を判定回路２６へ出
力する。次に、ステップＳＴ４において、判定回路２６
がセンスアンプ２５で検出されたしきい値電圧が電圧Ｖ
ｃｃ−ΔＶに低下しているか否かを判定する。

【００４２】この結果、しきい値電圧がＶｃｃ−ΔＶに
低下していないことが判定された場合、ステップＳＴ５
において、判定回路２６からＶｃｃ−ΔＶに低下してい
ないことを示す判定結果Ｇ１がカウンタ３９へ出力さ
れ、カウンタ３９が１カウントアップする。この結果、
ステップＳＴ６において、カウント値ｎが０でなけれ
ば、ステップＳＴ７において、アドレス加算回路２７
が、アドレスラッチ２２に保持されている各メモリアド
レスに「１」を加算し、この加算により得られるメモリ
アドレスをアドレス記憶部２１に記憶した後、アドレス
ラッチ２２へ読み出す指示を行う。

【００４３】これによってアドレス記憶部２１から先の
「１」が加算されたメモリアドレスが読み出され、ステ
ップＳＴ３において、上記したと異なる１単位のメモリ
アドレスで指定されるメモリセルのしきい値電圧が検出
され、ステップＳＴ４において、そのしきい値電圧が電
圧Ｖｃｃ−ΔＶに低下しているか否かが判定される。

【００４４】一方、ステップＳＴ６において、カウンタ
３９のカウント値ｎが０であれば、ステップＳＴ１０に
進み、ここでカウント値ｎ＝０がアドレス記憶部２１へ
出力され、アドレス記憶部２１においてアドレスラッチ
２２へのメモリアドレス出力動作が止められ、この後、
アドレス加算回路２７ｂがアドレスラッチ２２に保持さ
れている各メモリアドレスに「１」を加算し、ステップ
ＳＴ１１において、その加算により得られるメモリアド
レスを次のパワーオンリセット時のアクセス先としてア
ドレス記憶部２１に記憶する。

【００４５】また、ステップＳＴ４の判定の結果、しき
い値電圧がＶｃｃ−ΔＶに低下していることが判定され
た場合、ステップＳＴ８において、判定回路２６からし
きい値電圧がＶｃｃ−ΔＶに低下していることを示す判
定結果Ｇ２がアドレス記憶部２１及び電圧発生回路２８
へ出力され、アドレス記憶部２１においてアドレスラッ
チ２２へのメモリアドレス出力動作が止められ、電圧発
生回路２８がＶｃｃ−ΔＶに低下しているメモリセルの
しきい値電圧をＶｃｃ以上とする内部動作を開始する。

【００４６】これによって、ステップＳＴ９において、
しきい値電圧がＶｃｃ以上となればステップＳＴ１０に
進み、Ｖｃｃ以上でなければステップＳＴ８における内
部動作を継続する。

【００４７】そして、ステップＳＴ１０において、ステ
ップＳＴ６でカウント値ｎ＝０の時と同様に、アドレス
加算回路２７ｂがアドレスラッチ２２に保持されている
各メモリアドレスに「１」を加算し、ステップＳＴ１１
において、その加算により得られるメモリアドレスを次
のパワーオンリセット時のアクセス先としてアドレス記
憶部２１に記憶する。この際、ステップＳＴ８で説明し
たように、アドレス記憶部２１においてアドレスラッチ
２２へのメモリアドレス出力動作が止められているの
で、ステップＳＴ７で説明したようなアドレス記憶部２
１からの読出は行われない。

【００４８】最後に、ステップＳＴ１２において、メモ
リセルアレイ２４のリード動作である内部動作が開始さ
れ、この動作が終了後にステップＳＴ１３において、電
源を立ち下げるパワーダウンが行われる。

【００４９】以上のように、この実施の形態３によれ
ば、カウント値ｎによってしきい値電圧のメモリセルが
無い場合に自動的にメモリアドレスに「１」を加算して
しきい値電圧の判定を行う動作を制限するようにしたの
で、任意数のメモリセルにアクセスして、しきい値電圧
の低下判定を行うことができる効果が得られる。

【００５０】

【発明の効果】以上のように、この発明によれば、半導
体集積回路を、メモリセルアレイのワード線毎または複
数のワード線毎を１単位とするアドレスを、パワーオン
リセット動作毎にメモリセルアレイへ出力するアドレス
記憶手段と、１単位のアドレスで指定されたメモリセル
のしきい値電圧を検出する検出手段と、この検出しきい
値電圧がデータ揮発が生じる電圧か否かを判定する判定
手段と、データ揮発が生じる電圧であると判定された場
合に、しきい値電圧をデータ揮発の生じない電圧に昇圧
する電圧発生手段と、データ揮発が生じない電圧である
と判定された場合に、アドレス記憶手段に記憶された各
アドレスに１を加算するアドレス加算手段とを備えて構
成したので、従来のように全メモリ領域について昇圧動
作を行うよりも大幅に昇圧動作時間の短縮を図ることが
できる効果がある。

【００５１】この発明によれば、アドレス加算手段に、
データ揮発が生じない電圧であると判定された場合に、
１が加算されたアドレスをメモリセルアレイへ出力する
指示を行う機能を備え、アドレス記憶手段に、上記指示
が行われた場合に、上記加算により得られたアドレスを
メモリセルアレイへ出力する機能と、データ揮発が生じ
る電圧であると判定された場合に、メモリセルアレイへ
のアドレスの出力を行わないようにする機能とを備えて
構成したので、少ないパワーオンリセット回数で多くの
メモリセルにアクセスして、しきい値電圧の低下判定を
行うことができる効果がある。

【００５２】この発明によれば、データ揮発が生じない
電圧であると判定された場合にカウント動作を行うカウ
ンタを備え、アドレス加算手段に、カウンタのカウント
値が入力される毎に、アドレス記憶手段に記憶された各
アドレスに１を加算し、この加算により得られたアドレ
スをメモリセルアレイへ出力する指示を行うようにする
機能を備え、アドレス記憶手段に、カウント値が０の場
合にメモリセルアレイへのアドレスの出力を行わないよ
うにする機能を備えて構成したので、任意数のメモリセ
ルにアクセスして、しきい値電圧の低下判定を行うこと
ができる効果がある。

【００５３】この発明によれば、アドレス記憶手段に、
不揮発メモリを用いて構成したので、半導体集積回路に
電源が供給されなくなっても次回のパワーオンリセット
動作を行うためのアドレスを記憶しておき、その記憶ア
ドレスからパワーオンリセット動作を開始することがで
きるので、パワーオンリセット動作の効率を向上させる
ことができる効果がある。

【図面の簡単な説明】

【図１】 この発明の実施の形態１による半導体集積回
路のブロック構成図である。

【図２】 センスアンプの構成を示す図である。

【図３】 この発明の実施の形態１による半導体集積回
路の処理の流れを示すフローチャートである。

【図４】 この発明の実施の形態２による半導体集積回
路のブロック構成図である。

【図５】 この発明の実施の形態２による半導体集積回
路の処理の流れを示すフローチャートである。

【図６】 この発明の実施の形態３による半導体集積回
路のブロック構成図である。

【図７】 この発明の実施の形態３による半導体集積回
路の処理の流れを示すフローチャートである。

【図８】 従来の半導体集積回路のしきい値電圧の分布
図である。

【図９】 従来の半導体集積回路のしきい値電圧がデー
タ揮発が生じる電圧Ｖｃｃ−ΔＶに低下したことを示す
分布図である。

【符号の説明】

２１ アドレス記憶部（アドレス記憶手段）、２４ メ
モリセルアレイ、２５センスアンプ（検出手段）、２６
判定回路（判定手段）、２７ アドレス加算回路（ア
ドレス加算手段）、２８ 電圧発生回路（電圧発生手
段）、３９ カウンタ。

Claims (4)

【特許請求の範囲】
1. 【請求項１】 直交配置されるワード線及びデータ線の
   交点に格子状にメモリセルが配置されて成るメモリセル
   アレイと、上記メモリセルアレイのアドレスを上記ワー
   ド線毎または複数のワード線毎を１単位として記憶し、
   上記メモリセルのしきい値電圧をデータ揮発の無い電圧
   に昇圧するためのパワーオンリセット動作が行われる毎
   に、上記１単位のアドレスを上記メモリセルアレイへ出
   力するアドレス記憶手段と、上記１単位のアドレスで指
   定されたメモリセルのしきい値電圧を検出する検出手段
   と、この検出手段で検出されたしきい値電圧がデータ揮
   発が生じる電圧か否かを判定する判定手段と、この判定
   手段でしきい値電圧がデータ揮発が生じる電圧であると
   判定された場合に、上記１単位のアドレスで指定された
   メモリセルのしきい値電圧をデータ揮発の生じない電圧
   に昇圧する電圧発生手段と、上記判定手段でしきい値電
   圧がデータ揮発が生じない電圧であると判定された場合
   に、上記アドレス記憶手段に記憶された各アドレスに１
   を加算するアドレス加算手段とを備えた半導体集積回
   路。
2. 【請求項２】 アドレス加算手段に、判定手段でしきい
   値電圧がデータ揮発が生じない電圧であると判定された
   場合に、アドレス記憶手段に記憶された各アドレスに１
   が加算されたアドレスをメモリセルアレイへ出力する指
   示を行う機能を備え、上記アドレス記憶手段に、上記指
   示が行われた場合に、上記加算により得られたアドレス
   を上記メモリセルアレイへ出力する機能と、上記判定手
   段でしきい値電圧がデータ揮発が生じる電圧であると判
   定された場合に、上記メモリセルアレイへのアドレスの
   出力を行わないようにする機能とを備えたことを特徴と
   する請求項１記載の半導体集積回路。
3. 【請求項３】 判定手段でしきい値電圧がデータ揮発が
   生じない電圧であると判定された場合にカウント動作を
   行うカウンタを備え、アドレス加算手段に、判定手段で
   しきい値電圧がデータ揮発が生じない電圧であると判定
   された場合に代え、上記カウンタのカウント値が入力さ
   れる毎に、アドレス記憶手段に記憶された各アドレスに
   １を加算し、この加算により得られたアドレスをメモリ
   セルアレイへ出力する指示を行うようにする機能を備
   え、上記アドレス記憶手段に、上記カウント値が０の場
   合に上記メモリセルアレイへのアドレスの出力を行わな
   いようにする機能を備えたことを特徴とする請求項１記
   載の半導体集積回路。
4. 【請求項４】 アドレス記憶手段に、不揮発メモリを用
   いたことを特徴とする請求項１から請求項３のうちのい
   ずれか１項記載の半導体集積回路。