JPH11126489A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH11126489A JPH11126489A JP28865197A JP28865197A JPH11126489A JP H11126489 A JPH11126489 A JP H11126489A JP 28865197 A JP28865197 A JP 28865197A JP 28865197 A JP28865197 A JP 28865197A JP H11126489 A JPH11126489 A JP H11126489A
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- Read Only Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
EPROMセルを使用する際に、記憶データを読み出す
ための電圧がヒューズ素子用セルトランジスタのドレイ
ンに印加され続けることを防止し、その電気的特性の経
時変化を防止し、使用開始の初期と比べて記憶データが
変化しないように制御する。 【解決手段】フラッシュEEPROMにおいて、機能制
御データ記憶用のヒューズ素子として使用される浮遊ゲ
ートおよび制御ゲートが積層された二層ゲート構造を有
するMOSトランジスタ群30aと、所定の制御信号を
受けてヒューズ素子用のMOSトランジスタのドレイン
をプリチャージし、プリチャージの終了後にヒューズ素
子用のMOSトランジスタからデータを読み出し、次い
で、読み出したデータをラッチするように制御するシー
ケンス制御回路30bとを具備する。
Description
係り、特に電気的消去・再書込み可能な不揮発性半導体
メモリセル(EEPROMセル)を例えば機能制御デー
タの記憶素子として用いたヒューズ回路から記憶データ
を読み出す制御回路に関するものであり、例えばフラッ
シュEEPROMのような一括消去型の半導体メモリに
使用される。
性セルのデータが消えない等の利点があり、近年大幅に
需要が増大している。特に、1トランジスタでメモリセ
ルが構成された一括消去可能なフラッシュ型のEEPR
OM(フラッシュメモリ)は、大容量の磁気ディスクの
代替等の用途が期待されている。
レイで使用されているメモリセルは、ゲート絶縁膜中に
電荷蓄積層として形成された浮遊ゲート電極および制御
ゲート電極が積層された二層ゲート構造を有するNMO
S型の電界効果トランジスタ(セルトランジスタ)から
なる。
えば冗長機能、トリミング機能、データ書き換え防止
(ライトプロテクト)などを制御するための冗長機能制
御データ、トリミング機能制御データ、データ書き換え
防止(ライトプロテクト)制御データなどの記憶素子
(ヒューズ素子)として、前記セルトランジスタと同一
工程で同様の構造に形成されたROMセルを用いる場合
がある。
大容量化しているフラッシュメモリにおいて、正規メモ
リセルアレイの不良セルを救済して製造歩留りを向上さ
せるために採用されている冗長回路の置換アドレス(正
規のメモリセルアレイの不良アドレス)を表わすデータ
である。
単一電源を使用するフラッシュメモリにおいて、書込み
電圧、消去電圧などの基準となる基準電圧値を生成する
ために採用されているトリミング回路を調整するための
データである。
は、メモリセルアレイをブロックに分割した構成を採用
するフラッシュメモリにおいて、指定したブロックのデ
ータ書き換えを禁止制御するためのデータである。
に従来の半導体記憶装置において機能制御データ記憶用
のヒューズ素子として使用されるROMセルは、記憶デ
ータを読み出すための電圧がヒューズ素子用ROMセル
のドレインに印加され続けると、その電気的特性の経時
変化(浮遊ゲートの電荷量の変化)を引き起こし、使用
開始の初期と比べて記憶データが変化するおそれが生じ
るという問題があった。
であり、機能制御データ記憶用のヒューズ素子としてE
EPROMセルを使用する際に、記憶データを読み出す
ための電圧がヒューズ素子用ROMセルのドレインに印
加され続けることを防止し、その電気的特性の経時変化
(浮遊ゲートの電荷量の変化)を防止し、使用開始の初
期と比べて記憶データが変化しない制御することがで
き、性能、信頼性を向上し得る半導体記憶装置を提供す
ることを目的とするものである。
装置は、機能制御データ記憶用のヒューズ素子として使
用される浮遊ゲートおよび制御ゲートが積層された二層
ゲート構造を有するMOSトランジスタと、所定の制御
信号を受けて前記ヒューズ素子用のMOSトランジスタ
のドレインをプリチャージし、前記プリチャージの終了
後に前記MOSトランジスタからデータを読み出し、次
いで、前記読み出したデータをラッチするように制御す
るシーケンス制御回路とを具備することを特徴とする。
明の半導体記憶装置において、前記シーケンス制御回路
は、前記ヒューズ素子用のMOSトランジスタのドレイ
ンを所定のタイミングで所定時間プリチャージするプリ
チャージ回路と、前記MOSトランジスタの記憶データ
を所定のタイミングで読み出す読み出し回路と、前記読
み出し回路により読み出されたデータをラッチするラッ
チ回路と、前記プリチャージ回路を駆動するためのプリ
チャージ信号、前記読み出し回路を駆動するための読み
出し制御信号、前記ラッチ回路を駆動するためのラッチ
信号を生成するヒューズ制御回路とを具備することを特
徴とする。
施の形態を詳細に説明する。図1は、本発明の第1の実
施の形態に係るNOR型フラッシュEEPROMの全体
構成を概略的に示すブロック回路図である。
部電源から供給される読み出し動作用の電圧を昇圧して
書込み・消去用の電圧を生成する昇圧回路を内蔵した単
一源方式のものである。
レイ領域のメモリセルを指定して自動的に書込む自動書
込み機能、データ消去の対象となるセルアレイ領域の複
数のブロックをブロック単位としてブロック毎にシリア
ルに指定して自動的に消去させる自動消去機能を有す
る。
に置換して救済するようにした不良セル救済機能を有す
る。図1において、メモリセルアレイ10は、それぞれ
浮遊ゲートと制御ゲートを有するNチャネルのMOSF
ETからなるメモリセル(セルトランジスタ)が、例え
ばNOR型セルを構成し、全体として行列状に配列され
てなり、ロウ方向にn個のブロックBK0〜BKnに分
割されている。
8ビットのアドレス信号A0〜A17が外部から入力す
るアドレスバッファである。12は前記アドレスバッフ
ァ11からのアドレス信号(内部アドレス信号)をデコ
ードするためのプリデコーダである。
ドレス信号をデコードしてメモリセルアレイ10のロウ
選択を行うためのロウデコーダであり、デコード出力に
応じてワード線に所定の電圧を供給するワード線ドライ
バを有する。
アドレス信号をデコードするカラムデコーダである。1
5は前記カラムデコーダ14のデコード出力により制御
され、前記メモリセルアレイ10のカラム選択を行うた
めのカラムゲートであり、ビット線に所定の電圧を供給
するビット線ドライバを有する。
センスアンプであり、メモリセルからの読み出し情報を
センス増幅して出力する。17は上記センスアンプ16
に接続された入出力回路(I/Oバッファ)であり、入
出力端子との間で例えば16ビットの入出力データD0
〜D15が入出力する。18は各ブロックBK0〜BK
nのソース線選択を行うためのソースデコーダであり、
デコード出力に応じてソース線に所定の電圧を供給する
ソース線ドライバを有する。
ラムゲート15のビット線ドライバを介してビット線に
供給するためのビット線昇圧回路である。21は書込み
動作や消去動作に必要な高電圧を前記ワード線およびソ
ース線に印加するために前記ロウデコーダ13のワード
線ドライバおよびソースデコーダ18のソース線ドライ
バに供給するためのワード線・ソース線昇圧回路であ
る。
御するための制御回路であり、チップイネーブ(/C
E)入力端子、アウトプットイネーブ(/OE)入力端
子、ライトイネーブ(/WE)入力端子に接続されてい
る。
であり、自動書込みあるいは自動消去に際して、対象と
なるブロックおよびメモリセルのアドレスを指定するた
めのアドレスを生成する。
記アドレスバッファ11からのアドレス信号を選択して
前記プリデコーダ12に供給し、自動書込み時あるいは
自動消去時には、前記アドレスカウンタ23から出力す
るアドレス信号を選択して前記プリデコーダ12に供給
するものである。
ドレス信号および入出力回路17を経た入力信号の組み
合わせによるコマンド信号を解読して各種の制御信号を
出力するコマンド回路である。
みあるいは消去の回数をカウントするために設けられた
サイクルカウンタである。27はタイマー回路である。
28は前記自動書込み機能、自動消去機能および不良セ
ル救済御機能を実現するためのシーケンス動作を制御す
るように構成されたPLA(プログラマブル・ロジック
・アレイ)である。
5、サイクルカウンタ26、タイマー回路27の各出力
および前記センスアンプ16からの信号が与えられ、P
LAコード信号を出力して前記ビット線昇圧回路20、
ワード線・ソース線昇圧回路21、選択回路24、アド
レスカウンタ23、サイクルカウンタ26およびタイマ
ー回路27に供給する。
査工程で発見された不良セルを救済して製造歩留りを向
上させるために冗長回路が設けられている。この冗長回
路は、図示しないが、数行分の冗長用メモリセル(予備
メモリセル、リダンダンシーセル)、予備ロウデコーダ
および置換制御回路などを有する。
ルアレイ10中に数行以下の不良行が存在した場合にこ
れらの不良行のアドレスを不揮発性的に記憶しておくた
めの不良アドレス記憶回路(図示せず)が数個設けられ
ている。
性または消去特性が劣化したメモリセルに代えて冗長用
のメモリセルを選択する状態に設定する(特性が劣化し
たセルを冗長用のセルに置換する)ように制御する機能
を備えていてもよい。
ータ制御回路である。このヒューズデータ制御回路30
は、後で図5乃至図10を参照しながら詳細に説明する
が、機能制御データ記憶用のヒューズ素子として使用さ
れ、セルトランジスタと同一工程で同様の構造に形成さ
れた浮遊ゲートおよび制御ゲートが積層された二層ゲー
ト構造を有するMOSトランジスタ群30aと、所定の
制御信号を受けて前記ヒューズ素子用のMOSトランジ
スタのドレインをプリチャージし、前記プリチャージの
終了後に前記MOSトランジスタからデータを読み出
し、次いで、前記読み出したデータをラッチするように
制御するシーケンス制御回路30bとを具備する。
30を示すブロック図である。図2において、31i
(i=1〜4)はそれぞれ機能制御データを記憶するた
めのヒューズ素子(二層ゲート構造を有するMOSトラ
ンジスタ)を有するヒューズ回路である。
311は、冗長回路の置換アドレス(正規のメモリセル
アレイの不良アドレス)を表わす冗長機能制御データを
記憶している。トリミング用のヒューズ回路312は、
書込み電圧、消去電圧などの基準となる基準電圧値を生
成するために採用されているトリミング回路を調整する
ためのトリミング機能制御データを記憶している。プロ
テクト用のヒューズ回路313は、指定したブロックの
データ書き換えを禁止制御するためのライトプロテクト
データを記憶している。テスト禁止用のヒューズ回路3
14は、ユーザーによるメモリテストを禁止指定するた
めのテスト禁止データを記憶している。
は、後述するヒューズ選択回路33から供給されるヒュ
ーズ選択信号RDFS、TRIMFS、PROTFS、TESTFSにより対応
して駆動制御され、後述するヒューズラッチトリガ回路
36から供給されるプリチャージ信号PCHG、リードトリ
ガ信号RSTARTおよび読み出し制御信号READを受けると、
対応する各ヒューズ回路31i(i=1〜4)のデータ
読み出し・ラッチ動作に必要な制御信号としてプリチャ
ージ信号PCHGBi(i=1〜4)、バイアス電圧BIASi
(i=1〜4)、読み出し制御用の制御ゲート駆動信号
FWLi(i=1〜4)、ラッチ信号LATi(i=1〜4)を
出力する。
では、X8、X9、X10 )および内部信号PROTを受け、外部
信号のロジック(組み合わせ)に応じて、ヒューズラッ
チトリガ回路36を制御するための制御信号FSELB 、前
記ヒューズ制御回路321〜324を対応して制御する
ためのヒューズ選択信号RDFS、TRIMFS、PROTFS、TESTFS
を生成する。
制御回路32iを選択し、一部のヒューズ回路のデータ
書き換え後には対応する一部のヒューズ制御回路を選択
するようにヒューズ選択信号を生成する。
のヒューズ制御回路32iは対応する各ヒューズ回路3
1iの読み出しデータのラッチ動作を制御し、データ書
き換え後に選択される一部のヒューズ制御回路に対応す
る一部のヒューズ回路の読み出しデータのラッチ動作を
制御する動作が可能になっている。
時にパワーオンリセット信号PON を生成するものであ
る。ベリファイ回路35は、電源投入時に一部のヒュー
ズデータを書き換えた後、ヒューズデータを再ラッチす
るための制御信号FLSTを出力するものである。
ューズ制御回路32iに共通に1個設けられており、前
記ヒューズ選択回路33から供給される制御信号FSELB
に応じて前記パワーオンリセット回路34の出力信号PO
N あるいはベリファイ回路35の出力信号FLSTを受けて
動作し、前記ヒューズ制御回路32iにプリチャージ信
号PCHG、リードトリガ信号RSTARTおよび読み出し制御信
号READを供給するものである。
ヒューズ回路31iのヒューズデータ(Fuse“0”、Fu
se“1”)の読み出し、ラッチ制御動作の一例に係る主
要信号のタイミング波形を示す。この動作時には、ベリ
ファイ回路35の出力信号FLSTは“L”レベルのまま固
定である。
からパワーオンリセット信号PON が発生すると、ヒュー
ズラッチトリガ回路36は、パワーオンリセット信号PO
N の後縁(立ち下がり)を受けて一定時間“H”レベル
になるプリチャージ信号PCHGをヒューズ制御回路32i
に出力する。
は、前記プリチャージ信号PCHGの後縁(立ち下がり)を
受けて“H”レベルになるリードトリガ信号RSTARTおよ
び読み出し制御信号READをヒューズ制御回路32iに出
力する。
では、ヒューズラッチトリガ回路36からの信号を受け
て前記ヒューズ回路31iの動作制御用のプリチャージ
信号PCHGBi、バイアス電圧BIASi 、読み出し制御用の制
御ゲート駆動信号FWLi、ラッチ信号LATiを出力し、対応
するヒューズ回路31iに供給する。
号PCHGBi入力が“L”レベルになるとヒューズ素子用M
OSトランジスタのドレインをプリチャージし、プリチ
ャージの終了後に制御ゲート駆動信号FWLiが“H”レベ
ルになるとヒューズ素子用MOSトランジスタのデータ
を読み出し、次いで、ラッチ信号LATiが“H”レベルに
なると読み出しデータのラッチを行う。
記憶データが“1”の場合(つまり、ヒューズ素子に電
流が流れる場合)には前記読み出しデータが“L”レベ
ルになり、前記ヒューズ素子用MOSトランジスタの記
憶データが“0”の場合(つまり、ヒューズ素子に電流
が流れない場合)には、前記読み出しデータが“H”レ
ベルになる。
ジスタからの記憶データの読み出しは電源投入時にのみ
行われ、ヒューズ素子用MOSトランジスタのドレイン
に対する電圧ストレスの印加期間を短縮してストレスを
軽減できるので、その特性の変化による誤ったデータの
読み出しを防止することが可能になる。
に対するヒューズデータ(Fuse“0”、Fuse“1”)の
書込み、消去後におけるヒューズデータのベリファイ読
み出し、ラッチ制御動作の一例に係る主要信号のタイミ
ング波形を示す。
ける制御動作は、図3を参照して前述した電源投入時に
おける制御動作と比べて、データ読み出し・ラッチ制御
動作を開始する信号として、パワーオンリセット信号PO
N ではなくベリファイ回路の出力信号FLSTが入力する
点、さらにヒューズ選択回路33に入力するPROT、X8、
X9、X10 のロジックにより選択されたヒューズのみがラ
ッチ(再ラッチ)する点が異なり、その他は同じであ
る。この動作時には、パワーオンリセット信号PONは
“L”レベルのまま固定である。
動作から分かるように、前記ヒューズラッチトリガ回路
36、ヒューズ選択回路33、ヒューズ制御回路32i
およびヒューズ回路31iのプリチャージ・読み出し制
御・ラッチ回路部は、パワーオンリセット回路34ある
いはベリファイ回路35から所定の制御信号PON あるい
はFLSTを受け、プリチャージ信号PCHGBiにより前記ヒュ
ーズ素子用のMOSトランジスタのドレインをプリチャ
ージし、前記プリチャージの終了後に読み出し制御信号
FWLiにより前記MOSトランジスタからデータを読み出
し、次いで、前記読み出したデータをラッチ信号LATiに
よりラッチするように制御するシーケンス制御回路(図
1中の30b)を形成している。
信号PCHGBi、読み出し制御信号FWLiのタイミング、時間
幅(駆動時間)を制御するために後述するように遅延回
路を具備しており、また、前記プリチャージ信号PCHGB
i、読み出し制御信号FWLiが前記パワーオンリセット信
号PON の影響を排除するために後述するようにラッチ回
路を具備している。
て図5乃至図10を参照して詳細に説明する。図5
(a)は、図2中のヒューズ選択回路33の一例を示す
回路図である。
(本例では、X8、X9、X10 )および内部信号PROTを受
け、外部信号のロジック(組み合わせ)に応じて、ヒュ
ーズラッチトリガ回路36を制御するための制御信号FS
ELB 、ヒューズ制御回路32iを制御するためのヒュー
ズ選択信号RDFS、TRIMFS、PROTFS、TESTFS、ノーマルモ
ード信号NML を後述するように生成するように、インバ
ータ回路51群、ノア回路52群、ナンド回路53群に
より論理構成されている。
すように、ノーマルモードでは、ノーマルモード信号NM
L 、ヒューズラッチトリガ制御信号FSELB がそれぞれ
“H”レベルになる。
L 、ヒューズラッチトリガ制御信号FSELB がそれぞれ
“L”レベルになり、リダンダンシー用のヒューズ回路
311に対応するヒューズ制御回路321を選択するた
めのヒューズ選択信号RDFS、トリミング用のヒューズ回
路312に対応するヒューズ制御回路322を選択する
ためのヒューズ選択信号TRIMFS、プロテクト用のヒュー
ズ回路313に対応するヒューズ制御回路323を選択
するためのヒューズ選択信号PROTFS、テスト禁止用のヒ
ューズ回路314に対応するヒューズ制御回路324を
選択するためのヒューズ選択信号TESTFSが択一的に
“H”レベルになる。
は、プロテクト用のヒューズ回路313に対応するヒュ
ーズ制御回路323を選択するためのヒューズ選択信号
PROTFSが“H”レベルになる。
ズラッチトリガ回路36がパワーオンリセット信号PON
を受け、全てのヒューズ制御回路32iが選択状態にな
る。これに対して、テストモードでは、ヒューズ制御回
路32iの一部を選択して製品出荷前に製造者側で書込
み、読み出しを行うことが可能である。
ューズ回路313は製品の仕様上の機能を規定するもの
であり、テストモードで選択可能であるだけでなく、内
部信号PROTが“H”レベルの時にも選択可能になってい
る。
記内部信号PROTが全て“L”レベルの時には、前記ヒュ
ーズ制御回路32iは全て非選択状態になる。図6は、
図2中のヒューズラッチトリガ回路36の一例を示す回
路図である。
ューズ選択回路33からの制御信号FSELB 、パワーオン
リセット回路34からのパワーオンリセット信号PON ま
たはベリファイ回路35からのベリファイ終了信号FLST
を受け、プリチャージ信号PCHG、読み出し信号READおよ
びラッチ終了信号END を後述のように出力するように、
インバータ回路61群、ノア回路62群、NMOSトラ
ンジスタ63群、遅延回路64群により論理構成されて
いる。
32iの一例を示す回路図である。このヒューズ制御回
路は、ヒューズ選択回路33からノーマルモード信号NM
L 、ヒューズラッチトリガ回路36からプリチャージ信
号PCHGおよび読み出し信号READを受けて、対応するヒュ
ーズ回路31iで必要なプリチャージ信号PCHGBi、バイ
アス電圧BIASi 、読み出し制御信号FWLiおよびラッチ信
号LATiを後述のように生成するように、インバータ回路
71i、ナンド回路72i、遅延回路73i、ノア回路
74iなどにより論理構成されている。
すように、対応するヒューズ制御回路32iに応じて前
記ヒューズ選択信号RDFS、TRIMFS、PROTFS、TESTFSが入
力される。
前記入力ノードAにヒューズ選択回路33から入力され
るヒューズ選択信号RDFS、TRIMFS、PROTFS、TESTFSのい
ずれか1つを反転させる第1のインバータ回路711
と、ヒューズ選択回路33から入力されるノーマル信号
NML を反転させる第2のインバータ回路712と、前記
第1のインバータ回路711の出力および第2のインバ
ータ回路712の出力が入力する第1のナンド回路72
1と、前記第1のナンド回路721の出力および前記ヒ
ューズラッチトリガ回路36から入力するプリチャージ
信号PCHGが入力する第2のナンド回路722と、第2の
ナンド回路722の出力を反転させる第3のインバータ
回路713と、第3のインバータ回路713の出力を反
転させてプリチャージ信号PCHGBiを出力する第4のイン
バータ回路714と、第3のインバータ回路713の出
力を遅延させる遅延回路(delay5)731と、前記第1
のナンド回路721の出力および前記ヒューズラッチト
リガ回路36から入力する読み出し信号READが入力する
第3のナンド回路723と、第3のナンド回路723の
出力を反転させる第5のインバータ回路715と、前記
第3のインバータ回路713の出力、第1の遅延回路7
31の出力および第5のインバータ回路715の出力が
入力する第1のノア回路741と、第5のインバータ回
路715の出力を遅延させる遅延回路(delay6)732
と、第1のノア回路741の出力を反転させる第6のイ
ンバータ回路716と、第6のインバータ回路716の
出力を反転させてラッチ信号LATiを出力する第7のイン
バータ回路717と、第6のインバータ回路716の出
力および第2の遅延回路732の出力が入力する第2の
ノア回路742と、第2のノア回路742の出力に応じ
てバイアス電圧BIASi を出力するバイアス生成回路75
と、第2の遅延回路732の出力を反転させる第8のイ
ンバータ回路718と、第8のインバータ回路718の
出力をラッチするラッチ回路76と、前記ラッチ回路7
6の出力を反転して読み出し制御信号FWLiを出力する第
9のインバータ回路719とを具備する。
電源投入時にはヒューズ選択回路33から入力されるノ
ーマルモード信号NML が“H”レベルになり、全てのヒ
ューズ制御回路321〜324が対応するヒューズ回路
311〜314の全てからデータを読み出してラッチす
る。
る書き替え後には、選択された一部のヒューズ制御回路
は、入力ノードAが“H”レベル、ヒューズ選択回路3
3から入力されるノーマルモード信号NHL が“L”レベ
ルになるので、対応する一部のヒューズ回路のみからデ
ータを読み出してラッチする。
一例を示す回路図である。このヒューズ回路は、機能制
御データ記憶用のヒューズ素子として使用された二層ゲ
ート構造を有するMOSトランジスタQfuseと、前記ヒ
ューズ素子用のMOSトランジスタQfuseに対する書込
み時にそのドレインに書込み電圧Vpp (昇圧回路の出力
電圧、例えば8V)ノードから書込み電流を供給する書
込み回路81と、前記MOSトランジスタQfuseのドレ
インを所定のタイミングで所定時間プリチャージするプ
リチャージ回路82と、前記MOSトランジスタQfuse
の記憶データを所定のタイミングで読み出す読み出し回
路83と、前記読み出し回路83により読み出されたデ
ータをラッチするラッチ回路84と、前記ラッチ回路8
4の出力を反転して読み出しデータとして出力するイン
バータ回路85とを具備する。
Qfuseは、そのソースが接地ノードに接続されており、
そのゲートに前記ヒューズ選択回路33から入力する制
御ゲート駆動信号FWLiが印加される。
ジスタQfuseのソースを、接地ノードではなく、例えば
消去電圧回路に接続し、Fuseデータを消去可能にするこ
ともできる。
ノードとの間に直列に接続された第1〜第3のNMOS
トランジスタ811〜813からなる。そして、前記第
1のNMOSトランジスタ811のゲートには、外部信
号(アドレス信号など)をデコードした高電圧信号AIが
印加される。また、前記第2のNMOSトランジスタ8
12のゲートには、書込み時にヒューズ素子用のMOS
トランジスタQfuseのドレイン電圧を例えば5Vに設定
するためにバイアス用の定電圧(例えば6V)に設定さ
れた内部電源電圧FPROG がゲートに印加される。また、
前記第3のNMOSトランジスタ813のゲートには、
前記ヒューズラッチトリガ回路36からラッチ終了信号
END が印加される。
(外部電源)にソースが接続されたプリチャージ用のP
MOSトランジスタからなり、そのゲートに前記ヒュー
ズラッチトリガ回路36からプリチャージ信号PCHGBiが
印加される。
ジ用のPMOSトランジスタ82のドレインと前記ヒュ
ーズ素子用のMOSトランジスタQfuseのドレインとの
間に接続されたバイアス用のNMOSトランジスタ83
を有する。このバイアス用のNMOSトランジスタ83
は、データ読み出し時におけるヒューズ素子用のMOS
トランジスタQfuseのドレイン電位を1V程度に設定す
るためのものであり、そのゲートに前記ヒューズラッチ
トリガ回路36から例えば2Vのバイアス電圧BIASi が
印加される。
用のPMOSトランジスタ82のドレインとバイアス用
のNMOSトランジスタ83のドレインとの接続ノード
に入力端が接続されており、前記ヒューズラッチトリガ
回路36から入力するラッチ信号LATiにより駆動され
る。
定時間“H”レベルになった後(ラッチ終了後)には
“L”レベルになり、ラッチ終了後には前記ラッチ終了
信号END が一定時間“H”レベルになる。従って、ヒュ
ーズ素子用のMOSトランジスタQfuseのドレインは、
データが読み出されてラッチされた後は電位的に浮遊状
態になる。
は、パワーオンリセット回路34の出力信号(パワーオ
ンリセット信号PON )が一定幅以上の一発パルスとして
発生した場合を説明した。
上がりは数μs〜数sの時間を要し、電源電圧Vcc のレ
ベルがLSI内部の電圧検知回路の検知基準レベルの付
近で微妙に揺れると、パワーオンリセット回路34が発
振するおそれがあり、電源投入時にパワーオンリセット
信号PON が一旦立ち上がってから低下した後にパルス状
のノイズが乗るおそれがある。
パワーオンリセット信号PON が一旦立ち上がってから低
下した後にパルス状のノイズが乗った場合のヒューズデ
ータの読み出し、ラッチ制御動作の一例を示すタイミン
グ波形図である。
立ち下がりを受けてヒューズデータの読み出し・ラッチ
制御動作を開始した直後、ラッチ動作が終了する前に前
記パルス状のノイズが発生すると、ラッチ制御動作を正
常に行うことが不可能になる。
けるノイズによるヒューズデータのラッチの誤動作を防
止するように図6のヒューズラッチトリガ回路を改良し
た例を示す回路図である。
6を参照して前述したヒューズラッチトリガ回路と比べ
て、パワーオンリセット信号PON の入力側に入力制御回
路100が挿入されている点が異なり、その他は同じで
あるので図6中と同一符号を付している。
PCHGを遅延させる遅延回路101と、この遅延回路10
1から出力する遅延信号および前記プリチャージ信号PC
HGが入力するノア回路102と、このノア回路102の
出力を反転させるインバータ回路103と、読み出し信
号READを遅延させる遅延回路104と、この遅延回路1
04から出力する遅延信号および前記読み出し信号READ
が入力するノア回路105と、このノア回路105の出
力を反転させるインバータ回路106と、前記ラッチ終
了信号END 、前記インバータ回路103の出力およびイ
ンバータ回路106の出力が入力するノア回路107
と、このノア回路の出力を反転させるインバータ回路1
08と、このインバータ回路108の出力によりクロッ
ク制御され、パワーオンリセット信号PON が入力するク
ロックドインバータ回路109と、このクロックドイン
バータ回路109の出力をラッチするように2個のイン
バータ回路の入出力が交差接続されてなるフリップフロ
ップ回路110とを有する。
オンリセット信号PON が入力することによってプリチャ
ージ信号PCHG、読み出し信号READ、ラッチ終了信号END
のいずれかが“H”レベルになった時に、所定時間だけ
ノア回路107の出力が“L”、インバータ回路108
の出力が“H”、クロックドインバータ回路109がデ
ィセーブル状態になるので、前記所定時間だけパワーオ
ンリセット信号PON の入力を受け付けなくなる(入力を
切り離す)。
においては、図6を参照して前述したヒューズラッチト
リガ回路のパワーオンリセット信号PON の入力側に入力
制御回路10が挿入付加されている。これにより、パワ
ーオンリセット信号PON が一旦立ち下がる、それをトリ
ガとしてプリチャージ信号PCHG、読み出し信号READ、ラ
ッチ終了信号END がそれぞれ“H”レベルになった時に
パワーオンリセット信号PON の入力を受け付けないよう
に動作する。
出し信号READ、ラッチ終了信号ENDに基づいてヒューズ
制御回路32iでデータ読み出し・ラッチ動作の制御を
行っている時には、パワーオンリセット信号PON にノイ
ズが乗った場合でも影響を受けない。
ット信号PON が一旦立ち上がってから立ち下がった後
は、パワーオンリセット信号PON がどんな波形になろう
とも(パルス状のノイズが乗った場合でも)、ヒューズ
データのラッチ動作が終了するまではパワーオンリセッ
ト信号PON の影響を受けずに正常にラッチ動作を行うこ
とが可能になる。
して、入力信号の立ち上がりあるいは立ち下がりをトリ
ガとして一定幅のパルス信号を発生させ、一定時間だけ
入力信号の受け付けを禁止するように構成されたパルス
発生回路を用いることによって、パワーオンリセット信
号PON にノイズが乗った場合でも影響を受けないように
することができる。
立ち下がりをトリガとして一定幅のパルス信号を発生さ
せ、一定時間だけ入力信号の受け付けを禁止するパルス
発生回路の一例を示す。
タ回路121により反転され、二入力のノア回路122
の一方の入力ノードに入力する。このノア回路122の
出力は、インバータ回路123および124を経て二入
力のノア回路125の一方の入力ノードに入力し、この
ノア回路125の出力は帰還して前記ノア回路122の
他方の入力ノードに入力する。前記インバータ回路の出
力123は遅延回路126に入力し、この遅延回路12
6の出力は前記ノア回路125の他方の入力ノードに入
力する。なお、前記インバータ回路124の出力は前記
遅延回路126に活性化制御信号として入力する。そし
て、前記ノア回路125の出力は二段のインバータ回路
127、128を経て出力信号OUT1となる。
例1として、入力ノードに1発のパルス信号が入力した
場合の主要ノードの電位を示すタイミング波形図であ
る。初期状態では、入力信号IN1 が“L”レベル、ノア
回路125の出力ノードN19 が“L”レベルであり、出
力信号OUT1は“L”レベルであるとする。この状態で入
力信号IN1 が“H”レベルに立ち上がると、遅延回路1
26の内部ノードN15 、N16 は対応して“H”レベル、
“L”レベルに初期化される。
下がると、遅延回路126の動作制御用のPMOSトラ
ンジスタTP1、NMOSトランジスタTN1がそれぞ
れオフ状態になり、遅延回路126は活性化される。そ
の時、インバータ回路124の出力ノードN14 、遅延回
路126の出力ノードN18 がそれぞれ“L”レベルにな
るので、ノア回路125の出力ノードN19 は“H”レベ
ルになる。これにより、ノア回路122の出力ノードN1
2 は、入力信号の論理レベルに関係なく“L”レベルに
固定される。
N15 、N16 が対応して“L”レベル、“H”レベルに戻
り、遅延回路126の出力ノードN18 が“H”レベルに
なるまでは、ノア回路125の出力ノードN19 は“H”
レベルに固定されるので、遅延回路126の遅延時間t
dにわたって出力信号OUT1は“H”レベルになる。
例2として、入力ノードに2発のパルス信号が連続して
入力した場合の主要ノードの電位を示すタイミング波形
図である。
のパルス信号が入力することによりノア回路125の出
力ノードN19 が“H”レベルになった後、ノア回路12
5の出力ノードN19 が“L”レベルに戻る前に2発目の
パルス信号が入力されても、この2発目のパルス信号の
入力を受け付けない。
のパワーオンリセット信号PON である場合には、図11
中の第2のノア回路125の出力ノードN19 が電源投入
時の初期状態から“L”レベルになっている必要があ
る。即ち、前記ノア回路125の出力ノードN19 の初期
状態が“H”レベルであったとすると、このノア回路1
25の出力ノードN19 が“L”レベルに戻る前にパワー
オンリセット信号PON が立ち下っていると、図11のパ
ルス発生回路はパルス状の出力信号OUT1を発生すること
なく動作を終るおそれがある。
例として、入力信号IN2 がパワーオンリセット信号であ
る場合に対応した回路構成を示す。図14に示すパルス
発生回路は、ノア回路125の出力ノードN19 が電源投
入時の初期状態から“L”レベルになるように、(1)
ノア回路125の出力ノードN19 と接地ノードとの間に
抵抗素子R1およびキャパシタC3が付加接続されてい
る点、さらに望ましくは、(2)遅延回路126の内部
ノードN17 と接地ノードとの間に抵抗素子R2、遅延回
路126の出力ノードN18 とVccノードとの間に抵抗素
子R3がそれぞれ付加接続されている点が図11を参照
して前述したパルス発生回路と比べて異なる。
力信号IN2 にグリッヂ状のパルス信号が含まれた場合
に、それが出力信号OUT2に伝わることを防止するため
に、(3)インバータ回路127の回路閾値よりも第1
のノア回路122の回路閾値の方が低く設定されている
点、(4)インバータ回路128の出力ノードと接地ノ
ードとの間にフィルタ用のキャパシタC4が付加接続さ
れるとともに前記インバータ回路128の出力側に二段
のインバータ回路129、130が付加接続されている
点が図11を参照して前述したパルス発生回路と比べて
異なる。
によれば、機能制御データ記憶用のヒューズ素子として
EEPROMセルを使用する際に、記憶データを読み出
すための電圧がヒューズ素子用ROMセルのドレインに
印加され続けることを防止し、その電気的特性の経時変
化(浮遊ゲートの電荷量の変化)を防止し、使用開始の
初期と比べて記憶データが変化しない制御することがで
き、性能、信頼性を向上させることができる。
EPROMの全体構成を概略的に示すブロック回路図。
ブロック図。
タの読み出し・ラッチ制御動作の一例に係る主要信号の
タイミングを示す波形図。
におけるヒューズデータの読み出し・ラッチ制御動作の
一例に係る主要信号のタイミングを示す波形図。
図。
す回路図。
図。
セット信号PON が一旦立ち上がってから低下した後にパ
ルス状のノイズが乗った場合のヒューズデータの読み出
し・ラッチ制御動作の一例を示すタイミング波形図。
例を示す回路図。
制御回路に代えて使用可能なパルス発生回路の一例を示
す回路図。
イミング波形図。
イミング波形図。
ーオンリセット信号である場合に対応したパルス発生回
路を示す回路図。
Claims (9)
- 【請求項1】 機能制御データ記憶用のヒューズ素子と
して使用される浮遊ゲートおよび制御ゲートが積層され
た二層ゲート構造を有するMOSトランジスタと、 所定の制御信号を受けて前記ヒューズ素子用のMOSト
ランジスタのドレインをプリチャージし、前記プリチャ
ージの終了後に前記MOSトランジスタからデータを読
み出し、次いで、前記読み出したデータをラッチするよ
うに制御するシーケンス制御回路とを具備することを特
徴とする半導体記憶装置。 - 【請求項2】 請求項1記載の半導体記憶装置におい
て、 前記シーケンス制御回路は、 前記ヒューズ素子用のMOSトランジスタのドレインを
所定のタイミングで所定時間プリチャージするプリチャ
ージ回路と、 前記MOSトランジスタの記憶データを所定のタイミン
グで読み出す読み出し回路と、 前記読み出し回路により読み出されたデータをラッチす
るラッチ回路と、 前記プリチャージ回路を駆動するためのプリチャージ信
号、前記読み出し回路を駆動するための読み出し制御信
号、前記ラッチ回路を駆動するためのラッチ信号を順次
生成するヒューズ制御回路とを具備することを特徴とす
る半導体記憶装置。 - 【請求項3】 請求項2記載の半導体記憶装置におい
て、 前記ヒューズ素子用のMOSトランジスタおよびこれに
対応する前記プリチャージ回路、読み出し回路、ラッチ
回路、ヒューズ制御回路はそれぞれ複数存在し、 外部信号のロジックに応じて前記複数のヒューズ制御回
路を選択制御するためのヒューズ選択信号を生成するヒ
ューズ選択回路と、 前記複数のヒューズ制御回路に共通に1個設けられてお
り、前記所定の制御信号を受けて動作してラッチトリガ
信号を出力し、前記複数のヒューズ制御回路に共通に供
給するヒューズラッチトリガ回路とを具備し、 前記ヒューズ選択信号により選択されたヒューズ制御回
路は前記ラッチトリガ信号を受けて前記プリチャージ信
号、読み出し制御信号、ラッチ信号を生成することを特
徴とする半導体記憶装置。 - 【請求項4】 請求項3記載の半導体記憶装置におい
て、 さらに、電源投入時にパワーオンリセット信号を生成す
るパワーオンリセット回路と、前記複数のヒューズ素子
用のMOSトランジスタのうちでデータの書き替えが行
われた一部のMOSトランジスタに対してベリファイ読
み出しを行うためのベリファイ回路とを具備し、前記パ
ワーオンリセット信号およびベリファイ終了信号を前記
ヒューズラッチトリガ回路に制御信号として入力するこ
とを特徴とする半導体記憶装置。 - 【請求項5】 請求項4記載の半導体記憶装置におい
て、 前記ヒューズ選択回路は、電源投入時には前記複数のヒ
ューズ制御回路の全てを選択し、前記一部のヒューズ素
子用のMOSトランジスタのデータの書き替え後は前記
複数のヒューズ制御回路のうちの対応する一部を選択制
御するためのヒューズ選択信号を生成することを特徴と
する半導体記憶装置。 - 【請求項6】 請求項3乃至5のいずれか1項に記載の
半導体記憶装置において、 前記ヒューズラッチトリガ回路は、前記パワーオンリセ
ット回路から入力するパワーオンリセット信号の立ち下
がりをトリガとして前記ラッチトリガ信号を発生し、少
なくとも前記ラッチトリガ信号の期間は前記パワーオン
リセット信号入力を受け付けないように制御する入力制
御回路を有することを特徴とする半導体記憶装置。 - 【請求項7】 請求項3乃至5のいずれか1項に記載の
半導体記憶装置において、 前記ヒューズラッチトリガ回路は、前記パワーオンリセ
ット回路から入力するパワーオンリセット信号の立ち下
がりをトリガとして一定幅のパルス信号を発生し、前記
パルス信号の期間は前記パワーオンリセット信号入力を
受け付けないように制御するパルス発生回路を有するこ
とを特徴とする半導体記憶装置。 - 【請求項8】 請求項1乃至7のいずれか1項に記載の
半導体記憶装置において、 前記シーケンス制御回路は、前記ヒューズ素子用のMO
Sトランジスタに対する書込み時にそのドレインに書込
み電圧ノードから書込み電流を供給する書込み回路をさ
らに具備することを特徴とする半導体記憶装置。 - 【請求項9】 請求項1乃至8のいずれか1項に記載の
半導体記憶装置において、 前記ヒューズ素子用のMOSトランジスタは、そのデー
タが読み出されてラッチされた後に、そのドレインが電
位的に浮遊状態に制御されることを特徴とする半導体記
憶装置。
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