JP2005340724A

JP2005340724A - 半導体集積回路

Info

Publication number: JP2005340724A
Application number: JP2004161037A
Authority: JP
Inventors: Kousai Kamiyama; 高歳上山; Toshiyuki Kajimura; 利之梶村
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2004-05-31
Filing date: 2004-05-31
Publication date: 2005-12-08
Anticipated expiration: 2024-05-31
Also published as: JP4543755B2

Abstract

【課題】半導体集積回路の集積度向上を図るための、半導体基板１０１上における複数のメモリ１０３、１０４と、メモリ１０３、１０４へアクセスするプロセッサ１０２の最適な配置方法を実現する。
【解決手段】半導体基板１０１上において、メモリ１０３および１０４をプロセッサ１９２の角周辺に配置し、プロセッサ１０２とメモリ１０４に挟まれてなる点線で示される領域にメモリ１０３の一部が配置されるようにし、プロセッサ１０２とメモリ１０３に挟まれてなる点線で示される領域にメモリ１０４の一部が配置されるようにすることで、プロセッサ１０２の角周辺部の領域を有効に使用することができ、かつプロセッサ１０２からメモリ１０３および１０４への等長配線を実現する。
【選択図】図１

Description

本発明は、メモリシステムに用いられる半導体集積回路の素子配置構造に関する。

半導体装置は、回路基板上に複数の半導体素子を集積して、１チップＩＣとして高集積化、高性能化されたシステムＬＳＩが現在の主流製品となっている。この１チップ化された半導体装置には、演算処理等を行うプロセッサと、このプロセッサがデータアクセスするためのメモリも集積され、複数のメモリが搭載されたメモリシステムとして機能するものもある。また、この半導体装置上に配置された各素子を電気的に接続するための配線パターン（バス信号配線）が、半導体装置上に形成される。

図１６は、従来のメモリシステムとして用いられる半導体集積回路（ＬＳＩ）の実装基板上の構成例を示している。１０２はこのメモリシステムの演算処理を行うプロセッサ、１０３、１０４はプロセッサ１０２がデータアクセスを行うメモリである。また、１２７はプロセッサ１０２とメモリ１０３を接続するデータ信号線であり、１２８はプロセッサ１０２とメモリ１０３を接続するアドレス信号線であり、１２９はプロセッサ１０２とメモリ１０３を接続する制御信号線である。プロセッサ１０２は、制御信号線１２９を介してメモリ１０３へのデータ書き込みもしくはメモリ１０３からのデータ読み出しを行うことを示す制御信号をメモリ１０３へ送信するとともに、アドレス信号線１２８を介して、メモリ１０３内のアドレスを指定し、指定されたアドレスに該当するデータをデータ信号線１２７を介して取得するか、もしくは指定されたアドレスにデータ信号線１２７を介して送信するデータを書き込む。なおデータ信号線１２７は、一本の信号線で簡略化して表しているが、例えば、１６ｂｉｔ用ＬＳＩのメモリシステムならば、１６本のデータ信号線が形成されるし、３２ｂｉｔ用ＬＳＩのメモリシステムならば、３２本のデータ信号線で形成される。プロセッサ１０２とメモリ１０４との接続も、上記のプロセッサ１０２とメモリ１０３の接続と同様である。

このメモリシステムにおいて、半導体集積回路（ＬＳＩ）の高性能化を実現する上で重要となるのが、半導体集積回路（ＬＳＩ）の高集積化を図るための半導体基板上での各素子の効率的な実装配置と、これらの実装される複数の素子同士を接続する信号線の配線長の短縮である。また、複数のメモリを搭載するメモリシステムにおいては、複数のメモリ素子と、これら複数のメモリ素子へアクセスするプロセッサ等の半導体素子とを接続する信号線の配線長をそれぞれ等長にする等長配線が望ましい。

従来のメモリシステムに用いられる半導体実装基板では、実装面積の縮小、配線長の短縮を実現する方法として、実装基板の形状を特別なものとし、メモリ装置を重ね合わせるようなものが考案されている（例えば、特許文献１参照）。また、メモリ装置自体を特別なものとするものもある（例えば、特許文献２参照）。
特開２０００−１２４３８９号公報特開２００３−１６８８５２号公報

特許文献１に開示される半導体装置では、半導体基板上にてメモリ素子を重ね合わせるという構成を採る必要があり、製造面、コスト面からも実施困難であるという課題が発生する。また、全てのメモリ素子に対して等長配線とならないという面が、ＬＳＩとしての高性能化を阻害する要因となっている。

特許文献２に開示される半導体装置は、半導体基板の両面にメモリ素子を配置するもので、特殊な構造であるために、製造面、コスト面からもやや実施困難性が伴うものの、メモリへアクセスを行う素子と、複数のメモリ素子との接続信号線の等長配線を実現する点では優れているといえる。しかしながら、ここに開示される半導体装置は、あくまでも複数のメモリ素子を半導体基板の両面に配置するという構造を前提にしており、半導体基板の片面に各素子を配置するという基本構造を前提とした場合には、この特許文献２に示される発明を活用することはできない。

本願発明は、まず半導体装置の基本構造である、半導体基板の片面に各半導体素子を配置するという構造を前提にして、プロセッサ等のメモリアクセスを行う素子と複数のメモリ素子を有する半導体集積回路の高集積化、これらを接続する信号線の配線短縮、およびメモリアクセス素子から複数のメモリ素子のそれぞれへ接続される信号線の等長配線を実現するものである。

その具体的手段は、半導体装置を、半導体基板上の同一面に四角形構造の第１、第２のメモリ素子と、前記第１、第２のメモリ素子にアクセス可能な四角形構造の半導体素子とを備えた半導体装置であって、前記半導体素子の第１の辺と平行に前記第１のメモリ素子が配置され、前記半導体素子の第１の辺と隣接する第２の辺と平行に前記第２のメモリ素子が配置され、前記第１のメモリ素子の一部は前記半導体素子の第２の辺と前記半導体素子の第２の辺と向かい合う前記第２のメモリ素子の辺の平行線によって挟まれる領域に配置されており、前記第２のメモリ素子の一部は前記半導体素子の第１の辺と前記半導体素子の第１の辺と向かい合う前記第１のメモリ素子の辺の平行線によって挟まれる領域に配置されているものとすることである。

また、さらに上記本発明の基本構造を応用して、半導体基板の両面を利用して、メモリへアクセスする素子と複数のメモリ素子を配置することで、さらに高集積化、高性能化を実現している。

本発明は、半導体装置自体のサイズ自由度を獲得することが可能となり、設計再利用の観点からも、半導体装置の品種展開に有効となる。メモリアクセスを行う素子と、複数のメモリ素子を実装した半導体実装基板において、特別な仕組みを必要とすることなく、接続配線長を短縮することができ、かつ、実装面積を縮小するとともに、メモリアクセスを行う素子から複数のメモリ素子への等長配線を実現することが可能となる。また、配線パターンの引き回しが大幅に減少することにより、信号の反射、伝送損失、クロストークノイズ等の発生が解消し、高速度動作に非常に有利となるほか、基板層数の削減も可能となる。

以下、本発明の実施の形態を、図面を参照しながら説明する。

（第１の実施の形態）
図１は本発明の第１の実施の形態に係る半導体集積回路を示している。１０１は複数の素子を集積する半導体基板であり、半導体基板１０１上には、演算処理等を実行するプロセッサ１０２、プロセッサ１０２がデータアクセスをし、データの格納あるいは取得を実行するためのメモリ１０３および１０４が設けられている。これらのプロセッサ１０２、メモリ１０３および１０４は実質的に四角い形状をベースとした立体的形状をしているものである。これらの例としては、正方形もしくは長方形等を底面とした立体的形状が挙げられ、以降の実施の形態における他のメモリも同様である。

この図１に示される半導体集積回路の特徴とするところは、まずプロセッサ１０２のある一辺とその辺に隣接する他の一辺に、メモリ１０３および１０４のある一辺がそれぞれ平行に配置されていることである。これによりプロセッサ１０２からメモリ１０３および１０４へ接続される信号線の配線長を等しくすることができ、メモリへの等長配線を実現することができる。この点に関しては、従来技術で示した図１６の半導体集積回路と同様である。

図１に示される半導体集積回路において、従来技術と異なる特徴は、メモリ１０３の一部がプロセッサ１０２とメモリ１０４に挟まれてなる平行な領域（破線で示される領域）に配置されており、メモリ１０４の一部がプロセッサ１０２とメモリ１０３に挟まされてなる平行な領域（破線で示される領域）に配置されていることである。この配置により、プロセッサ１０２からメモリ１０３および１０４への接続信号線の配線長を等しくしつつ、半導体基板上に配置される素子の集積度を、従来よりも高くすることが可能になる。

上記本発明の素子配置による集積度向上の効果を説明するため、図２および図１７を用いて、その違いを説明する。図２は本発明に係る素子配置を応用した半導体集積回路の素子配置状況であり、図１７は従来技術に基づく半導体集積回路の素子配置の応用例である。図２、１７ともにプロセッサの周辺に複数のメモリを配置した場合の半導体集積回路を示している。

図１７では、プロセッサの各辺と平行にメモリを配置しているが、各メモリは、そのメモリが向かい合うプロセッサの辺に隣接する辺およびその辺と向かい合うメモリによって挟まれてなる平行な領域に、その一部さえも配置されないようになっているので、プロセッサとメモリのサイズによっては、図に示されるように４個のメモリしかプロセッサ周辺に配置することができない。具体的には、メモリのプロセッサに正対する辺の幅がプロセッサのメモリに正対する辺の幅の１／２以上の場合であり、プロセッサのメモリに正対する辺の幅をＭ、メモリのプロセッサに正対する辺の幅をＮとして場合、２Ｎ≧Ｍという関係が成り立つ場合である。

一方、図２に示すような本発明に係る素子配置を応用した半導体集積回路では、プロセッサの各辺と平行に配置される各メモリは、そのメモリが向かい合うプロセッサの辺に隣接する辺およびその辺と向かい合うメモリによって挟まれてなる平行な領域に、その一部が配置されるようにできるので、各メモリのプロセッサに正対する辺の幅がプロセッサのメモリに正対する辺の幅の１／２以上の場合であっても、図に示されるように８個のメモリをプロセッサ周辺に配置することができる。

なお、プロセッサ１０２からメモリへ接続される信号線を図１に示していないが、この信号線の配線パターンは特に限定されるものではない。図３に、図１における半導体集積回路の配線パターンの一例を示す。図３は、図１に示す半導体集積回路を真上から見た図であり、図１と同一の構成には同一符号を付している。図３において、１０５はメモリ１０３へ接続される信号線が接続される専用端子群、１０６はメモリ１０４へ接続される信号線が接続される専用端子群、１０７はメモリ１０３および１０４の両方に接続される信号線が接続される共通端子群である。さらに、１０８はプロセッサ１０２の専用端子群からメモリ１０３へ接続される専用信号線群、１０９はプロセッサ１０２の専用端子群からメモリ１０４へ接続される専用信号線群、１１０はプロセッサ１０２の共通端子群からメモリ１０３および１０４へ接続される共通信号線群である。なお、図３において、共通信号線群１１０は一本の信号線で示しているが、実際には一本の信号線もしくは複数の信号線で構成されていることも可能であり、プロセッサ１０２の角に配置されているが、角の付近の辺であっても構わない。また、これらの信号線には従来技術と同様に、データ信号線、アドレス信号線。制御信号線などが含まれる。以下の実施の形態においても、このような端子および信号線を用いることができる。

以上のように、本発明の第１の実施の形態によれば、複数のメモリシステムを有する半導体集積回路において、高集積化を実現するとともに、メモリアクセスを行う素子から複数のメモリに対しての接続信号線を等長配線とすることが可能である。また、本実施の形態では、メモリを２つ有する半導体集積回路について説明を行ったが、少なくとも２つのメモリを有している半導体集積回路ならば、本発明を応用することが可能であり、以下の実施の形態においても同様である。また、
（第２の実施の形態）
次に、本発明の第２の実施の形態について説明する。本実施の形態は、第１の実施の形態におけるメモリシステムにおいて、複数のメモリを、メモリアクセスを実行する素子とは半導体基板の反対面に配置したことを特徴とする。

図４は、本実施の形態に係る半導体集積回路を示したものである。図４において、図１と異なる点は、メモリ１０３および１０４がプロセッサ１０２と半導体基板１０１における反対側の面に配置されていることである。また、図１と共通する点は、メモリ１０３の一部がプロセッサ１０２とメモリ１０４に挟まれてなる平行な領域に配置されており、メモリ１０４の一部がプロセッサ１０２とメモリ１０３に挟まされてなる平行な領域に配置されていることである。なお、図４（ａ）はこの半導体集積回路を立体的に示した図であり、図４（ｂ）はこの半導体集積回路を側面から示した図である。

このように図４に示した構造をとった半導体集積回路では、半導体基板において、メモリアクセスを行う素子が配置されている側とは反対側の面に複数のメモリを配置するため、メモリアクセスを行う素子と同一面には他の素子を数多く配置することができる。同時に、
半導体基板の反対面にではあるが、第１の実施の形態と同じように、プロセッサ周辺に数多くのメモリを配置することができるので、複数のメモリを等長配線で数多く集積することが実現可能である。

（第３の実施の形態）
次に、本発明の第３の実施の形態について説明する。本実施の形態は、第１の実施の形態におけるメモリシステムにおいて、複数のメモリのうちの一部のメモリを、メモリアクセスを実行する素子とは半導体基板の反対面に配置したことを特徴とする。

図５は、本実施の形態に係る半導体集積回路を示したものである。図５において、図１と異なる点は、メモリ１０４がプロセッサ１０２と半導体基板１０１における反対側の面に配置されていることである。また、図１と共通する点は、メモリ１０３の一部がプロセッサ１０２とメモリ１０４に挟まれてなる平行な領域に配置されており、メモリ１０４の一部がプロセッサ１０２とメモリ１０３に挟まされてなる平行な領域に配置されていることである。なお、図５（ａ）はこの半導体集積回路を立体的に示した図であり、図５（ｂ）はこの半導体集積回路を側面から示した図である。

このように図５に示した構造をとった半導体集積回路では、半導体基板において、メモリアクセスを行う素子が配置されている側とは反対側の面に複数のメモリのうちの一部のメモリを配置するため、メモリアクセスを行う素子と同一面にはメモリ以外の素子もしくは他のメモリ素子を数多く配置することができる。同時に、半導体基板の両面に対して、第１の実施の形態と同じように、プロセッサ周辺に数多くのメモリを配置することができるので、複数のメモリを等長配線で数多く集積することが実現可能である。

（第４の実施の形態）
次に、本発明の第４の実施の形態について説明する。本実施の形態は、第３の実施の形態におけるメモリシステムにおいて、半導体基板のそれぞれ異なる面に配置された複数のメモリが、半導体基板を挟んでその一部を重ならせていることを特徴とする。

図６は、本実施の形態に係る半導体集積回路を示したものである。図６において、図５と異なる点は、プロセッサ１０１の一角付近に配置されたメモリ１０２および１０３が、さらにお互い近くに配置され、半導体基板１０１を挟んでその一部が重なり合っているということである。

このように図６に示した構造をとった半導体集積回路では、半導体基板において、メモリアクセスを行う素子が配置されている側とは反対側の面に複数のメモリのうちの一部のメモリを配置するため、メモリアクセスを行う素子と同一面にはメモリ以外の素子もしくは他のメモリ素子を数多く配置することができる。同時に、半導体基板の両面に配置されるメモリは、互いにその一部が半導体基板を挟んで重なり合っているので、第３の実施の形態で示した半導体集積回路よりさらに多くのメモリを、メモリアクセスを行う素子の周辺に等長配線にて配置することが可能になる。

図７は、本実施の形態に係る半導体集積回路のメモリ配置を応用したものを示す図である。例えば、プロセッサ１０２の周辺に配置されるメモリのプロセッサに正対する辺の幅がＭ、プロセッサ１０２の一辺の幅をＮ、プロセッサと各メモリとの距離をＬとして、２個のメモリのプロセッサ１０２に正対している辺の幅を足し合わせた長さが、プロセッサの一辺とプロセッサ１０２とメモリの距離を２倍したものを足し合わせた長さより大きい場合、すなわち２Ｎ≧Ｍ＋２Ｌとなるような関係が成り立つ場合、第３の実施の形態では、プロセッサ１０２の周辺の一辺に１個のメモリまでしか配置できないが、本実施の形態では、プロセッサ１０２の周辺の一辺に２個のメモリを配置することが可能になる。

（第５の実施の形態）
次に、本発明の第５の実施の形態について説明する。本実施の形態は、第１の実施の形態におけるメモリシステムにおいて、メモリアクセスを行う素子の周辺に配置された複数のメモリに対し、半導体基板の反対面に同様に複数のメモリがさらに配置されることを特徴とする。

図８は、本実施の形態に係る半導体集積回路を示したものである。図８において、図１と異なる点は、メモリ１０３および１０４に対し、半導体基板１０１の反対面に同様にメモリ１０５および１０６が配置されていることである。すなわち、メモリ１０３と１０５は半導体基板１０１を挟んで完全に重なり合っており、メモリ１０４と１０６は半導体基板１０１を挟んで完全に重なり合っている。なお、完全に重なり合っている例を挙げているが、実質的に完全に重なり合っている状態であるならばよい。

このように図８に示した半導体集積回路によれば、半導体基板の両面に複数のメモリを配置するので、第１の実施の形態で示した半導体集積回路より、さらに数多くのメモリをメモリアクセスを行う素子の周辺に配置することが可能である。なお、本実施の形態の半導体集積回路のメモリ配置を応用すれば、例えば図２における半導体集積回路において、メモリ１０３〜１１０に対応する複数のメモリを半導体基板１０１の反対面に配置するということも可能である。

（第６の実施の形態）
次に、本発明の第１〜５の実施の形態の半導体集積回路において、プロセッサ１０２を例にとって説明したメモリアクセスを行う素子の、メモリへ接続される専用信号線および共通信号線の入出力端子の集合群である専用端子群１１１、１１２および共通端子群１１３の端子群の構成例、およびこれらとメモリを接続する専用信号線群１１４、１１５および共通信号線群１１６の構成例を第６の実施の形態として説明する。本実施の形態では、ＢＧＡ等の半導体素子の中心方向に対して外側と内側に複数の端子を有している素子を利用し、またメモリとして向かい合う２辺に端子を備えているものを用いている。

図９は、本発明の第１、３、４の実施の形態における半導体集積回路に利用可能な、プロセッサの端子構成およびメモリと接続される信号線の構成を、半導体集積回路の断面図として示している。プロセッサ１０２とメモリ１０３は半導体基板１０１の同一面に配置されている状態であり、プロセッサ１０２にはメモリ１０３との信号線が入出力されるための端子として、外側に備えられた外側端子１１７と、外側端子１１７よりも内側に備えられた内側端子１１８が構成されている。これら外側端子１１７および内側端子１１８は専用端子群１１１、１１２および共通端子群１１３を構成するものである。外側端子１１７とメモリ１０３は信号線１１９によって接続されている。この信号線１１９は、半導体基板１０１のプロセッサ１０２およびメモリ１０３が配置されている側と同一面側に構成されている。一方、内側端子１１８とメモリ１０３は信号線１２０によって接続されている。この信号線１２０は、半導体基板１０１のプロセッサ１０１およびメモリ１０３が配置されている側とは反対面側に構成されている。

この図９に示す端子構成および配線パターンの特徴とするところは、プロセッサ１０２が各辺と平行に端子を構成するだけでなく、深さ方向に対しても端子を構成しているので、プロセッサの辺の幅に対して数多く端子を有することができるという点と、そのために内側端子１１８とメモリ１０３を接続する信号線１２０は、内側端子１１８から半導体基板１０１を貫通して、プロセッサ１０２が配置されている側とは反対面側のほうに配線され、反対面側を通って、再び半導体基板１０１を貫通してメモリ１０３へと接続されているという点である。

図１０は、図９に示した構成と同様、本発明の第1、３、４の実施の形態における半導体集積回路に利用可能なプロセッサの端子構成およびメモリと接続される信号線の構成を、半導体集積回路の断面図として示している。図１０において、図９と異なる点は、プロセッサ１０２の内側端子１１８とメモリ１０３を接続する信号線が、信号線１２０のように半導体基板の反対面側に配線されるのではなく、図に示されるように信号線１２１として半導体基板の内部を通って配線されているという点である。

この構成によって、半導体基板の片面には信号線を配線しなくても、プロセッサ１０２が外側端子１１７と内側端子１１８のように深さ方向に端子を有することが可能になる。

図１１は、図９に示した構成と同様、本発明の第1、３、４の実施の形態における半導体集積回路に利用可能なプロセッサの端子構成およびメモリと接続される信号線の構成を、半導体集積回路の断面図として示している。図１１において、図９と異なる点は、プロセッサ１０２の外側端子１１７とメモリ１０３を接続する信号線が、信号線１１９のように半導体基板の同一面側に配線されるのではなく、図に示されるように信号線１２１として半導体基板の内部を通って配線されているという点である。

この構成によって、半導体基板上の配線面積を削減できるので、より集積効率の高い半導体集積回路を実現することができる。

図１２は、本発明の第２、３、４の実施の形態における半導体集積回路に利用可能なプロセッサの端子構成およびメモリと接続される信号線の構成を、半導体集積回路の断面図として示している。プロセッサ１０２とメモリ１０４は互いに半導体基板１０１の異なる面に配置されている状態であり、プロセッサ１０２にはメモリ１０４との信号線が入出力されるための端子として、外側に備えられた外側端子１１７と、外側端子１１７よりも内側に備えられた内側端子１１８が構成されている。これら外側端子１１７および内側端子１１８は専用端子群１１１、１１２および共通端子群１１３を構成するものである。外側端子１１７とメモリ１０４は信号線１１９によって接続されている。この信号線１１９は、半導体基板１０１のプロセッサ１０２が配置されている側と同一面側に構成されている。一方内部端子１１８とメモリ１０４は信号線１２０によって接続されている。この信号線１２０は、半導体基板１０１のメモリ１０４が配置されている側と同一面側に構成されている。

この図１２に示す端子構成および配線パターンの特徴とするところは、図９に示すものと同様に、プロセッサ１０２が各辺と平行に端子を構成するだけでなく、深さ方向に対しても端子を構成しているので、プロセッサの辺の幅に対して数多く端子を有することができるという点であり、さらに図９と異なり、プロセッサ１０２とメモリ１０４が互いに半導体基板の異なる面に配置されている場合に対応しているという点である。

図１３は、図１２に示した構成と同様、本発明の第１、３、４の実施の形態における半導体集積回路の断面図として示している。図１３において、図１２と異なる点は、プロセッサ１０２の外側端子１１７とメモリ１０４を接続する信号線が、信号線１１９のように半導体基板のプロセッサと同一面側に配線されるのではなく、図に示されるように信号線１２１として半導体基板の内部を通って配線されているという点である。

この構成によって、半導体基板のプロセッサが配置されている側の面における配線領域の面積を削減できるので、より集積効率の高い半導体集積回路を実現することができる。

図１４は、図１２に示した構成と同様、本発明の第２、３、４の実施の形態における半導体集積回路に利用可能なプロセッサの端子構成およびメモリと接続される信号線の構成を、半導体集積回路の断面図として示している。図１４において、図１２と異なる点は、プロセッサ１０２の内側端子１１８とメモリ１０４を接続する信号線が、信号線１２０のように半導体基板のメモリ１０４と同一面に配線されるのではなく、図に示されるように信号線１２１として半導体基板の内部を通って配線されているという点である。

この構成によって、半導体基板のプロセッサが配置されている側とは反対側の面における配線領域の面積を削減できるので、より集積効率の高い半導体集積回路を実現することができる。

図１５は、本発明の第４、５の実施の形態において利用可能な、プロセッサの端子構成およびメモリと接続される信号線の構成を、半導体集積回路の断面図として示している。

半導体基板上の一方の面には、プロセッサ１０２とプロセッサ１０２と信号線で接続されたメモリ１０３が配置されており、他方の面には、プロセッサ１０２と信号線で接続されたメモリ１０４が配置されている。また、メモリ１０３および１０４は互いに半導体基板１０１を挟んで、その一部もしくは全部が重なり合っている。

プロセッサ１０２には、メモリ１０３と接続される信号線が入出力される、プロセッサ１０２の周辺沿いに設けられた第1端子１２３と、第1端子１２３よりプロセッサ１０２の内部に設けられている第２端子１２４とが構成されており、第1端子１２３とメモリ１０３は信号線１１９を介してメモリ１０３と接続されており、第２端子１２４とメモリ１０３は信号線１２１を介してメモリ１０３と接続されている。信号線１１９は、半導体基板１０１のプロセッサ１０２が配置されている面と同一面上に配線されており、信号線１２１は半導体基板１０１の内部に配線されていることを特徴としている。一方、プロセッサ１０２には、メモリ１０４と接続される信号線が入出力される、プロセッサ１０２の第２端子１２４より内部に設けられている第３端子１２５と、第３端子１２５より内部に設けられている第４端子１２６が構成されており、第３端子１２５とメモリ１０４は信号線１２２を介してメモリ１０４と接続されており、第４端子１２６とメモリ１０４は信号線１２０を介してメモリ１０４と接続されている。信号線１２２は半導体基板１０１の内部に配線されており、信号線１２０は、半導体基板１０１のプロセッサ１０２が配置されている面と異なる面上に配線されていることを特徴とする。

この構成により、半導体基板の両面にメモリが配置され、これらのメモリが半導体基板を挟んで重なり合っている場合に、配線領域の面積を削減でき、より集積度の高い半導体集積回路を実現することができる。

なお、本発明の各実施の形態では、１０２をプロセッサとしているが、これに限定されることはなく、メモリ１０３および１０４へのデータアクセスを行う素子であれば構わない。また、本発明の各実施の形態に係る半導体集積回路は、１チップ上に複数の半導体素子を配置している状態でパッケージングするものも含むし、各半導体素子をそれぞれパッケージングしたものを半導体基板に配置するものも含むことができる。パッケージの形態は、特に限定されるものではない。

本発明にかかる半導体装置および半導体実装基板は、メモリシステム等において有用である。また、半導体装置と、複数の同じ半導体装置からなるシステムを構成するような場合にも応用できる。

また、このようなメモリシステムを搭載した幅広い分野の組み込み機器において利用されることが予測される。

本発明の第１の実施の形態に係る半導体集積回路図本発明の第１の実施の形態に係る半導体集積回路の応用図本発明の第１の実施の形態に係る半導体集積回路の配線パターン図本発明の第２の実施の形態に係る半導体集積回路図本発明の第３の実施の形態に係る半導体集積回路図本発明の第４の実施の形態に係る半導体集積回路図本発明の第４の実施の形態に係る半導体集積回路の応用図本発明の第５の実施の形態に係る半導体集積回路図本発明の半導体集積回路の配線断面図（１）本発明の半導体集積回路の配線断面図（２）本発明の半導体集積回路の配線断面図（３）本発明の半導体集積回路の配線断面図（４）本発明の半導体集積回路の配線断面図（５）本発明の半導体集積回路の配線断面図（６）本発明の半導体集積回路の配線断面図（７）従来の半導体集積回路図従来の半導体集積回路の応用図

符号の説明

１０１半導体基板
１０２プロセッサ
１０３、１０４、１０５、１０６、１０７、１０８、１０９、１１０メモリ
１１１、１１２専用端子群
１１３共通端子群
１１４、１１５専用信号線群
１１６共通端子群
１１７外側端子
１１８内側端子
１１９、１２０、１２１、１２２信号線
１２３データ信号線
１２４アドレス信号線
１２５制御信号線

Claims

半導体基板上の同一面に四角形構造の第１、第２のメモリ素子と、前記第１、第２のメモリ素子にアクセス可能な四角形構造の半導体素子とを備えた半導体装置であって、
前記半導体素子の第１の辺と平行に前記第１のメモリ素子が配置され、前記半導体素子の第１の辺に隣接する第２の辺と平行に前記第２のメモリ素子が配置され、前記第１のメモリ素子の一部は、前記半導体素子の第２の辺および前記半導体素子の第２の辺と向かい合う前記第２のメモリ素子の辺の平行線によって挟まれる領域に配置されており、前記第２のメモリ素子の一部は、前記半導体素子の第１の辺および前記半導体素子の第１の辺と向かい合う前記第１のメモリ素子の辺の平行線によって挟まれる領域に配置されていることを特徴とする半導体装置。
半導体基板の一方の面に四角形構造の第１、第２のメモリ素子と、前記半導体基板の他方の面に前記第１、第２のメモリ素子にアクセス可能な四角形構造の半導体素子とを備えた半導体装置であって、
前記半導体素子の第１の辺と平行に前記第１のメモリ素子が配置され、前記半導体素子の第１の辺に隣接する第２の辺と平行に前記第２のメモリ素子が配置され、前記第１のメモリ素子の一部は、前記半導体素子の第２の辺および前記半導体素子の第２の辺と向かい合う前記第２のメモリ素子の辺の平行線によって挟まれる領域に配置されており、前記第２のメモリ素子の一部は、前記半導体素子の第１の辺および前記半導体素子の第１の辺と向かい合う前記第１のメモリ素子の辺の平行線によって挟まれる領域に配置されていることを特徴とする半導体装置。
半導体基板の一方の面に四角形構造の第１のメモリ素子と、前記半導体基板の他方の面に第２のメモリ素子と、前記第１、第２のメモリ素子にアクセス可能な四角形構造の半導体素子とを備えた半導体装置であって、
前記半導体素子の第１の辺と平行に前記第１のメモリ素子が配置され、前記半導体素子の第１の辺に隣接する第２の辺と平行に前記第２のメモリ素子が配置され、前記第１のメモリ素子の一部は、前記半導体素子の第２の辺および前記半導体素子の第２の辺と向かい合う前記第２のメモリ素子の辺の平行線によって挟まれる領域に配置されており、前記第２のメモリ素子の一部は、前記半導体素子の第１の辺および前記半導体素子の第１の辺と向かい合う前記第１のメモリ素子の辺の平行線によって挟まれる領域に配置されていることを特徴とする半導体装置。
前記第１のメモリ素子の一部と前記第２のメモリ素子の一部は前記半導体基板を挟んで重なり合っていることを特徴とする請求項３記載の半導体装置。
前記半導体基板の前記半導体素子が配置されている面とは異なる面に、前記半導体素子がアクセスすることが可能な第３、第４のメモリ素子をさらに備え、
前記第１、第２、第３、第４のメモリ素子は同様の形状をしており、前記第１のメモリ素子と前記第３のメモリ素子は互いに全体が前記半導体基板を挟んで重なり合っており、前記第２のメモリ素子と前記第４のメモリ素子は互いに全体が前記半導体基板を挟んで重なり合っていることを特徴とする請求項１記載の半導体装置。
前記半導体素子は、前記第１および第２のメモリ素子へ接続される共通信号線が接続される共通端子と、前記第１のメモリ素子へ接続される第１の専用信号線が接続される第１の専用端子と、前記第２のメモリ素子へ接続される第２の専用信号線が接続される第２の専用端子を備えることを特徴とする請求項１から５記載の半導体装置。
前記第１の専用端子は前記第１の辺沿いに備えられ、前記第２の専用端子は前記第２の辺沿いに備えられ、前記共通端子は前記第１および第２の専用端子よりも前記半導体素子の第１の辺および第２の辺に挟まれた角に近い第１の辺沿いおよび第２の辺沿い、もしくは第１の辺および第２の辺に挟まれた角に備えられていることを特徴とする請求項６記載の半導体装置。
前記共通信号線および第１の専用信号線および第２の専用信号線はそれぞれ複数の信号線から構成され、前記共通端子および第１の専用端子および第２の専用端子はそれぞれ複数の端子から構成されることを特徴とする請求項７記載の半導体装置。
前記共通端子は、前記半導体素子の周辺沿いに備えられた外側端子と、前記半導体素子の中心方向に対して前記外側端子より内側に備えられた内側端子とで構成されていることを特徴とする請求項８記載の半導体装置。
前記第１の専用端子および前記第２の専用端子は、前記半導体素子の周辺沿いに備えられた外側端子と、前記半導体素子の中心方向に対して前記外側端子より内側に備えられた内側端子とで構成されていることを特徴とする請求項８記載の半導体装置。
前記半導体素子は、前記第１のメモリ素子へ接続される複数の専用信号線が接続される複数の専用端子を備え、前記複数の専用端子は、前記半導体素子の周辺沿いに備えられた外側端子と、前記半導体素子の中心方向に対して前記外側端子より内側に備えられた内側端子とで構成されており、前記外側端子に接続される専用信号線は、前記半導体基板の前記半導体素子が配置される面と同一面に配線されて前記第１のメモリ素子に接続され、前記内側端子に接続される専用信号線は、前記半導体基板の前記半導体素子が配置される面とは異なる面に配線されて前記第１のメモリ素子に接続されることを特徴とする請求項１、３もしくは４記載の半導体集積回路。
前記半導体素子は、前記第１のメモリ素子へ接続される複数の専用信号線が接続される複数の専用端子を備え、前記複数の専用端子は、前記半導体素子の周辺沿いに備えられた外側端子と、前記半導体素子の中心方向に対して前記外側端子より内側に備えられた内側端子とで構成されており、前記外側端子に接続される専用信号線は、前記半導体基板の前記半導体素子が配置される面と同一面に配線されて前記第１のメモリ素子に接続され、前記内側端子に接続される専用信号線は、前記半導体基板の内部に配線されて前記第１のメモリ素子に接続されることを特徴とする請求項１、３もしくは４記載の半導体集積回路。
前記半導体素子は、前記第１のメモリ素子へ接続される複数の専用信号線が接続される複数の専用端子を備え、前記複数の専用端子は、前記半導体素子の周辺沿いに備えられた外側端子と、前記半導体素子の中心方向に対して前記外側端子より内側に備えられた内側端子とで構成されており、前記外側端子に接続される専用信号線は、前記半導体基板の内部に配線されて前記第１のメモリ素子に接続され、前記内側端子に接続される専用信号線は、前記半導体基板の内部を介して配線されて前記第１のメモリ素子に接続され、前記内側端子に接続される専用信号線は、前記半導体基板の前記半導体素子が配置される面とは異なる面に配線されて前記第１のメモリ素子に接続されることを特徴とする請求項１、３もしくは４記載の半導体集積回路。
前記半導体素子は、前記第２のメモリ素子へ接続される複数の専用信号線が接続される複数の専用端子を備え、前記複数の専用端子は、前記半導体素子の周辺沿いに備えられた外側端子と、前記半導体素子の中心方向に対して前記外側端子より内側に備えられた内側端子とで構成されており、前記外側端子に接続される専用信号線は、前記半導体基板の前記半導体素子が配置される面と同一面に配線されて前記第２のメモリ素子に接続され、前記内側端子に接続される専用信号線は、前記半導体基板の前記半導体素子が配置される面とは異なる面に配線されて前記第２のメモリ素子に接続されることを特徴とする請求項２、３もしくは４記載の半導体集積回路。
前記半導体素子は、前記第２のメモリ素子へ接続される複数の専用信号線が接続される複数の専用端子を備え、前記複数の専用端子は、前記半導体素子の周辺沿いに備えられた外側端子と、前記半導体素子の中心方向に対して前記外側端子より内側に備えられた内側端子とで構成されており、前記外側端子に接続される専用信号線は、前記半導体基板の前記半導体素子が配置される面と同一面に配線されて前記第２のメモリ素子に接続され、前記内側端子に接続される専用信号線は、前記半導体基板の内部を介して配線されて前記第２のメモリ素子に接続されることを特徴とする請求項２、３もしくは４記載の半導体集積回路。
前記半導体素子は、前記第２のメモリ素子へ接続される複数の専用信号線が接続される複数の専用端子を備え、前記複数の専用端子は、前記半導体素子の周辺沿いに備えられた外側端子と、前記半導体素子の中心方向に対して前記外側端子より内側に備えられた内側端子とで構成されており、前記外側端子に接続される専用信号線は、前記半導体基板の内部を介して配線されて前記第２のメモリ素子に接続され、前記内側端子に接続される専用信号線は、前記半導体基板の前記半導体素子が配置される面とは異なる面に配線されて前記第２のメモリ素子に接続されることを特徴とする請求項２、３もしくは４記載の半導体集積回路。
前記半導体素子は、前記第１および第３のメモリ素子へ接続される複数の専用信号線が接続される複数の専用端子を備え、前記複数の専用端子は、前記半導体素子の周辺沿いに備えられた第１の端子と、前記半導体素子の中心方向に対して前記第１の端子より内側に備えられた第２の端子と、前記半導体素子の中心方向に対して前記第２の端子より内側に備えられた第３の端子と、前記半導体素子の中心方向に対して前記第３の端子より内側に備えられた第４の端子とで構成されており、前記第１の端子に接続される専用信号線は、前記半導体基板の前記半導体素子が配置される面と同一面に配線されて前記第１のメモリ素子に接続され、前記第２の端子に接続される専用信号線は、前記半導体基板の内部を介して配線されて前記第１のメモリ素子に接続され、前記第３の端子に接続される専用信号線は、前記半導体基板の内部を介して配線されて前記第３のメモリ素子に接続され、前記第４の端子に接続される専用信号線は、前記半導体基板の前記半導体素子が配置される面とは異なる面に配線されて前記第３のメモリ素子に接続されることを特徴とする請求５記載の半導体集積回路。