JP7282523B2 - プリント回路板、プリント配線板、電子機器、及びカメラ - Google Patents

Description

本発明は、複数の受信端子を有する素子と複数の送信端子を有する素子とが設けられるプリント配線板を備えたプリント回路板に関する。

プリント回路板の一例であるメモリシステムは、複数の送信端子を有する素子の一例であるメモリコントローラと、複数の受信端子を有する素子の一例であるメモリデバイスと、これらが実装されるプリント配線板と、を備えている。

メモリコントローラの送信端子とメモリデバイスの受信端子とは、プリント配線板におけるバス配線で電気的に接続されている。メモリコントローラは、アドレス信号及びコマンド信号を、バス配線を介してメモリデバイスに送信することで、メモリデバイスを制御する。

また、メモリコントローラ及びメモリデバイスは、データ信号を送受信するデータ端子を有し、メモリコントローラのデータ端子とメモリデバイスのデータ端子とがプリント配線板のデータ信号線で電気的に接続されている。

高機能な電子機器では、大容量のデータを処理する必要がある。特許文献１に記載の電子機器では、２つのメモリデバイスを備えることで、大容量のデータを処理することが可能となっている。特許文献１に記載の２つのメモリデバイスは、Ｔ分岐配線で構成されたバス配線によってメモリコントローラに電気的に接続されている。

特開２００８－１７１９５０号公報

しかし、従来のプリント配線板においては、バス配線を構成する複数の配線の各々を互いに同じ構成とし、これら複数の配線を幅方向に並べて配列していたため、プリント配線板が大型化していた。そのためプリント回路板が大型化し、プリント回路板が搭載される電子機器も大型化していた。

そこで、本発明は、プリント配線板、即ちプリント回路板を小型化することを目的とする。

本開示の第１態様は、互いに間隔をあけて配置された第１層及び第２層を含むプリント配線板と、前記プリント配線板に設けられた第１素子と、第２素子と、第３素子と、を備え、前記プリント配線板は、前記第１素子と、前記第２素子及び前記第３素子とを電気的に接続する複数の第１配線と、前記第１素子と、前記第２素子及び前記第３素子とを電気的に接続し、前記第１配線と異なる複数の第２配線と、を有し、前記複数の第１配線は各々、前記第１層及び第２層に跨って配置され、前記プリント配線板の主面に垂直な方向からの平面視で、前記第１素子が位置する第１領域、前記第２素子が位置する第２領域、及び前記第３素子が位置する第３領域の外側である、前記第２領域と前記第３領域との間に配置された第１ヴィア導体と、前記第１層に配置され、前記平面視で、前記第１ヴィア導体から前記第１領域に向かって延びる第１導体パターンと、を有し、前記複数の第２配線は各々、前記第１層及び第２層に跨って配置され、前記平面視で、前記第１、第２及び第３領域の外側である、前記第２領域と前記第３領域との間に配置された第２ヴィア導体と、前記第２層に配置され、前記平面視で、前記第２ヴィア導体から前記第１領域に向かって延びる第２導体パターンと、を有し、前記平面視で、複数の前記第１導体パターンが配置される第４領域は、複数の前記第２導体パターンが配置される第５領域と重なるように配置されていることを特徴とするプリント回路板である。
本開示の第２態様は、互いに間隔をあけて配置された第１層及び第２層を含み、主面に垂直な方向からの平面視で、第１素子が配置される第１領域、第２素子が配置される第２領域、及び第３素子が配置される第３領域が存在するプリント配線板であって、前記第１素子と、前記第２素子及び前記第３素子とを電気的に接続するための複数の第１配線と、前記第１素子と、前記第２素子及び前記第３素子とを電気的に接続し、前記第１配線と異なる複数の第２配線と、を備え、前記複数の第１配線は各々、前記第１層及び第２層に跨って配置され、前記平面視で、前記第１、第２及び第３領域の外側である、前記第２領域と前記第３領域との間に配置された第１ヴィア導体と、前記第１層に配置され、前記平面視で、前記第１ヴィア導体から前記第１領域に向かって延びる第１導体パターンと、を有し、前記複数の第２配線は各々、前記第１層及び第２層に跨って配置され、前記平面視で、前記第１、第２及び第３領域の外側である、前記第２領域と前記第３領域との間に配置された第２ヴィア導体と、前記第２層に配置され、前記平面視で、前記第２ヴィア導体から前記第１領域に向かって延びる第２導体パターンと、を有し、前記平面視で、複数の前記第１導体パターンが配置される第４領域は、複数の前記第２導体パターンが配置される第５領域と重なるように配置されていることを特徴とするプリント配線板である。

本発明によれば、プリント配線板、即ちプリント回路板を小型化することができる。

（ａ）は第１実施形態に係る電子機器の一例としてのネットワークカメラの正面図である。（ｂ）は第１実施形態に係る電子機器の一例としてのネットワークカメラの側面図である。 第１実施形態に係るネットワークカメラのブロック図である。 第１実施形態に係るプリント回路板の断面図である。 （ａ）は第１実施形態に係るメモリコントローラ及びメモリデバイスの模式図である。（ｂ）は第１実施形態に係る第１配線及び第２配線の模式図である。 （ａ）は第１実施形態に係る第１配線の模式図である。（ｂ）は第１実施形態に係る第２配線の模式図である。 （ａ）は第１実施形態に係る第１配線の一部分を模式的に表した斜視図である。（ｂ）は第１実施形態に係る第２配線の一部分を模式的に表した斜視図である。（ｃ）は第１実施形態に係る第１及び第２配線の一部分を模式的に表した斜視図である。 実施例１のアドレス／コマンド信号線を示す平面図である。 実施例１のアドレス／コマンド信号線を示す斜視図である。 （ａ）は実施例２の信号のシミュレーション波形図である。（ｂ）は実施例２の信号のシミュレーション波形図である。 （ａ）は第２実施形態に係る第１配線及び第２配線の模式図である。（ｂ）は第２実施形態に係る第１配線の模式図である。（ｃ）は第２実施形態に係る第２配線の模式図である。 （ａ）は第２実施形態に係る第１配線の一部分を模式的に表した斜視図である。（ｂ）は第２実施形態に係る第２配線の一部分を模式的に表した斜視図である。 実施例３のアドレス／コマンド信号線を示す平面図である。 実施例３のアドレス／コマンド信号線を示す斜視図である。 （ａ）は実施例３の信号のシミュレーション波形図である。（ｂ）は実施例３の信号のシミュレーション波形図である。 （ａ）は比較例の配線の模式図である。（ｂ）は比較例の配線の模式図である。（ｃ）は比較例の配線の模式図である。 比較例１のアドレス／コマンド信号線を示す平面図である。 比較例１のアドレス／コマンド信号線を示す斜視図である。 （ａ）は比較例２の信号のシミュレーション波形図である。（ｂ）は比較例２の信号のシミュレーション波形図である。

以下、本発明を実施するための形態を、図面を参照しながら詳細に説明する。
［第１実施形態］
図１（ａ）は、第１実施形態に係る電子機器の一例としてのネットワークカメラ５００の正面図、図１（ｂ）は、第１実施形態に係る電子機器の一例としてのネットワークカメラ５００の側面図である。ネットワークカメラ５００は、回転ベース５０１と、回転ベース５０１上に設けられた一対の支持台５０２と、一対の支持台５０２に支持された筐体であるレンズ枠５０３と、レンズ枠５０３の前部に設けられたレンズ鏡筒であるレンズユニット５０４とを有する。回転ベース５０１の後部には、電源端子５０５が配置されている。レンズユニット５０４の姿勢は、回転ベース５０１に対して可変である。ネットワークカメラ５００は、不図示のリモートコントローラにより直接又はネットワークを介して遠隔操作され、レンズユニット５０４の向き、ズーミング又はフォーカシング等をすることが可能である。

図２は、第１実施形態に係るネットワークカメラ５００のブロック図である。ネットワークカメラ５００は、デジタルカメラであり、撮像素子６００と、撮像素子６００にケーブル７００によって電気的に接続されたプリント回路板１００と、を備える。プリント回路板１００は、プリント配線板２００を有する。プリント回路板１００は、第１素子の一例であるメモリコントローラ３０１と、第２素子の一例であるメモリデバイス３１１と、第３素子の一例であるメモリデバイス３１２と、を有する。メモリデバイス３１１とメモリデバイス３１２とは、同じ構成のメモリデバイスである。メモリデバイス３１１，３１２は、例えばＤＤＲ（Double Data Rate）４のメモリである。プリント回路板１００は、コネクタ３０２、ブリッジチップ３０３、及びＬＡＮ（Local Area Network）用チップ３０４を有する。メモリコントローラ３０１、メモリデバイス３１１，３１２、コネクタ３０２、ブリッジチップ３０３、及びＬＡＮ用チップ３０４は、プリント配線板２００に実装されている。

撮像素子６００とコネクタ３０２とは、フレキシブルフラットケーブルなどのケーブル７００で電気的に接続されている。コネクタ３０２とブリッジチップ３０３とは、プリント配線板２００の配線で電気的に接続されている。ブリッジチップ３０３とメモリコントローラ３０１とは、プリント配線板２００の配線で電気的に接続されている。メモリコントローラ３０１とＬＡＮ用チップ３０４とは、プリント配線板２００の配線で電気的に接続されている。メモリコントローラ３０１と、２つのメモリデバイス３１１，３１２とは、プリント配線板２００の配線で電気的に接続されている。

撮像素子６００は、図１（ａ）及び図１（ｂ）に示すレンズユニット５０４に近接してレンズ枠５０３の内部に配置されている。撮像素子６００は、イメージセンサであり、撮像画像を示す画像データ信号を出力する。撮像素子６００は、例えばＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサ又はＣＣＤ（Charge Coupled Device）イメージセンサである。

ブリッジチップ３０３は、撮像素子６００が出力する信号をメモリコントローラ３０１にて処理可能な信号に変換する必要がある場合に設けられる部材である。メモリコントローラ３０１にて撮像素子６００の出力信号をそのまま処理することができる場合には、ブリッジチップ３０３は省略可能である。

メモリコントローラ３０１及びメモリデバイス３１１，３１２は、各々１つの半導体パッケージで構成されている。メモリコントローラ３０１とメモリデバイス３１１とは、画像データ信号の送受信が可能となるように、プリント配線板２００のデータ信号線で電気的に接続されている。メモリコントローラ３０１とメモリデバイス３１２とは、画像データ信号の送受信が可能となるように、プリント配線板２００のデータ信号線で電気的に接続されている。

更に、メモリコントローラ３０１とメモリデバイス３１１，３１２とは、プリント配線板２００の複数の配線からなるバス配線であるアドレス／コマンド信号線で電気的に接続されている。メモリコントローラ３０１は、アドレス／コマンド信号線を介して、２つのメモリデバイス３１１，３１２に、アドレス信号及びコマンド信号をパラレル伝送方式により送信する。メモリコントローラ３０１から送信されたアドレス信号及びコマンド信号は、アドレス／コマンド信号線を通じて２つのメモリデバイス３１１，３１２に共に受信される。各メモリデバイス３１１，３１２は、アドレス信号及びコマンド信号に従って、データの記憶、消去などの処理を行う。

メモリコントローラ３０１は、メモリデバイス３１１，３１２又はブリッジチップ３０３から取得した画像データ信号を、ＬＡＮ用チップ３０４に送信する。ＬＡＮ用チップ３０４は、不図示のＬＡＮケーブル等を通じて、ネットワークカメラ５００の外部に送信することが可能である。

図３は、第１実施形態に係るプリント回路板１００の断面図である。図３には、図２に示すメモリデバイス３１１，３１２のうちメモリデバイス３１１のみ図示している。プリント配線板２００は、絶縁性を有する基材（例えばエポキシ樹脂）と、配線を構成する導電性を有する導体（例えば銅）と、を有する。配線は基材に設けられている。

プリント配線板２００は、６つの配線層２０１，２０２，２０３，２０４，２０５，２０６を有する積層基板である。６つの配線層２０１～２０６は、プリント配線板２００の主面に対して垂直な方向であり積層方向でもあるＺ方向に、互いに間隔を空けて配置されている。配線層２０１～２０６は、Ｚ方向の一方から他方に向かって、配線層２０１、配線層２０２、配線層２０３、配線層２０４、配線層２０５、配線層２０６の順に配置されている。配線層２０１，２０６は、主面、即ち実装面である表層であり、配線層２０１と配線層２０６との間にある配線層２０２～２０５は、内層である。なお、配線層２０１，２０６上には、不図示のソルダーレジストが配置されていてもよい。

各配線層２０１～２０６には、配線を構成する銅箔などの導体パターン２７０が配置され、配線層２０１～２０６間には、配線を構成するヴィア導体２６０が配置されている。ヴィア導体２６０とは、ヴィアに配置された導体である。本実施形態では、ヴィア導体２６０は、ビルドアップヴィアである。なお、図３においては、データ信号線やアドレス／コマンド信号線を正確に図示したものではなく、配線層２０１～２０６を説明するためにプリント配線板２００の断面を模式的に図示している。

メモリコントローラ３０１、メモリデバイス３１１、及び図２に示すメモリデバイス３１２は、一対の表層である配線層２０１，２０６のうち、配線層２０１に共に実装されている。なお、２つのメモリデバイス３１１，３１２は、共に配線層２０１に実装されているのが好ましいが、一方が配線層２０１、他方が配線層２０６に実装されていてもよい。また、メモリコントローラ３０１は、２つのメモリデバイス３１１，３１２と同じ配線層２０１に実装されているのが好ましいが、配線層２０６に実装されていてもよい。

配線層２０６には、コンデンサや抵抗器等の部品が実装されている。配線層２０２，２０５は、主にグラウンドとなる導体パターンが配置される層である。第１層である配線層２０３は、第２層である配線層２０４に対して相対的に配線層２０１に近い層である。配線層２０３，２０４は、主にデータ信号線やアドレス／コマンド信号線などの信号線となる導体パターンが配置される層である。

メモリコントローラ３０１及びメモリデバイス３１１，３１２の各々は、複数の信号端子、複数の電源端子及び複数のグラウンド端子を有する。メモリコントローラ３０１及びメモリデバイス３１１，３１２の各端子は、ＢＧＡ（Ball Grid Array）の構造である。メモリコントローラ３０１及びメモリデバイス３１１，３１２は、はんだ付けによりプリント配線板２００に接合される。

図４（ａ）は、第１実施形態に係るプリント回路板１００をＺ方向に視たときのメモリコントローラ３０１及びメモリデバイス３１１，３１２の模式図である。図４（ｂ）は、第１実施形態に係るプリント回路板１００をＺ方向に視たときのプリント配線板２００の配線の模式図である。

図４（ａ）に示すように、メモリデバイス３１１とメモリデバイス３１２とは、Ｚ方向に対して直交するＸ方向に間隔を空けて配置されている。また、メモリコントローラ３０１は、Ｘ方向及びＺ方向に対して直交するＹ方向にメモリデバイス３１１，３１２と間隔を空けて配置されている。

メモリコントローラ３０１は、信号端子として、複数の第１送信端子である４つの送信端子３５１と、複数の第２送信端子である４つの送信端子３５２と、を有する。メモリデバイス３１１は、信号端子として、複数の第１受信端子である４つの受信端子３６１と、複数の第２受信端子である４つの受信端子３６２と、を有する。メモリデバイス３１２は、信号端子として、複数の第３受信端子である４つの受信端子３６３と、複数の第４受信端子である４つの受信端子３６４と、を有する。即ち、メモリコントローラ３０１は、８つの送信端子を有し、８ビットのアドレス信号及びコマンド信号を送信することができる。メモリデバイス３１１，３１２は、それぞれ８つの受信端子を有し、８ビットのアドレス信号及びコマンド信号を受信することができる。なお、図４（ａ）において、メモリコントローラ３０１は、送信端子３５１，３５２以外の端子の図示を省略している。メモリデバイス３１１，３１２も、受信端子３６１，３６２，３６３，３６４以外の端子の図示を省略している。なお、メモリコントローラ３０１の送信端子の数、メモリデバイス３１１の受信端子の数、及びメモリデバイス３１２の受信端子の数は、８つに限定するものではない。

図４（ｂ）には、プリント配線板２００の配線層２０３及び配線層２０４が図示されている。図４（ｂ）において、配線層２０３に配置された導体パターンを実線、配線層２０４に配置された導体パターンを破線で図示している。プリント配線板２００は、図４（ａ）に示す送信端子３５１と受信端子３６１，３６３とを電気的に接続する、複数の第１配線である４つの配線２５１を有する。プリント配線板２００は、図４（ａ）に示す送信端子３５２と受信端子３６２，３６４とを電気的に接続する、複数の第２配線である４つの配線２５２を有する。これら８つの配線２５１，２５２で、アドレス信号及びコマンド信号の伝送路、即ちバス配線であるアドレス／コマンド信号線２５０が構成されている。なお、アドレス／コマンド信号線２５０を構成する配線の数は８つに限定するものではない。アドレス／コマンド信号線２５０を構成する配線の数は、メモリコントローラ３０１の送信端子の数、メモリデバイス３１１の受信端子の数、及びメモリデバイス３１２の受信端子の数に対応させればよい。

プリント配線板２００において、図４（ａ）に示すメモリコントローラ３０１をＺ方向に投影したときの第１領域を領域Ｒ１とする。メモリコントローラ３０１は、Ｚ方向に視て（平面視で）、プリント配線板２００の領域Ｒ１の位置に配置されている。プリント配線板２００において、図４（ａ）に示すメモリデバイス３１１をＺ方向に投影したときの第２領域を領域Ｒ２とする。メモリデバイス３１１は、Ｚ方向に視て、プリント配線板２００の領域Ｒ２の位置に配置されている。プリント配線板２００において、図４（ａ）に示すメモリデバイス３１２をＺ方向に投影したときの第３領域を領域Ｒ３とする。メモリデバイス３１２は、Ｚ方向に視て、プリント配線板２００の領域Ｒ３の位置に配置されている。

図５（ａ）は、第１実施形態に係るプリント回路板１００をＺ方向に視たときのプリント配線板２００の配線２５１の模式図である。図５（ｂ）は、第１実施形態に係るプリント回路板１００をＺ方向に視たときのプリント配線板２００の配線２５２の模式図である。図４（ｂ）と同様に、図５（ａ）及び図５（ｂ）には、プリント配線板２００の配線層２０３及び配線層２０４が図示されている。図４（ｂ）と同様に、図５（ａ）及び図５（ｂ）において、配線層２０３に配置された導体パターンを実線、配線層２０４に配置された導体パターンを破線で図示している。

図５（ａ）に示すように、各配線２５１は、図４（ａ）に示すメモリコントローラ３０１から延びる主配線２８０と、主配線２８０から２つに分岐して図４（ａ）に示すメモリデバイス３１１，３１２に延びる分岐配線２８１，２８２とを有する。主配線２８０の一端は、図４（ａ）に示すメモリコントローラ３０１の送信端子３５１に接続されている。主配線２８０の他端は、分岐配線２８１の一端、及び分岐配線２８２の一端に接続されている。分岐配線２８１の他端は、図４（ａ）に示すメモリデバイス３１１の受信端子３６１に接続されている。分岐配線２８２の他端は、図４（ａ）に示すメモリデバイス３１２の受信端子３６３に接続されている。このように、各配線２５１は、いわゆるＴ分岐構造となっている。

図５（ｂ）に示すように、各配線２５２は、図４（ａ）のメモリコントローラ３０１から延びる主配線２８５と、主配線２８５から２つに分岐して図４（ａ）に示すメモリデバイス３１１，３１２に延びる分岐配線２８６，２８７とを有する。主配線２８５の一端は、図４（ａ）に示すメモリコントローラ３０１の送信端子３５２に接続されている。主配線２８５の他端は、分岐配線２８６の一端、及び分岐配線２８７の一端に接続されている。分岐配線２８６の他端は、図４（ａ）に示すメモリデバイス３１１の受信端子３６２に接続されている。分岐配線２８７の他端は、図４（ａ）に示すメモリデバイス３１２の受信端子３６４に接続されている。このように、各配線２５２は、いわゆるＴ分岐構造となっている。

以下、各配線２５１及び各配線２５２について具体的に説明する。図５（ａ）に示すように、各配線２５１は、Ｚ方向に視て領域Ｒ１，Ｒ２，Ｒ３の外側に配置された第１ヴィア導体であるヴィア導体２６１を有する。ヴィア導体２６１は、図３に示す配線層２０３と配線層２０４とに跨って配置されている。図５（ｂ）に示すように、各配線２５２は、Ｚ方向に視て領域Ｒ１，Ｒ２，Ｒ３の外側に配置された第２ヴィア導体であるヴィア導体２６２を有する。ヴィア導体２６２は、図３に示す配線層２０３と配線層２０４とに跨って配置されている。本実施形態では、ヴィア導体２６１は、分岐配線２８２に含まれ、ヴィア導体２６２は、分岐配線２８６に含まれる。

図５（ａ）に示す各配線２５１の主配線２８０は、Ｚ方向に視て、ヴィア導体２６１から領域Ｒ１に向かって延びる第１導体パターンである導体パターン２７１を有する。本実施形態では、導体パターン２７１は、Ｚ方向に視て、ヴィア導体２６１から領域Ｒ１の内側まで延びる。図５（ｂ）に示す各配線２５２の主配線２８５は、Ｚ方向に視て、ヴィア導体２６２から領域Ｒ１に向かって延びる第２導体パターンである導体パターン２７２を有する。本実施形態では、導体パターン２７２は、Ｚ方向に視て、ヴィア導体２６２から領域Ｒ１の内側まで延びる。図５（ａ）に示す導体パターン２７１は、配線層２０３に配置され、図５（ｂ）に示す導体パターン２７２は、配線層２０３とは異なる配線層２０４に配置されている。導体パターン２７１と導体パターン２７２とが異なる層に配置されているので、導体パターン２７１と導体パターン２７２とは、主配線２８０，２８５の幅方向、即ち図４（ｂ）に示すＸ方向に広がって配置されるのを抑制することができる。これにより、プリント配線板２００を小型化することができる。よって、プリント回路板１００を小型化することができ、ひいては、図１（ａ）及び図１（ｂ）に示すネットワークカメラ５００を小型化することができる。

各配線２５１が導体パターン２７１を有し、各配線２５２が導体パターン２７２を有するので、本実施形態では、図５（ａ）に示す複数（４つ）の導体パターン２７１と、図５（ｂ）に示す複数（４つ）の導体パターン２７２とが存在することになる。図５（ａ）に示す各導体パターン２７１は、その一部分であって、Ｙ方向に直線状に延びる部分２７１－１を有する。図５（ｂ）に示す各導体パターン２７２は、その一部分であって、Ｙ方向に直線状に延びる部分２７２－１を有する。なお、図５（ａ）および図５（ｂ）において、部分２７１－１と部分２７２－１は全て直線状となっているが、必ずしも直線状である必要はない。

図５（ａ）に示すＹ方向に延びる複数の部分２７１－１は、Ｘ方向に互いに間隔を空けて配置されている。図５（ｂ）に示すＹ方向に延びる複数の部分２７２－１は、Ｘ方向に互いに間隔を空けて配置されている。Ｚ方向に視て、複数の部分２７１－１が配置される第４領域を領域Ｒ４とする。領域Ｒ４は、複数の部分２７１－１のうち、Ｘ方向に互いに最も離れた２つの間の領域である。Ｚ方向に視て、複数の部分２７２－１が配置される第５領域を領域Ｒ５とする。領域Ｒ５は、複数の部分２７２－１のうち、Ｘ方向に互いに最も離れた２つの間の領域である。なお、図４（ｂ）において、説明の都合上、領域Ｒ４およびＲ５はわずかにＸ方向にずらして作図している。

図４（ｂ）に示すように、Ｚ方向に視て、領域Ｒ４と領域Ｒ５とは、一部又は全部、本実施形態では全部が重なっている。領域Ｒ４と領域Ｒ５との一部が重なる場合は、半分以上が重なるのが好ましい。導体パターン２７１が配線層２０３、導体パターン２７２が配線層２０４にそれぞれ配置されているため、Ｚ方向に視て、領域Ｒ４と領域Ｒ５とを重ねることができる。これにより、プリント配線板２００を小型化することができる。

なお、複数の配線２５１のうちのいずれか１つと、複数の配線２５２のうちのいずれか１つとについて着目すれば、Ｚ方向から視て、部分２７１－１と部分２７２－１との一部又は全部が重なるようにすればよい。部分２７１－１と部分２７２－１との一部が重なる場合は、半分以上が重なるのが好ましい。なお、図４（ｂ）において、説明の都合上、導体パターン２７１の部分２７１－１に対して導体パターン２７２の部分２７２－１をわずかにＸ方向にずらして作図している。

図５（ａ）に示すように、各配線２５１の分岐配線２８１は、Ｚ方向に視て、ヴィア導体２６１から領域Ｒ２に向かって延びる第３導体パターンである導体パターン２７３を有する。本実施形態では、導体パターン２７３は、Ｚ方向に視て、ヴィア導体２６１から領域Ｒ２の内側まで延びる。各配線２５１の分岐配線２８２は、Ｚ方向に視て、ヴィア導体２６１から領域Ｒ３に向かって延びる第４導体パターンである導体パターン２７４を有する。本実施形態では、導体パターン２７４は、Ｚ方向に視て、ヴィア導体２６１から領域Ｒ４の内側まで延びる。導体パターン２７３は、配線層２０３に配置され、導体パターン２７４は、配線層２０４に配置されている。

各配線２５１の分岐配線２８１は、導体パターン２７３に接続された第３ヴィア導体であるヴィア導体２６３を有する。ヴィア導体２６３は、Ｚ方向に視て領域Ｒ２の内側に配置されている。ヴィア導体２６３は、図３に示す配線層２０１と配線層２０３とに跨って配置されている。各配線２５１の分岐配線２８２は、導体パターン２７４に接続された第４ヴィア導体であるヴィア導体２６４を有する。ヴィア導体２６４は、Ｚ方向に視て領域Ｒ３の内側に配置されている。ヴィア導体２６４は、図３に示す配線層２０１と配線層２０４とに跨って配置されている。

図５（ｂ）に示すように、各配線２５２の分岐配線２８６は、Ｚ方向に視て、ヴィア導体２６２から領域Ｒ２に向かって延びる第５導体パターンである導体パターン２７５を有する。本実施形態では、導体パターン２７５は、Ｚ方向に視て、ヴィア導体２６２から領域Ｒ２の内側まで延びる。各配線２５２の分岐配線２８７は、Ｚ方向に視て、ヴィア導体２６２から領域Ｒ３に向かって延びる第６導体パターンである導体パターン２７６を有する。本実施形態では、導体パターン２７６は、Ｚ方向に視て、ヴィア導体２６２から領域Ｒ３の内側まで延びる。導体パターン２７５は、配線層２０３に配置され、導体パターン２７６は、配線層２０４に配置されている。

各配線２５２の分岐配線２８６は、導体パターン２７５に接続された第５ヴィア導体であるヴィア導体２６５を有する。ヴィア導体２６５は、Ｚ方向に視て領域Ｒ２の内側に配置されている。ヴィア導体２６５は、図３に示す配線層２０１と配線層２０３とに跨って配置されている。各配線２５２の分岐配線２８７は、導体パターン２７６に接続された第６ヴィア導体であるヴィア導体２６６を有する。ヴィア導体２６６は、Ｚ方向に視て領域Ｒ３の内側に配置されている。ヴィア導体２６６は、図３に示す配線層２０１と配線層２０４とに跨って配置されている。

図５（ａ）に示すように、各配線２５１の主配線２８０は、Ｚ方向に視て領域Ｒ１の内側に配置され、導体パターン２７１に接続されたヴィア導体２６７を有する。ヴィア導体２６７は、図３に示す配線層２０１と配線層２０３とに跨って配置されている。図５（ｂ）に示すように、各配線２５２の主配線２８５は、Ｚ方向に視て領域Ｒ１の内側に配置され、導体パターン２７２に接続されたヴィア導体２６８を有する。ヴィア導体２６８は、図３に示す配線層２０１と配線層２０４とに跨って配置されている。図５（ａ）及び図５（ｂ）に示すヴィア導体２６１，２６２，２６３，２６４，２６５，２６６，２６７，２６８は、ビルドアップヴィアである。

以上、図５（ａ）に示す主配線２８０は、ヴィア導体２６７及び導体パターン２７１を有する。分岐配線２８１は、導体パターン２７３及びヴィア導体２６３を有する。分岐配線２８２は、ヴィア導体２６１、導体パターン２７４及びヴィア導体２６４を有する。なお、図５（ａ）に示すヴィア導体２６７と、図４（ａ）に示すメモリコントローラ３０１の送信端子３５１とが、主配線２８０に含まれる図３に示す配線層２０１に配置された不図示の導体パターンにより電気的に接続されている。即ち、メモリコントローラ３０１の送信端子３５１は、図３に示す配線層２０１に配置された不図示の導体パターンにはんだで接合されている。ヴィア導体２６３と図４（ａ）に示すメモリデバイス３１１の受信端子３６１とが、分岐配線２８１に含まれる図３に示す配線層２０１に配置された不図示の導体パターンにより電気的に接続されている。即ち、メモリデバイス３１１の受信端子３６１は、図３に示す配線層２０１に配置された不図示の導体パターンにはんだで接合されている。ヴィア導体２６４と図４（ａ）に示すメモリデバイス３１２の受信端子３６３とが、分岐配線２８２に含まれる図３に示す配線層２０１に配置された不図示の導体パターンにより電気的に接続されている。即ち、メモリデバイス３１２の受信端子３６３は、図３に示す配線層２０１に配置された不図示の導体パターンにはんだで接合されている。

図５（ｂ）に示す主配線２８５は、ヴィア導体２６８及び導体パターン２７２を有する。分岐配線２８６は、ヴィア導体２６２、導体パターン２７５及びヴィア導体２６５を有する。分岐配線２８７は、導体パターン２７６及びヴィア導体２６６を有する。なお、図５（ｂ）に示すヴィア導体２６８と、図４（ａ）に示すメモリコントローラ３０１の送信端子３５２とが、主配線２８５に含まれる図３に示す配線層２０１に配置された不図示の導体パターンにより電気的に接続されている。即ち、メモリコントローラ３０１の送信端子３５２は、図３に示す配線層２０１に配置された不図示の導体パターンにはんだで接合されている。ヴィア導体２６５と図４（ａ）に示すメモリデバイス３１１の受信端子３６２とが、分岐配線２８６に含まれる図３に示す配線層２０１に配置された不図示の導体パターンにより電気的に接続されている。即ち、メモリデバイス３１１の受信端子３６２は、図３に示す配線層２０１に配置された不図示の導体パターンにはんだで接合されている。ヴィア導体２６６と図４（ａ）に示すメモリデバイス３１２の受信端子３６４とが、分岐配線２８７に含まれる図３に示す配線層２０１に配置された不図示の導体パターンにより電気的に接続されている。即ち、メモリデバイス３１２の受信端子３６４は、図３に示す配線層２０１に配置された不図示の導体パターンにはんだで接合されている。

図４（ａ）に示すように、Ｚ方向に視て、メモリデバイス３１１とメモリデバイス３１２とはＸ方向に間隔を空けて互いに対向して配置されている。したがって、図４（ｂ）に示すように、領域Ｒ２と領域Ｒ３とがＸ方向に間隔を空けて互いに対向している。複数のヴィア導体２６１及び複数のヴィア導体２６２は、Ｘ方向において、領域Ｒ２と領域Ｒ３との間に配置されている。

複数のヴィア導体２６１は、Ｚ方向に視て、仮想的な第１直線である直線Ｌ１上に互いに間隔を空けて配列されている。複数のヴィア導体２６２は、Ｚ方向に視て、直線Ｌ１とは異なる仮想的な第２直線である直線Ｌ２上に互いに間隔を空けて配列されている。直線Ｌ１と直線Ｌ２とは、Ｘ方向に間隔を空けて、互いに平行にＹ方向に延びる仮想的な直線である。つまり、Ｙ方向に並設された複数のヴィア導体２６１からなるヴィア導体群と、Ｙ方向に並設された複数のヴィア導体２６２からなるヴィア導体群とが、Ｘ方向に間隔を空けて配置されている。複数のヴィア導体２６１と複数のヴィア導体２６２とは、千鳥配列となるように、互いにＹ方向にずれて配置されている。このようにヴィア導体２６１，２６２を配列することにより、プリント配線板２００を更に小型化することができる。

Ｚ方向に視て、ヴィア導体２６１に対するヴィア導体２６２の相対的な位置、ヴィア導体２６３に対するヴィア導体２６５の相対的な位置、及びヴィア導体２６４に対するヴィア導体２６６の相対的な位置が、互いに同じである。即ち、ヴィア導体２６１，２６２の配列、ヴィア導体２６３，２６５の配列、及びヴィア導体２６４，２６６の配列が、互いに同じである。複数のヴィア導体２６１及び複数のヴィア導体２６２のヴィア導体群、複数のヴィア導体２６３及び複数のヴィア導体２６５のヴィア導体群、及び複数のヴィア導体２６４及び複数のヴィア導体２６６のヴィア導体群のＹ方向の位置が同じである。これにより、導体パターン２７３，２７４，２７５，２７６の配線長を短くすることができ、プリント配線板２００を更に小型化することができる。本実施形態では、図５（ａ）に示すように、導体パターン２７３，２７４は、Ｘ方向に直線状に延びて形成されている。図５（ｂ）に示すように、導体パターン２７５，２７６は、Ｘ方向に直線状に延びて形成されている。これにより、プリント配線板２００を更に小型化することができる。

図５（ａ）に示すように、導体パターン２７１において部分２７１－１に対してヴィア導体２６１側の部分は、ヴィア導体２６１に接続するために、屈曲して形成されている。図５（ｂ）に示すように、導体パターン２７２において部分２７２－１に対してヴィア導体２６２側の部分は、ヴィア導体２６２に接続するために、屈曲して形成されている。導体パターン２７１，２７２において屈曲して形成されたヴィア導体２６１，２６２側の部分は、複数のヴィア導体２６１及び複数のヴィア導体２６２からなるヴィア導体群の外側に配置されている。導体パターン２７１，２７２をヴィア導体群の外側に配置することから、ヴィア導体群から引き出す導体パターン２７３，２７４，２７５，２７６は、導体パターン２７１，２７２にショートしないように配列されている。即ち、導体パターン２７１が配線層２０３に配置され、導体パターン２７２が配線層２０４に配置されているので、導体パターン２７３，２７５が配線層２０３に配置され、導体パターン２７４，２７６が配線層２０４に配置されている。

また、本実施形態では、導体パターン２７５と導体パターン２７６とが同じ配線長に形成されている。これにより、分岐配線２８６の長さ（電気長）と分岐配線２８７の長さ（電気長）とが同じとなり、電気信号の多重反射によるノイズの発生を抑制することができる。

図６（ａ）は、第１実施形態に係る配線２５１の一部分を模式的に表した斜視図である。図６（ｂ）は、第１実施形態に係る配線２５２の一部分を模式的に表した斜視図である。図６（ｃ）は、第１実施形態に係る配線２５１，２５２の一部分を模式的に表した斜視図である。図６（ａ）に示すように、配線２５１の導体パターン２７１は、配線層２０３に配置され、配線２５１の導体パターン２７３は、配線層２０３に配置され、配線２５１の導体パターン２７４は、配線層２０４に配置されている。図６（ｂ）に示すように、配線２５２の導体パターン２７２は、配線層２０４に配置され、配線２５２の導体パターン２７５は、配線層２０３に配置され、配線２５２の導体パターン２７６は、配線層２０４に配置されている。

図６（ａ）に示すように、ヴィア導体２６１のＺ方向の中心を通過し、Ｙ方向に延びる仮想的な軸線を軸線Ｃ１とする。軸線Ｃ１を中心に配線２５１を１８０度回転させると、配線２５１は図６（ｂ）に示す配線２５２とほぼ同じ配置となる。図６（ｂ）に示すように、ヴィア導体２６２のＺ方向の中心を通過し、Ｙ方向に延びる仮想的な軸線を軸線Ｃ２とする。軸線Ｃ２を中心に配線２５２を１８０度回転させると、配線２５２は、図６（ａ）に示す配線２５１とほぼ同じ配置となる。

図６（ａ）及び図６（ｂ）に示す配線２５１，２５２を、ヴィア導体２６１，２６２同士が重ならないように、互いにＸ方向及びＹ方向にずらして配置することで、配線２５１，２５２同士がショートしないようにすることができる。このような組み合わせの配線２５１，２５２を、Ｙ方向に間隔を空けて複数配置することで、図４（ｂ）に示す領域Ｒ２と領域Ｒ３とを近づけて配置することができる。その際、複数の配線２５１の導体パターン２７１同士、複数の配線２５２の導体パターン２７２同士がショートしないように、各配線２５１の導体パターン２７１及び各配線２５２の導体パターン２７２を屈曲して形成すればよい。

（比較例）
図１５（ａ）は、比較例のプリント回路板をＺ方向に視たときのプリント配線板２００Ｘの配線の模式図である。比較例のプリント配線板２００Ｘは、図３に示すプリント配線板２００と同様、６層の配線層を有する。図１５（ａ）には、第３番目の層である配線層２０３Ｘと第４番目の層である配線層２０４Ｘが図示されている。図１５（ａ）において、配線層２０３Ｘに配置された導体パターンを実線、配線層２０４Ｘに配置された導体パターンを破線で図示している。図１５（ｂ）は、比較例のプリント回路板をＺ方向に視たときのプリント配線板２００Ｘの配線層２０３Ｘに配置された配線の模式図である。図１５（ｃ）は、比較例のプリント回路板をＺ方向に視たときのプリント配線板２００Ｘの配線層２０４Ｘに配置された配線の模式図である。

比較例のアドレス／コマンド信号線２５０Ｘを構成する複数の配線２７０Ｘの各々は、いわゆるＴ分岐配線であるが、互いにほぼ同じ配列構造となっている。メモリコントローラに対応する領域Ｒ１Ｘにヴィア導体２６４Ｘが配置され、２つのメモリデバイスに対応する領域Ｒ２Ｘ，Ｒ３Ｘにそれぞれヴィア導体２６２Ｘ，２６３Ｘが配置されている。領域Ｒ２Ｘと領域Ｒ３Ｘとの間には、ヴィア導体２６１Ｘが配置されている。ヴィア導体２６４Ｘとヴィア導体２６１Ｘとは、配線層２０４Ｘに配置された導体パターン２７１Ｘで接続されている。ヴィア導体２６１Ｘとヴィア導体２６２Ｘとは、配線層２０３Ｘに配置された導体パターン２７２Ｘで接続されている。ヴィア導体２６１Ｘとヴィア導体２６３Ｘとは、配線層２０３Ｘに配置された導体パターン２７３Ｘで接続されている。

比較例のアドレス／コマンド信号線２５０Ｘは、同じＴ分岐配線構造の配線２７０Ｘを、複数配置したバス配線である。このため、Ｘ方向にバス配線幅が広がって配置され、プリント配線板２００ＸをＺ方向に視たときの面積が広く、プリント配線板２００Ｘが大型化する。そのため、プリント回路板、ひいては電子機器が大型化する。配線層数を増やしてプリント配線板２００ＸをＺ方向に視たときの面積を削減する方法もあるが、プリント配線板２００Ｘの製造費用が増加する。

第１実施形態では、主配線２８０の導体パターン２７１と主配線２８５の導体パターン２７２とを、配線層２０３，２０４に互い違いに配置することで、配線層数を増やさずに、Ｚ方向に視たときのプリント配線板２００の面積を小さくすることができる。即ち、プリント配線板２００を小型化することができるので、プリント回路板１００を小型化することができ、ひいてはネットワークカメラ５００を小型化することができる。

また、図２に示す撮像素子６００において生成した画像データ信号を、プリント回路板１００で処理することにより、波形品質が優れた信号を生成することが可能であり、ユーザに高画質な画像データを提供することができる。

以下、アドレス／コマンド信号線が占有する面積を数値例を挙げて説明する。
（実施例１）
図７は、実施例１のアドレス／コマンド信号線２５０を示す平面図である。図８は、実施例１のアドレス／コマンド信号線２５０を示す斜視図である。第１実施形態では、４本の配線２５１と４本の配線２５２とで合計８本の配線２５１，２５２からなるアドレス／コマンド信号線２５０を構成する場合について説明した。実施例１では、６本の配線２５１と６本の配線２５２とで、合計１２本の配線２５１，２５２からなるアドレス／コマンド信号線２５０を構成する場合について説明する。なお、配線２５１，２５２の分岐箇所には、抵抗値４０［Ω］の不図示の終端抵抗を配置した。

実施例１において、Ｚ方向に視て、１本の主配線のＸ方向の幅は０．０７５［ｍｍ］であり、２本の主配線のＸ方向の間隔は０．２２５［ｍｍ］である。Ｚ方向に視て、複数の主配線２８０，２８５が占有するＸ方向の幅Ｗ１は１．５７５［ｍｍ］であり、Ｙ方向の長さＬ１は１５．１１６［ｍｍ］である。複数の主配線２８０，２８５が占有する領域を長方形とみなした場合、その面積Ｓ１（Ｗ１×Ｌ１）は２３．８０８［ｍｍ^２］である。

Ｚ方向に視て、１本の分岐配線の幅は０．０７５［ｍｍ］であり、２本の分岐配線のＹ方向の間隔は０．２００［ｍｍ］である。Ｚ方向に視て、分岐配線２８１，２８２，２８６，２８７が占有するＹ方向の幅Ｗ２は３．１００［ｍｍ］であり、Ｘ方向の長さＬ２は１５．９２０［ｍｍ］である。分岐配線２８１，２８２，２８６，２８７が占有する領域を長方形とみなした場合、その面積Ｓ２（Ｗ２×Ｌ２）は４９．３５２［ｍｍ^２］である。よって、実施例１のアドレス／コマンド信号線２５０が占有する面積Ｓ（Ｓ１＋Ｓ２）は７３．１６０［ｍｍ^２］である。

（比較例１）
図１６は、比較例１のアドレス／コマンド信号線２５０Ｘを示す平面図である。図１７は、比較例１のアドレス／コマンド信号線２５０Ｘを示す斜視図である。上述の比較例では、８本の配線２７０Ｘからなるアドレス／コマンド信号線２５０Ｘを構成する場合について説明した。比較例１では、１２本の配線２７０Ｘからなるアドレス／コマンド信号線２５０Ｘを構成する場合について説明する。

Ｚ方向に視て、１本の主配線のＸ方向の幅は０．０７５［ｍｍ］であり、２本の主配線のＸ方向の間隔は０．２２５［ｍｍ］である。Ｚ方向に視て、複数の主配線が占有するＸ方向の幅Ｗ１Ｘは３．３７５［ｍｍ］であり、Ｙ方向の長さＬ１Ｘは１４．７６２［ｍｍ］である。複数の主配線が占有する領域を長方形とみなした場合、その面積Ｓ１Ｘ（Ｗ１Ｘ×Ｌ１Ｘ）は４９．８２２［ｍｍ^２］である。

Ｚ方向に視て、１本の分岐配線の幅は０．０７５［ｍｍ］であり、２本の分岐配線のＹ方向の間隔は０．２００［ｍｍ］である。Ｚ方向に視て、複数の分岐配線が占有するＹ方向の幅Ｗ２Ｘは３．１００［ｍｍ］であり、Ｘ方向の長さＬ２Ｘは１７．７１０［ｍｍ］である。複数の分岐配線が占有する領域を長方形とみなした場合、その面積Ｓ２Ｘ（Ｗ２Ｘ×Ｌ２Ｘ）は５４．９０１［ｍｍ^２］である。よって、比較例１のアドレス／コマンド信号線２５０Ｘが占有する面積ＳＸ（Ｓ１Ｘ＋Ｓ２Ｘ）は１０４．７２３［ｍｍ^２］である。

まず、主配線について実施例１と比較例１とで比較検討する。実施例１の長さＬ１は、配線設計の関係上、比較例１の長さＬ１Ｘに対して僅かに長いが、実施例１の幅Ｗ１を比較例１の幅Ｗ１Ｘに対して半分以下にすることができるので、実施例１の面積Ｓ１を、比較例１の面積Ｓ１Ｘの半分以下にすることができる。

分岐配線について実施例１と比較例１とで比較検討する。実施例１の主配線の幅Ｗ１を、比較例１の主配線の幅Ｗ１Ｘに対して狭くすることができる。その分、実施例１では、２つのメモリデバイスの間隔を詰めて配置することができるため、実施例１の長さＬ２を、比較例１の長さＬ２Ｘに対して短くすることができる。よって、実施例１の面積Ｓ２を、比較例１の面積Ｓ２Ｘよりも小さくすることができる。

比較例１の面積ＳＸが１０４．７２３［ｍｍ^２］であるのに対し、実施例１の面積Ｓが７３．１６０［ｍｍ^２］であり、アドレス／コマンド信号線２５０全体として、３１．５６３［ｍｍ^２］（３０％）の面積を削減できる。図７において、Ｚ方向に視て、配線層２０３（図８）における主配線２８０の領域Ｒ４と配線層２０４（図８）における主配線２８５の領域Ｒ５との重なり部分が多いほど、面積削減の効果が高い。領域Ｒ４と領域Ｒ５とを一致させることで、最大の面積削減効果を得られる。

（実施例２）
実施例２として、実施例１のアドレス／コマンド信号線２５０の構成において、寸法を以下の条件として、信号波形のシミュレーションをシミュレータにより行った。シミュレータは、メンター・グラフィックス社製のＨｙｐｅｒＬｙｎｘを用いた。アドレス信号の伝送速度を、１２００［Ｍｂｐｓ］（６００［ＭＨｚ］の擬似ランダム信号）とした。

実施例２におけるプリント配線板２００の層構成について説明する。図３に示す配線層２０１～２０６それぞれに配置される導体パターンを構成する銅箔の厚みを、０．０１２［ｍｍ］とした。配線層２０１の銅箔と配線層２０２の銅箔との間の絶縁層の厚みを０．０６０［ｍｍ］とした。配線層２０２の銅箔と配線層２０３の銅箔との間の絶縁層の厚みを０．０６０［ｍｍ］とした。配線層２０３の銅箔と配線層２０４の銅箔との間の絶縁層の厚みを０．２００［ｍｍ］とした。配線層２０４の銅箔と配線層２０５の銅箔との間の絶縁層の厚みを０．０６０［ｍｍ］とした。配線層２０５の銅箔と配線層２０６の銅箔との間の絶縁層の厚みを０．０６０［ｍｍ］とした。

実施例２では、図８に示す分岐配線２８６の導体パターン２７５と分岐配線２８７の導体パターン２７６との長さを等しくした。主配線２８５の導体パターン２７２の長さを１７．５４［ｍｍ］とした。分岐配線２８６の導体パターン２７５の長さを５．３０［ｍｍ］とした。分岐配線２８７の導体パターン２７６の長さを５．３０［ｍｍ］とした。第１実施形態では不図示であった、表層である配線層２０１に配置され、ヴィア導体２６５に電気的に接続され、図４（ａ）に示すメモリデバイス３１１の受信端子３６２が接合される導体パターン２９３の長さを、２．５１［ｍｍ］とした。第１実施形態では不図示であった、表層である配線層２０１に配置され、ヴィア導体２６６に電気的に接続され、図４（ａ）に示すメモリデバイス３１２の受信端子３６４が接合される導体パターン２９４の長さを、２．５１［ｍｍ］とした。

図９（ａ）は、実施例２において、メモリデバイス３１１の受信端子３６２に受信される信号のシミュレーション波形図である。図９（ｂ）は、実施例２において、メモリデバイス３１２の受信端子３６４に受信される信号のシミュレーション波形図である。図９（ａ）及び図９（ｂ）において、アイパターンの開口を測定した。アイパターンの高さＨは４７４［ｍＶ］であった。アイパターンの幅Ｔは８２０［ｐｓｅｃ］であった。

（比較例２）
比較例２として、比較例１のアドレス／コマンド信号線２５０Ｘの構成において、寸法を以下の条件として、波形のシミュレーションを、実施例１と同じシミュレータにより行った。また、比較例２のプリント配線板の層構成は、実施例２のプリント配線板の層構成と同じとした。

図１７に示す配線２７０Ｘでは、一方の分岐配線における導体パターン２７２Ｘと他方の分岐配線における導体パターン２７３Ｘとの長さが異なる場合が多い。主配線の導体パターン２７１Ｘの長さを１７．５４［ｍｍ］とした。一方の分岐配線の導体パターン２７２Ｘの長さを４．５９［ｍｍ］とした。他方の分岐配線の導体パターン２７３Ｘの長さを７．４５［ｍｍ］とした。表層である配線層２０１Ｘに配置され、ヴィア導体２６２Ｘに電気的に接続され、メモリデバイス３１１の信号端子が接合される導体パターン２７４Ｘの長さを、２．５１［ｍｍ］とした。表層である配線層２０１Ｘに配置され、ヴィア導体２６６Ｘに電気的に接続され、メモリデバイス３１２の信号端子が接合される導体パターン２７５Ｘの長さを、２．５１［ｍｍ］とした。図１７に示す分岐箇所Ｐに、抵抗値４０［Ω］の不図示の終端抵抗を配置した。

図１８（ａ）は、比較例２において、メモリデバイス３１１の受信端子に受信される信号のシミュレーション波形図である。図１８（ｂ）は比較例２において、メモリデバイス３１２の受信端子に受信される信号のシミュレーション波形図である。図１８（ａ）及び図１８（ｂ）において、アイパターンの開口を測定した。アイパターンの高さＨは３８１［ｍＶ］であった。終端電圧６００［ｍＶ］におけるアイパターンの幅Ｔは８１４［ｐｓｅｃ］であった。

以上のシミュレーションの結果から、実施例２の構成では、比較例２の構成に対して、アイパターンの高さが９３［ｍＶ］改善し、アイパターンの幅が６［ｐｓｅｃ］改善した。等長分岐配線とすることによって、信号の多重反射が抑制され、ノイズを低減することができることが確認された。

［第２実施形態］
第２実施形態のプリント回路板について説明する。第２実施形態のプリント回路板では、プリント配線板における第１配線の一部の構成が第１実施形態と異なる。以下、プリント配線板について説明する。

図１０（ａ）は、第２実施形態に係るプリント配線板の第１配線及び第２配線を示す模式図である。図１０（ｂ）は、第２実施形態に係るプリント配線板の第１配線を示す模式図である。図１０（ｃ）は、第２実施形態に係るプリント配線板の第２配線を示す模式図である。第２実施形態のプリント配線板２００Ａは、第１配線である配線２５１Ａと、第２配線である第１実施形態と同様の構成の配線２５２とを有する。

配線２５１Ａは、第１実施形態と同様、ヴィア導体２６７、導体パターン２７１、ヴィア導体２６１、ヴィア導体２６３、導体パターン２７４及びヴィア導体２６４を有する。配線２５１Ａは、第１層である配線層２０３に配置され、ヴィア導体２６１とヴィア導体２６３とを電気的に接続する、第３導体パターンである導体パターン２７３Ａを有する。この導体パターン２７３Ａの構成が、第１実施形態の導体パターン２７３と異なる。これ以外の構成は、第１実施形態と同様である。

第１実施形態の導体パターン２７３は、直線状の導体パターンであったが、第２実施形態の導体パターン２７３Ａは、ミアンダ状の導体パターンとし、導体パターン２７３よりも配線長（電気長）が長くなっている。

図１１（ａ）は、第２実施形態に係る配線２５１Ａの一部分を模式的に表した斜視図である。図１１（ｂ）は、第２実施形態に係る配線２５２の一部分を模式的に表した斜視図である。図１１（ａ）及び図１１（ｂ）には、第１層である配線層２０３と、第２層である配線層２０４を図示している。

図１１（ａ）に示すように、主配線２８０から分岐配線２８１Ａ，２８２に分岐する分岐箇所Ｐ１は、ヴィア導体２６１における配線層２０３の部分である。これに対し、図１１（ｂ）に示すように、主配線２８５から分岐配線２８６，２８７に分岐する分岐箇所Ｐ２は、ヴィア導体２６２における配線層２０４の部分である。配線２５２の分岐配線２８６においては、信号は、配線層２０４から配線層２０３にヴィア導体２６２を経由し、導体パターン２７５を経由して、メモリデバイスに伝送される。配線２５２の分岐配線２８７においては、信号は、導体パターン２７６を経由し、配線層２０４から配線層２０３にヴィア導体２６６を経由して、メモリデバイスに伝送される。したがって、導体パターン２７５と導体パターン２７６との配線長を等しくすることで、分岐配線２８６と分岐配線２８７との電気長を等しくすることができる。

配線２５１Ａの分岐配線２８１Ａにおいては、信号は、ヴィア導体２６１を経由せずに、導体パターン２７３Ａを通過して、メモリデバイスに伝送される。配線２５１Ａの分岐配線２８２においては、信号は、配線層２０３から配線層２０４に、ヴィア導体２６１を経由して導体パターン２７４に伝送され、更に、配線層２０３から配線層２０４にヴィア導体２６４を経由し、メモリデバイスに伝送される 。分岐配線２８２においては、配線層２０３と配線層２０４とを信号が往復するため、その分、遅延時間が生じる。第２実施形態では、分岐配線２８１Ａの導体パターン２７３Ａをミアンダ状として、分岐配線２８１Ａを通じてメモリデバイスに到達する信号のタイミングと、分岐配線２８２を通じてメモリデバイスに到達する信号のタイミングが揃うように調整されている。

即ち、導体パターン２７３Ａをミアンダ状とすることにより、アドレス／コマンド信号線２５０Ａがプリント配線板２００Ａにおいて占有する面積を小さくしながらも、分岐配線２８１Ａと分岐配線２８２との電気長を等しくすることができる。これにより、不等長分岐に起因する多重反射ノイズが抑制され、信号波形の品質が向上し、より高速な信号伝送を実現することができる。

（実施例３）
図１２は、実施例３のアドレス／コマンド信号線２５０Ａを示す平面図である。図１３は、実施例３のアドレス／コマンド信号線２５０Ａを示す斜視図である。第２実施形態では、４本の配線２５１Ａと４本の配線２５２とで合計８本の配線２５１Ａ，２５２からなるアドレス／コマンド信号線２５０Ａを構成する場合について説明した。実施例３では、６本の配線２５１Ａと６本の配線２５２とで、合計１２本の配線２５１Ａ，２５２からなるアドレス／コマンド信号線２５０Ａを構成する場合について説明する。

実施例３のプリント配線板の層数及び層の寸法は、実施例２と同じとした。図１２及び図１３に示すアドレス／コマンド信号線２５０Ａの構成において、信号波形のシミュレーションをシミュレータにより行った。シミュレータは、メンター・グラフィックス社製のＨｙｐｅｒＬｙｎｘを用いた。アドレス信号の伝送速度を、１２００［Ｍｂｐｓ］（６００［ＭＨｚ］の擬似ランダム信号）とした。

主配線２８０の導体パターン２７１の長さを１７．２６［ｍｍ］とした。分岐配線２８１Ａの導体パターン２７３Ａの長さを６．４５［ｍｍ］（４４．６［ｐｓｅｃ］）とした。分岐配線２８２の導体パターン２７４の長さを５．３０［ｍｍ］（３６．６［ｐｓｅｃ］）とした。第２実施形態では不図示であった、表層である配線層２０１に配置され、ヴィア導体２６３に電気的に接続され、図４（ａ）に示すメモリデバイス３１１の受信端子３６１が接合される導体パターン２９１の長さを、２．５１［ｍｍ］とした。第２実施形態では不図示であった、表層である配線層２０１に配置され、ヴィア導体２６４に電気的に接続され、図４（ａ）に示すメモリデバイス３１２の受信端子３６３が接合される導体パターン２９２の長さを、２．５１［ｍｍ］とした。

ヴィア導体２６１の遅延時間を計測すると４［ｐｓｅｃ］であった。そこで、導体パターン２７４よりも、ヴィア導体２６１の２つ分の遅延時間８［ｐｓｅｃ］分に相当する長さ１．１５［ｍｍ］の分だけ長い、ミアンダ状の導体パターン２７３Ａとした。

図１４（ａ）は、実施例３において、メモリデバイス３１１の受信端子３６１に受信される信号のシミュレーション波形図である。図１４（ｂ）は実施例３において、メモリデバイス３１２の受信端子３６２に受信される信号のシミュレーション波形図である。図１４（ａ）及び図１４（ｂ）において、アイパターンの開口を測定した。アイパターンの高さＨは５３８［ｍＶ］であった。アイパターンの幅Ｔは８２５［ｐｓｅｃ］であった。

以上のシミュレーションの結果から、実施例３の構成では、比較例２の構成に対して、アイパターンの高さが１５７［ｍＶ］改善し、アイパターンの幅が１１［ｐｓｅｃ］改善した。等長分岐配線とすることによって、信号の多重反射が抑制され、ノイズを低減することができることが確認された。

なお、本発明は、以上説明した実施形態に限定されるものではなく、本発明の技術的思想内で多くの変形が可能である。また、実施形態に記載された効果は、本発明から生じる最も好適な効果を列挙したに過ぎず、本発明による効果は、実施形態に記載されたものに限定されない。

上述の実施形態においては、電子機器がネットワークカメラである場合について説明したが、これに限定するものではない。例えば、携帯用のデジタルカメラ、又はスマートフォン等、小型な外形と高画質な画像データが必要とされる多様な電子機器に適用することができる。

上述の実施形態においては、プリント配線板が、第１配線及び第２配線をそれぞれ複数有する場合について説明したが、これに限定するものではない。即ち、プリント配線板が、第１配線及び第２配線をそれぞれ１つ有する場合であってもよい。例えば、アドレス／コマンド信号線においては、少なくとも、第１配線及び第２配線をそれぞれ１つ有していればよい。また、アドレス／コマンド信号線に限らず、アドレス／コマンド信号線以外のバス配線が第１配線及び第２配線を有していてもよい。

上述の実施形態においては、ヴィア導体２６１が第１直線上である直線Ｌ１上に配置され、ヴィア導体２６２が第２直線上である直線Ｌ２上に配置される場合が好適である場合について説明したが、これに限定するものではない。例えば、ヴィア導体２６１が千鳥配列となっていてもよく、また、ヴィア導体２６２が千鳥配列となっていてもよい。

上述の実施形態においては、プリント配線板にメモリコントローラ及びメモリデバイス等の素子が実装されて、プリント回路板となっている。しかし、プリント回路板が製造される前は、プリント配線板にはこれら素子は未実装である。素子が実装されていないプリント配線板であっても、配線構造は、上述の実施形態の通りであり、上述の実施形態と同様の効果を奏する。

１００…プリント回路板、２００…プリント配線板、２０１…配線層（表層）、２０３…配線層（第１層）、２０４…配線層（第２層）、２５０…アドレス／コマンド信号線、２５１…配線（第１配線）、２５２…配線（第２配線）、２６１…ヴィア導体（第１ヴィア導体）、２６２…ヴィア導体（第２ヴィア導体）、２６３…ヴィア導体（第３ヴィア導体）、２６４…ヴィア導体（第４ヴィア導体）、２６５…ヴィア導体（第５ヴィア導体）、２６６…ヴィア導体（第６ヴィア導体）、２７１…導体パターン（第１導体パターン）、２７２…導体パターン（第２導体パターン）、２７３…導体パターン（第３導体パターン）、２７４…導体パターン（第４導体パターン）、２７５…導体パターン（第５導体パターン）、２７６…導体パターン（第６導体パターン）、３０１…メモリコントローラ（第１素子）、３１１…メモリデバイス（第２素子）、３１２…メモリデバイス（第３素子）、３５１…送信端子（第１送信端子）、３５２…送信端子（第２送信端子）、３６１…受信端子（第１受信端子）、３６２…受信端子（第２受信端子）、３６３…受信端子（第３受信端子）、３６４…受信端子（第４受信端子）、５００…ネットワークカメラ（電子機器）、Ｒ１…領域（第１領域）、Ｒ２…領域（第２領域）、Ｒ３…領域（第３領域）、Ｒ４…領域（第４領域）、Ｒ５…領域（第５領域）

Claims (12)

1. 互いに間隔をあけて配置された第１層及び第２層を含むプリント配線板と、
   前記プリント配線板に設けられた第１素子と、第２素子と、第３素子と、を備え、
   前記プリント配線板は、
   前記第１素子と、前記第２素子及び前記第３素子とを電気的に接続する複数の第１配線と、
   前記第１素子と、前記第２素子及び前記第３素子とを電気的に接続し、前記第１配線と異なる複数の第２配線と、を有し、
   前記複数の第１配線は各々、
   前記第１層及び第２層に跨って配置され、前記プリント配線板の主面に垂直な方向からの平面視で、前記第１素子が位置する第１領域、前記第２素子が位置する第２領域、及び前記第３素子が位置する第３領域の外側である、前記第２領域と前記第３領域との間に配置された第１ヴィア導体と、
   前記第１層に配置され、前記平面視で、前記第１ヴィア導体から前記第１領域に向かって延びる第１導体パターンと、を有し、
   前記複数の第２配線は各々、
   前記第１層及び第２層に跨って配置され、前記平面視で、前記第１、第２及び第３領域の外側である、前記第２領域と前記第３領域との間に配置された第２ヴィア導体と、
   前記第２層に配置され、前記平面視で、前記第２ヴィア導体から前記第１領域に向かって延びる第２導体パターンと、を有し、
   前記平面視で、複数の前記第１導体パターンが配置される第４領域は、複数の前記第２導体パターンが配置される第５領域と重なるように配置されていることを特徴とするプリント回路板。
2. 前記平面視で、複数の前記第１導体パターンの少なくとも１つと、複数の前記第２導体パターンの少なくとも１つとが重なるように配置されていることを特徴とする請求項１に記載のプリント回路板。
3. 前記平面視で、複数の前記第１ヴィア導体が第１直線上に互いに間隔を空けて配列され、複数の前記第２ヴィア導体が、前記第１直線とは異なる第２直線上に互いに間隔を空けて配列されていることを特徴とする請求項１または２に記載のプリント回路板。
4. 前記複数の第１配線は各々、
   前記第１層に配置され、前記平面視で前記第１ヴィア導体から前記第２領域に向かって延びる第３導体パターンと、
   前記第２層に配置され、前記平面視で前記第１ヴィア導体から前記第３領域に向かって延びる第４導体パターンと、を有し、
   前記複数の第２配線は各々、
   前記第１層に配置され、前記平面視で前記第２ヴィア導体から前記第２領域に向かって延びる第５導体パターンと、
   前記第２層に配置され、前記平面視で前記第２ヴィア導体から前記第３領域に向かって延びる第６導体パターンと、を有することを特徴とする請求項１乃至３のいずれか１項に記載のプリント回路板。
5. 前記プリント配線板は、前記第２層よりも前記第１層に近い表層を含み、
   前記第２素子及び前記第３素子は、共に前記表層に設けられており、
   前記複数の第１配線は各々、
   前記表層と前記第１層とに跨って配置され、前記平面視で前記第２領域の内側に配置され、前記第３導体パターンに接続された第３ヴィア導体と、
   前記表層と前記第２層とに跨って配置され、前記平面視で前記第３領域の内側に配置され、前記第４導体パターンに接続された第４ヴィア導体と、を有し、
   前記複数の第２配線は各々、
   前記表層と前記第１層とに跨って配置され、前記平面視で前記第２領域の内側に配置され、前記第５導体パターンに接続された第５ヴィア導体と、
   前記表層と前記第２層とに跨って配置され、前記平面視で前記第３領域の内側に配置され、前記第６導体パターンに接続された第６ヴィア導体と、を有することを特徴とする請求項４に記載のプリント回路板。
6. 前記第５導体パターンと前記第６導体パターンとが同じ配線長に形成されていることを特徴とする請求項４又は５に記載のプリント回路板。
7. 前記第３導体パターンが、ミアンダ状に形成されていることを特徴とする請求項４乃至６のいずれか１項に記載のプリント回路板。
8. 前記第１素子がメモリコントローラであり、
   前記第２及び第３素子がメモリデバイスであることを特徴とする請求項１乃至７のいずれか１項に記載のプリント回路板。
9. 前記第１素子は、前記第２素子及び第３素子へ、前記複数の第１配線及び前記複数の第２配線を通じてアドレス信号及びコマンド信号を伝送することを特徴とする請求項８に記載のプリント回路板。
10. 互いに間隔をあけて配置された第１層及び第２層を含み、主面に垂直な方向からの平面視で、第１素子が配置される第１領域、第２素子が配置される第２領域、及び第３素子が配置される第３領域が存在するプリント配線板であって、
    前記第１素子と、前記第２素子及び前記第３素子とを電気的に接続するための複数の第１配線と、
    前記第１素子と、前記第２素子及び前記第３素子とを電気的に接続し、前記第１配線と異なる複数の第２配線と、を備え、
    前記複数の第１配線は各々、
    前記第１層及び第２層に跨って配置され、前記平面視で、前記第１、第２及び第３領域の外側である、前記第２領域と前記第３領域との間に配置された第１ヴィア導体と、
    前記第１層に配置され、前記平面視で、前記第１ヴィア導体から前記第１領域に向かって延びる第１導体パターンと、を有し、
    前記複数の第２配線は各々、
    前記第１層及び第２層に跨って配置され、前記平面視で、前記第１、第２及び第３領域の外側である、前記第２領域と前記第３領域との間に配置された第２ヴィア導体と、
    前記第２層に配置され、前記平面視で、前記第２ヴィア導体から前記第１領域に向かって延びる第２導体パターンと、を有し、
    前記平面視で、複数の前記第１導体パターンが配置される第４領域は、複数の前記第２導体パターンが配置される第５領域と重なるように配置されていることを特徴とするプリント配線板。
11. 筐体と、
    前記筐体内に配置された請求項１乃至９のいずれか１項に記載のプリント回路板と、を備えた電子機器。
12. 筐体と、
    前記筐体内に配置された請求項１乃至９のいずれか１項に記載のプリント回路板と、
    前記筐体内に配置され、前記プリント回路板に電気的に接続された撮像素子と、を備えたカメラ。

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