JP2006216956A - 配線構造を有するメモリモジュール - Google Patents

Abstract

【課題】配線の長さを最小化し、配線間のインピーダンスの不一致を解決するためのメモリモジュールを提供する。
【解決手段】本発明のメモリモジュールは、印刷回路基板と、前記印刷回路基板の第１面上に配置される第１列のメモリ素子と、前記印刷回路基板の第２面上に配置される第２列のメモリ素子と、多数のビアとを備え、前記第１列のメモリ素子は、前記印刷回路基板の基準軸に対して前記第２列の位置対をなすメモリ素子に各々オーバーラップされるように配置され、前記それぞれのビアは、前記第１列の第１メモリ素子の入出力端子を前記第２列の第２メモリ素子の入出力端子に連結させる経路の一部となり、前記第２列の第２メモリ素子は、前記第１メモリ素子に対応して位置対をなす第２列の第３メモリ素子に隣接することを特徴とする。
【選択図】図３

Description

本発明は、メモリモジュールに関し、より詳細には、メモリモジュールの形状に関する。

メモリモジュールの形状は、大きさ及びピンの構成により特徴付けられる。従来、メモリモジュールの形状には、ＳＩＭＭ（Single In-line Memory Module）タイプがある。また、最近に開発されたメモリモジュールには、ＤＩＭＭ（Dual In-line Memory Module）タイプがある。ＤＩＭＭタイプであるメモリモジュールは、多様な方法により変形されたタイプを有する。

図１ａは、従来技術により、図１ｂ及び図１ｃにおけるＩａ−Ｉａ’線 に沿ってＤＩＭＭタイプのメモリモジュールを切断した断面図である。

図１ａを参照すれば、ＤＩＭＭタイプのメモリモジュール１００は、印刷回路基板１０２及びメモリ素子１０４＿ｉ（すなわち、１０４＿１、１０４＿２、１０４＿３、１０４＿４）を有する。前記メモリ素子は、パッケージ化される。例えば、パッケージ化したメモリ素子は、ＰＬＣＣ（Plastic Leaded Chip Carrier）、ＢＧＡ（Ball Grid Array）またはＷＦＰ（Wafer-level Fabricated Package）であることができる。前記図１ａでは、前記メモリ素子は、ＢＧＡタイプである。前記印刷回路基板１０２は、前面１３０と背面１３２とを有する。導電性部材（以下、「配線」という）は、印刷回路基板１０２の前面１３０及び背面１３２にプリントされる。より詳細には、配線１１６、１１８、１２４、１２６は、印刷回路基板１０２の前面１３０上に示され、他の配線１１４、１２０、１２２、１２８は、印刷回路基板１０２の背面１３２に示される。印刷回路基板１０２に形成されたビア１０８＿６、１１０＿７が前記図１ａに示されている。また、導電性ボール１０６は、メモリ素子１０４＿ｉ内の回路から電気的信号を印刷回路基板１０２上に設けられた多様な配線に伝達する。

印刷回路基板１０２の基準軸、すなわち長手方向の軸に対してメモリ素子１０４＿１、１０４＿２は、互いにオーバーラップされるように、第１基準位置に配置される。また、メモリ素子１０４＿３、１０４＿４は、互いにオーバーラップされるように、第２基準位置に配置される。すなわち、メモリ素子１０４＿１、１０４＿２は、対で配置され、メモリ素子１０４＿３、１０４＿４は、対で配置される。

図１ｂは、従来技術により、メモリ素子１０４＿１、１０４＿２が実装される領域１３４を有する印刷回路基板１０２の印刷された配線及びビアを示す平面図であり、図１ｃは、従来技術により、メモリ素子１０４＿３、１０４＿４が実装される領域１３６を有する印刷回路基板１０２の印刷された配線及びビアを示す平面図である。

図１ｂに、ビア１０８＿１、１０８＿２、…、１０８＿４が示されている。また、図１ｃに、ビア１１０＿１、１１０＿２、…、１１０＿４が示されている。前記図１ｂ及び図１ｃに、印刷回路基板１０２の前面１３０上に形成された配線及び背面１３２上に形成された配線が示されている。説明の便宜上、図１ｂ及び図１ｃで、配線は、参照番号１１４、１１６、１２２、１２４で表される。前記図１ｂ及び図１ｃの充分の理解は、図２ａ乃至図２ｃにより一層容易になるだろう。

図２ａは、従来技術により、メモリ素子がオーバーラップされて実装されるＤＩＭＭタイプのメモリモジュールにおいて印刷回路基板の前面２３０上に形成された印刷された配線及びビアの平面図であり、図２ｂは、従来技術により、メモリ素子がオーバーラップされて実装されるＤＩＭＭタイプのメモリモジュールにおいて前記図２ａと同じ印刷回路基板の背面２３２上に形成された印刷された配線及びビアを示す平面図である。また、図２ｃは、従来技術により、オーバーラップされ且つ対で配置されるメモリ素子が実装されるＤＩＭＭタイプのメモリモジュールにおいて印刷回路基板の印刷された配線及びビアを示す平面図である。前記図２ａ及び図２ｂにより、図１ａと関連した図１ｂ及び図１ｃの内容が一層明確になる。

図２ｃを参照すれば、中間軸２４に対して前記図２ｂを１８０°回転させ、前記図２ｂの回転した面上に図２ａを重畳すれば、図２ｃの構成が導き出される。また、回転軸２６に対して図２ａを左側方向に回転させ、図２ｂを回転軸２６に対して右側方向に回転させ、且つ図２ａ及び図２ｂを、本や紙を折るように密着させた後、密着した本または折られた紙形状を右側方向に回転させ、且つ図２ａの配線形状が上部に向かうまで回転させれば、図２ｃの構成を得ることができる。

図２ｃで、ビア１１及び１２は、各々配線１６、２０及び２２、１８に連結される。また、配線１６及び２２に各々連結されたパッド１ａ及び１ｂ’は、互いに電気的に開放された状態であるが、これらは、互いにオーバーラップされる。したがって、前記図１ｃで、１つの円形で示されたパッドは、参照番号１ａ及び１ｂ’により同時に称される。また、配線２０及び１８に各々連結されたパッド１ａ’及び１ｂは、互いに電気的に開放された状態であり、これらは、互いにオーバーラップされる。したがって、前記図１ｃに示された１つの円形は、参照番号１ａ及び１ｂ’により同時に称される。

したがって、図１ａ及び図１ｂを参照すれば、メモリ素子のボール１０６は、それぞれのメモリ素子１０４＿ｉにおいて互いに対向する側面に沿って並んで配置される。ボール１０６の配置とは異なって、ビア１０８＿ｉは、それぞれのメモリ素子１０４＿ｉの中心軸に沿って集合された形状で配置される。このようなビアの配置は、配線の長さを増加させ、不必要な伝送遅延を招く。また、中心軸に集合された形状で配置されたビアは、配線に電気的に連結される。前記配線は、互いに長さが異なるが（すなわち、Ｌａ≠Ｌｂ）、これは、配線間にインピーダンスの不一致を発生させる原因となり、このため、所望しない反射波を形成し、信号の歪みを発生させるようになる。

本発明は、前述のような問題点を解決するためになされたもので、本発明の目的は、配線の長さを最小化し、配線間のインピーダンスの不一致を解決するためのメモリモジュールを提供することにある。

前記目的を達成するために、本発明の一態様に係るメモリモジュールは、印刷回路基板と、前記印刷回路基板の第１面上に配置される第１列のメモリ素子と、前記印刷回路基板の第２面上に配置される第２列のメモリ素子と、多数のビアとを備え、前記第１列のメモリ素子は、前記印刷回路基板の基準軸に対して前記第２列の位置対をなすメモリ素子に各々オーバーラップされるように配置され、前記それぞれのビアは、前記第１列の第１メモリ素子の入出力端子を前記第２列の第２メモリ素子の入出力端子に連結させる経路の一部となり、前記第２列の第２メモリ素子は、前記第１メモリ素子に対応して位置対をなす第２列の第３メモリ素子に隣接することを特徴とする。

また、本発明の他の態様に係るメモリモジュールは、印刷回路手段と、前記印刷回路手段の第１面上に配置される第１列のメモリ素子と、前記印刷回路手段の第２面上に配置される第２列のメモリ素子と、多数のビア手段とを備え、前記第１列のメモリ素子は、前記印刷回路手段の基準軸に対して前記第２列の位置対をなすメモリ素子に各々オーバーラップされるように配置され、前記ビア手段の一部は、前記第１列の第１メモリ素子を、対応する前記第２列の第２メモリ素子に連結させ、前記第２列の第２メモリ素子は、前記第１メモリ素子に対応して位置対をなす第２列の第３メモリ素子に隣接することを特徴とする。

本発明によれば、配線及びビアの適切な配置により、メモリ素子から、又はメモリ素子に伝達される信号の経路を最小化することができ、信号経路間の長さを実質的に同一にして、インピーダンスの不整合を改善することができる。

以下、添付の図面を参照して、本発明に係る好適な実施例を詳細に説明する。以下、開示される本発明の実施例は、本発明の技術的思想を逸脱しない範囲内で、様々な置換、変形及び変更が可能である。したがって、本発明の実施例は、例示的なものに過ぎず、本発明の範囲を限定するものではない。

特に、構造や領域の相対的な厚み及び位置は、本発明の明確な理解のために、縮小又は誇張されることができ、開示される図面は、大きさ及び配置において実際の製品と多少差異があり得る。また、基準構造上に他の構造が形成されることは、基準構造上に他の構造が直接形成されることができ、それらの間に第３の構造が介在されることができることを意味する。

また、多数の図面における参照番号の類似性は、少なくともこれらが類似の構成要素であることを意味する。

図３は、本発明の好ましい実施例に係るメモリモジュール３００を示すブロック図である。前記メモリモジュール３００は、サーバに使われるＲｅｇｉｓｔｅｒｅｄ ＤＩＭＭ（ＲＤＩＭＭ）、個人用コンピュータに使われるＵｎｒｅｇｉｓｔｅｒｅｄ ＤＩＭＭ（ＵＤＩＭＭ）、Ｓｍａｌｌ Ｏｕｔｌｉｎｅ ＤＩＭＭ、ＭｉｃｒｏＤＩＭＭ（ＭＤＩＭＭ）またはＤｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ ＤＩＭＭ（ＤＤＲＤＩＭＭ）などであることができる。

図３を参照すれば、メモリモジュール３００は、多数のメモリ素子３０１、３０２、…、３１７、３１８を有し、それぞれのメモリ素子は、互いに同じ仕様と性能を有する。また、前記メモリ素子３０１、３０２、…、３１７、３１８は、内部に集積回路チップが設けられ、パッケージ化されることができる。パッケージタイプは、ＰＬＣＣ（Plastic Leaded Chip Carrier）、ＢＧＡ（Ball Grid Array）またはＷＦＰ（Wafer-level Fabricated Package）であることができる。

スタブ（stub）３２０＿ｋ（３２０＿０１＿ｋ、…、３２０＿１８＿ｋ）は、メモリ素子３０１−３１８を伝送ライン３２２及び３２４に各々連結し、スタブ３２６及び３２８は、伝送ライン３２２及び３２４をバスライン３３０に連結する。すなわち、メモリ素子３０１−３１０は、（ｋ番目の入出力端子に対して）スタブ３２６、伝送ライン３２２及び多数のスタブ３２０＿０１＿ｋ−３２０＿１０＿ｋを介してバスライン３３０に連結される。メモリ素子３１１−３１８は、（ｋ番目の入出力端子に対して）スタブ３２８、伝送ライン３２４及び多数のスタブ３２０＿１１＿ｋ−３２０＿１８＿ｋを介してバスライン３３０に連結されることができる。前記図３に示されていない他の群のメモリ素子もメモリモジュールに含まれることができる。この場合、別途に設けられたスタブ、伝送線路及び／またはバスラインが利用されることができる。

メモリ素子３０１−３１８のそれぞれの入出力端子は、共通連結されることができる。前記図３で、それぞれのメモリ素子３０１−３１８に含まれた多数の入出力端子のうち１つの入出力端子だけが示されている。すなわち、前記図３に示された配線であるスタブ、伝送ライン、スタブ及びバスラインは、説明の便宜上、メモリ素子３０１−３１８の共通端子中の１つだけを示したものに過ぎない。

メモリ素子３０３及び３０４は、第１基準位置に配置され（基準軸に対して、すなわち前記図３に示されていないが、印刷回路基板の長手方向に対して）、各々は、互いにオーバーラップされる。また、メモリ素子３０７及び３０８は、第２基準位置に配置され、各々は、互いにオーバーラップされる。説明の便宜上、メモリ素子３０４及び３０４は、位置対３３２＿０３＆０４と言い、メモリ素子３０７及び３０８は、位置対３３２＿０７＆０８と言う。

図４ａは、本発明の好ましい実施例に係るメモリモジュール４００を示す断面図である。

図４ａを参照すれば、メモリモジュール４００は、印刷回路基板４１９と、メモリ素子３０１−３１８とを有する。偶数メモリ素子３０２、３０４、…、３１８は、印刷回路基板４１９の第１面上に配置された第１列のメモリ素子を示す。また、奇数メモリ素子３０１、３０３、…、３１１は、印刷回路基板４１９の第２面上に配置された第２列のメモリ素子を示す。導電性ボール４０６は、メモリ素子３０１−３１８内に設けられた回路を印刷回路基板４１９上の多様な配線に電気的に連結する。また、メモリモジュール４００は、集積回路素子４３４ａ及び４３４ｂをさらに含むことができる。前記集積回路素子４３４ａ及び４３４ｂは、バッファまたはレジスト素子であることができる。

基準軸、すなわち印刷回路基板４１９の長手方向に対して、第１列のメモリ素子は、第２列のメモリ素子にオーバーラップされる。すなわち、メモリ素子３０３及び３０４は、第１基準位置に配置され、互いにオーバーラップされる。また、メモリ素子３０７及び３０８は、第２基準位置に配置され、互いにオーバーラップされる。 説明の便宜上、前記図４ａに示された多数の位置対のうち２つの位置対４３２＿０３＆０４及び４３２＿０７＆０８だけが言及された。メモリ素子３０１−３１８のボール４０６のうち一部は、それぞれのメモリ素子の対向する側面に沿って集合されることができる。これは、前記図１ｂ及び図１ｃに示されたものと類似している。

また、図４ａに示された断面は、メモリ素子３０１−３１８の入出力端子の一部だけを示すものである。したがって、前記図４ａに示された配線、すなわちスタブ４２０＿ｉ＿ｋ及び伝送ライン４２２及び４２４は、メモリ素子３０１−３１８の共通端子のうち１つの端子及びこれに連結した配線関係を示すものである。

前記図４ａに示されたスタブのうち一部のスタブにのみ参照番号が付与されているが、これは、説明の便宜のためのものである。これは、偶数で参照番号が付与されたスタブ及び奇数で参照番号が付与されたスタブに同一に適用される。

図４ｂは、メモリモジュールの平面図である。

図４ｂを参照すれば、偶数スタブ４２０＿０８＿ｋ及び４２０＿０８＿ｋが示されており、２つの偶数スタブにのみ参照番号が付与されたことは、説明の便宜のためのものである。ビアに対する参照番号の付与は、メモリ素子が実装される部分にビアが位置することを示す。例えば、ビア４０８＿０８＆１０ｋは、印刷回路基板４１９の前面に配置されるメモリ素子３０８及び３１０の端子４０６間の領域に配置される。偶数スタブ４２０＿０８＿ｋ及び４２０＿１４＿ｋは、ビア４０８＿ｍ＆（ｍ＋２）＿ｋを介して偶数メモリ素子３０２、３０４、…、３１２に連結され、参照番号「ｍ」は、印刷回路基板４１９の前面４３０（図４ｃを参照）に配置されるメモリ素子を示し、「ｍ＋２」は、メモリ素子ｍに隣接するメモリ素子を示す。また、「ｋ」は、メモリ素子のボール間の領域に配置される多数のビアを示す。例えば、スタブ４２０＿０８＿ｋ及び４２０＿１６＿ｋは、ビア４０８＿０８＆１０＿ｋ及び４０８＿１４＆１６＿ｋをメモリ素子３０８及び３１４に各々連結させる。

また、前記図４ｂに奇数スタブが示される。前記図４ｂでは、説明の便宜上、２つの奇数スタブ４２０＿０９＿ｋ及び４２０＿１５＿ｋにのみ参照番号が付与される。奇数スタブは、偶数スタブに比べて印刷回路基板４１９の他の側面に配置される。前記奇数スタブ（４２０＿０９＿ｋ、４２０＿１５＿ｋなど）は、ビア４０８＿ｍ＆（ｍ＋２）＿ｋを印刷回路基板４１９の他の側面上に配置された奇数メモリ素子に連結する。ここで、「ｍ」は、印刷回路基板４１９の前面４３９上に配置され、対をなすメモリ素子を称し、「ｍ−１」は、印刷回路基板４１９の背面４３２上に位置し、前記「ｍ」番目のメモリ素子に対して位置対をなすメモリ素子を示す。また、「ｍ−３」は、前記位置対をなすメモリ素子に隣接する背面４３２に位置するメモリ素子を示す。例えば、スタブ４２０＿０９＿ｋ及び４２０＿１５＿ｋは、ビア４０８＿８＆１０＿ｋ及び４０８＿１６＆１４＿ｋをメモリ素子３０９及び３１５に連結させる。

図４ｃは、本発明の好ましい実施例により、メモリモジュール４００においてｉ番目及びｉ＋１番目の素子を示す部分拡大図である。

図４ｃを参照すれば、印刷回路基板４１９は、前面４３０及び背面４３２を有する。メモリ素子４０４＿ｉ＿ｆ及び４０４＿ｉ＋１＿ｆは、印刷回路基板４１９の前面４３０に搭載され、メモリ素子４０４＿ｉ＿ｒ及び４０４＿ｉ＋１＿ｒは、印刷回路基板４１９の背面４３２に搭載される。導電性部材である配線は、印刷回路基板４１９の前面４３０及び背面４３２に印刷される。特に、配線４１６＿ｋ、４１８＿ｋ、４２４＿ｋ及び４２６＿ｋは、印刷回路基板４１９の前面４３０上に形成され、配線４１４＿ｋ、４２１＿ｋ、４２２＿ｋ及び４２８＿ｋは、印刷回路基板４１９の背面４３２上に形成される。ビア４０８＿ｋは、印刷回路基板４１９内に形成される。

ビア４０８＿ｋは、メモリ素子４０４＿ｉ＿ｒに接触する配線４２１＿ｋを、メモリ素子４０４＿ｉ＋１＿ｆに接触する配線４２６＿ｋに電気的に連結する。メモリ素子４０４＿ｉ＋１＿ｒは、メモリ素子４０４＿ｉ＿ｒに隣接し、メモリ素子４０４＿ｉ＋１＿ｒは、前記メモリ素子４０４＿ｉ＋１＿ｆと対をなして配置される。前述のように、ビア４０８＿ｋは、互いに隣接するメモリ素子４０４＿ｉ＿ｒ及び４０４＿ｉ＋１＿ｒの端子４０６間に画定された領域に配置される。また、ビアが配置される領域は、隣接するメモリ素子４０４＿ｉ＿ｆ及び４０４＿ｉ＋１＿ｆ間に画定されることができることが分かる。

図４ｃで、電気的に連結した配線４２０＿ｋ及び４２６＿ｋの長さの合計Ｌａ＋Ｌｂは、前記図１ａに示されたものに比べて非常に短くなることが分かる。これは、ビア４０８＿ｋがメモリ素子４０４＿ｉ＿ｒまたは４０４＿ｉ＋１＿ｆの中央軸の部位に位置せず、メモリ素子４０４＿ｉ＿ｒ及び４０４＿ｉ＋１＿ｆ間の領域に位置するからである。すなわち、ビア４０８＿ｋは、いずれか一側のメモリ素子に偏って配置されるものでなく、メモリ素子４０４＿ｉ＿ｒ及び４０４＿ｉ＋１＿ｆの両方の導電性端子に適切に接近されて配置されるからである。

また、前記図４ａ及び図４ｃについての理解は、図５ａ乃至図５ｃにより一層明確になる。

図５ａは、本発明の好ましい実施例により、メモリ素子４０４＿ｉ＿ｆ及び４０４＿ｉ＋１＿ｆが実装されるメモリモジュール４００の印刷回路基板４１９の前面４３０上に形成された配線及びビアを示す平面図である。図５ｂは、本発明の好ましい実施例により、メモリ素子４０４＿ｉ＿ｒ及び４０４＿ｉ＋１＿ｒが実装されるメモリモジュール４００の印刷回路基板４１９の背面４３２上に形成された配線及びビアを示す平面図である。図５ｃは、前記図５ｂを１８０°回転し、回転した背面上に図５ａを重なるように配置した場合の部分図である。前記図５ｃで、メモリモジュール４００の印刷回路基板４１９の配線及びビアは、位置対３３２＿ｉ＿ｆ＆ｒ（メモリ素子４０４＿ｉ＿ｆ及び４０４＿ｉ＿ｒを含む）及び３３２＿ｉ＋１＿ｆ＆ｒ（メモリ素子４０４＿ｉ＋１＿ｆ及び４０４＿ｉ＋１＿ｒを含む）がオーバーラップされる領域に設けられる。

図５ｃで、ビア５０１及び５０３は、配線（５２０、５２４）及び（５２２、５２６）に各々連結される。配線５２２及び５２４のパッド１ａ及び１ｂ’は、互いに電気的に開放された状態を維持し、互いにオーバーラップされるように配置される。したがって、前記図５ｃで、１つの円形は、２つの参照番号１ａ及び１ｂ’により称される。同様に、配線５２６及び５２０のパッド１ａ’及び１ｂは、互いに電気的に開放された状態であり、互いにオーバーラップされるように配置される。したがって、１つの円形は、２つの参照番号１ａ’及び１ｂにより称される。

上述した連結関係は、残りのメモリ素子３０１−３１８に対して同一に適用される。しかし、印刷回路基板の最外側に配置されるメモリ素子（３０９、３１０）、（３１１、３１２）及び最も内側に配置されるメモリ素子（３０１、３０２）、（３１７、３１８）に対しては、連結関係の例外があり得る。対で配置されるスタブ（４２０＿１２＿ｋ及び４２０＿１３＿ｋ）、（４２０＿１４＿ｋ及び４２０＿１５＿ｋ）、（４２０＿１６＿ｋ及び４２０＿１７＿ｋ）、（４２０＿０２＿ｋ及び４２０＿０３＿ｋ）、（４２０＿０４＿ｋ及び４２０＿０５＿ｋ）、（４２０＿０６＿ｋ及び４２０＿０７＿ｋ）及び（４２０＿０８＿ｋ及び４２０＿０９＿ｋ）に対しても同一であるが、スタブ４２０＿１１＿ｋ、４２０＿１８＿ｋ、４２０＿０１＿ｋ及び４２０＿１０＿ｋは、対で配置されなくてもよい。

図４ｄは、本発明の好ましい実施例に係るメモリモジュール４００’の断面図である。前記図４ｄは、前記図４ａに示された両面実装メモリモジュール４００に比べて異なる構成を有する。

図４ｄを参照すれば、対をなさないスタブ４２０＿１１’＿ｋ、４２０＿１８’＿ｋ、４２０＿０１’＿ｋ及び４２０＿１０’＿ｋの位置は、前記図４ａに示された対をなさないスタブ４２０＿１１＿ｋ、４２０＿１８＿ｋ、４２０＿０１＿ｋ及び４２０＿１０＿ｋと異なる位置に配置される。具体的には、ビアは、メモリ素子３１１、３１８、３０１及び３１０のパッドから内部に移動した位置に形成される。このような内部に移動した位置は、対をなさないスタブの長さを減少させる。
対をなすスタブに対するビアの位置に関する他の変形実施例は、図６ａに示される。

図６ａは、本発明の好ましい実施例により、メモリモジュール６００の他の構成を示す断面図である。

図６ａを参照すれば、メモリモジュール６００は、印刷回路基板６１９及びメモリ素子３０１−３１８を有する。偶数メモリ素子３０２−３１８は、印刷回路基板６１９の第１面上の第１列に配置されたメモリ素子を示し、奇数メモリ素子３０１−３１１は、印刷回路基板６１９の第２面上の第２列に配置されたメモリ素子を示す。導電性端子４０６である導電性ボールは、メモリ素子３０１−３１８内の回路を印刷回路基板６１９上の多様な配線に電気的に連結する。前記メモリモジュール６００は、バッファまたはレジスト素子４３４ａ及び４３４ｂをさらに含むことができる。

印刷回路基板６１９の基準軸に対して、すなわち長手方向に、第１列のメモリ素子は、第２列のメモリ素子にオーバーラップされるように配置される。すなわち、メモリモジュール６００のメモリ素子３０３及び３０４は、互いにオーバーラップされるように、第１基準位置に配置され、メモリモジュール６００のメモリ素子３０７及び３０８は、互いにオーバーラップされるように、第２基準位置に配置される。 説明の便宜上、前記図６ａに示された多数の位置対のうち２つの位置対６３２＿０３＆０４及び６３２＿０７＆０８にのみ参照番号が付与される。メモリ素子３０１−３１８の端子４０６のうち一部は、それぞれのメモリ素子の対向する側面に沿って集合されることができる。これは、前記図１ｂ及び図１ｃに示されたものと類似している。

また、図６ａに示された断面は、メモリ素子３０１−３１８の入出力端子の一部だけを示す図である。したがって、前記図６ａに示された配線、すなわちスタブ６２０＿ｉ＿ｋ及び伝送ライン６２２及び６２６は、メモリ素子３０１−３１８の１つの共通端子に連結された配線関係を示すものである。

また、前記図６ａには、偶数スタブ及び奇数スタブが示され、説明の便宜上、偶数スタブのうち２つのスタブ６２０＿１２＿ｋ及び６２０＿１４＿ｋのみが言及され、奇数スタブのうち２つのスタブ６２０＿１３＿ｋ及び６２０＿１５＿ｋのみが言及される。

図６ｂは、メモリモジュール６００の平面図である。

図６ｂを参照すれば、偶数スタブが示され、説明の便宜上、偶数スタブのうち２つのスタブ６２０＿０８＿ｋ及び６２０＿１６＿ｋのみが言及される。ビアに対する参照番号の付与は、メモリ素子が実装される部分にビアが位置することを示す。例えば、ビア６０８＿１０＿ｋは、メモリ素子３１０が実装される領域の内部に形成される。偶数スタブは、ビア６０８＿ｍ＿ｋを偶数メモリ素子に電気的に連結させ、ここで、参照番号「ｍ」は、印刷回路基板の一面上に配置されるメモリ素子を示す。例えば、スタブ６２０＿０８＿ｋ及び６２０＿１６＿ｋは、ビア６０８＿１０＿ｋ及び６０８＿１６＿ｋをメモリ素子３０８及び３１４に電気的に連結させる。

また、図６ｂで、奇数スタブが示され、説明の便宜上、奇数スタブのうち２つのスタブ６２０＿０９＿ｋ及び６２０＿１５＿ｋだけが言及される。奇数スタブは、偶数スタブに比べて印刷回路基板６１９の他の側面に配置される。前記奇数スタブは、ビア６０８＿ｍ＿ｋを印刷回路基板６１９の他の側面上に配置された奇数メモリ素子に連結させる。ここで、「ｍ」は、印刷回路基板６１９の第１面６３０に対して位置対をなすメモリ素子を称する。例えば、スタブ６２０＿０９＿ｋ及び６２０＿１５＿ｋは、ビア６０８＿１０＿ｋ及び６０８＿１６＿ｋをメモリ素子３０９及び３１５に連結させる。

図６ｃは、本発明の好ましい実施例により、メモリモジュール６００に互いに隣接して実装されるメモリ素子を示す部分拡大図である。

図６ｃを参照すれば、印刷回路基板６１９は、前面６３０と背面６３２とを有する。メモリ素子６０４＿ｉ＿ｆ及び６０４＿ｉ＋１＿ｆは、印刷回路基板６１９の前面６３０に実装され、メモリ素子６０４＿ｉ＿ｒ及び６０４＿ｉ＋１＿ｒは、印刷回路基板６１９の背面６３２に実装される。導電性部材である配線は、印刷回路基板６１９の前面６３０及び背面６３２に印刷される。特に、配線６１８＿ｋ、６２４＿ｋ及び６２６＿ｋは、印刷回路基板６１９の前面６３０上に形成され、配線６１４＿ｋ、６２０＿ｋ、６２２＿ｋ及び６２８＿ｋは、印刷回路基板６１９の背面６３２上に形成される。ビアは、印刷回路基板６１９内に形成される。

ビア６０８＿ｉ＿ｋは、メモリ素子６０４＿ｉ＿ｒに接触する配線６２０＿ｋをメモリ素子６０４＿ｉ＋１＿ｆに接触する配線６２６＿ｋに電気的に連結する。メモリ素子６０４＿ｉ＿ｆは、メモリ素子６０４＿ｉ＋１＿ｆに隣接し、メモリ素子６０４＿ｉ＿ｆは、前記メモリ素子６０４＿ｉ＿ｒと位置対をなして配置される。前述のように、ビア６０８＿ｉ＿ｋは、それぞれの位置対をなすメモリ素子６０４＿ｉ＿ｆ及び６０４＿ｉ＿ｒの端子４０６から内部に向かって配置される。

図６ｃで、電気的に連結した配線６２０＿ｋ及び６２６＿ｋの長さの合計Ｌａ＋Ｌｂは、前記図１ａに示されたものより短くなる。これは、配線６２６＿ｋの配置に起因したものである。

また、前記図６ａ及び図６ｃについての理解は、図７ａ乃至図７ｃにより明確になる。

図７ａは、本発明の好ましい実施例により、メモリ素子６０４＿ｉ＿ｆ及び６０４＿ｉ＋１＿ｆが実装されるメモリモジュール６００の印刷回路基板６１９の前面６３０上に形成された配線及びビアを示す平面図である。図７ｂは、本発明の好ましい実施例により、メモリ素子６０４＿ｉ＿ｒ及び６０４＿ｉ＋１＿ｒが実装されるメモリモジュール６００の印刷回路基板６１９の背面６３２上に形成された配線及びビアを示す平面図である。

図７ｃは、前記図７ｂを１８０°回転し、回転した背面上に図７ａを重なるように配置した場合の部分図である。前記図７ｃで、メモリモジュール６００の印刷回路基板６１９の配線及びビアは、位置対６０４＿ｉ＿ｆ＆ｒ（メモリ素子６０４＿ｉ＿ｆ及び６０４＿ｉ＿ｒを含む）及び６０４＿ｉ＋１＿ｆ＆ｒ（メモリ素子６０４＿ｉ＋１＿ｆ及び６０４＿ｉ＋１＿ｒを含む）がオーバーラップされる領域に設けられる。

前記図７ｃで、ビア７０１及び７０２は、各々配線（７２０、７２４）及び（７２２、７２６）に連結される。配線７２６及び７２４のパッド１ａ及び１ｂ’の各々は、互いに電気的に開放された状態を維持し、互いにオーバーラップされる。したがって、１つの円形で示されたパッドは、参照番号１ａ及び１ｂ’により称される。同様に、配線７２２及び７２０のパッド１ａ’ 及び１ｂの各々は、電気的に開放され、互いにオーバーラップされる。したがって、１つの円形で示されたパッドは、参照番号１ａ’及び１ｂにより称される。

前記図６ａ乃至図６ｃ及び前記図７ａ乃至７ｃに開示された内容は、大部分のメモリ素子３０１−３１８に適用されるが、対をなさないスタブに対しては、その適用が異なることができる。

前記図６ｂに示されたビア６０８＿ｍ＿ｋ以外に、前記図６ｂは、メモリ素子３１０が実装される領域内に位置したビアのコラム６４０と、メモリ素子３１８が実装される領域内に位置したビアのコラム６４２とを開示する。コラム６４０は、ビア６０８＿１０’＿ｋを含み、コラム６４２は、ビア６０８＿１８’＿ｋを含む。詳細には、コラム６４０及び６４２内のビアは、メモリ素子３１０及び３１８の各々のパッドから内部方向に移動した位置に配置される。また、ビアは、メモリ素子３０２−３０８及び３１２−３１６に対応して形成された連続パターンで形成され、隣接しながら、互いに対向するように形成される。前述したビアの内部位置は、対をなさないスタブＥＩ長さを短縮させる効果をもたらす。

印刷回路基板の他面上に配置されたメモリ素子の第１列と第２列間の他の配置も考慮できる。例えば、図８の配置も考慮できる。

図８は、本発明の一実施例に係るメモリモジュール８００の断面図である。

図８を参照すれば、メモリモジュールは、両面実装形態を有し、前記メモリモジュール８００は、メモリモジュール３００の１つの実施例になることができる。前記図８で、メモリモジュール８００は、印刷回路基板８１９及びメモリ素子３０１−３１１を有する。偶数メモリ素子３０２−３１８は、印刷回路基板８１９の第１面上の第１列に配置されたメモリ素子を指す。奇数メモリ素子３０１−３１１は、印刷回路基板８１９の第２面上の第２列に配置されたメモリ素子を指す。導電性端子４０６である導電性ボール、すなわちメモリ素子の入出力端子は、メモリ素子３０１−３１８の回路を印刷回路基板８１９上の多様な配線に電気的に連結する。また、前記メモリモジュール８００は、バッファまたはレジスト素子４３４ａ及び４３４ｂをさらに含むことができる。

基準軸である印刷回路基板８１９の長手方向に対して、第１列のメモリ素子は、参照番号８５０で示される点線矢印のように第２列のメモリ素子に比べて若干移動した位置に配置されることができる。しかし、このような位置の移動にもかかわらず、第１列に配置されたメモリ素子は、第２列に配置されたメモリ素子にオーバーラップされるものと述べられることができる。すなわち、メモリモジュール８００のメモリ素子３０３及び３０４は、実質的に第１基準位置上に配置され、メモリ素子３０４は、第１基準位置から若干移動した位置に配置される。同様に、メモリモジュール８００のメモリ素子３０７及び３０８は、実質的に第２基準位置上に配置され、メモリ素子３０８は、第２基準位置から若干移動した位置に配置される。

説明の便宜上、前記図８に示された多数の位置対のうち２つの位置対８３２＿０３＆０４及び８３２＿０７＆０８にのみ参照番号が付与される。位置対８３２＿０７＆０８は、メモリ素子３０７及び３０８を含み、位置対８３２＿０３＆０４は、メモリ素子３０３及び３０４を含む。前記図８で、メモリ素子３０１−３１８の端子４０６のうち一部は、それぞれのメモリ素子において対向する位置に集合される。

また、前記図８に示された断面は、メモリ素子３０１−３１８の入出力端子の一部だけを示すものである。したがって、前記図８に示された配線、すなわちスタブ８２０＿１２＿ｋ及び伝送ライン８２２及び８２４は、メモリ素子３０１−３１８の入出力端子のうち１つの端子及びこれに連結した配線関係を示すものである。

また、前記図８には、偶数スタブ及び奇数スタブが示され、説明の便宜上、偶数スタブのうち２つのスタブ８２０＿１２＿ｋ及び８２０＿１４＿ｋだけが言及され、奇数スタブのうち２つのスタブ８２０＿１３＿ｋ及び８２０＿１５＿ｋだけが言及される。

ビア８５２＿ｍ＆ｍ＋１＿ｋは、ｍ番目のメモリ素子に対応する配線を、ｍ＋１番目のメモリ素子に対応する配線に連結する経路の一部になることができる。図８で、ビアに対する参照番号の付与は、前記ビアがｍ番目のメモリ素子とｍ＋１番目のメモリ素子間の経路の一部になることができることを意味する。

例えば、ビア８５２＿６＆７＿ｋは、メモリ素子３０６に対応する配線とメモリ素子３０７に対応する配線を連結する経路の一部となる。また、メモリ素子３０５は、メモリ素子３０７に隣接して配置される。ビア８５２＿６＆７＿ｋの位置は、基準軸に対して互いに隣接するメモリ素子３０７及び３０５の端子４０６間に画定された領域に配置される。前記図８に示されたビアが位置する領域は、メモリ素子３０８の端子４０６から内部方向に配置され、メモリ素子３０７の端子４０６から外部方向に配置される。また、メモリ素子３０８は、メモリ素子３０７と位置対をなす。同様に、ビア８５２＿１７＆１６＿ｋは、メモリ素子３１７に対応する配線とメモリ素子３１６に対応する配線を連結する経路の一部になることができる。

また、図８に示された対をなさないスタブに割り当てられたビアの位置は、前記図４ｄに示されたような方式で再配置されることができる。

図９は、本発明の一実施例に係るメモリモジュール９００の断面図である。

図９を参照すれば、メモリモジュール９００は、両面実装形態を有し、前記メモリモジュール９００は、メモリモジュール３００の１つの実施例になることができる。

図９で、メモリモジュールは、印刷回路基板９１９及びメモリ素子３０１−３１８を含む。偶数メモリ素子３０２−３１８は、印刷回路基板９１９の第１面上に配置された第１列のメモリ素子を示す。奇数メモリ素子３０１−３１１は、印刷回路基板９１９の第２面上に配置された第２列のメモリ素子を示す。導電性端子４０６である導電性ボール、すなわちメモリ素子の入出力端子は、メモリ素子３０１−３１８に設けられた回路を配線に電気的に連結させる。また、メモリモジュール９００は、バッファまたはレジスト素子４３４ａ及び４３４ｂをさらに含むことができる。

基準軸である印刷回路基板９１９の長手方向に対して、第１列のメモリ素子は、参照番号９５０で示される点線矢印のように第２列のメモリ素子に比べて若干移動した位置に配置されることができる。しかし、このような位置の移動にもかかわらず、第１列に配置されたメモリ素子は、第２列に配置されたメモリ素子にオーバーラップされる。すなわち、メモリモジュール９００のメモリ素子３０３及び３０４は、実質的に第１基準位置上に配置され、メモリ素子３０４は、第１基準位置から若干移動した位置に配置される。同様に、メモリモジュール９００のメモリ素子３０７及び３０８は、実質的に第２基準位置上に配置され、メモリ素子３０８は、第２基準位置から若干移動した位置に配置される。

説明の便宜上、前記図９に示された多数の位置対のうち２つの位置対９３２＿０３＆０４及び９３２＿０７＆０８にのみ参照番号が付与される。位置対９３２＿０７＆０８は、メモリ素子３０７及び３０８を含み、位置対９３２＿０３＆０４は、メモリ素子３０３及び３０４を含む。前記図９で、メモリ素子３０１−３１８の端子４０６のうち一部は、それぞれのメモリ素子において対向する位置に集合される。

また、前記図９に示された断面は、メモリ素子の入出力端子の一部だけを示すものである。したがって、前記図９に示された配線、すなわちスタブ９２０＿ｉ＿ｋ及び伝送ライン９２２及び９２４は、メモリ素子３０１−３１８の１つの端子及びこれに連結した配線関係を示すものである。

また、前記図９には、偶数スタブ及び奇数スタブが示され、説明の便宜上、偶数スタブのうち２つのスタブ９２０＿１２＿ｋ及び９２０＿１４＿ｋだけが言及され、奇数スタブのうち２つのスタブ９２０＿１３＿ｋ及び９２０＿１５＿ｋだけが言及される。

ビア９５２＿ｍ＆ｍ＋１＿ｋは、ｍ番目のメモリ素子に対応する配線をｍ＋１番目のメモリ素子に対応する配線に連結する経路の一部になることができる。図９で、ビアに対する参照番号の付与は、前記ビアがｍ番目のメモリ素子とｍ＋１番目のメモリ素子間の経路の一部になることができることを意味する。

例えば、ビア９５２＿６＆７＿ｋは、メモリ素子３０６に対応する配線とメモリ素子３０７に対応する配線を連結する経路の一部となる。また、メモリ素子３０５は、メモリ素子３０７に隣接して配置される。また、メモリ素子３０８は、メモリ素子３０７と位置対をなして配置される。同様に、ビア９５２＿１７＆１６＿ｋは、メモリ素子３１７に対応する配線とメモリ素子３１６に対応する配線を電気的に連結する経路の一部である。

前記図９に示されたビア９５２＿６＆７＿ｋが位置する領域は、メモリ素子３０７の端子４０６から内部方向に配置される。また、ビア９５２＿６＆７＿ｋが位置する領域は、互いに隣接するメモリ素子３０６及び３０８の端子４０６間に画定された領域に配置されることができる。

以上において説明した本発明は、本発明が属する技術の分野における通常の知識を有する者であれば、本発明の技術的思想を逸脱しない範囲内で、様々な置換、変形及び変更が可能であるので、上述した実施例及び添付された図面に限定されるものではない。

従来技術により、図１（ｂ）及び図１（ｃ）におけるＩａ−Ｉａ’線に沿ってＤＩＭＭタイプのメモリモジュールを切断した断面図である。 従来技術により、第１位置対をなすメモリ素子が実装される領域を有する印刷回路基板の印刷された配線及びビアを示す平面図である。 従来技術により、第２位置対をなすメモリ素子が実装される領域を有する印刷回路基板の印刷された配線及びビアを示す平面図である。 （ａ）従来技術により、メモリ素子がオーバーラップされて実装されるＤＩＭＭタイプのメモリモジュールにおいて印刷回路基板の前面上に形成された印刷された配線及びビアの平面図である。（ｂ）従来技術により、メモリ素子がオーバーラップされて実装されるＤＩＭＭタイプのメモリモジュールにおいて前記図２（ａ）と同じ印刷回路基板の背面上に形成された印刷された配線及びビアを示す平面図である。（ｃ）従来技術により、オーバーラップされ且つ対で配置されるメモリ素子が実装されるＤＩＭＭタイプのメモリモジュールにおいて印刷回路基板の印刷された配線及びビアを示す平面図である。 本発明の好ましい実施例に係るメモリモジュールを示すブロック図である。 本発明の好ましい実施例に係るメモリモジュールを示す断面図である。 本発明の好ましい実施例に係る前記図４（ａ）のメモリモジュールの平面図である。 本発明の好ましい実施例に係る前記図４（ａ）のメモリモジュールにおいてｉ番目及びｉ＋１番目の素子を示す部分拡大図である。 本発明の好ましい実施例に係る前記図４（ａ）のメモリモジュールの他の配置を示す断面図である。 （ａ）本発明の好ましい実施例により、メモリ素子４０４＿ｉ＿ｆ及び４０４＿ｉ＋１＿ｆが実装されるメモリモジュールの印刷回路基板の前面上に形成された配線及びビアを示す平面図である。（ｂ）本発明の好ましい実施例により、メモリ素子４０４＿ｉ＿ｒ及び４０４＿ｉ＋１＿ｒが実装されるメモリモジュールの印刷回路基板の背面上に形成された配線及びビアを示す平面図である。（ｃ）前記図５（ｂ）を１８０°回転し、回転した背面上に図５（ａ）を重なるように配置した場合の部分図である。 本発明の好ましい実施例に係るメモリモジュールの他の構成を示す断面図である。 前記図６ａに示されたメモリモジュールの平面図である。 本発明の好ましい実施例により、前記図６ａのメモリモジュールの隣接するｉ番目のメモリ及びｉ＋１番目のメモリを示す部分拡大図である。 本発明の好ましい実施例により、メモリ素子６０４＿ｉ＿ｆ及び６０４＿ｉ＋１＿ｆが実装されるメモリモジュール６００の印刷回路基板６１９の前面６３０上に形成された配線及びビアを示す平面図である。 本発明の好ましい実施例により、メモリ素子６０４＿ｉ＿ｒ及び６０４＿ｉ＋１＿ｒが実装されるメモリモジュール６００の印刷回路基板６１９の背面６３２上に形成された配線及びビアを示す平面図である。 前記図７ｂを１８０°回転し、回転した背面上に図７ａを重なるように配置した場合の部分図である。 本発明の他の実施例に係るメモリモジュールの断面図である。 本発明の他の実施例に係るメモリモジュールの断面図である。

符号の説明

３０１、３０２、…、３１８ メモリ素子
４０６ 導電性ボール、端子
３２２、３２４ 伝送ライン
３３０ バスライン
４００ メモリモジュール

Claims (20)

1. 印刷回路基板と、
   前記印刷回路基板の第１面上に配置される第１列のメモリ素子と、
   前記印刷回路基板の第２面上に配置される第２列のメモリ素子と、
   多数のビアとを備え、
   前記第１列のメモリ素子は、前記印刷回路基板の基準軸に対して前記第２列の位置対をなすメモリ素子に各々オーバーラップされるように配置され、
   前記それぞれのビアは、前記第１列の第１メモリ素子の入出力端子を前記第２列の第２メモリ素子の入出力端子に連結させる経路の一部となり、前記第２列の第２メモリ素子は、前記第１メモリ素子に対応して位置対をなす第２列の第３メモリ素子に隣接することを特徴とするメモリモジュール。
2. 前記それぞれのメモリ素子の入出力端子は、前記メモリ素子の対向する側面に沿って集合され、
   前記ビアの多数が配置される位置は、前記第１列の隣接するメモリ素子の側面に設けられた入出力端子間に画定された領域であることを特徴とする請求項１に記載のメモリモジュール。
3. 前記ビアが配置される領域は、前記第２列の隣接するメモリ素子の側面に形成されたパッド間に画定されることを特徴とする請求項２に記載のメモリモジュール。
4. 前記ビアの多数は、前記第２列の前記第２メモリ素子が実装される領域に形成されたパッドの内部の領域に配置されることを特徴とする請求項２に記載のメモリモジュール。
5. 前記互いに隣接するメモリ素子は、前記基準軸に対して隣接することを特徴とする請求項２に記載のメモリモジュール。
6. 前記基準軸は、前記印刷回路基板の長手方向であることを特徴とする請求項５に記載のメモリモジュール。
7. 前記メモリモジュールは、
   前記メモリ素子の対向する側面に沿って集合された多数のパッドをさらに含み、
   前記第１列のメモリ素子は、前記基準軸に対して前記第２列のメモリ素子に対応して配置され、前記第１列の第４メモリ素子は、これに対応して位置対をなす第２列の第５メモリ素子から移動した位置に配置され、且つ前記第５メモリ素子の一面上に形成されたパッドが、前記第４メモリ素子の一面に配置されたパッドが形成された領域以外の領域に配置されるように、前記第４メモリ素子が配置されることを特徴とする請求項１に記載のメモリモジュール。
8. 前記ビアの多数が配置される領域は、前記第４メモリ素子の一側面上に形成されたパッドと、前記第４メモリ素子に隣接する前記第１列の第６メモリ素子の一側面上に形成されたパッドとの間であることを特徴とする請求項７に記載のメモリモジュール。
9. 前記第１列のメモリ素子は、前記第２列のメモリ素子に対応して実装され、前記第１列の第４メモリ素子は、位置対をなす前記第２列の第５メモリ素子から前記基準軸に対して移動した領域に配置され、前記第５メモリ素子は、前記第４メモリ素子に隣接する前記第１列の第６メモリ素子に部分的にオーバーラップされることを特徴とする請求項１に記載のメモリモジュール。
10. 前記ビアの多数は、前記第１列のメモリ素子が配置される領域のパッドから基準軸に対して内部領域に配置されることを特徴とする請求項１に記載のメモリモジュール。
11. 前記第１列のメモリ素子は、前記第２列のメモリ素子に対応して配置され、前記第１列の第４メモリ素子は、位置対をなす前記第２列の第５メモリ素子から前記基準軸に対して移動した領域に配置され、前記第５メモリ素子に隣接する前記第２列の第６メモリ素子は、前記第１列の第４メモリ素子に部分的にオーバーラップされることを特徴とする請求項１０に記載のメモリモジュール。
12. 前記ビアの多数は、前記基準軸に対して前記第２列のメモリ素子が配置される領域のパッドから内部領域に配置されることを特徴とする請求項１０に記載のメモリモジュール。
13. 前記ビアの多数は、前記第２列の第２メモリ素子及び第３メモリ素子の側面に形成されたパッド間の領域に配置されることを特徴とする請求項１０に記載のメモリモジュール。
14. 前記メモリモジュールは、両面実装タイプであることを特徴とする請求項１に記載のメモリモジュール。
15. 前記第１メモリ素子のビアのうち多数を含む信号経路の長さは、前記第２メモリ素子の信号経路の長さと実質的に同一であることを特徴とする請求項１に記載のメモリモジュール。
16. 印刷回路手段と、
    前記印刷回路手段の第１面上に配置される第１列のメモリ素子と、
    前記印刷回路手段の第２面上に配置される第２列のメモリ素子と、
    多数のビア手段とを備え、
    前記第１列のメモリ素子は、前記印刷回路手段の基準軸に対して前記第２列の位置対をなすメモリ素子に各々オーバーラップされるように配置され、
    前記ビア手段の一部は、前記第１列の第１メモリ素子を、対応する前記第２列の第２メモリ素子に連結させ、前記第２列の第２メモリ素子は、前記第１メモリ素子に対応して位置対をなす第２列の第３メモリ素子に隣接することを特徴とするメモリモジュール。
17. 前記メモリ素子のパッドは、前記メモリ素子の対向する側面に沿って集合され、
    前記ビア手段の多数が配置される位置は、前記第１列の隣接するメモリ素子の側面に形成された前記パッド間に画定された領域であることを特徴とする請求項１６に記載のメモリモジュール。
18. 前記隣接するメモリ素子は、前記印刷回路手段の長手方向に対して隣接することを特徴とする請求項１６に記載のメモリモジュール。
19. 前記メモリ素子のパッドは、前記メモリ素子の対向する側面に沿って集合され、
    前記第１列のメモリ素子は、前記基準軸に対して前記第２列のメモリ素子に対応して配置され、前記第１列の第４メモリ素子は、これに対応して位置対をなす第２列の第５メモリ素子から基準軸に対して移動した位置に配置され、且つ前記第５メモリ素子の一側面上に形成されたパッドが前記第４メモリ素子の一側面に配置されたパッドが形成された領域以外の領域に配置されるように、前記第４メモリ素子が配置されることを特徴とする請求項１６に記載のメモリモジュール。
20. 前記第１列のメモリ素子の多数は、前記第２列のメモリ素子の多数に対応して実装され、前記第１列の第４メモリ素子は、位置対をなす前記第２列の第５メモリ素子から前記基準軸に対して移動した領域に配置され、前記第５メモリ素子は、前記第４メモリ素子に隣接する前記第１列の第６メモリ素子に部分的にオーバーラップされることを特徴とする請求項１６に記載のメモリモジュール。